JP2007042165A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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Abstract

【課題】 高信頼性のNAND型フラッシュメモリを実現すること。
【解決手段】 本発明の不揮発性半導体記憶装置は、選択メモリセルにデータを書き込むとき、選択ワード線に第1の電位(Vpass)を供給すると同時に、選択ワード線のビット線側に隣接する第1の非選択ワード線及び選択ワード線のソース線側に隣接する第2の非選択ワード線をフローティングとし、且つ第1の非選択ワード線及び第2の非選択ワード線以外の非選択ワード線に第1の電位(Vpass)を供給し、その後、第1の非選択ワード線及び第2の非選択ワード線をフローティングとし且つ第1の非選択ワード線及び第2の非選択ワード線以外の非選択ワード線に第1の電位(Vpass)を供給したまま、前記選択ワード線に第2の電位(Vpgm)を供給することを特徴としている。
【選択図】 図4

Description

本発明は電気的に書き換え可能な不揮発性半導体記憶装置及びその駆動方法に関する。不揮発性半導体記憶装置の中でも、特に、NAND型フラッシュメモリのデータ書き込み時におけるワード線の駆動方法に関する。
近年、小型で大容量な不揮発性半導体記憶装置の需要が急増し、中でも従来のNOR型フラッシュメモリと比較して、高集積化、大容量化が期待できるNAND型フラッシュメモリが注目されてきている。
従来のNAND型フラッシュメモリの書き込み動作においては、データを書き込む対象となる選択メモリセルが接続されたワード線(選択ワード線)を共有するデータ非書き込みのメモリセルにデータを書き込まない(フローティングゲートに電子を注入しない)ようにするため、その非書き込みのメモリセルを含むNANDセルユニットをビット線から切り離し、非書き込みのメモリセルのチャネルをワード線との容量結合によって所定の書き込み禁止電位に上昇させるセルフブースト(Self Boost:SB)方式が知られている。SB方式を用いた従来のNAND型フラッシュメモリのデータ書き込み動作は、次の通りである。
図13に、データの書き込み動作におけるNANDセルユニットのワード線WL0〜WL7の設定電位の変化を示す。NAND型フラッシュメモリのデータ書込みの動作は、主にビット線から最も離れた位置のメモリセルから順に行われる。
まず、データ書込み動作が開始されると、書込みデータに応じて、選択NANDセルユニットのビット線には、“0”データ書き込み時にはVss(接地電位、例えば0V)が、“1”データ書き込み時にはVcc(電源電圧、例えば3V)が印加され、選択されたビット線側選択ゲート線にはVccが与えられる。この場合、ビット線がVss(“0”データ書き込み)の時、当該ビット線に接続された選択NANDセルユニットでは、選択ゲートトランジスタを介してNANDセル内のチャネル部がVssに固定される。ビット線がVcc(“1”データ書き込み)である時、接続された選択NANDセルユニットでは、NANDセル内のチャネル部は、選択ゲートトランジスタを介して[Vcc−Vtsg](ただし、Vtsgは選択ゲートトランジスタのしきい値電圧であり、例えば、1.5V程度)まで充電された後、フローティング状態(浮遊状態)となる。
続いて、タイミングt1において、選択NANDセルユニット内の非選択ワード線をVssからVpass(パス電位:例えば10V)とし、その後、タイミングt2において、選択NANDセルユニット内の選択ワード線をVssからVpgm(書き込み用高電位:例えば20V)とする。なお、図13には、ワード線WL2に接続されたメモリセルが選択メモリセルであり、その他のワード線WL0、WL1及びWL3〜WL7に接続されたメモリセルは非選択メモリセルである例を示している。
ここで、ビット線がVss(“0”データ書き込み)時、当該ビット線に接続された選択NANDセルユニットでは、NANDセル内のチャネル部がVssに固定されているため、選択NANDセルユニット内の選択メモリセルのゲート(Vpgm電位)とチャネル部(Vss電位)に大きな電位差(約20V)が発生し、選択メモリセルにおいてチャネル部から浮遊ゲートに電子注入が生じる。これにより、その選択メモリセルのしきい値は正方向にシフトする。浮遊ゲートに十分に電子が注入されている状態がデータ“0”である。
一方、ビット線がVcc(“1”データ書き込み)時、当該ビット線に接続された選択NANDセルユニットでは、NANDメモリセル内のチャネル部がフローティング状態にあるため、ワード線とチャネル部の間の容量カップリングの影響により、ワード線の電圧上昇(Vss→Vpgm、Vpass)に伴い、チャネル部の電位がフローティング状態を維持したまま[Vcc−Vtsg]電位からVmch電位(書き込み禁止電位:8V程度)に上昇する。この時には、選択NANDセルユニット内の選択メモリセルのゲート(Vpgm電位)とチャネル部(Vmch電位)の間の電位差が12V程度と比較的小さいため、電子注入が起こらず、従って選択メモリセルのしきい値は変化せず、負の状態に維持される。この状態がデータ“1”である。
特開2000−228097号公報 June Lee, et al., "A 1.8V 2GB NAND Flash Memory for Mass Storage Applications", 2003 IEEE International Solid-State Circuits Conference, Session 16, pp236-pp237
上述したような従来のNANDフラッシュメモリの書き込み動作においては、“1”データ書き込み時に、選択メモリセルのチャネル部はフローティング状態にあるため、ワード線とチャネル部の間の容量カップリングの影響により、ワード線の電圧上昇(Vss→Vpgm、Vpass)に伴い、チャネル部の電位がフローティング状態を維持したまま[Vcc−Vtsg]電位からVmch電位に上昇するが、チャネル部の電位が浮遊状態から上昇しすぎしまうことがある。そのため、データの書き込み対象となるメモリセルに隣接する、低い制御ゲート電位(Vpass電位:10V)を有するメモリセルにサーフェイス・ストレスがかかり、浮遊状態のチャネルから電荷がリークする所謂「GIDL(Gate Induced Drain Leakage)」が発生してしまう。このGIDLにより、選択メモリセルに隣接する非選択メモリセルに電荷が流れ込んでしまい、結果として誤書き込みが生じやすくなってしまうという問題がある。
また、上記の特許文献1及び非特許文献1に記載されているように、図14に示すとおり、選択メモリセルの制御ゲートに、一旦、パス電位Vpassを供給し、その後書き込み用高電位Vpgmを供給する手法が知られている。
しかしながら、上述した従来の手法では、GIDLを十分に抑制することはできず、特に“1”データの書き込み時に、誤書き込みが発生してしまい、NAND型フラッシュメモリの信頼性が低くなってしまうという問題を抱えていた。
また、書き込みデータが“0”又は“1”である所謂「2値」の書き込みにおいては、SB方式が用いられる。一方、書き込みデータが所謂「多値」の書き込においては、メモリセルのしきい値(Vth)分布が2値の書き込みの場合よりも広くなり、高いしきい値(Vth)を有するメモリセルが多数存在しうる。したがって、書き込みを行うメモリセルよりもビット線側のメモリセルのチャネルと、ソース線側のメモリセルのチャネルとを分離して、SBを行う方式が用いられている。この方式をEASB(Erase Area Self Boost)方式と言う。
このEASB方式は、図15(a)に示すように、書き込みを行う選択ワード線には、書き込み電圧Vpgmを供給し、選択ワード線に対してソース線側に隣接するワード線には接地電圧Vssを供給し、それ以外のワード線には中間電圧Vpassを供給する方式である。EASB方式の長所は、ソース線側のメモリセルから順に書き込みを行う場合、書き込みを行うメモリセルよりもビット線側のメモリセルは全て消去状態であるので、ブースト効率が高く、“1”書き込みを行う場合に、メモリセルのチャネル電位を高く持ち上げることが可能である点にある。一方、EASB方式の短所は、選択ワード線に対するソース線側の隣接ワード線の電位がVssと低いため、“0”書き込みの場合、書き込みメモリセルのフローティングゲートのカップリング比が低くなる点である。
そこで、このEASB方式の短所を解消するため、バイアス方式を変えた書き込み方式が用いられている。この方式をEASB2方式と言う。
EASB2方式は、図15(b)に示すように、書き込みを行う選択ワード線には書き込み電圧Vpgmを供給し、選択ワード線に対してソース線側に2つ隣に隣接するワード線には接地電圧Vssを供給し、それ以外のワード線には中間電圧Vpassを供給する方式である。EASB2方式の長所は、EASB方式と比較して、選択ワード線の隣接ワード線がVpassと高いため、“0”書き込みの場合、書き込みセルのフローティングゲートのカップリング比が向上し、書き込み電圧Vpgmを下げることができる点にある。また、“1”書き込みの場合には、書き込みを行うメモリセルよりもビット線側のメモリセルが一個多いので、メモリセルチャネルの容量が大きく、ブースト期間におけるリーク電流に対する誤書き込みが生じにくくなるという長所がある。しかし、EASB方式、EASB2方式ともに、選択ワード線がビット線に近いほど、書き込みを行うメモリセルよりもビット線側のメモリセルにおけるブースト効率が高くなり、メモリセルチャネルが高くなりすぎるといった短所がある。以下に、EASB2方式において、セルチャネルが高くなりすぎた場合の問題について図16を参照しながら詳細に説明する。
EASB2方式においては、“1”書き込みの際に、CG(n-1)は0V、CG(n)はVpassでブーストされ(図16(a))、CG(n-1)のメモリセルトランジスタとCG(n)のメモリセルトランジスタの共有ジャンクションにおいて、メモリセルチャネルの電位が高くなる(図16(b))。CG(n-1)のメモリセルにおいて、電子(●)がソース・ドレイン間の高電界で加速され、ドレイン端(メモリセルトランジスタ間の共有ジャンクション)に達し、CG(n-1)のドレイン側の表面に、ホットエレクトロン(hot-electron)(●)とホットホール(hot-hole)(○)の対が発生する(図16(b)の★)。このとき、CG(n-1)のゲート電位(0V)とセルチャネルの電位とに高い電位差が生じていると、ホットホールはメモリセルPwellに流れるが(GIDL)、ホットエレクトロンは、高電界が印加されているメモリセルトランジスタのフローティングゲートに、ある確率で注入される(図16(c))。その結果、CG(n)のメモリセルのしきい値(Vth)が、書き込みが行われるに従って高くなって行く。このとき、CG(n)の電位をVpassよりも低い電圧に下げると、ホットエレクトロンがフローティングゲートに注入するのを抑制することができるが、十分にGIDLを抑制することはできなかった。
そこで、本発明は上述の問題を鑑みてなされたものであり、従来のNANDフラッシュメモリの素子構造に大きな変更を要することなく、特に“1”データの書き込み時に発生するGIDLを抑制し、誤書き込みの発生を抑制した高信頼性のNAND型フラッシュメモリ等の不揮発性半導体記憶装置及びその駆動方法を提供するものである。
本発明の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給すると同時に、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給し、
その後、前記第1の非選択ワード線及び前記第2の非選択ワード線をフローティングとし且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給したまま、前記選択ワード線に第2の電位(前記第1の電位<前記第2の電位)を供給することを特徴とする。
本発明の不揮発性半導体記憶装置及びその駆動方法によると、従来のNANDフラッシュメモリの素子構造に大きな変更を要することなく、ワード線の駆動の仕方を変更するのみで、データの書き込み時に発生するGIDLを抑制し、誤書き込みの発生を抑制した高信頼性の不揮発性半導体記憶装置を提供することができるという優れた効果を奏する。
また、本発明の不揮発性半導体記憶装置及びその駆動方法によると、選択ワード線に書き込み電圧(Vpgm)を供給する際には、一旦、選択ワード線にVpass電位を供給し、選択ワード線の電位を上昇させた後、書き込み電圧(Vpgm)を供給するようにしているので、書き込み電圧昇圧回路の負荷を低減することができる。つまり、書き込み電圧昇圧回路が供給する電荷量を低減することができ、書き込み電圧昇圧回路を負荷容量に接続したときに生じる書き込み電圧昇圧回路の出力能力の低下を抑制することができる。言い換えると、本発明の不揮発性半導体記憶装置及びその駆動方法によると、書き込み電圧昇圧回路の出力回復能力が低い場合であっても、書き込み電圧昇圧回路の出力能力の低下を抑制することができ、結果として、書き込み電圧昇圧回路の占有面積を小さくすることができるという優れた効果を奏する。
以下、本発明の不揮発性半導体記憶装置の実施形態について説明する。
図1に、本発明の不揮発性半導体記憶装置の一実施形態に係るNAND型フラッシュメモリ1の概略ブロック図を示す。図1に示すNAND型フラッシュメモリ1は、複数の電気的に書き換え可能なメモリセルがマトリクス状に配置されたメモリセルアレイ2、ブロックデコーダ3、センスアンプ4、周辺回路5、及びパッド部を備えている。
ここで、メモリセルアレイ2の構成を図2に示す。図2に示すとおり、メモリセルアレイ2は、合計m個のブロック(BLOCK0、BLOCK1、・・・、BLOCKi、・・・、BLOCKm)に分割されている。ここでは、「ブロック」とはデータ消去の最小単位である。
また、各ブロックBLOCK0〜BLOCKmは、それぞれ、図3に代表的に示すブロックBLOCKiのように、2n個のNANDセルユニットe0〜enで構成される。本実施形態では、各NANDセルユニットは、8つのメモリセルMTr0〜MTr7が直列に接続されて構成され、その一端は選択ゲート線SGD_iに接続された選択ゲートトランジスタTr0を介してビット線BL(BLe0、BLo0、・・・、BLen〜BLon)に、他端は選択ゲート線SGS_iに接続された選択ゲートトランジスタTr1を介して共通ソース線SOURCEに接続されている。各々のメモリセルMTrの制御ゲートは、ワード線WL(WL0_i〜WL7_i)に接続されている。0から数えて偶数番目のビット線BLeと奇数番目のビット線BLoは、お互いに独立にデータの書き込みと読み出しが行われる。1本のワード線WLに接続される2n個のメモリセルのうち、偶数番目のビット線BLeに接続されるn個のメモリセルに対して同時にデータの書き込みと読み出しが行われる。各メモリセルは1ビットのデータを記憶し、これらn個のメモリセルが「ページ」という単位を構成する。
同様に、1本のワード線WLに接続され、奇数番目のビット線BLoに接続されるn個のメモリセルで別の1ページが構成され、当該ページ内のメモリセルに対して同時にデータの書き込みと読み出しが行われる。
なお、本実施形態では、メモリセルを構成するブロックの数をm個とし、且つ1つのブロックが、8つのメモリセルでなるNANDメモリセルユニットを2n個含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロック数、メモリセルの数及びメモリユニットの数を変更すればよい。また、本実施形態においては、各メモリセルが1ビットのデータを記憶するようにしたが、各メモリセルが電子注入量に応じた複数ビットのデータ(多値ビットデータ)を記憶するようにしてもよい。また、本実施形態においては、本発明の駆動方法を、1つのNANDメモリセルユニットが1つのビット線に接続されたNAND型フラッシュメモリに適用した例について説明しているが、本発明の駆動方法を、複数のNANDメモリセルユニットが1つのビット線を共有する所謂シェアードビット線(Shared Bit Line)型のNAND型フラッシュメモリに適用するようにしてもよい。
次に、本実施形態のNAND型フラッシュメモリ1のデータ書き込み動作について説明する。本実施形態の書き込み動作はSB方式である。図4を参照する。図4には、NAND型フラッシュメモリ1のデータの書き込み動作において、例えば、BLOCKiの偶数ページが選択され、データの書き込み対象として選択された選択NANDセルユニット(例えば、BLOCKiのNANDセルユニットe0)におけるワード線WL2に接続されたメモリセルが選択された場合の各ワード線WL0〜WL7の設定電位の変化を示す。なお、各ワード線に接続されたメモリセルの制御ゲートの電位の変化は、各ワード線における配線抵抗による若干の信号遅延を除き、各ワード線の電位の変化と実質的に同じである。
まず、データ書込み動作が開始されると、書込みデータに応じて、選択NANDセルユニットe0に接続されたビット線BLe0には、Vss(“0”データ書き込み)又は電源電圧Vcc(“1”データ書き込み)が印加され、選択されたビット線側選択ゲート線SGD_iにはVccが印加される。この場合、ビット線BLe0がVss(“0”データ書き込み)の時、接続された選択NANDセルユニットe0では、選択ゲートトランジスタTr0を介してNANDメモリセル内のチャネル部がVssに固定される。一方、ビット線BLe0がVcc(“1”データ書き込み)である時、接続された選択NANDセルユニットe0では、メモリセルMTr0〜MTr7のチャネル部は、選択ゲートトランジスタTr0を介して[Vcc−Vtsg](ただし、Vtsgは選択ゲートトランジスタTr0のしきい値電圧であり、例えば、1.5V程度)まで充電された後、フローティング状態となる。このとき、ワード線WL0〜WL7には、Vssが印加されている。
続いて、タイミングt1において、選択NANDセルユニットe0内の非選択ワード線WL0及びWL4〜WL7の電位をVssからVpass(約10V)とすると同時に、選択ワード線WL2の電位をVssからVpassとし、且つ選択ワード線WL2の両隣のワード線である非選択ワード線WL1及びWL3の電位をフローティング(図4における破線)にする。こうすることにより、図4に示すとおり、選択ワード線WL2の両隣のワード線である非選択ワード線WL1及びWL3の電位が選択ワード線WL2との容量カップリングにより上昇する。
その後、タイミングt2において、選択ワード線WL2の両隣のワード線である非選択ワード線WL1及びWL3の電位をフローティングとしたまま、選択ワード線WL2の電位をVpassからVpgm(約20V)とする。この時、選択ワード線WL2の電位がVpassからVpgmに上昇するに伴い、容量カップリングにより、フローティング状態にある選択ワード線WL2に隣接する非選択ワード線WL1及びWL3の電位も上昇する。
選択ワード線WL2にVpgmを印加する際には、電位Vpgmを供給するための書き込み電圧昇圧回路は、電位Vpassから電位Vpgmに昇圧する分の電荷のみを供給すればよいので、供給電荷量を低減することができる。Vpgm昇圧回路は、選択ワード線WL2の負荷容量に接続された場合に、出力が一度低下するが、所定の出力電圧に戻るまでの時間が短くなり、書き込み電圧昇圧回路の能力が低くても、同じ書き込み速度を実現でき、回路面積の縮小が可能である。また、Vpassが供給されているワード線の負荷容量が少なくなるので、パス電圧昇圧回路の能力を低くすることができ、回路面積を削減することができる。
タイミングt2において、選択ワード線WL2の電位をVpassからVpgmへ上昇させた状態において、選択メモリセルMTr2に“0”データを書き込む場合は、ビット線にはVss電位が供給されており、当該ビット線に接続された選択NANDセルユニットe0では、NANDセル内のチャネル部がVssに固定されているため、選択NANDセルユニット内の選択メモリセルのゲート(Vpgm電位)とチャネル部(Vss電位)に大きな電位差(約20V)が発生し、選択メモリセル<MTr2においてチャネル部から浮遊ゲートに電子注入が生じ、その選択メモリセルMTr2のしきい値は正方向にシフトする。
一方、選択メモリセルMTr2に“1”データを書き込む場合は、ビット線BLe0にはVccが供給されており、当該ビット線BLe0に接続された選択NANDセルユニットe0では、NANDメモリセルMTr0〜MTr7のチャネル部がフローティング状態にあるため、選択NANDセルユニットe0内の各ワード線とチャネル部の間の容量カップリングによってワード線の電圧上昇に伴い、チャネル部の電位がフローティング状態を維持したまま[Vcc−Vtsg]電位からVmch電位(書き込み禁止電位:8V程度)に上昇し、選択メモリセルへの電子注入が起こらないことになるが、チャネル部の電位が浮遊状態から上昇し過ぎてしまうことがある。しかしながら、本実施形態の駆動方法においては、選択ワード線にはVpgm電位が印加されており、選択ワード線に隣接する非選択ワード線の電位は、選択ワード線との容量カップリングによって上昇しているので、非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするGIDLの発生を抑制することができる。よって、選択メモリセルに“1”データを書き込む場合の誤書き込みの発生を抑制することができる。
その後、タイミングt3において、選択ワード線への書き込み電圧Vpgmの供給が停止され、選択メモリセルへのデータの書き込みが停止される。このとき、選択ワード線WL2の電位が下がるので、WL2との容量結合により、選択ワード線WL2に隣接するフローティング状態にあるワード線WL1及びWL3の電位が下がることになり、選択ワード線の電位がVpassであるとき(タイミングt1からt2まで)のそれぞれの電位よりも低くなる。このタイミングt3におけるバイアス状態もまた、GIDLの抑制となる。
その後、タイミングt4において、選択ワード線及び非選択ワード線にVssが供給され、一連のデータの書き込み動作が終了する。その後、データ書き込みに対するベリファイ動作が行われる。
以上の動作が書き込みを行う全ページに対して順次行われ、データの書き込み動作が完了する。
以上説明したとおり、本実施形態におけるNAND型フラッシュメモリの動作方法においては、書き込み動作時に、データの書き込み対象となる選択メモリセルに接続された選択ワード線に隣接する非選択ワード線に、パス電位Vpassを供給するのではなく、当該隣接する非選択ワード線をフローティングとすることにより、一旦、Vpass電位が供給された選択ワード線との容量カップリングによってそれらの電位を上昇させている。こうすることにより、非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするGIDLの発生を抑制することができる。よって、選択メモリセルに“1”データを書き込む場合の誤書き込みの発生を抑制することができる。
また、本実施形態のNAND型フラッシュメモリ及びその駆動方法においては、選択ワード線に書き込み電圧(Vpgm)を供給する際には、一旦、選択ワード線にVpass電位を供給し、選択ワード線の電位を上昇させた後、書き込み電圧(Vpgm)を供給するようにしているので、電位Vpgmを供給するための書き込み電圧昇圧回路は、電位Vpassから電位Vpgmに昇圧する分の電荷のみを供給すればよいので、供給電荷量を低減することができる。Vpgm昇圧回路は、選択ワード線の負荷容量に接続された場合に、出力が一度低下するが、所定の出力電圧に戻るまでの時間が短くなり、書き込み電圧昇圧回路の能力が低くても、同じ書き込み速度を実現でき、回路面積の縮小が可能である。また、Vpassが供給されているワード線の負荷容量が少なくなるので、パス電圧昇圧回路の能力を低くすることができ、回路面積を削減することができる。
本実施例においては、本発明の不揮発性半導体記憶装置の実施例に係るNAND型フラッシュメモリの別の駆動方法について説明する。
本実施例においては、データ書き込み時の駆動方法以外は、上述の実施形態のNAND型フラッシュメモリ1と同様であるので、その構成については、ここでは改めて説明しない。
図5を参照しながら、本実施例のNAND型フラッシュメモリ1のデータ書き込み動作について説明する。本実施例の書き込み動作はSB方式である。図5には、上述の実施形態で説明したものと同様、NAND型フラッシュメモリ1のデータの書き込み動作において、例えば、BLOCKiの偶数ページが選択され、データの書き込み対象として選択された選択NANDセルユニット(例えば、BLOCKiのNANDセルユニットe0)におけるワード線WL2に接続されたメモリセルが選択された場合の各ワード線WL0〜WL7の設定電位の変化を示す。
まず、データ書込み動作が開始されると、書込みデータに応じて、選択NANDセルユニットe0に接続されたビット線BLe0には、Vss(“0”データ書き込み)又は電源電圧Vcc(“1”データ書き込み)が印加され、選択されたビット線側選択ゲート線SGD_iにはVccが印加される。この場合、ビット線BLe0がVss(“0”データ書き込み)の時、接続された選択NANDセルユニットe0では、選択ゲートトランジスタTr0を介してNANDメモリセル内のチャネル部がVssに固定される。一方、ビット線BLe0がVcc(“1”データ書き込み)である時、接続された選択NANDセルユニットe0では、メモリセルMTr0〜MTr7のチャネル部は、選択ゲートトランジスタTr0を介して[Vcc−Vtsg](ただし、Vtsgは選択ゲートトランジスタTr0のしきい値電圧であり、例えば、1.5V程度)まで充電された後、フローティング状態(浮遊状態)となる。このとき、ワード線WL0〜WL7には、Vssが印加されている。
続いて、タイミングt1において、非選択ワード線WL0及びWL4〜WL7の電位をVssからVpass(約10V)とすると同時に、選択ワード線WL2の電位をVssからVpassとし、且つ選択ワード線WL2の両隣のワード線である非選択ワード線WL1及びWL3の電位をフローティング(図5における破線)にする。こうすることにより、図5に示すとおり、選択ワード線WL2の両隣のワード線である非選択ワード線WL1及びWL3の電位が選択ワード線WL2との容量カップリングにより上昇する。
その後、タイミングt2において、選択NANDセルユニットe0内の選択ワード線WL2の電位をVpassからVpgm(約20V)とすると同時に、非選択ワード線WL2のビット線側に隣接する非選択ワード線WL1に電位V2を供給し、且つ非選択ワード線WL2のソース線側に隣接する非選択ワード線WL3に電位V3を供給する。ここでは、Vcc<V2,V3、V2,V3≦Vpassとする。特に、非選択ワード線WL2に供給する電位V2は、Vpassとしてもよい。
選択ワード線WL2にVpgmを印加する際には、電位Vpgmを供給するための書き込み電圧昇圧回路は、電位Vpassから電位Vpgmに昇圧する分の電荷のみを供給すればよいので、供給電荷量を低減することができる。Vpgm昇圧回路は、選択ワード線WL2の負荷容量に接続された場合に、出力が一度低下するが、所定の出力電圧に戻るまでの時間が短くなり、書き込み電圧昇圧回路の能力が低くても、同じ書き込み速度を実現でき、回路面積の縮小が可能である。また、Vpassが供給されているワード線の負荷容量が少なくなるので、パス電圧昇圧回路の能力を低くすることができ、回路面積を削減することができる。
タイミングt2において、選択ワード線WL2の電位をVpassからVpgmへ上昇させた状態において、選択メモリセルMTr2に“0”データを書き込む場合は、ビット線BLe0にはVss電位が供給されており、当該ビット線に接続された選択NANDセルユニットe0では、NANDセル内のチャネル部がVssに固定されているため、選択NANDセルユニット内の選択メモリセルのゲート(Vpgm電位)とチャネル部(Vss電位)に大きな電位差(約20V)が発生し、選択メモリセル<MTr2においてチャネル部から浮遊ゲートに電子注入が生じ、その選択メモリセルMTr2のしきい値は正方向にシフトする。
一方、選択メモリセルMTr2に“1”データを書き込む場合は、ビット線BLe0にはVccが供給されており、当該ビット線BLe0に接続された選択NANDセルユニットe0では、NANDメモリセルMTr0〜MTr7のチャネル部がフローティング状態にあるため、選択NANDセルユニットe0内の各ワード線とチャネル部の間の容量カップリングによってワード線の電圧上昇に伴い、チャネル部の電位がフローティング状態を維持したまま[Vcc−Vtsg]電位からVmch電位(書き込み禁止電位:8V程度)に上昇し、選択メモリセルへの電子注入が起こらないことになるが、チャネル部の電位が浮遊状態から上昇しすぎしまうことがある。しかしながら、本実施例の駆動方法においては、選択ワード線に隣接する非選択ワード線WL1及びWL2の電位は、それぞれ、V3、V2であるので(Vcc<V2,V3、V2,V3≦Vpass)、選択ワード線WL2からソース線側の非選択ワード線WL3に向かって徐々に電位が低くなることになり、非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするGIDLの発生を抑制することができる。よって、選択メモリセルに“1”データを書き込む場合の誤書き込みの発生を抑制することができる。
また、選択ワード線がVpassからVpgmに昇圧される際に、選択ワード線の両隣のワード線にVpass以下の電圧を供給しているので、選択ワード線の両隣のワード線に誤書き込みが生じにくくすることもできる。
その後、タイミングt3において、選択ワード線への書き込み電圧Vpgmの供給が停止され、選択メモリセルへのデータの書き込みが停止される。
その後、タイミングt4において、選択ワード線及び非選択ワード線にVssが供給され、一連のデータの書き込み動作が終了する。
その後、データ書き込みに対するベリファイ動作が行われる。
なお、ここでは、選択メモリセルをメモリセルMTr2とし、選択ワード線をWL2とした場合について説明したが、他のワード線を選択ワード線とした場合についても同様の書き込み動作が行われる。
また、ここでは、選択ワード線タイミングt2において、選択NANDセルユニットe0内の選択ワード線WL2の電位をVpassからVpgmとすると同時に、非選択ワード線WL2のビット線側に隣接する非選択ワード線WL1に電位V2を供給し、且つ非選択ワード線WL2のソース線側に隣接する非選択ワード線WL3に電位V3を供給するようにした。しかし、選択ワード線のビット線側に複数の非選択ワード線が存在する場合は、選択ワード線のビット線側に隣接する非選択ワード線のみならず、他の当該複数の非選択ワード線に電位V2を供給するようにしてもよい。また、選択ワード線のソース線側に複数の非選択ワード線が存在する場合は、選択ワード線のソース線側に隣接する非選択ワード線のみならず、他の当該複数の非選択ワード線に電位V3を供給するようにしてもよい。本実施形態のバイアス関係は、一例であり、フローティングとする非選択ワード線、電位V2を供給する非選択ワード線、及び電位V3を供給する非選択ワード線の本数は、本実施例に係る発明の開示の範囲内で任意に変更できる。
以上説明したとおり、本実施例におけるNAND型フラッシュメモリの動作方法においては、書き込み動作時、非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするGIDLの発生を抑制することができる。よって、選択メモリセルに“1”データを書き込む場合の誤書き込みの発生を抑制することができる。
また、本実施例のNAND型フラッシュメモリ及びその駆動方法においては、選択ワード線に書き込み電圧(Vpgm)を供給する際には、一旦、選択ワード線にVpass電位を供給し、選択ワード線の電位を上昇させた後、書き込み電圧(Vpgm)を供給するようにしているので、電位Vpgmを供給するための書き込み電圧昇圧回路は、電位Vpassから電位Vpgmに昇圧する分の電荷のみを供給すればよいので、供給電荷量を低減することができる。Vpgm昇圧回路は、選択ワード線の負荷容量に接続された場合に、出力が一度低下するが、所定の出力電圧に戻るまでの時間が短くなり、書き込み電圧昇圧回路の能力が低くても、同じ書き込み速度を実現でき、回路面積の縮小が可能である。また、Vpassが供給されているワード線の負荷容量が少なくなるので、パス電圧昇圧回路の能力を低くすることができ、回路面積を削減することができる。
本実施例においては、本発明の不揮発性半導体記憶装置の実施例に係るNAND型フラッシュメモリの別の駆動方法について説明する。
本実施例においては、データ書き込み時の駆動方法以外は、上述の実施形態のNAND型フラッシュメモリ1と同様であるので、その構成については、ここでは改めて説明しない。
図6を参照しながら、本実施例のNAND型フラッシュメモリ1のデータ書き込み動作について説明する。本実施例の書き込み動作はEASB2方式の変形例である。図6には、上述の実施形態と同様、NAND型フラッシュメモリ1のデータの書き込み動作において、例えば、BLOCKiの偶数ページが選択され、データの書き込み対象として選択された選択NANDセルユニット(例えば、BLOCKiのNANDセルユニットe0)におけるワード線WL2に接続されたメモリセルが選択された場合の各ワード線WL0〜WL7の設定電位の変化を示す。
まず、上述の実施形態で説明した駆動方法と同様、データ書込み動作が開始されると、書込みデータに応じて、選択NANDセルユニットe0に接続されたビット線BLe0には、Vss(“0”データ書き込み)又は電源電圧Vcc(“1”データ書き込み)が印加され、選択されたビット線側選択ゲート線SGD_iにはVccが印加される。この場合、ビット線BLe0がVss(“0”データ書き込み)の時、接続された選択NANDセルユニットe0では、選択ゲートトランジスタTr0を介してNANDメモリセル内のチャネル部がVssに固定される。一方、ビット線BLe0がVcc(“1”データ書き込み)である時、接続された選択NANDセルユニットe0では、メモリセルMTr0〜MTr7のチャネル部は、選択ゲートトランジスタTr0を介して[Vcc−Vtsg](ただし、Vtsgは選択ゲートトランジスタTr0のしきい値電圧であり、例えば、1.5V程度)まで充電された後、フローティング状態(浮遊状態)となる。このとき、ワード線WL0〜WL7には、Vssが印加されている。
続いて、タイミングt1において、非選択ワード線WL0及びWL7の電位をVssからVpass(約10V)とすると同時に、選択ワード線WL2の電位をVssからVpassとし、選択ワード線WL2に対してソース線側に少なくとも2本以上離れて存在する非選択ワード線(ここでは非選択ワード線WL6)の電位をV1(Vss≦V1<Vpass)とし、且つ選択ワード線WL2に対してソース線側のワード線であり、選択ワード線WL2とV1電位を供給する非選択ワード線WL6との間にある非選択ワード線WL3〜WL5及び選択ワード線WL2に対してビット線側に隣接する非選択ワード線の電位をフローティング(図6における破線)にする。こうすることにより、図6に示すとおり、選択ワード線WL2に対してソース線側の非選択ワード線WL3〜WL5の電位が選択ワード線WL2との容量カップリングにより上昇し、それぞれ、Vf1、Vf2、Vf3となる(Vf3<Vf2<Vf1)。ここで、V1<Vpassであるので、選択ワード線WL2から非選択ワード線WL6に向かって、ワード線の電位が順に低くなっていく状態を実現することができる。
その後、タイミングt2において、非選択ワード線WL3〜WL5の電位をフローティングに、非選択ワード線WL0及びWL7の電位をVpassに、且つ非選択ワード線WL6の電位をV1に保持しながら、選択ワード線WL2の電位をVpassからVpgm(約20V)とする。
この状態において、選択メモリセルMTr2に“0”データを書き込む場合は、ビット線BLe0にはVss電位が供給されており、当該ビット線に接続された選択NANDセルユニットe0では、NANDセル内のチャネル部がVssに固定されているため、選択NANDセルユニット内の選択メモリセルのゲート(Vpgm電位)とチャネル部(Vss電位)に大きな電位差(約20V)が発生し、選択メモリセル<MTr2においてチャネル部から浮遊ゲートに電子注入が生じ、その選択メモリセルMTr2のしきい値は正方向にシフトする。
一方、選択メモリセルMTr2に“1”データを書き込む場合は、ビット線BLe0にはVccが供給されており、当該ビット線BLe0に接続された選択NANDセルユニットe0では、NANDメモリセルMTr0〜MTr7のチャネル部がフローティング状態にあるため、選択NANDセルユニットe0内の各ワード線とチャネル部の間の容量カップリングによってワード線の電圧上昇に伴い、チャネル部の電位がフローティング状態を維持したまま[Vcc−Vtsg]電位からVmch電位(書き込み禁止電位、8V程度)に上昇し、選択メモリセルへの電子注入が起こらないことになるが、チャネル部の電位が浮遊状態から上昇しすぎしまうことがある。しかしながら、本実施例の駆動方法においては、選択ワード線WL2から非選択ワード線WL6に向かって、ワード線の電位が順に低くなっているので、非選択ワード線に接続された非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするGIDLの発生を抑制することができる。よって、選択メモリセルに“1”データを書き込む場合の誤書き込みの発生を抑制することができる。
その後、タイミングt3において、選択ワード線への書き込み電圧Vpgmの供給が停止され、選択メモリセルへのデータの書き込みが停止される。
その後、タイミングt4において、選択ワード線及び非選択ワード線にVssが供給され、一連のデータの書き込み動作が終了する。
その後、データ書き込みに対するベリファイ動作が行われる。
なお、ここでは、選択メモリセルをメモリセルMTr2とし、選択ワード線をWL2とした場合について説明したが、他のワード線を選択ワード線とした場合についても同様の書き込み動作が行われる。
また、ここでは、選択ワード線タイミングt2において、選択NANDセルユニットe0内の選択ワード線WL2の電位をVpassからVpgmとすると同時に、
選択ワード線に対してソース線側に少なくとも2本以上離れて存在する非選択ワード線WL6に電位V1を供給し、且つ選択ワード線WL2に対してソース線側のワード線であり、選択ワード線WL2とV1電位を供給する非選択ワード線WL6の間にある非選択ワード線WL3〜WL5の電位をフローティングとしが、これに限定されるわけではない。本実施形態のバイアス関係は、一例であり、フローティングとする非選択ワード線、電位V1を供給する非選択ワード線の位置および本数は、本実施例に係る発明の開示の範囲内で任意に変更できる。電位V1を供給する非選択ワード線の位置を変更した場合は、当該V1を供給する非選択ワード線と選択ワード線との間にある非選択ワード線をフローティングにすればよい。なお、本実施例の駆動方法は、EASB2方式の変形であるので、如何なる場合であっても、電位V1を供給する非選択ワード線に対してソース線側にある非選択ワード線には、Vpassが供給されるのは言うまでもない。
また、図7に示すように、タイミングt2において、選択ワード線WL2に対して、ビット線側に隣接するワード線に電位V2(V2≦Vpass)を供給するようにしてもよい。なお、この電位V2はVpassでもよい。図7に示すように、タイミングt2において電位V2を印加するのは、選択ワード線WL2に書き込み電圧Vpgmを印加した場合に、ワード線間のカップリングノイズで非選択ワード線WL1の電位がオーバーシュートするのを回避するためである。
また、タイミングt2において、選択ワード線WL2に対してビット線側に隣接する非選択ワード線WL1にVpassを供給するようにしてもよい。
また、図8に示すように、タイミングt1において、選択ワード線WL2に対してビット線側に隣接する非選択ワード線WL1にVpassを供給するようにしてもよい。
また、図9に示すように、タイミングt2において、選択ワード線に対してビット線側に隣接する非選択ワード線WL1に電位V2を供給し、選択ワード線に対してソース線側に隣接する非選択ワード線WL3に電位V3(0≦V3≦V2≦Vpass)を供給するようにしてもよい。こうすることによって、選択ワード線WL2からソース線側の非選択ワード線WL6に向かって、より電位の高低差が緩和され、徐々に電位が低くなることになり、非選択メモリセルにサーフェイス・ストレスがかかることをさらに抑制することができ、結果として浮遊状態のチャネルから電荷がリークするGIDLの発生を抑制することができる。なお、この場合、選択ワード線WL2に対してビット線側に隣接する非選択ワード線WL1には、図8で示したようにタイミングt2においてVpassを供給するようにしてもよいし、また、図6に示すように、タイミングt2においてフローティングにしてもよい。
また、図10に示すように、ソース線側の複数の非選択ワード線WL5及びWL6に電位V1を供給するようにしてもよい。ここでは、0≦V1≦V2である。こうすることによって、選択ワード線WL2からソース線側の非選択ワード線WL3に向かって徐々に電位が低くなることになり、非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするGIDLの発生を抑制することができる。なお、V1を印加する非選択ワード線の数を複数(ここでは2本)とするのは、パターンの微細化に伴い、メモリセルのチャネル長が短くなり、カットオフの条件が厳しくなることに対応するためである。
なお、図10に示す駆動方法においては、タイミングt1において、電位V3を供給する非選択ワード線WL3に対して、ソース線側の複数の非選択ワード線のうちWL5及びWL6に電位V1を供給するようにしたが、電位V1を供給する当該複数の非選択ワード線の本数はこれに限定されるわけではない。
以上説明したとおり、本実施例におけるNAND型フラッシュメモリの動作方法においては、書き込み動作時に、非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするGIDLの発生を抑制することができる。よって、選択メモリセルに“1”データを書き込む場合の誤書き込みの発生を抑制することができる。
また、上述の実施形態及び実施例1と同様、本実施例のNAND型フラッシュメモリにおいては、選択ワード線に書き込み電圧(Vpgm)を供給する際には、一旦、選択ワード線にVpass電位を供給し、選択ワード線の電位を上昇させた後、書き込み電圧(Vpgm)を供給するようにしているので、電位Vpgmを供給するための書き込み電圧昇圧回路は、電位Vpassから電位Vpgmに昇圧する分の電荷のみを供給すればよいので、供給電荷量を低減することができる。Vpgm昇圧回路は、選択ワード線の負荷容量が接続された場合に、出力が一度低下するが、所定の出力電圧に戻るまでの時間が短くなり、書き込み電圧昇圧回路の能力が低くても、同じ書き込み速度を実現でき、回路面積の縮小が可能である。また、Vpassが供給されているワード線の負荷容量が少なくなるので、パス電圧昇圧回路の能力を低くすることができ、回路面積を削減することができる。
また、図6に示すような駆動方法においては、Vpassが供給されているワード線の負荷容量が少なくなるので、パス電圧昇圧回路の能力を低くすることができ、回路面積を削減することができる。更に、選択ワード線からV1を供給する非選択ワード線までのワード線電圧を、新しい電源なしに徐々に低くなるようにすることができるため、新しい電源回路が不要であり、回路面積増加なしにGIDLの発生を抑制することができる。
また、図7に示すように、選択ワード線がVpassからVpgmに昇圧される際にVpass又はそれ以下の電圧V2を供給すれば、選択ワード線のビット線側に隣接するワード線に誤書き込みが生じにくくすることもできる。
さらに、図9に示すように、選択ワード線に対して、ソース線側に隣接するワード線にVpass以下の電圧V3を供給することで、選択ワード線からVssを供給する非選択ワード線までのワード線電圧が徐々に低くなる電位関係の制御性が高くなり、GIDLの発生をより抑制することができる。
なお、本実施例のバイアス関係は、一例であり、フローティングとする非選択ワード線、電位V1、V2、V3を供給する非選択ワード線の位置および本数は、本実施例に係る発明の開示の範囲内で任意に変更できる。
本実施例においては、上述の実施例2に係る本発明の不揮発性半導体記憶装置のNAND型フラッシュメモリの別の駆動方法の変形例について説明する。
本実施例においては、データ書き込み時の駆動方法以外は、上述の実施形態のNAND型フラッシュメモリ1と同様であるので、その構成については、ここでは改めて説明しない。
図11を参照しながら、本実施例のNAND型フラッシュメモリ1のデータ書き込み動作について説明する。本実施例の書き込み動作は、実施例2と同様、EASB2方式の変形例である。図11には、上述の最良の実施形態と同様、NAND型フラッシュメモリ1のデータの書き込み動作において、例えば、BLOCKiの偶数ページが選択され、データの書き込み対象として選択された選択NANDセルユニット(例えば、BLOCKiのNANDセルユニットe0)におけるワード線WL2に接続されたメモリセルが選択された場合の各ワード線WL0〜WL7の設定電位の変化を示す。
まず、上述の最良の実施形態で説明した駆動方法と同様、データ書込み動作が開始されると、書込みデータに応じて、選択NANDセルユニットe0に接続されたビット線BLe0には、Vss(“0”データ書き込み)又は電源電圧Vcc(“1”データ書き込み)が印加され、選択されたビット線側選択ゲート線SGD_iにはVccが印加される。この場合、ビット線BLe0がVss(“0”データ書き込み)の時、接続された選択NANDセルユニットe0では、選択ゲートトランジスタTr0を介してNANDメモリセル内のチャネル部がVssに固定される。一方、ビット線BLe0がVcc(“1”データ書き込み)である時、接続された選択NANDセルユニットe0では、メモリセルMTr0〜MTr7のチャネル部は、選択ゲートトランジスタTr0を介して[Vcc−Vtsg](ただし、Vtsgは選択ゲートトランジスタTr0のしきい値電圧であり、例えば、1.5V程度)まで充電された後、フローティング状態(浮遊状態)となる。このとき、ワード線WL0〜WL7には、Vssが印加されている。
続いて、タイミングt1において、非選択ワード線WL0及びWL7の電位をVssからVpass(約10V)とすると同時に、選択ワード線WL2の電位をVssからVpassとし、選択ワード線WL2に対してソース線側にある非選択ワード線(ここでは非選択ワード線WL4)の電位をV1(Vss≦V1<Vpass)とし、且つ選択ワード線WL2に対してソース線側のワード線であり、選択ワード線WL2とV1電位を供給する非選択ワード線WL4との間にある非選択ワード線WL5及び6並びに選択ワード線WL2に対してビット線側及びソース線側に隣接する非選択ワード線WL1及びWL3の電位をフローティング(図11における破線)にする。
その後、タイミングt2において、非選択ワード線WL1、WL3、WL5及びWL6の電位をフローティングに、非選択ワード線WL0及びWL7の電位をVpassに、且つ非選択ワード線WL4の電位をV1に保持しながら、選択ワード線WL2の電位をVpassからVpgm(約20V)とする。
この状態において、選択メモリセルMTr2に“0”データを書き込む場合は、ビット線BLe0にはVss電位が供給されており、当該ビット線に接続された選択NANDセルユニットe0では、NANDセル内のチャネル部がVssに固定されているため、選択NANDセルユニット内の選択メモリセルのゲート(Vpgm電位)とチャネル部(Vss電位)に大きな電位差(約20V)が発生し、選択メモリセル<MTr2においてチャネル部から浮遊ゲートに電子注入が生じ、その選択メモリセルMTr2のしきい値は正方向にシフトする。
一方、選択メモリセルMTr2に“1”データを書き込む場合は、ビット線BLe0にはVccが供給されており、当該ビット線BLe0に接続された選択NANDセルユニットe0では、NANDメモリセルMTr0〜MTr7のチャネル部がフローティング状態にあるため、選択NANDセルユニットe0内の各ワード線とチャネル部の間の容量カップリングによってワード線の電圧上昇に伴い、チャネル部の電位がフローティング状態を維持したまま[Vcc−Vtsg]電位からVmch電位(書き込み禁止電位、8V程度)に上昇し、選択メモリセルへの電子注入が起こらないことになるが、チャネル部の電位が浮遊状態から上昇しすぎしまうことがある。しかしながら、本実施例の駆動方法においては、非選択ワード線WL7からWL4に向かって、ワード線の電位が順に低くなっているので、非選択ワード線に接続された非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするGIDLの発生を抑制することができる。よって、選択メモリセルに“1”データを書き込む場合の誤書き込みの発生を抑制することができる。
また、本実施例においては、図面の都合上、選択ワード線WL2と電位V1を供給する非選択ワード線WL4との間にあり、フローティングとする非選択ワード線を1本(WL3)として図示しているが、この非選択ワード線を複数本(例えば、非選択ワード線WL5にV1を供給し、WL3及びWL4をフローティングとする)とすることにより、これら非選択ワード線についても、ソース線側に近づくに従い、電圧が徐々に低くなっていく状態を形成することができ、GIDLの発生を抑制することができる。
さらに、図12に示すように、選択ワード線WL2と電位V1を供給する非選択ワード線WL4よりもソース線側にあり、タイミングt1にフローティングとする非選択ワード線(図12においては、WL6)に対して、タイミングt2
において、Vpass以下の電位である電位V4を供給するようにしてもよい。この場合、非選択ワード線WL7からWL4に向かってワード線電位が徐々に低くなり、WL6に電位V4を供給することで、その制御性が高くなり、GIDLが抑制できることになる。
その後、タイミングt3において、選択ワード線への書き込み電圧Vpgmの供給が停止され、選択メモリセルへのデータの書き込みが停止される。
その後、タイミングt4において、選択ワード線及び非選択ワード線にVssが供給され、一連のデータの書き込み動作が終了する。
その後、データ書き込みに対するベリファイ動作が行われる。
なお、ここでは、選択メモリセルをメモリセルMTr2とし、選択ワード線をWL2とした場合について説明したが、他のワード線を選択ワード線とした場合についても同様の書き込み動作が行われる。
また、本実施例のバイアス関係は、一例であり、フローティングとする非選択ワード線、電位V1を供給する非選択ワード線、及び電位V4を供給する非選択ワード線の位置および本数は、本実施例に係る発明の開示の範囲内で任意に変更できる。
上記各実施例によれば、本発明の不揮発性半導体装置は、以下の特徴を有する。
本発明の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給すると同時に、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給し、
その後、前記第1の非選択ワード線に第3の電位を、前記第2の非選択ワード線に第4の電位(第4の電位、第3の電位≦第1の電位)を供給し且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給したまま、前記選択ワード線に書き込み電位である第2の電位(前記第1の電位<前記第2の電位)を供給することを特徴とする。
また、本発明の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある1つの第3の非選択ワード線に第2の電位(前記第2の電位<前記第1の電位)を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給すると同時に、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第1の非選択ワード線及び前記第2の非選択ワード線をフローティングとし、
前記第3の非選択ワード線に前記第2の電位を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給し、
前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第3の電位(前記第1の電位<前記第3の電位)を供給することを特徴とする不揮発性半導体記憶装置。
また、本発明の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある1つの第3の非選択ワード線に第2の電位(前記第2の電位<前記第1の電位)を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給すると同時に、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第1の非選択ワード線に第4の電位(第4の電位≦第1の電位)を供給し前記第3の非選択ワード線に前記第2の電位を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に
前記第1の電位を供給し、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第3の電位(前記第1の電位<前記第3の電位)を供給することを特徴としている。
また、前記第4の電位は、前記第1の電位と等しいようにしてもよい。
また、本発明の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、
前記選択ワード線に対して前記ソース線側にある1つの第3の非選択ワード線に第2の電位(前記第2の電位<前記第1の電位)を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給すると同時に、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第1の非選択ワード線に第4の電位を、前記第2の非選択ワード線に第5の電位(第4の電位、第5の電位≦第1の電位)を供給し、前記第3の非選択ワード線に前記第2の電位を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給し、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第3の電位(前記第1の電位<前記第3の電位)を供給することを特徴としている。
また、前記第2の電位が供給される前記第3の非選択ワード線は、複数であるようにしてもよい。
また、また、本発明の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある1つの第2の非選択ワード線及び前記第2の非選択ワード線に対してビット線側にある第3の非選択ワード線に第2の電位(前記第2の電位<前記第1の電位)を供給し、且つ前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給すると同時に、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第1の非選択ワード線をフローティングとし、前記第2の非選択ワード線に前記第2の電位を供給し、前記第3の非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給し、且つ前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第3の電位(前記第1の電位<前記第3の電位)を供給することを特徴としている。
また、本発明の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある1つの第2の非選択ワード線及び前記第2の非選択ワード線に対してビット線側にある第3の非選択ワード線に第2の電位(前記第2の電位<前記第1の電位)を供給し、且つ前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給すると同時に、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第1の非選択ワード線をフローティングとし、前記第2の非選択ワード線に前記第2の電位を供給し、前記第3の非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給し、前記第3の非選択ワード線のビット線側にある第4の非選択ワード線に第4の電位(第4の電位≦第1の電位)を供給し、且つ前記第4の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第3の電位(前記第1の電位<前記第3の電位)を供給することを特徴としている。
前記選択ワード線と前記第2の非選択ワード線との間には、少なくとも一つの第5の非選択ワード線があり、
前記選択メモリセルにデータを書き込むとき、前記第5の非選択ワード線はフローティングとするようにしてもよい。
本発明の不揮発性半導体記憶装置においては、書き込み動作時に、非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするGIDLの発生を抑制することができる。よって、選択メモリセルに“1”データを書き込む場合の誤書き込みの発生を抑制することができる。
また、本発明の不揮発性半導体記憶装置においては、選択ワード線に書き込み電圧(Vpgm)を供給する際には、一旦、選択ワード線にVpass電位を供給し、選択ワード線の電位を上昇させた後、書き込み電圧(Vpgm)を供給するようにしているので、書き込み電圧昇圧回路の負荷を低減することができる。つまり、書き込み電圧昇圧回路が供給する電荷量を低減することができ、書き込み電圧昇圧回路を負荷容量に接続したときに生じる書き込み電圧昇圧回路の出力能力の低下を抑制することができる。言い換えると、本発明の不揮発性半導体記憶装置によると、書き込み電圧昇圧回路の出力回復能力が低い場合であっても、書き込み電圧昇圧回路の出力能力の低下を抑制することができ、結果として、書き込み電圧昇圧回路の占有面積を小さくすることができるという優れた効果を奏する。
本発明の不揮発性半導体記憶装置は、上述した優れた効果を奏し、コンピュータを始めとし、ディジタルスチルカメラ、携帯電話、家電製品等の電子機器の記憶装置として用いることができる。
本発明の不揮発性半導体記憶装置の一実施形態に係るNAND型フラッシュメモリ1の概略ブロック図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るNAND型フラッシュメモリ1のメモリセルアレイ2の構成を示す図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るNAND型フラッシュメモリ1のメモリブロックBLOCKiの構成を示す図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るNAND型フラッシュメモリ1の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るNAND型フラッシュメモリ1の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るNAND型フラッシュメモリ1の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るNAND型フラッシュメモリ1の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るNAND型フラッシュメモリ1の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るNAND型フラッシュメモリ1の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るNAND型フラッシュメモリ1の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るNAND型フラッシュメモリ1の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るNAND型フラッシュメモリ1の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 従来のNAND型フラッシュメモリの選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 従来のNAND型フラッシュメモリの選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 従来のEASB方式と従来のEASB2方式の駆動方法とを説明する図である。 従来のEASB2方式において、セルチャネルが高くなりすぎた場合の問題について説明する図である。
符号の説明
1 NAND型フラッシュメモリ
2 メモリセルアレイ
3 ブロックデコーダ
4 センスアンプ
5 周辺回路
6 パッド部

Claims (5)

  1. 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
    前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
    前記メモリセルユニットの一端に接続されたビット線と、
    前記メモリセルユニットの他端に接続されたソース線と、
    を有する不揮発性半導体記憶装置であって、
    前記選択メモリセルにデータを書き込むとき、
    前記選択ワード線に第1の電位を供給すると同時に、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給し、
    その後、前記第1の非選択ワード線及び前記第2の非選択ワード線をフローティングとし且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給したまま、前記選択ワード線に第2の電位(前記第1の電位<前記第2の電位)を供給することを特徴とする不揮発性半導体記憶装置。
  2. 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
    前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
    前記メモリセルユニットの一端に接続されたビット線と、
    前記メモリセルユニットの他端に接続されたソース線と、
    を有する不揮発性半導体記憶装置であって、
    前記選択メモリセルにデータを書き込むとき、
    前記選択ワード線に第1の電位を供給すると同時に、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給し、
    その後、前記第1の非選択ワード線に第3の電位を、前記第2の非選択ワード線に第4の電位(第4の電位、第3の電位≦第1の電位)を供給し且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給したまま、前記選択ワード線に書き込み電位である第2の電位(前記第1の電位<前記第2の電位)を供給することを特徴とする不揮発性半導体記憶装置。
  3. 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
    前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
    前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
    前記メモリセルユニットの一端に接続されたビット線と、
    前記メモリセルユニットの他端に接続されたソース線と、
    を有する不揮発性半導体記憶装置であって、
    前記選択メモリセルにデータを書き込むとき、
    前記選択ワード線に第1の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある1つの第3の非選択ワード線に第2の電位(前記第2の電位<前記第1の電位)を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給すると同時に、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
    その後、前記第1の非選択ワード線及び前記第2の非選択ワード線をフローティングとし、
    前記第3の非選択ワード線に前記第2の電位を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給し、
    前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第3の電位(前記第1の電位<前記第3の電位)を供給することを特徴とする不揮発性半導体記憶装置。
  4. 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
    前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
    前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
    前記メモリセルユニットの一端に接続されたビット線と、
    前記メモリセルユニットの他端に接続されたソース線と、
    を有する不揮発性半導体記憶装置であって、
    前記選択メモリセルにデータを書き込むとき、
    前記選択ワード線に第1の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある1つの第3の非選択ワード線に第2の電位(前記第2の電位<前記第1の電位)を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給すると同時に、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
    その後、前記第1の非選択ワード線に第4の電位(第4の電位≦第1の電位)を供給し前記第3の非選択ワード線に前記第2の電位を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に
    前記第1の電位を供給し、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第3の電位(前記第1の電位<前記第3の電位)を供給することを特徴とする不揮発性半導体記憶装置。
  5. 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
    前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
    前記メモリセルユニットの一端に接続されたビット線と、
    前記メモリセルユニットの他端に接続されたソース線と、
    を有する不揮発性半導体記憶装置であって、
    前記選択メモリセルにデータを書き込むとき、
    前記選択ワード線に第1の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、
    前記選択ワード線に対して前記ソース線側にある1つの第3の非選択ワード線に第2の電位(前記第2の電位<前記第1の電位)を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給すると同時に、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
    その後、前記第1の非選択ワード線に第4の電位を、前記第2の非選択ワード線に第5の電位(第4の電位、第5の電位≦第1の電位)を供給し、前記第3の非選択ワード線に前記第2の電位を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給し、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第3の電位(前記第1の電位<前記第3の電位)を供給することを特徴とする不揮発性半導体記憶装置。



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