JP2007042165A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】 高信頼性のＮＡＮＤ型フラッシュメモリを実現すること。
【解決手段】 本発明の不揮発性半導体記憶装置は、選択メモリセルにデータを書き込むとき、選択ワード線に第１の電位（Ｖpass）を供給すると同時に、選択ワード線のビット線側に隣接する第１の非選択ワード線及び選択ワード線のソース線側に隣接する第２の非選択ワード線をフローティングとし、且つ第１の非選択ワード線及び第２の非選択ワード線以外の非選択ワード線に第１の電位（Ｖpass）を供給し、その後、第１の非選択ワード線及び第２の非選択ワード線をフローティングとし且つ第１の非選択ワード線及び第２の非選択ワード線以外の非選択ワード線に第１の電位（Ｖpass）を供給したまま、前記選択ワード線に第２の電位（Ｖpgm）を供給することを特徴としている。
【選択図】 図４

Description

本発明は電気的に書き換え可能な不揮発性半導体記憶装置及びその駆動方法に関する。不揮発性半導体記憶装置の中でも、特に、ＮＡＮＤ型フラッシュメモリのデータ書き込み時におけるワード線の駆動方法に関する。
近年、小型で大容量な不揮発性半導体記憶装置の需要が急増し、中でも従来のＮＯＲ型フラッシュメモリと比較して、高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されてきている。
従来のＮＡＮＤ型フラッシュメモリの書き込み動作においては、データを書き込む対象となる選択メモリセルが接続されたワード線（選択ワード線）を共有するデータ非書き込みのメモリセルにデータを書き込まない（フローティングゲートに電子を注入しない）ようにするため、その非書き込みのメモリセルを含むＮＡＮＤセルユニットをビット線から切り離し、非書き込みのメモリセルのチャネルをワード線との容量結合によって所定の書き込み禁止電位に上昇させるセルフブースト（Ｓｅｌｆ Ｂｏｏｓｔ：ＳＢ）方式が知られている。ＳＢ方式を用いた従来のＮＡＮＤ型フラッシュメモリのデータ書き込み動作は、次の通りである。
図１３に、データの書き込み動作におけるＮＡＮＤセルユニットのワード線ＷＬ０〜ＷＬ７の設定電位の変化を示す。ＮＡＮＤ型フラッシュメモリのデータ書込みの動作は、主にビット線から最も離れた位置のメモリセルから順に行われる。
まず、データ書込み動作が開始されると、書込みデータに応じて、選択ＮＡＮＤセルユニットのビット線には、“０”データ書き込み時にはＶss（接地電位、例えば０Ｖ）が、“１”データ書き込み時にはＶcc（電源電圧、例えば３Ｖ）が印加され、選択されたビット線側選択ゲート線にはＶccが与えられる。この場合、ビット線がＶss(“０”データ書き込み)の時、当該ビット線に接続された選択ＮＡＮＤセルユニットでは、選択ゲートトランジスタを介してＮＡＮＤセル内のチャネル部がＶssに固定される。ビット線がＶcc(“１”データ書き込み)である時、接続された選択ＮＡＮＤセルユニットでは、ＮＡＮＤセル内のチャネル部は、選択ゲートトランジスタを介して[Ｖcc−Ｖtsg](ただし、Ｖtsgは選択ゲートトランジスタのしきい値電圧であり、例えば、１．５Ｖ程度)まで充電された後、フローティング状態（浮遊状態）となる。
続いて、タイミングｔ１において、選択ＮＡＮＤセルユニット内の非選択ワード線をＶssからＶpass(パス電位：例えば１０Ｖ)とし、その後、タイミングｔ２において、選択ＮＡＮＤセルユニット内の選択ワード線をＶssからＶpgm(書き込み用高電位：例えば２０Ｖ)とする。なお、図１３には、ワード線ＷＬ２に接続されたメモリセルが選択メモリセルであり、その他のワード線ＷＬ０、ＷＬ１及びＷＬ３〜ＷＬ７に接続されたメモリセルは非選択メモリセルである例を示している。
ここで、ビット線がＶss(“０”データ書き込み)時、当該ビット線に接続された選択ＮＡＮＤセルユニットでは、ＮＡＮＤセル内のチャネル部がＶssに固定されているため、選択ＮＡＮＤセルユニット内の選択メモリセルのゲート(Ｖpgm電位)とチャネル部(Ｖss電位)に大きな電位差(約２０Ｖ)が発生し、選択メモリセルにおいてチャネル部から浮遊ゲートに電子注入が生じる。これにより、その選択メモリセルのしきい値は正方向にシフトする。浮遊ゲートに十分に電子が注入されている状態がデータ“０”である。
一方、ビット線がＶcc(“１”データ書き込み)時、当該ビット線に接続された選択ＮＡＮＤセルユニットでは、ＮＡＮＤメモリセル内のチャネル部がフローティング状態にあるため、ワード線とチャネル部の間の容量カップリングの影響により、ワード線の電圧上昇(Ｖss→Ｖpgm、Ｖpass)に伴い、チャネル部の電位がフローティング状態を維持したまま[Ｖcc−Ｖtsg]電位からＶmch電位(書き込み禁止電位：８Ｖ程度)に上昇する。この時には、選択ＮＡＮＤセルユニット内の選択メモリセルのゲート(Ｖpgm電位)とチャネル部(Ｖmch電位)の間の電位差が１２Ｖ程度と比較的小さいため、電子注入が起こらず、従って選択メモリセルのしきい値は変化せず、負の状態に維持される。この状態がデータ“１”である。
特開２０００−２２８０９７号公報 June Lee, et al., "A 1.8V 2GB ＮＡＮＤ Flash Memory for Mass Storage Applications", 2003 IEEE International Solid-State Circuits Conference, Session 16, pp236-pp237
上述したような従来のＮＡＮＤフラッシュメモリの書き込み動作においては、“１”データ書き込み時に、選択メモリセルのチャネル部はフローティング状態にあるため、ワード線とチャネル部の間の容量カップリングの影響により、ワード線の電圧上昇(Ｖss→Ｖpgm、Ｖpass)に伴い、チャネル部の電位がフローティング状態を維持したまま[Ｖcc−Ｖtsg]電位からＶmch電位に上昇するが、チャネル部の電位が浮遊状態から上昇しすぎしまうことがある。そのため、データの書き込み対象となるメモリセルに隣接する、低い制御ゲート電位（Ｖpass電位：１０Ｖ）を有するメモリセルにサーフェイス・ストレスがかかり、浮遊状態のチャネルから電荷がリークする所謂「ＧＩＤＬ（Gate Induced Drain Leakage）」が発生してしまう。このＧＩＤＬにより、選択メモリセルに隣接する非選択メモリセルに電荷が流れ込んでしまい、結果として誤書き込みが生じやすくなってしまうという問題がある。
また、上記の特許文献１及び非特許文献１に記載されているように、図１４に示すとおり、選択メモリセルの制御ゲートに、一旦、パス電位Ｖpassを供給し、その後書き込み用高電位Ｖpgmを供給する手法が知られている。
しかしながら、上述した従来の手法では、ＧＩＤＬを十分に抑制することはできず、特に“１”データの書き込み時に、誤書き込みが発生してしまい、ＮＡＮＤ型フラッシュメモリの信頼性が低くなってしまうという問題を抱えていた。
また、書き込みデータが“０”又は“１”である所謂「２値」の書き込みにおいては、ＳＢ方式が用いられる。一方、書き込みデータが所謂「多値」の書き込においては、メモリセルのしきい値（Vth）分布が２値の書き込みの場合よりも広くなり、高いしきい値（Vth）を有するメモリセルが多数存在しうる。したがって、書き込みを行うメモリセルよりもビット線側のメモリセルのチャネルと、ソース線側のメモリセルのチャネルとを分離して、ＳＢを行う方式が用いられている。この方式をＥＡＳＢ（Erase Area Self Boost)方式と言う。
このＥＡＳＢ方式は、図１５（ａ）に示すように、書き込みを行う選択ワード線には、書き込み電圧Vpgmを供給し、選択ワード線に対してソース線側に隣接するワード線には接地電圧Vssを供給し、それ以外のワード線には中間電圧Vpassを供給する方式である。ＥＡＳＢ方式の長所は、ソース線側のメモリセルから順に書き込みを行う場合、書き込みを行うメモリセルよりもビット線側のメモリセルは全て消去状態であるので、ブースト効率が高く、“１”書き込みを行う場合に、メモリセルのチャネル電位を高く持ち上げることが可能である点にある。一方、ＥＡＳＢ方式の短所は、選択ワード線に対するソース線側の隣接ワード線の電位がVssと低いため、“０”書き込みの場合、書き込みメモリセルのフローティングゲートのカップリング比が低くなる点である。
そこで、このＥＡＳＢ方式の短所を解消するため、バイアス方式を変えた書き込み方式が用いられている。この方式をＥＡＳＢ２方式と言う。
ＥＡＳＢ２方式は、図１５（ｂ）に示すように、書き込みを行う選択ワード線には書き込み電圧Vpgmを供給し、選択ワード線に対してソース線側に２つ隣に隣接するワード線には接地電圧Vssを供給し、それ以外のワード線には中間電圧Vpassを供給する方式である。ＥＡＳＢ２方式の長所は、ＥＡＳＢ方式と比較して、選択ワード線の隣接ワード線がVpassと高いため、“０”書き込みの場合、書き込みセルのフローティングゲートのカップリング比が向上し、書き込み電圧Vpgmを下げることができる点にある。また、“１”書き込みの場合には、書き込みを行うメモリセルよりもビット線側のメモリセルが一個多いので、メモリセルチャネルの容量が大きく、ブースト期間におけるリーク電流に対する誤書き込みが生じにくくなるという長所がある。しかし、ＥＡＳＢ方式、ＥＡＳＢ２方式ともに、選択ワード線がビット線に近いほど、書き込みを行うメモリセルよりもビット線側のメモリセルにおけるブースト効率が高くなり、メモリセルチャネルが高くなりすぎるといった短所がある。以下に、ＥＡＳＢ２方式において、セルチャネルが高くなりすぎた場合の問題について図１６を参照しながら詳細に説明する。
ＥＡＳＢ２方式においては、“１”書き込みの際に、CG(n-1)は0V、CG(n)はVpassでブーストされ(図１６（ａ）)、CG(n-1)のメモリセルトランジスタとCG(n)のメモリセルトランジスタの共有ジャンクションにおいて、メモリセルチャネルの電位が高くなる（図１６（ｂ））。CG(n-1)のメモリセルにおいて、電子（●）がソース・ドレイン間の高電界で加速され、ドレイン端（メモリセルトランジスタ間の共有ジャンクション）に達し、CG(n-1)のドレイン側の表面に、ホットエレクトロン（hot-electron）（●）とホットホール（hot-hole）（○）の対が発生する（図１６（ｂ）の★）。このとき、CG(n-1)のゲート電位(0V)とセルチャネルの電位とに高い電位差が生じていると、ホットホールはメモリセルPwellに流れるが（ＧＩＤＬ）、ホットエレクトロンは、高電界が印加されているメモリセルトランジスタのフローティングゲートに、ある確率で注入される（図１６（ｃ））。その結果、CG(n)のメモリセルのしきい値（Vth）が、書き込みが行われるに従って高くなって行く。このとき、CG(n)の電位をVpassよりも低い電圧に下げると、ホットエレクトロンがフローティングゲートに注入するのを抑制することができるが、十分にＧＩＤＬを抑制することはできなかった。
そこで、本発明は上述の問題を鑑みてなされたものであり、従来のＮＡＮＤフラッシュメモリの素子構造に大きな変更を要することなく、特に“１”データの書き込み時に発生するＧＩＤＬを抑制し、誤書き込みの発生を抑制した高信頼性のＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置及びその駆動方法を提供するものである。
本発明の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第１の電位を供給すると同時に、前記選択ワード線の前記ビット線側に隣接する第１の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第２の非選択ワード線をフローティングとし、且つ前記第１の非選択ワード線及び前記第２の非選択ワード線以外の前記非選択ワード線に前記第１の電位を供給し、
その後、前記第１の非選択ワード線及び前記第２の非選択ワード線をフローティングとし且つ前記第１の非選択ワード線及び前記第２の非選択ワード線以外の前記非選択ワード線に前記第１の電位を供給したまま、前記選択ワード線に第２の電位（前記第１の電位＜前記第２の電位）を供給することを特徴とする。
本発明の不揮発性半導体記憶装置及びその駆動方法によると、従来のＮＡＮＤフラッシュメモリの素子構造に大きな変更を要することなく、ワード線の駆動の仕方を変更するのみで、データの書き込み時に発生するＧＩＤＬを抑制し、誤書き込みの発生を抑制した高信頼性の不揮発性半導体記憶装置を提供することができるという優れた効果を奏する。
また、本発明の不揮発性半導体記憶装置及びその駆動方法によると、選択ワード線に書き込み電圧（Ｖpgm）を供給する際には、一旦、選択ワード線にＶpass電位を供給し、選択ワード線の電位を上昇させた後、書き込み電圧（Ｖpgm）を供給するようにしているので、書き込み電圧昇圧回路の負荷を低減することができる。つまり、書き込み電圧昇圧回路が供給する電荷量を低減することができ、書き込み電圧昇圧回路を負荷容量に接続したときに生じる書き込み電圧昇圧回路の出力能力の低下を抑制することができる。言い換えると、本発明の不揮発性半導体記憶装置及びその駆動方法によると、書き込み電圧昇圧回路の出力回復能力が低い場合であっても、書き込み電圧昇圧回路の出力能力の低下を抑制することができ、結果として、書き込み電圧昇圧回路の占有面積を小さくすることができるという優れた効果を奏する。
以下、本発明の不揮発性半導体記憶装置の実施形態について説明する。
図１に、本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１の概略ブロック図を示す。図１に示すＮＡＮＤ型フラッシュメモリ１は、複数の電気的に書き換え可能なメモリセルがマトリクス状に配置されたメモリセルアレイ２、ブロックデコーダ３、センスアンプ４、周辺回路５、及びパッド部を備えている。
ここで、メモリセルアレイ２の構成を図２に示す。図２に示すとおり、メモリセルアレイ２は、合計ｍ個のブロック（ＢＬＯＣＫ０、ＢＬＯＣＫ１、・・・、ＢＬＯＣＫｉ、・・・、ＢＬＯＣＫｍ）に分割されている。ここでは、「ブロック」とはデータ消去の最小単位である。
また、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれ、図３に代表的に示すブロックＢＬＯＣＫｉのように、２ｎ個のＮＡＮＤセルユニットｅ０〜ｅｎで構成される。本実施形態では、各ＮＡＮＤセルユニットは、８つのメモリセルＭＴｒ０〜ＭＴｒ７が直列に接続されて構成され、その一端は選択ゲート線ＳＧＤ＿ｉに接続された選択ゲートトランジスタＴｒ０を介してビット線ＢＬ（ＢＬｅ０、ＢＬｏ０、・・・、ＢＬｅｎ〜ＢＬｏｎ）に、他端は選択ゲート線ＳＧＳ＿ｉに接続された選択ゲートトランジスタＴｒ１を介して共通ソース線ＳＯＵＲＣＥに接続されている。各々のメモリセルＭＴｒの制御ゲートは、ワード線ＷＬ（ＷＬ０_ｉ〜ＷＬ７_ｉ）に接続されている。０から数えて偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏは、お互いに独立にデータの書き込みと読み出しが行われる。１本のワード線ＷＬに接続される２ｎ個のメモリセルのうち、偶数番目のビット線ＢＬｅに接続されるｎ個のメモリセルに対して同時にデータの書き込みと読み出しが行われる。各メモリセルは１ビットのデータを記憶し、これらｎ個のメモリセルが「ページ」という単位を構成する。
同様に、１本のワード線ＷＬに接続され、奇数番目のビット線ＢＬｏに接続されるｎ個のメモリセルで別の１ページが構成され、当該ページ内のメモリセルに対して同時にデータの書き込みと読み出しが行われる。
なお、本実施形態では、メモリセルを構成するブロックの数をｍ個とし、且つ１つのブロックが、８つのメモリセルでなるＮＡＮＤメモリセルユニットを２ｎ個含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロック数、メモリセルの数及びメモリユニットの数を変更すればよい。また、本実施形態においては、各メモリセルが１ビットのデータを記憶するようにしたが、各メモリセルが電子注入量に応じた複数ビットのデータ（多値ビットデータ）を記憶するようにしてもよい。また、本実施形態においては、本発明の駆動方法を、１つのＮＡＮＤメモリセルユニットが１つのビット線に接続されたＮＡＮＤ型フラッシュメモリに適用した例について説明しているが、本発明の駆動方法を、複数のＮＡＮＤメモリセルユニットが１つのビット線を共有する所謂シェアードビット線（Ｓｈａｒｅｄ Ｂｉｔ Ｌｉｎｅ）型のＮＡＮＤ型フラッシュメモリに適用するようにしてもよい。
次に、本実施形態のＮＡＮＤ型フラッシュメモリ１のデータ書き込み動作について説明する。本実施形態の書き込み動作はＳＢ方式である。図４を参照する。図４には、ＮＡＮＤ型フラッシュメモリ１のデータの書き込み動作において、例えば、ＢＬＯＣＫｉの偶数ページが選択され、データの書き込み対象として選択された選択ＮＡＮＤセルユニット（例えば、ＢＬＯＣＫｉのＮＡＮＤセルユニットｅ０）におけるワード線ＷＬ２に接続されたメモリセルが選択された場合の各ワード線ＷＬ０〜ＷＬ７の設定電位の変化を示す。なお、各ワード線に接続されたメモリセルの制御ゲートの電位の変化は、各ワード線における配線抵抗による若干の信号遅延を除き、各ワード線の電位の変化と実質的に同じである。
まず、データ書込み動作が開始されると、書込みデータに応じて、選択ＮＡＮＤセルユニットｅ０に接続されたビット線ＢＬｅ０には、Ｖss(“０”データ書き込み)又は電源電圧Ｖcc(“１”データ書き込み)が印加され、選択されたビット線側選択ゲート線ＳＧＤ＿ｉにはＶccが印加される。この場合、ビット線ＢＬｅ０がＶss(“０”データ書き込み)の時、接続された選択ＮＡＮＤセルユニットｅ０では、選択ゲートトランジスタＴｒ０を介してＮＡＮＤメモリセル内のチャネル部がＶssに固定される。一方、ビット線ＢＬｅ０がＶcc（“１”データ書き込み）である時、接続された選択ＮＡＮＤセルユニットｅ０では、メモリセルＭＴｒ０〜ＭＴｒ７のチャネル部は、選択ゲートトランジスタＴｒ０を介して[Ｖcc−Ｖtsg](ただし、Ｖtsgは選択ゲートトランジスタＴｒ０のしきい値電圧であり、例えば、１．５Ｖ程度)まで充電された後、フローティング状態となる。このとき、ワード線ＷＬ０〜ＷＬ７には、Ｖssが印加されている。
続いて、タイミングｔ１において、選択ＮＡＮＤセルユニットｅ０内の非選択ワード線ＷＬ０及びＷＬ４〜ＷＬ７の電位をＶssからＶpass(約１０Ｖ)とすると同時に、選択ワード線ＷＬ２の電位をＶssからＶpassとし、且つ選択ワード線ＷＬ２の両隣のワード線である非選択ワード線ＷＬ１及びＷＬ３の電位をフローティング（図４における破線）にする。こうすることにより、図４に示すとおり、選択ワード線ＷＬ２の両隣のワード線である非選択ワード線ＷＬ１及びＷＬ３の電位が選択ワード線ＷＬ２との容量カップリングにより上昇する。
その後、タイミングｔ２において、選択ワード線ＷＬ２の両隣のワード線である非選択ワード線ＷＬ１及びＷＬ３の電位をフローティングとしたまま、選択ワード線ＷＬ２の電位をＶpassからＶpgm(約２０Ｖ)とする。この時、選択ワード線ＷＬ２の電位がＶpassからＶpgmに上昇するに伴い、容量カップリングにより、フローティング状態にある選択ワード線ＷＬ２に隣接する非選択ワード線ＷＬ１及びＷＬ３の電位も上昇する。
選択ワード線ＷＬ２にVpgmを印加する際には、電位Vpgmを供給するための書き込み電圧昇圧回路は、電位Vpassから電位Vpgmに昇圧する分の電荷のみを供給すればよいので、供給電荷量を低減することができる。Vpgm昇圧回路は、選択ワード線ＷＬ２の負荷容量に接続された場合に、出力が一度低下するが、所定の出力電圧に戻るまでの時間が短くなり、書き込み電圧昇圧回路の能力が低くても、同じ書き込み速度を実現でき、回路面積の縮小が可能である。また、Vpassが供給されているワード線の負荷容量が少なくなるので、パス電圧昇圧回路の能力を低くすることができ、回路面積を削減することができる。
タイミングｔ２において、選択ワード線ＷＬ２の電位をＶpassからＶpgmへ上昇させた状態において、選択メモリセルＭＴｒ２に“０”データを書き込む場合は、ビット線にはＶss電位が供給されており、当該ビット線に接続された選択ＮＡＮＤセルユニットｅ０では、ＮＡＮＤセル内のチャネル部がＶssに固定されているため、選択ＮＡＮＤセルユニット内の選択メモリセルのゲート(Ｖpgm電位)とチャネル部(Ｖss電位)に大きな電位差(約２０Ｖ)が発生し、選択メモリセル＜ＭＴｒ２においてチャネル部から浮遊ゲートに電子注入が生じ、その選択メモリセルＭＴｒ２のしきい値は正方向にシフトする。
一方、選択メモリセルＭＴｒ２に“１”データを書き込む場合は、ビット線ＢＬｅ０にはＶccが供給されており、当該ビット線ＢＬｅ０に接続された選択ＮＡＮＤセルユニットｅ０では、ＮＡＮＤメモリセルＭＴｒ０〜ＭＴｒ７のチャネル部がフローティング状態にあるため、選択ＮＡＮＤセルユニットｅ０内の各ワード線とチャネル部の間の容量カップリングによってワード線の電圧上昇に伴い、チャネル部の電位がフローティング状態を維持したまま[Ｖcc−Ｖtsg]電位からＶmch電位(書き込み禁止電位：８Ｖ程度)に上昇し、選択メモリセルへの電子注入が起こらないことになるが、チャネル部の電位が浮遊状態から上昇し過ぎてしまうことがある。しかしながら、本実施形態の駆動方法においては、選択ワード線にはＶpgm電位が印加されており、選択ワード線に隣接する非選択ワード線の電位は、選択ワード線との容量カップリングによって上昇しているので、非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするＧＩＤＬの発生を抑制することができる。よって、選択メモリセルに“１”データを書き込む場合の誤書き込みの発生を抑制することができる。
その後、タイミングｔ３において、選択ワード線への書き込み電圧Ｖpgmの供給が停止され、選択メモリセルへのデータの書き込みが停止される。このとき、選択ワード線ＷＬ２の電位が下がるので、ＷＬ２との容量結合により、選択ワード線ＷＬ２に隣接するフローティング状態にあるワード線ＷＬ１及びＷＬ３の電位が下がることになり、選択ワード線の電位がVpassであるとき（タイミングｔ１からｔ２まで）のそれぞれの電位よりも低くなる。このタイミングｔ３におけるバイアス状態もまた、ＧＩＤＬの抑制となる。
その後、タイミングｔ４において、選択ワード線及び非選択ワード線にＶssが供給され、一連のデータの書き込み動作が終了する。その後、データ書き込みに対するベリファイ動作が行われる。
以上の動作が書き込みを行う全ページに対して順次行われ、データの書き込み動作が完了する。
以上説明したとおり、本実施形態におけるＮＡＮＤ型フラッシュメモリの動作方法においては、書き込み動作時に、データの書き込み対象となる選択メモリセルに接続された選択ワード線に隣接する非選択ワード線に、パス電位Ｖpassを供給するのではなく、当該隣接する非選択ワード線をフローティングとすることにより、一旦、Ｖpass電位が供給された選択ワード線との容量カップリングによってそれらの電位を上昇させている。こうすることにより、非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするＧＩＤＬの発生を抑制することができる。よって、選択メモリセルに“１”データを書き込む場合の誤書き込みの発生を抑制することができる。
また、本実施形態のＮＡＮＤ型フラッシュメモリ及びその駆動方法においては、選択ワード線に書き込み電圧（Ｖpgm）を供給する際には、一旦、選択ワード線にＶpass電位を供給し、選択ワード線の電位を上昇させた後、書き込み電圧（Ｖpgm）を供給するようにしているので、電位Vpgmを供給するための書き込み電圧昇圧回路は、電位Vpassから電位Vpgmに昇圧する分の電荷のみを供給すればよいので、供給電荷量を低減することができる。Vpgm昇圧回路は、選択ワード線の負荷容量に接続された場合に、出力が一度低下するが、所定の出力電圧に戻るまでの時間が短くなり、書き込み電圧昇圧回路の能力が低くても、同じ書き込み速度を実現でき、回路面積の縮小が可能である。また、Vpassが供給されているワード線の負荷容量が少なくなるので、パス電圧昇圧回路の能力を低くすることができ、回路面積を削減することができる。
本実施例においては、本発明の不揮発性半導体記憶装置の実施例に係るＮＡＮＤ型フラッシュメモリの別の駆動方法について説明する。
本実施例においては、データ書き込み時の駆動方法以外は、上述の実施形態のＮＡＮＤ型フラッシュメモリ１と同様であるので、その構成については、ここでは改めて説明しない。
図５を参照しながら、本実施例のＮＡＮＤ型フラッシュメモリ１のデータ書き込み動作について説明する。本実施例の書き込み動作はＳＢ方式である。図５には、上述の実施形態で説明したものと同様、ＮＡＮＤ型フラッシュメモリ１のデータの書き込み動作において、例えば、ＢＬＯＣＫｉの偶数ページが選択され、データの書き込み対象として選択された選択ＮＡＮＤセルユニット（例えば、ＢＬＯＣＫｉのＮＡＮＤセルユニットｅ０）におけるワード線ＷＬ２に接続されたメモリセルが選択された場合の各ワード線ＷＬ０〜ＷＬ７の設定電位の変化を示す。
まず、データ書込み動作が開始されると、書込みデータに応じて、選択ＮＡＮＤセルユニットｅ０に接続されたビット線ＢＬｅ０には、Ｖss(“０”データ書き込み)又は電源電圧Ｖcc(“１”データ書き込み)が印加され、選択されたビット線側選択ゲート線ＳＧＤ＿ｉにはＶccが印加される。この場合、ビット線ＢＬｅ０がＶss(“０”データ書き込み)の時、接続された選択ＮＡＮＤセルユニットｅ０では、選択ゲートトランジスタＴｒ０を介してＮＡＮＤメモリセル内のチャネル部がＶssに固定される。一方、ビット線ＢＬｅ０がＶcc（“１”データ書き込み）である時、接続された選択ＮＡＮＤセルユニットｅ０では、メモリセルＭＴｒ０〜ＭＴｒ７のチャネル部は、選択ゲートトランジスタＴｒ０を介して[Ｖcc−Ｖtsg](ただし、Ｖtsgは選択ゲートトランジスタＴｒ０のしきい値電圧であり、例えば、１．５Ｖ程度)まで充電された後、フローティング状態（浮遊状態）となる。このとき、ワード線ＷＬ０〜ＷＬ７には、Ｖssが印加されている。
続いて、タイミングｔ１において、非選択ワード線ＷＬ０及びＷＬ４〜ＷＬ７の電位をＶssからＶpass(約１０Ｖ)とすると同時に、選択ワード線ＷＬ２の電位をＶssからＶpassとし、且つ選択ワード線ＷＬ２の両隣のワード線である非選択ワード線ＷＬ１及びＷＬ３の電位をフローティング（図５における破線）にする。こうすることにより、図５に示すとおり、選択ワード線ＷＬ２の両隣のワード線である非選択ワード線ＷＬ１及びＷＬ３の電位が選択ワード線ＷＬ２との容量カップリングにより上昇する。
その後、タイミングｔ２において、選択ＮＡＮＤセルユニットｅ０内の選択ワード線ＷＬ２の電位をＶpassからＶpgm(約２０Ｖ)とすると同時に、非選択ワード線ＷＬ２のビット線側に隣接する非選択ワード線ＷＬ１に電位Ｖ2を供給し、且つ非選択ワード線ＷＬ２のソース線側に隣接する非選択ワード線ＷＬ３に電位Ｖ3を供給する。ここでは、Ｖcc＜Ｖ2,Ｖ3、Ｖ2,Ｖ3≦Ｖpassとする。特に、非選択ワード線ＷＬ２に供給する電位Ｖ2は、Vpassとしてもよい。
選択ワード線ＷＬ２にVpgmを印加する際には、電位Vpgmを供給するための書き込み電圧昇圧回路は、電位Vpassから電位Vpgmに昇圧する分の電荷のみを供給すればよいので、供給電荷量を低減することができる。Vpgm昇圧回路は、選択ワード線ＷＬ２の負荷容量に接続された場合に、出力が一度低下するが、所定の出力電圧に戻るまでの時間が短くなり、書き込み電圧昇圧回路の能力が低くても、同じ書き込み速度を実現でき、回路面積の縮小が可能である。また、Vpassが供給されているワード線の負荷容量が少なくなるので、パス電圧昇圧回路の能力を低くすることができ、回路面積を削減することができる。
タイミングｔ２において、選択ワード線ＷＬ２の電位をＶpassからＶpgmへ上昇させた状態において、選択メモリセルＭＴｒ２に“０”データを書き込む場合は、ビット線ＢＬｅ０にはＶss電位が供給されており、当該ビット線に接続された選択ＮＡＮＤセルユニットｅ０では、ＮＡＮＤセル内のチャネル部がＶssに固定されているため、選択ＮＡＮＤセルユニット内の選択メモリセルのゲート(Ｖpgm電位)とチャネル部(Ｖss電位)に大きな電位差(約２０Ｖ)が発生し、選択メモリセル＜ＭＴｒ２においてチャネル部から浮遊ゲートに電子注入が生じ、その選択メモリセルＭＴｒ２のしきい値は正方向にシフトする。
一方、選択メモリセルＭＴｒ２に“１”データを書き込む場合は、ビット線ＢＬｅ０にはＶccが供給されており、当該ビット線ＢＬｅ０に接続された選択ＮＡＮＤセルユニットｅ０では、ＮＡＮＤメモリセルＭＴｒ０〜ＭＴｒ７のチャネル部がフローティング状態にあるため、選択ＮＡＮＤセルユニットｅ０内の各ワード線とチャネル部の間の容量カップリングによってワード線の電圧上昇に伴い、チャネル部の電位がフローティング状態を維持したまま[Ｖcc−Ｖtsg]電位からＶmch電位(書き込み禁止電位：８Ｖ程度)に上昇し、選択メモリセルへの電子注入が起こらないことになるが、チャネル部の電位が浮遊状態から上昇しすぎしまうことがある。しかしながら、本実施例の駆動方法においては、選択ワード線に隣接する非選択ワード線ＷＬ１及びＷＬ２の電位は、それぞれ、Ｖ3、Ｖ2であるので（Ｖcc＜Ｖ2,Ｖ3、Ｖ2,Ｖ3≦Ｖpass）、選択ワード線ＷＬ２からソース線側の非選択ワード線ＷＬ３に向かって徐々に電位が低くなることになり、非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするＧＩＤＬの発生を抑制することができる。よって、選択メモリセルに“１”データを書き込む場合の誤書き込みの発生を抑制することができる。
また、選択ワード線がVpassからVpgmに昇圧される際に、選択ワード線の両隣のワード線にVpass以下の電圧を供給しているので、選択ワード線の両隣のワード線に誤書き込みが生じにくくすることもできる。
その後、タイミングｔ３において、選択ワード線への書き込み電圧Ｖpgmの供給が停止され、選択メモリセルへのデータの書き込みが停止される。
その後、タイミングｔ４において、選択ワード線及び非選択ワード線にＶssが供給され、一連のデータの書き込み動作が終了する。
その後、データ書き込みに対するベリファイ動作が行われる。
なお、ここでは、選択メモリセルをメモリセルＭＴｒ２とし、選択ワード線をＷＬ２とした場合について説明したが、他のワード線を選択ワード線とした場合についても同様の書き込み動作が行われる。
また、ここでは、選択ワード線タイミングｔ２において、選択ＮＡＮＤセルユニットｅ０内の選択ワード線ＷＬ２の電位をＶpassからＶpgmとすると同時に、非選択ワード線ＷＬ２のビット線側に隣接する非選択ワード線ＷＬ１に電位Ｖ2を供給し、且つ非選択ワード線ＷＬ２のソース線側に隣接する非選択ワード線ＷＬ３に電位Ｖ3を供給するようにした。しかし、選択ワード線のビット線側に複数の非選択ワード線が存在する場合は、選択ワード線のビット線側に隣接する非選択ワード線のみならず、他の当該複数の非選択ワード線に電位Ｖ2を供給するようにしてもよい。また、選択ワード線のソース線側に複数の非選択ワード線が存在する場合は、選択ワード線のソース線側に隣接する非選択ワード線のみならず、他の当該複数の非選択ワード線に電位Ｖ3を供給するようにしてもよい。本実施形態のバイアス関係は、一例であり、フローティングとする非選択ワード線、電位V2を供給する非選択ワード線、及び電位V3を供給する非選択ワード線の本数は、本実施例に係る発明の開示の範囲内で任意に変更できる。
以上説明したとおり、本実施例におけるＮＡＮＤ型フラッシュメモリの動作方法においては、書き込み動作時、非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするＧＩＤＬの発生を抑制することができる。よって、選択メモリセルに“１”データを書き込む場合の誤書き込みの発生を抑制することができる。
また、本実施例のＮＡＮＤ型フラッシュメモリ及びその駆動方法においては、選択ワード線に書き込み電圧（Ｖpgm）を供給する際には、一旦、選択ワード線にＶpass電位を供給し、選択ワード線の電位を上昇させた後、書き込み電圧（Ｖpgm）を供給するようにしているので、電位Vpgmを供給するための書き込み電圧昇圧回路は、電位Vpassから電位Vpgmに昇圧する分の電荷のみを供給すればよいので、供給電荷量を低減することができる。Vpgm昇圧回路は、選択ワード線の負荷容量に接続された場合に、出力が一度低下するが、所定の出力電圧に戻るまでの時間が短くなり、書き込み電圧昇圧回路の能力が低くても、同じ書き込み速度を実現でき、回路面積の縮小が可能である。また、Vpassが供給されているワード線の負荷容量が少なくなるので、パス電圧昇圧回路の能力を低くすることができ、回路面積を削減することができる。
本実施例においては、本発明の不揮発性半導体記憶装置の実施例に係るＮＡＮＤ型フラッシュメモリの別の駆動方法について説明する。
本実施例においては、データ書き込み時の駆動方法以外は、上述の実施形態のＮＡＮＤ型フラッシュメモリ１と同様であるので、その構成については、ここでは改めて説明しない。
図６を参照しながら、本実施例のＮＡＮＤ型フラッシュメモリ１のデータ書き込み動作について説明する。本実施例の書き込み動作はＥＡＳＢ２方式の変形例である。図６には、上述の実施形態と同様、ＮＡＮＤ型フラッシュメモリ１のデータの書き込み動作において、例えば、ＢＬＯＣＫｉの偶数ページが選択され、データの書き込み対象として選択された選択ＮＡＮＤセルユニット（例えば、ＢＬＯＣＫｉのＮＡＮＤセルユニットｅ０）におけるワード線ＷＬ２に接続されたメモリセルが選択された場合の各ワード線ＷＬ０〜ＷＬ７の設定電位の変化を示す。
まず、上述の実施形態で説明した駆動方法と同様、データ書込み動作が開始されると、書込みデータに応じて、選択ＮＡＮＤセルユニットｅ０に接続されたビット線ＢＬｅ０には、Ｖss(“０”データ書き込み)又は電源電圧Ｖcc(“１”データ書き込み)が印加され、選択されたビット線側選択ゲート線ＳＧＤ＿ｉにはＶccが印加される。この場合、ビット線ＢＬｅ０がＶss(“０”データ書き込み)の時、接続された選択ＮＡＮＤセルユニットｅ０では、選択ゲートトランジスタＴｒ０を介してＮＡＮＤメモリセル内のチャネル部がＶssに固定される。一方、ビット線ＢＬｅ０がＶcc（“１”データ書き込み）である時、接続された選択ＮＡＮＤセルユニットｅ０では、メモリセルＭＴｒ０〜ＭＴｒ７のチャネル部は、選択ゲートトランジスタＴｒ０を介して[Ｖcc−Ｖtsg](ただし、Ｖtsgは選択ゲートトランジスタＴｒ０のしきい値電圧であり、例えば、１．５Ｖ程度)まで充電された後、フローティング状態（浮遊状態）となる。このとき、ワード線ＷＬ０〜ＷＬ７には、Ｖssが印加されている。
続いて、タイミングｔ１において、非選択ワード線ＷＬ０及びＷＬ７の電位をＶssからＶpass(約１０Ｖ)とすると同時に、選択ワード線ＷＬ２の電位をＶssからＶpassとし、選択ワード線ＷＬ２に対してソース線側に少なくとも２本以上離れて存在する非選択ワード線（ここでは非選択ワード線ＷＬ６）の電位をＶ1（Vss≦Ｖ1＜Ｖpass）とし、且つ選択ワード線ＷＬ２に対してソース線側のワード線であり、選択ワード線ＷＬ２とＶ1電位を供給する非選択ワード線ＷＬ６との間にある非選択ワード線ＷＬ３〜ＷＬ５及び選択ワード線ＷＬ２に対してビット線側に隣接する非選択ワード線の電位をフローティング（図６における破線）にする。こうすることにより、図６に示すとおり、選択ワード線ＷＬ２に対してソース線側の非選択ワード線ＷＬ３〜ＷＬ５の電位が選択ワード線ＷＬ２との容量カップリングにより上昇し、それぞれ、Ｖf1、Ｖf2、Ｖf3となる（Ｖf3＜Ｖf2＜Ｖf1）。ここで、Ｖ1＜Ｖpassであるので、選択ワード線ＷＬ２から非選択ワード線ＷＬ６に向かって、ワード線の電位が順に低くなっていく状態を実現することができる。
その後、タイミングｔ２において、非選択ワード線ＷＬ３〜ＷＬ５の電位をフローティングに、非選択ワード線ＷＬ０及びＷＬ７の電位をＶpassに、且つ非選択ワード線ＷＬ６の電位をＶ1に保持しながら、選択ワード線ＷＬ２の電位をＶpassからＶpgm(約２０Ｖ)とする。
この状態において、選択メモリセルＭＴｒ２に“０”データを書き込む場合は、ビット線ＢＬｅ０にはＶss電位が供給されており、当該ビット線に接続された選択ＮＡＮＤセルユニットｅ０では、ＮＡＮＤセル内のチャネル部がＶssに固定されているため、選択ＮＡＮＤセルユニット内の選択メモリセルのゲート(Ｖpgm電位)とチャネル部(Ｖss電位)に大きな電位差(約２０Ｖ)が発生し、選択メモリセル＜ＭＴｒ２においてチャネル部から浮遊ゲートに電子注入が生じ、その選択メモリセルＭＴｒ２のしきい値は正方向にシフトする。
一方、選択メモリセルＭＴｒ２に“１”データを書き込む場合は、ビット線ＢＬｅ０にはＶccが供給されており、当該ビット線ＢＬｅ０に接続された選択ＮＡＮＤセルユニットｅ０では、ＮＡＮＤメモリセルＭＴｒ０〜ＭＴｒ７のチャネル部がフローティング状態にあるため、選択ＮＡＮＤセルユニットｅ０内の各ワード線とチャネル部の間の容量カップリングによってワード線の電圧上昇に伴い、チャネル部の電位がフローティング状態を維持したまま[Ｖcc−Ｖtsg]電位からＶmch電位(書き込み禁止電位、８Ｖ程度)に上昇し、選択メモリセルへの電子注入が起こらないことになるが、チャネル部の電位が浮遊状態から上昇しすぎしまうことがある。しかしながら、本実施例の駆動方法においては、選択ワード線ＷＬ２から非選択ワード線ＷＬ６に向かって、ワード線の電位が順に低くなっているので、非選択ワード線に接続された非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするＧＩＤＬの発生を抑制することができる。よって、選択メモリセルに“１”データを書き込む場合の誤書き込みの発生を抑制することができる。
その後、タイミングｔ３において、選択ワード線への書き込み電圧Ｖpgmの供給が停止され、選択メモリセルへのデータの書き込みが停止される。
その後、タイミングｔ４において、選択ワード線及び非選択ワード線にＶssが供給され、一連のデータの書き込み動作が終了する。
その後、データ書き込みに対するベリファイ動作が行われる。
なお、ここでは、選択メモリセルをメモリセルＭＴｒ２とし、選択ワード線をＷＬ２とした場合について説明したが、他のワード線を選択ワード線とした場合についても同様の書き込み動作が行われる。
また、ここでは、選択ワード線タイミングｔ２において、選択ＮＡＮＤセルユニットｅ０内の選択ワード線ＷＬ２の電位をＶpassからＶpgmとすると同時に、
選択ワード線に対してソース線側に少なくとも２本以上離れて存在する非選択ワード線ＷＬ６に電位Ｖ1を供給し、且つ選択ワード線ＷＬ２に対してソース線側のワード線であり、選択ワード線ＷＬ２とV1電位を供給する非選択ワード線ＷＬ６の間にある非選択ワード線ＷＬ３〜ＷＬ５の電位をフローティングとしが、これに限定されるわけではない。本実施形態のバイアス関係は、一例であり、フローティングとする非選択ワード線、電位V1を供給する非選択ワード線の位置および本数は、本実施例に係る発明の開示の範囲内で任意に変更できる。電位Ｖ1を供給する非選択ワード線の位置を変更した場合は、当該Ｖ1を供給する非選択ワード線と選択ワード線との間にある非選択ワード線をフローティングにすればよい。なお、本実施例の駆動方法は、ＥＡＳＢ２方式の変形であるので、如何なる場合であっても、電位Ｖ1を供給する非選択ワード線に対してソース線側にある非選択ワード線には、Ｖpassが供給されるのは言うまでもない。
また、図７に示すように、タイミングｔ２において、選択ワード線ＷＬ２に対して、ビット線側に隣接するワード線に電位Ｖ2（Ｖ2≦Ｖpass）を供給するようにしてもよい。なお、この電位Ｖ2はＶpassでもよい。図７に示すように、タイミングｔ２において電位Ｖ2を印加するのは、選択ワード線ＷＬ２に書き込み電圧Ｖpgmを印加した場合に、ワード線間のカップリングノイズで非選択ワード線ＷＬ１の電位がオーバーシュートするのを回避するためである。
また、タイミングｔ２において、選択ワード線ＷＬ２に対してビット線側に隣接する非選択ワード線ＷＬ１にＶpassを供給するようにしてもよい。
また、図８に示すように、タイミングｔ１において、選択ワード線ＷＬ２に対してビット線側に隣接する非選択ワード線ＷＬ１にＶpassを供給するようにしてもよい。
また、図９に示すように、タイミングｔ２において、選択ワード線に対してビット線側に隣接する非選択ワード線ＷＬ１に電位V2を供給し、選択ワード線に対してソース線側に隣接する非選択ワード線ＷＬ３に電位Ｖ3（０≦Ｖ3≦Ｖ2≦Ｖpass）を供給するようにしてもよい。こうすることによって、選択ワード線ＷＬ２からソース線側の非選択ワード線ＷＬ６に向かって、より電位の高低差が緩和され、徐々に電位が低くなることになり、非選択メモリセルにサーフェイス・ストレスがかかることをさらに抑制することができ、結果として浮遊状態のチャネルから電荷がリークするＧＩＤＬの発生を抑制することができる。なお、この場合、選択ワード線ＷＬ２に対してビット線側に隣接する非選択ワード線ＷＬ１には、図８で示したようにタイミングｔ２においてVpassを供給するようにしてもよいし、また、図６に示すように、タイミングｔ２においてフローティングにしてもよい。
また、図１０に示すように、ソース線側の複数の非選択ワード線ＷＬ５及びＷＬ６に電位Ｖ1を供給するようにしてもよい。ここでは、０≦Ｖ1≦Ｖ2である。こうすることによって、選択ワード線ＷＬ２からソース線側の非選択ワード線ＷＬ３に向かって徐々に電位が低くなることになり、非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするＧＩＤＬの発生を抑制することができる。なお、V1を印加する非選択ワード線の数を複数（ここでは２本）とするのは、パターンの微細化に伴い、メモリセルのチャネル長が短くなり、カットオフの条件が厳しくなることに対応するためである。
なお、図１０に示す駆動方法においては、タイミングｔ１において、電位V3を供給する非選択ワード線ＷＬ３に対して、ソース線側の複数の非選択ワード線のうちＷＬ５及びＷＬ６に電位Ｖ1を供給するようにしたが、電位V1を供給する当該複数の非選択ワード線の本数はこれに限定されるわけではない。
以上説明したとおり、本実施例におけるＮＡＮＤ型フラッシュメモリの動作方法においては、書き込み動作時に、非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするＧＩＤＬの発生を抑制することができる。よって、選択メモリセルに“１”データを書き込む場合の誤書き込みの発生を抑制することができる。
また、上述の実施形態及び実施例１と同様、本実施例のＮＡＮＤ型フラッシュメモリにおいては、選択ワード線に書き込み電圧（Ｖpgm）を供給する際には、一旦、選択ワード線にＶpass電位を供給し、選択ワード線の電位を上昇させた後、書き込み電圧（Ｖpgm）を供給するようにしているので、電位Vpgmを供給するための書き込み電圧昇圧回路は、電位Vpassから電位Vpgmに昇圧する分の電荷のみを供給すればよいので、供給電荷量を低減することができる。Vpgm昇圧回路は、選択ワード線の負荷容量が接続された場合に、出力が一度低下するが、所定の出力電圧に戻るまでの時間が短くなり、書き込み電圧昇圧回路の能力が低くても、同じ書き込み速度を実現でき、回路面積の縮小が可能である。また、Vpassが供給されているワード線の負荷容量が少なくなるので、パス電圧昇圧回路の能力を低くすることができ、回路面積を削減することができる。
また、図６に示すような駆動方法においては、Vpassが供給されているワード線の負荷容量が少なくなるので、パス電圧昇圧回路の能力を低くすることができ、回路面積を削減することができる。更に、選択ワード線からV1を供給する非選択ワード線までのワード線電圧を、新しい電源なしに徐々に低くなるようにすることができるため、新しい電源回路が不要であり、回路面積増加なしにＧＩＤＬの発生を抑制することができる。
また、図７に示すように、選択ワード線がVpassからVpgmに昇圧される際にVpass又はそれ以下の電圧V2を供給すれば、選択ワード線のビット線側に隣接するワード線に誤書き込みが生じにくくすることもできる。
さらに、図９に示すように、選択ワード線に対して、ソース線側に隣接するワード線にVpass以下の電圧V3を供給することで、選択ワード線からＶssを供給する非選択ワード線までのワード線電圧が徐々に低くなる電位関係の制御性が高くなり、ＧＩＤＬの発生をより抑制することができる。
なお、本実施例のバイアス関係は、一例であり、フローティングとする非選択ワード線、電位V1、V2、V3を供給する非選択ワード線の位置および本数は、本実施例に係る発明の開示の範囲内で任意に変更できる。
本実施例においては、上述の実施例２に係る本発明の不揮発性半導体記憶装置のＮＡＮＤ型フラッシュメモリの別の駆動方法の変形例について説明する。
本実施例においては、データ書き込み時の駆動方法以外は、上述の実施形態のＮＡＮＤ型フラッシュメモリ１と同様であるので、その構成については、ここでは改めて説明しない。
図１１を参照しながら、本実施例のＮＡＮＤ型フラッシュメモリ１のデータ書き込み動作について説明する。本実施例の書き込み動作は、実施例２と同様、ＥＡＳＢ２方式の変形例である。図１１には、上述の最良の実施形態と同様、ＮＡＮＤ型フラッシュメモリ１のデータの書き込み動作において、例えば、ＢＬＯＣＫｉの偶数ページが選択され、データの書き込み対象として選択された選択ＮＡＮＤセルユニット（例えば、ＢＬＯＣＫｉのＮＡＮＤセルユニットｅ０）におけるワード線ＷＬ２に接続されたメモリセルが選択された場合の各ワード線ＷＬ０〜ＷＬ７の設定電位の変化を示す。
まず、上述の最良の実施形態で説明した駆動方法と同様、データ書込み動作が開始されると、書込みデータに応じて、選択ＮＡＮＤセルユニットｅ０に接続されたビット線ＢＬｅ０には、Ｖss(“０”データ書き込み)又は電源電圧Ｖcc(“１”データ書き込み)が印加され、選択されたビット線側選択ゲート線ＳＧＤ＿ｉにはＶccが印加される。この場合、ビット線ＢＬｅ０がＶss(“０”データ書き込み)の時、接続された選択ＮＡＮＤセルユニットｅ０では、選択ゲートトランジスタＴｒ０を介してＮＡＮＤメモリセル内のチャネル部がＶssに固定される。一方、ビット線ＢＬｅ０がＶcc（“１”データ書き込み）である時、接続された選択ＮＡＮＤセルユニットｅ０では、メモリセルＭＴｒ０〜ＭＴｒ７のチャネル部は、選択ゲートトランジスタＴｒ０を介して[Ｖcc−Ｖtsg](ただし、Ｖtsgは選択ゲートトランジスタＴｒ０のしきい値電圧であり、例えば、１．５Ｖ程度)まで充電された後、フローティング状態（浮遊状態）となる。このとき、ワード線ＷＬ０〜ＷＬ７には、Ｖssが印加されている。
続いて、タイミングｔ１において、非選択ワード線ＷＬ０及びＷＬ７の電位をＶssからＶpass(約１０Ｖ)とすると同時に、選択ワード線ＷＬ２の電位をＶssからＶpassとし、選択ワード線ＷＬ２に対してソース線側にある非選択ワード線（ここでは非選択ワード線ＷＬ４）の電位をＶ1（Vss≦Ｖ1＜Ｖpass）とし、且つ選択ワード線ＷＬ２に対してソース線側のワード線であり、選択ワード線ＷＬ２とＶ1電位を供給する非選択ワード線ＷＬ４との間にある非選択ワード線ＷＬ５及び６並びに選択ワード線ＷＬ２に対してビット線側及びソース線側に隣接する非選択ワード線ＷＬ１及びＷＬ３の電位をフローティング（図１１における破線）にする。
その後、タイミングｔ２において、非選択ワード線ＷＬ１、ＷＬ３、ＷＬ５及びＷＬ６の電位をフローティングに、非選択ワード線ＷＬ０及びＷＬ７の電位をＶpassに、且つ非選択ワード線ＷＬ４の電位をＶ1に保持しながら、選択ワード線ＷＬ２の電位をＶpassからＶpgm(約２０Ｖ)とする。
この状態において、選択メモリセルＭＴｒ２に“０”データを書き込む場合は、ビット線ＢＬｅ０にはＶss電位が供給されており、当該ビット線に接続された選択ＮＡＮＤセルユニットｅ０では、ＮＡＮＤセル内のチャネル部がＶssに固定されているため、選択ＮＡＮＤセルユニット内の選択メモリセルのゲート(Ｖpgm電位)とチャネル部(Ｖss電位)に大きな電位差(約２０Ｖ)が発生し、選択メモリセル＜ＭＴｒ２においてチャネル部から浮遊ゲートに電子注入が生じ、その選択メモリセルＭＴｒ２のしきい値は正方向にシフトする。
一方、選択メモリセルＭＴｒ２に“１”データを書き込む場合は、ビット線ＢＬｅ０にはＶccが供給されており、当該ビット線ＢＬｅ０に接続された選択ＮＡＮＤセルユニットｅ０では、ＮＡＮＤメモリセルＭＴｒ０〜ＭＴｒ７のチャネル部がフローティング状態にあるため、選択ＮＡＮＤセルユニットｅ０内の各ワード線とチャネル部の間の容量カップリングによってワード線の電圧上昇に伴い、チャネル部の電位がフローティング状態を維持したまま[Ｖcc−Ｖtsg]電位からＶmch電位(書き込み禁止電位、８Ｖ程度)に上昇し、選択メモリセルへの電子注入が起こらないことになるが、チャネル部の電位が浮遊状態から上昇しすぎしまうことがある。しかしながら、本実施例の駆動方法においては、非選択ワード線ＷＬ７からＷＬ４に向かって、ワード線の電位が順に低くなっているので、非選択ワード線に接続された非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするＧＩＤＬの発生を抑制することができる。よって、選択メモリセルに“１”データを書き込む場合の誤書き込みの発生を抑制することができる。
また、本実施例においては、図面の都合上、選択ワード線ＷＬ２と電位V1を供給する非選択ワード線ＷＬ４との間にあり、フローティングとする非選択ワード線を１本（ＷＬ３）として図示しているが、この非選択ワード線を複数本（例えば、非選択ワード線ＷＬ５にV1を供給し、ＷＬ３及びＷＬ４をフローティングとする）とすることにより、これら非選択ワード線についても、ソース線側に近づくに従い、電圧が徐々に低くなっていく状態を形成することができ、ＧＩＤＬの発生を抑制することができる。
さらに、図１２に示すように、選択ワード線ＷＬ２と電位V1を供給する非選択ワード線ＷＬ４よりもソース線側にあり、タイミングｔ１にフローティングとする非選択ワード線（図１２においては、ＷＬ６）に対して、タイミングｔ２
において、Vpass以下の電位である電位V4を供給するようにしてもよい。この場合、非選択ワード線ＷＬ７からＷＬ４に向かってワード線電位が徐々に低くなり、ＷＬ６に電位V4を供給することで、その制御性が高くなり、ＧＩＤＬが抑制できることになる。
その後、タイミングｔ３において、選択ワード線への書き込み電圧Ｖpgmの供給が停止され、選択メモリセルへのデータの書き込みが停止される。
その後、タイミングｔ４において、選択ワード線及び非選択ワード線にＶssが供給され、一連のデータの書き込み動作が終了する。
その後、データ書き込みに対するベリファイ動作が行われる。
なお、ここでは、選択メモリセルをメモリセルＭＴｒ２とし、選択ワード線をＷＬ２とした場合について説明したが、他のワード線を選択ワード線とした場合についても同様の書き込み動作が行われる。
また、本実施例のバイアス関係は、一例であり、フローティングとする非選択ワード線、電位V1を供給する非選択ワード線、及び電位V4を供給する非選択ワード線の位置および本数は、本実施例に係る発明の開示の範囲内で任意に変更できる。
上記各実施例によれば、本発明の不揮発性半導体装置は、以下の特徴を有する。
本発明の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第１の電位を供給すると同時に、前記選択ワード線の前記ビット線側に隣接する第１の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第２の非選択ワード線をフローティングとし、且つ前記第１の非選択ワード線及び前記第２の非選択ワード線以外の前記非選択ワード線に前記第１の電位を供給し、
その後、前記第１の非選択ワード線に第３の電位を、前記第２の非選択ワード線に第４の電位（第４の電位、第３の電位≦第１の電位）を供給し且つ前記第１の非選択ワード線及び前記第２の非選択ワード線以外の前記非選択ワード線に前記第１の電位を供給したまま、前記選択ワード線に書き込み電位である第２の電位（前記第１の電位＜前記第２の電位）を供給することを特徴とする。
また、本発明の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第１の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第１の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第２の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある１つの第３の非選択ワード線に第２の電位（前記第２の電位＜前記第１の電位）を供給し、且つ前記第３の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第１の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第１の電位を供給すると同時に、前記第２の非選択ワード線と前記第３の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第１の非選択ワード線及び前記第２の非選択ワード線をフローティングとし、
前記第３の非選択ワード線に前記第２の電位を供給し、且つ前記第３の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第１の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第１の電位を供給し、
前記第２の非選択ワード線と前記第３の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第３の電位（前記第１の電位＜前記第３の電位）を供給することを特徴とする不揮発性半導体記憶装置。
また、本発明の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第１の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第１の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第２の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある１つの第３の非選択ワード線に第２の電位（前記第２の電位＜前記第１の電位）を供給し、且つ前記第３の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第１の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第１の電位を供給すると同時に、前記第２の非選択ワード線と前記第３の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第１の非選択ワード線に第４の電位（第４の電位≦第１の電位）を供給し前記第３の非選択ワード線に前記第２の電位を供給し、且つ前記第３の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第１の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に
前記第１の電位を供給し、前記第２の非選択ワード線と前記第３の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第３の電位（前記第１の電位＜前記第３の電位）を供給することを特徴としている。
また、前記第４の電位は、前記第１の電位と等しいようにしてもよい。
また、本発明の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第１の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第１の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第２の非選択ワード線をフローティングとし、
前記選択ワード線に対して前記ソース線側にある１つの第３の非選択ワード線に第２の電位（前記第２の電位＜前記第１の電位）を供給し、且つ前記第３の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第１の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第１の電位を供給すると同時に、前記第２の非選択ワード線と前記第３の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第１の非選択ワード線に第４の電位を、前記第２の非選択ワード線に第５の電位（第４の電位、第５の電位≦第１の電位）を供給し、前記第３の非選択ワード線に前記第２の電位を供給し、且つ前記第３の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第１の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第１の電位を供給し、前記第２の非選択ワード線と前記第３の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第３の電位（前記第１の電位＜前記第３の電位）を供給することを特徴としている。
また、前記第２の電位が供給される前記第３の非選択ワード線は、複数であるようにしてもよい。
また、また、本発明の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第１の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第１の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある１つの第２の非選択ワード線及び前記第２の非選択ワード線に対してビット線側にある第３の非選択ワード線に第２の電位（前記第２の電位＜前記第１の電位）を供給し、且つ前記第１の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第１の電位を供給すると同時に、前記第２の非選択ワード線と前記第３の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第１の非選択ワード線をフローティングとし、前記第２の非選択ワード線に前記第２の電位を供給し、前記第３の非選択ワード線及び前記第１の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第１の電位を供給し、且つ前記第２の非選択ワード線と前記第３の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第３の電位（前記第１の電位＜前記第３の電位）を供給することを特徴としている。
また、本発明の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第１の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第１の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある１つの第２の非選択ワード線及び前記第２の非選択ワード線に対してビット線側にある第３の非選択ワード線に第２の電位（前記第２の電位＜前記第１の電位）を供給し、且つ前記第１の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第１の電位を供給すると同時に、前記第２の非選択ワード線と前記第３の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第１の非選択ワード線をフローティングとし、前記第２の非選択ワード線に前記第２の電位を供給し、前記第３の非選択ワード線及び前記第１の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第１の電位を供給し、前記第３の非選択ワード線のビット線側にある第４の非選択ワード線に第４の電位（第４の電位≦第１の電位）を供給し、且つ前記第４の非選択ワード線と前記第３の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第３の電位（前記第１の電位＜前記第３の電位）を供給することを特徴としている。
前記選択ワード線と前記第２の非選択ワード線との間には、少なくとも一つの第５の非選択ワード線があり、
前記選択メモリセルにデータを書き込むとき、前記第５の非選択ワード線はフローティングとするようにしてもよい。
本発明の不揮発性半導体記憶装置においては、書き込み動作時に、非選択メモリセルにサーフェイス・ストレスがかかることを抑制することができ、結果として浮遊状態のチャネルから電荷がリークするＧＩＤＬの発生を抑制することができる。よって、選択メモリセルに“１”データを書き込む場合の誤書き込みの発生を抑制することができる。
また、本発明の不揮発性半導体記憶装置においては、選択ワード線に書き込み電圧（Ｖpgm）を供給する際には、一旦、選択ワード線にＶpass電位を供給し、選択ワード線の電位を上昇させた後、書き込み電圧（Ｖpgm）を供給するようにしているので、書き込み電圧昇圧回路の負荷を低減することができる。つまり、書き込み電圧昇圧回路が供給する電荷量を低減することができ、書き込み電圧昇圧回路を負荷容量に接続したときに生じる書き込み電圧昇圧回路の出力能力の低下を抑制することができる。言い換えると、本発明の不揮発性半導体記憶装置によると、書き込み電圧昇圧回路の出力回復能力が低い場合であっても、書き込み電圧昇圧回路の出力能力の低下を抑制することができ、結果として、書き込み電圧昇圧回路の占有面積を小さくすることができるという優れた効果を奏する。
本発明の不揮発性半導体記憶装置は、上述した優れた効果を奏し、コンピュータを始めとし、ディジタルスチルカメラ、携帯電話、家電製品等の電子機器の記憶装置として用いることができる。
本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１の概略ブロック図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１のメモリセルアレイ２の構成を示す図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１のメモリブロックＢＬＯＣＫｉの構成を示す図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るＮＡＮＤ型フラッシュメモリ１の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るＮＡＮＤ型フラッシュメモリ１の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るＮＡＮＤ型フラッシュメモリ１の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るＮＡＮＤ型フラッシュメモリ１の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るＮＡＮＤ型フラッシュメモリ１の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るＮＡＮＤ型フラッシュメモリ１の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るＮＡＮＤ型フラッシュメモリ１の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るＮＡＮＤ型フラッシュメモリ１の選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 従来のＮＡＮＤ型フラッシュメモリの選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 従来のＮＡＮＤ型フラッシュメモリの選択メモリユニットにおける各ワード線の設定電位の変化を示す図である。 従来のＥＡＳＢ方式と従来のＥＡＳＢ２方式の駆動方法とを説明する図である。 従来のＥＡＳＢ２方式において、セルチャネルが高くなりすぎた場合の問題について説明する図である。
符号の説明
１ ＮＡＮＤ型フラッシュメモリ
２ メモリセルアレイ
３ ブロックデコーダ
４ センスアンプ
５ 周辺回路
６ パッド部

Claims (5)

  1. 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
    前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
    前記メモリセルユニットの一端に接続されたビット線と、
    前記メモリセルユニットの他端に接続されたソース線と、
    を有する不揮発性半導体記憶装置であって、
    前記選択メモリセルにデータを書き込むとき、
    前記選択ワード線に第１の電位を供給すると同時に、前記選択ワード線の前記ビット線側に隣接する第１の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第２の非選択ワード線をフローティングとし、且つ前記第１の非選択ワード線及び前記第２の非選択ワード線以外の前記非選択ワード線に前記第１の電位を供給し、
    その後、前記第１の非選択ワード線及び前記第２の非選択ワード線をフローティングとし且つ前記第１の非選択ワード線及び前記第２の非選択ワード線以外の前記非選択ワード線に前記第１の電位を供給したまま、前記選択ワード線に第２の電位（前記第１の電位＜前記第２の電位）を供給することを特徴とする不揮発性半導体記憶装置。
  2. 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
    前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
    前記メモリセルユニットの一端に接続されたビット線と、
    前記メモリセルユニットの他端に接続されたソース線と、
    を有する不揮発性半導体記憶装置であって、
    前記選択メモリセルにデータを書き込むとき、
    前記選択ワード線に第１の電位を供給すると同時に、前記選択ワード線の前記ビット線側に隣接する第１の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第２の非選択ワード線をフローティングとし、且つ前記第１の非選択ワード線及び前記第２の非選択ワード線以外の前記非選択ワード線に前記第１の電位を供給し、
    その後、前記第１の非選択ワード線に第３の電位を、前記第２の非選択ワード線に第４の電位（第４の電位、第３の電位≦第１の電位）を供給し且つ前記第１の非選択ワード線及び前記第２の非選択ワード線以外の前記非選択ワード線に前記第１の電位を供給したまま、前記選択ワード線に書き込み電位である第２の電位（前記第１の電位＜前記第２の電位）を供給することを特徴とする不揮発性半導体記憶装置。
  3. 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
    前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
    前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
    前記メモリセルユニットの一端に接続されたビット線と、
    前記メモリセルユニットの他端に接続されたソース線と、
    を有する不揮発性半導体記憶装置であって、
    前記選択メモリセルにデータを書き込むとき、
    前記選択ワード線に第１の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第１の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第２の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある１つの第３の非選択ワード線に第２の電位（前記第２の電位＜前記第１の電位）を供給し、且つ前記第３の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第１の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第１の電位を供給すると同時に、前記第２の非選択ワード線と前記第３の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
    その後、前記第１の非選択ワード線及び前記第２の非選択ワード線をフローティングとし、
    前記第３の非選択ワード線に前記第２の電位を供給し、且つ前記第３の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第１の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第１の電位を供給し、
    前記第２の非選択ワード線と前記第３の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第３の電位（前記第１の電位＜前記第３の電位）を供給することを特徴とする不揮発性半導体記憶装置。
  4. 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
    前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
    前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
    前記メモリセルユニットの一端に接続されたビット線と、
    前記メモリセルユニットの他端に接続されたソース線と、
    を有する不揮発性半導体記憶装置であって、
    前記選択メモリセルにデータを書き込むとき、
    前記選択ワード線に第１の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第１の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第２の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある１つの第３の非選択ワード線に第２の電位（前記第２の電位＜前記第１の電位）を供給し、且つ前記第３の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第１の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第１の電位を供給すると同時に、前記第２の非選択ワード線と前記第３の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
    その後、前記第１の非選択ワード線に第４の電位（第４の電位≦第１の電位）を供給し前記第３の非選択ワード線に前記第２の電位を供給し、且つ前記第３の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第１の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に
    前記第１の電位を供給し、前記第２の非選択ワード線と前記第３の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第３の電位（前記第１の電位＜前記第３の電位）を供給することを特徴とする不揮発性半導体記憶装置。
  5. 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
    前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
    前記メモリセルユニットの一端に接続されたビット線と、
    前記メモリセルユニットの他端に接続されたソース線と、
    を有する不揮発性半導体記憶装置であって、
    前記選択メモリセルにデータを書き込むとき、
    前記選択ワード線に第１の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第１の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第２の非選択ワード線をフローティングとし、
    前記選択ワード線に対して前記ソース線側にある１つの第３の非選択ワード線に第２の電位（前記第２の電位＜前記第１の電位）を供給し、且つ前記第３の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第１の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第１の電位を供給すると同時に、前記第２の非選択ワード線と前記第３の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
    その後、前記第１の非選択ワード線に第４の電位を、前記第２の非選択ワード線に第５の電位（第４の電位、第５の電位≦第１の電位）を供給し、前記第３の非選択ワード線に前記第２の電位を供給し、且つ前記第３の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第１の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第１の電位を供給し、前記第２の非選択ワード線と前記第３の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第３の電位（前記第１の電位＜前記第３の電位）を供給することを特徴とする不揮発性半導体記憶装置。



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