JP2000049245A

JP2000049245A - 不揮発性半導体メモリセル、及び不揮発性半導体メモリセルにおけるデータ書き込み制御方法

Info

Publication number: JP2000049245A
Application number: JP21736698A
Authority: JP
Inventors: Akihiro Nakamura; 明弘中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-07-31
Filing date: 1998-07-31
Publication date: 2000-02-18

Abstract

(57)【要約】【課題】プログラム電位等の低電圧化を図ることができ
る不揮発性半導体メモリセルにおけるデータ書き込み制
御方法を提供する。【解決手段】ＮＡＮＤ型のメモリ・ストリングＭ₀〜
Ｍ₇、ワード線、層間絶縁膜１８を介してメモリ・スト
リングを被覆するブースター・プレート層１９、並び
に、ワード線制御回路と各ワード線との間に設けられた
スイッチ用トランジスタを具備した不揮発性半導体メモ
リセルにおけるデータ書き込み制御方法は、メモリ素子
へのデータ書き込みに際して、制御電極１７の電位をプ
ログラム電位とした後、スイッチ用トランジスタを非導
通状態とすることでワード線をワード線制御回路から電
気的に切り離し、次いで、ブースター・プレート層１９
にブースト電位を印加することによって、層間絶縁膜１
８を介したブースター・プレート層１９と制御電極１７
との容量結合に基づき制御電極１７の電位を昇圧する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリセル、及び不揮発性半導体メモリセルにおけるデー
タ書き込み制御方法に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭとして知られている不揮発
性半導体メモリセルの一種に、高集積化が可能なＮＡＮ
Ｄストリング型不揮発性半導体メモリセル（以下、ＮＡ
ＮＤストリング型メモリセルと呼ぶ）がある。浮遊電極
を有する従来のＮＡＮＤストリング型メモリセルの模式
的な一部断面図を図１３に示し、等価回路を図１４に示
す。ＮＡＮＤストリング型メモリセルを構成する各メモ
リ素子Ｍ₀〜Ｍ₇のそれぞれは、基体（より具体的には、
例えばｐ型ウエル１１Ｂ内）に形成されたソース／ドレ
イン領域１３及びチャネル形成領域１２、チャネル形成
領域１２の上方にトンネル絶縁膜１４を介して形成され
た浮遊電極１５（フローティングゲートあるいは電荷蓄
積電極とも呼ばれる）、並びに、浮遊電極１５の上方に
絶縁層１６を介して形成された制御電極１７（コントロ
ールゲートあるいは制御ゲートとも呼ばれる）から構成
されている。そして、ＮＡＮＤストリング型メモリセル
においては、メモリ素子の一方のソース／ドレイン領域
１３を、隣接するメモリ素子の他方のソース／ドレイン
領域１３と共有化させることによって、複数のメモリ素
子が直列接続されている。尚、複数のメモリ素子がこの
ように直列接続されている形態をメモリ・ストリングと
呼ぶ。また、メモリ・ストリングの一端のメモリ素子Ｍ
₀は、第１の選択トランジスタＤＳＧを介してビット線
ＢＬに接続されており、メモリ・ストリングの他端のメ
モリ素子Ｍ₇は、第２の選択トランジスタＳＳＧを介し
て共通ソース線に接続されている。尚、図１４に示すよ
うに、複数のＮＡＮＤストリング型メモリセルが列方向
に配設され、制御電極１７は、行方向に配設されたワー
ド線に接続されている。ここで、参照番号１０はｎ型シ
リコン半導体基板を示し、参照番号１１Ａはｎ型ウエル
を示し、参照番号２０は層間絶縁層を示す。

【０００３】従来のＮＡＮＤストリング型メモリセルに
おけるメモリ素子へのデータ書き込み動作の概要を、以
下、説明する。

【０００４】ＮＡＮＤストリング型メモリセルにおい
て、データは、ビット線ＢＬから最も離れた位置に位置
するメモリ素子Ｍ₇から順に書き込まれる。データ書き
込み動作においては、データを書き込むべきメモリ素子
（以下、便宜上、選択メモリ素子と呼ぶ）の制御電極１
７に高電位Ｖ_PP（例えば約２０ボルト）を印加する。か
かるメモリ素子以外のメモリ素子（以下、便宜上、非選
択メモリ素子と呼ぶ）の制御電極１７にはプログラム禁
止電位（パス電圧とも呼ばれる）である中間電位Ｖ_PPm
（例えば約１０ボルト）を印加する。一方、ビット線Ｂ
Ｌに、例えば０ボルトを印加する。そして、第１の選択
トランジスタＤＳＧを導通させ、第２の選択トランジス
タＳＳＧを非導通状態にすると、ビット線ＢＬの電位は
メモリ素子のソース／ドレイン領域１３へと転送され
る。そして、選択メモリ素子においては、制御電極１７
とチャネル形成領域１２との間の電位差に基づき、ファ
ウラー・ノルドハイム（Fowler-Nordheim）・トンネル
現象によって、チャネル形成領域１２から浮遊電極１５
への電子の注入が生じる。その結果、選択メモリ素子の
閾値電圧が当初の負から正方向にシフトし、データが選
択メモリ素子に書き込まれる。一方、非選択メモリ素子
においては、制御電極１７とチャネル形成領域１２との
間には大きな電位差が生ぜず、チャネル形成領域１２か
ら浮遊電極１５への電子の注入は生じない。その結果、
非選択メモリ素子の閾値電圧は当初の値から変化せず、
当初のデータが非選択メモリ素子に保持される。各メモ
リ素子の閾値電圧Ｖ_thの分布を図１５に模式的に示す。

【０００５】ワード線は他のＮＡＮＤストリング型メモ
リセルと共通化されている。従って、選択メモリ素子の
制御電極１７に接続されたワード線に接続された他のＮ
ＡＮＤストリング型メモリセルを構成するメモリ・スト
リング（以下、このようなメモリ・ストリングを他のメ
モリ・ストリングと呼ぶ）におけるメモリ素子（以下、
このようなメモリ素子を、他の選択メモリ素子と呼ぶ）
の制御電極１７にも、高電位Ｖ_PPが印加される。かかる
他の選択メモリ素子にデータを書き込んではならない場
合には、即ち、かかる他の選択メモリ素子へのデータの
書き込みが禁止されている場合には、他のメモリ・スト
リングに接続されているビット線ＢＬに中間電位Ｖ
_m（例えば約１０ボルト）を印加する。これによって、
他の選択メモリ素子においては、制御電極１７とチャネ
ル形成領域１２との間には大きな電位差が生ぜず、チャ
ネル形成領域１２から浮遊電極１５への電子の注入が生
じない。従って、他の選択メモリ素子にデータが書き込
まれず、当初のデータが保持される。

【０００６】ビット線ＢＬに中間電位Ｖ_mを印加する従
来の方法においては、各ビット線ＢＬ毎に設けられ、セ
ンスアンプ等から構成されたコラム回路とも呼ばれるビ
ット線制御回路（図示せず）によってビット線ＢＬに印
加すべき中間電位Ｖ_mを供給する必要があり、そのため
に、ビット線制御回路には高耐圧のトランジスタを用い
なければならない。然るに、このような高耐圧のトラン
ジスタを設けるためには広い面積が必要とされ、不揮発
性半導体メモリセルの面積縮小化を図ることが困難であ
る。

【０００７】このような問題を解決するための手段とし
て、他のＮＡＮＤストリング型メモリセルにおいて、制
御電極１７と浮遊電極１５との容量結合及び浮遊電極１
５とチャネル形成領域１２との容量結合に基づき、ワー
ド線に印加された電位等によって他のメモリ・ストリン
グにおける他の選択メモリ素子のチャネル形成領域１２
を昇圧させる方法が知られている。尚、このような方法
はセルフ・ブースト法とも呼ばれている。セルフ・ブー
スト法を採用することによって、他の選択メモリ素子に
おいて、制御電極１７とチャネル形成領域１２との間に
は大きな電位差が生ぜず、他の選択メモリ素子にはデー
タが書き込まれない。

【０００８】更に、セルフ・ブースト法を用い、ブース
ター電極と制御電極との容量結合に基づき制御電極を昇
圧させる方法の一具体例を、文献 "A Triple Polysilic
on Stacked Flash Memory Cell with Wordline Self-Bo
osting Programming", J.D.Choi. et al., IEDM 97, pp
283-286 (11.4.1-11.4.4) を参照して、以下、説明す
る。

【０００９】この文献に開示されたメモリ・ストリング
におけるメモリ素子は、半導体基板に形成されたソース
／ドレイン領域及びチャネル形成領域、チャネル形成領
域上に、トンネル絶縁膜、浮遊電極、絶縁層、制御電
極、層間絶縁膜、ブースター電極が順次、形成された構
造を有する。層間絶縁膜及びブースター電極は、制御電
極の上及び上方にのみ形成されており、制御電極の側面
の上及び上方には形成されていない。

【００１０】そして、選択メモリ素子へのデータ書き込
みに際しては、ワード線にプリチャージ電圧Ｖ_prch（１
１ボルト）を印加することによって制御電極の電位を１
１ボルトとした後、ワード線をワード線制御回路から電
気的に切り離し、次いで、ブースター電極にブースト電
位Ｖ_boost（１１ボルト）を印加する。これによって、
層間絶縁膜を介したブースター・プレート層と制御電極
との容量結合に基づき、制御電極の電位を約１８ボルト
に昇圧することができる。一方、非選択メモリ素子の制
御電極には約９ボルトを印加する。また、予め、このメ
モリ・ストリングに接続されたビット線ＢＬには例えば
０ボルトを印加し、第１の選択トランジスタＤＳＧのゲ
ート電極に電源電圧Ｖ_ccを印加し、第２の選択トランジ
スタＳＳＧのゲート電極には０ボルトを印加する。これ
によって、選択メモリ素子においては、制御電極とチャ
ネル形成領域との間の電位差（約１８ボルト）に基づ
き、チャネル形成領域から浮遊電極への電子の注入が生
じる結果、データが選択メモリ素子に書き込まれる。一
方、非選択メモリ素子においては、制御電極とチャネル
形成領域との間には大きな電位差が生ぜず（具体的に
は、約９ボルトの電位差しか生ぜず）、チャネル形成領
域から浮遊電極への電子の注入は生じない。その結果、
非選択メモリ素子の閾値電圧は当初の値から変化せず、
当初のデータが非選択メモリ素子に保持される。

【００１１】一方、他のメモリ・ストリングにおける他
の選択メモリ素子の制御電極にもプリチャージ電圧Ｖ
_prch（１１ボルト）が印加され、次いで、ワード線がワ
ード線制御回路から電気的に切り離された後、ブースタ
ー電極にブースト電位Ｖ_boost（１１ボルト）が印加さ
れる。これによって、層間絶縁膜を介したブースター・
プレート層と制御電極との容量結合に基づき、制御電極
の電位が約１８ボルトに昇圧される。この他のメモリ・
ストリングに接続されたビット線ＢＬにＶ_ccを印加し、
第１の選択トランジスタＤＳＧのゲート電極にＶ_ccを印
加し、第２の選択トランジスタＳＳＧのゲート電極には
０ボルトを印加する。これによって、制御電極の電位と
チャネル形成領域の電位（Ｖ_cc−Ｖ’_thであり、Ｖ’_th
は第１の選択トランジスタＤＳＧの閾値電圧である）と
の間の電位差に基づき、他の選択メモリ素子のチャネル
形成領域が約８ボルトに昇圧される。そして、その結
果、ほぼ同時に、第１の選択トランジスタＤＳＧは非導
通状態となり、チャネル形成領域の電位（約８ボルト）
が保持される。これによって、チャネル形成領域から浮
遊電極への電子の注入が生ぜず、他の選択メモリ素子に
データが書き込まれず、当初のデータが保持される。

【００１２】上述の文献に開示されたメモリ・ストリン
グにおいては、ブースター電極と制御電極との容量結合
によって制御電極の昇圧を行うことができるので、従来
よりも低いプリチャージ電圧Ｖ_prch（１１ボルト）を用
いても、メモリ素子にデータを書き込むことが可能とな
る。

【００１３】

【発明が解決しようとする課題】上述の文献に開示され
たメモリ・ストリングにあっては、制御電極の電位とチ
ャネル形成領域の電位との比は、メモリ素子構造によっ
て決定されるブースター電極と制御電極との容量結合、
制御電極と浮遊電極との結合容量及び浮遊電極とチャネ
ル形成領域との結合容量に依存する。従って、例えば、
ブースター電極と制御電極との容量結合を一層増加させ
ることができれば、また、ブースター電極と浮遊電極と
の間に容量結合を形成することができれば、プリチャー
ジ電圧Ｖ_pr _chやブースト電位Ｖ_boostの低電圧化が可能
となる。即ち、プリチャージ電圧Ｖ_p _rchやブースト電位
Ｖ_boostを生成するための回路の面積縮小化を図ること
ができる。

【００１４】セルフ・ブースト法を採用したＮＡＮＤス
トリング型メモリセルのメモリ・ストリング全体を層間
絶縁膜を介してブースター・プレート層で被覆する技術
が、文献 "A Novel Booster Plate Technology in High
Density NAND Flash Memories for Voltage Scaling-D
own and Zero Program Disturbance", D.J. Choi, eta
l., 1996 Symposium on VLSI Technology Digest of Te
chnical Paper, pp238-239 から公知である。メモリ・
ストリング全体を層間絶縁膜を介してブースター・プレ
ート層で被覆することによって、制御電極と浮遊電極と
の間の結合容量を増加させることができる結果、プログ
ラム電位Ｖ_pgm等の低電圧化を図ることが可能となる。
しかしながら、この文献に開示された技術においては、
ブースター・プレート層にはプログラム電位Ｖ_pgmを印
加するだけであり、ブースター・プレート層にブースト
電位Ｖ_boostを印加するものではなく、ブースター・プ
レート層に電位を印加することによって、ブースター・
プレート層と制御電極との容量結合に基づき制御電極を
昇圧する技術に関しては開示も示唆もなされていない。

【００１５】一方、メモリ素子の微細化を進める場合に
は、チャネル形成領域の不純物濃度を高める必要があ
る。ところで、チャネル形成領域の不純物濃度を高める
と、浮遊電極とチャネル形成領域との結合容量が大きく
なる。それ故、セルフ・ブースト法によって他の選択メ
モリ素子のチャネル形成領域の電位を昇圧したとき、他
の選択メモリ素子のチャネル形成領域の電位が余り上昇
せず、他の選択メモリ素子において、制御電極の電位と
チャネル形成領域の電位の差が大きくなり、ディスター
ブ特性が劣化するといった問題が生じる。即ち、他の選
択メモリ素子に対するディスターブ特性のマージンが無
くなる可能性がある。

【００１６】従って、本発明の目的は、プログラム電位
等の低電圧化を図ることができ、ワード線制御回路等の
縮小化を図ることができ、しかも、メモリ素子構造等に
依存することなく、メモリ素子を微細化しても、メモリ
素子へのデータ書き込みに際してチャネル形成領域にお
ける電位を確実に制御し得る不揮発性半導体メモリセ
ル、及びかかる不揮発性半導体メモリセルにおけるデー
タ書き込み制御方法を提供することにある。

【００１７】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の不揮発性半導体メモリセルは、（イ）基体
に形成されたソース／ドレイン領域及びチャネル形成領
域、チャネル形成領域上に形成された電荷蓄積部、並び
に、電荷蓄積部上に形成された制御電極を有する、電気
的書き換えが可能なメモリ素子が、複数、直列接続され
たメモリ・ストリング、（ロ）各制御電極に接続された
複数のワード線、（ハ）メモリ・ストリングの一端のメ
モリ素子の一方のソース／ドレイン領域に、第１の選択
トランジスタを介して接続されたビット線、並びに、
（ニ）メモリ・ストリングの他端のメモリ素子の一方の
ソース／ドレイン領域に、第２の選択トランジスタを介
して接続されたソース線、を具備した不揮発性半導体メ
モリセルであって、（ホ）メモリ・ストリングを構成す
る各メモリ素子の制御電極の頂面及び側面、電荷蓄積部
の側面、並びに、ソース／ドレイン領域を被覆する層間
絶縁膜、（ヘ）層間絶縁膜上に形成され、且つ、メモリ
・ストリングを構成する各メモリ素子の制御電極の頂面
の上方から制御電極の側面の上方及び電荷蓄積部の側面
の上方を経由してソース／ドレイン領域の上方へと延在
するブースター・プレート層、並びに、（ト）ワード線
制御回路と各ワード線との間に設けられ、メモリ素子へ
のデータ書き込みに際して、各ワード線をワード線制御
回路から電気的に切り離すためのスイッチ用トランジス
タ、を更に具備することを特徴とする。尚、「側面の上
方」とは、側面の法線方向であって、側面から離れた位
置を意味する。

【００１８】上記の目的を達成するための本発明の不揮
発性半導体メモリセルにおけるデータ書き込み制御方法
は、（イ）基体に形成されたソース／ドレイン領域及び
チャネル形成領域、チャネル形成領域上に形成された電
荷蓄積部、並びに、電荷蓄積部上に形成された制御電極
を有する、電気的書き換えが可能なメモリ素子が、複
数、直列接続されたメモリ・ストリング、（ロ）各制御
電極に接続された複数のワード線、（ハ）メモリ・スト
リングの一端のメモリ素子の一方のソース／ドレイン領
域に、第１の選択トランジスタを介して接続されたビッ
ト線、（ニ）メモリ・ストリングの他端のメモリ素子の
一方のソース／ドレイン領域に、第２の選択トランジス
タを介して接続されたソース線、（ホ）メモリ・ストリ
ングを構成する各メモリ素子の制御電極の頂面及び側
面、電荷蓄積部の側面、並びに、ソース／ドレイン領域
を被覆する層間絶縁膜、（ヘ）層間絶縁膜上に形成さ
れ、且つ、メモリ・ストリングを構成する各メモリ素子
の制御電極の頂面の上方から制御電極の側面の上方及び
電荷蓄積部の側面の上方を経由してソース／ドレイン領
域の上方へと延在するブースター・プレート層、並び
に、（ト）ワード線制御回路と各ワード線との間に設け
られ、メモリ素子へのデータ書き込みに際して、各ワー
ド線をワード線制御回路から電気的に切り離すためのス
イッチ用トランジスタ、を具備した不揮発性半導体メモ
リセルにおけるデータ書き込み制御方法であって、メモ
リ素子へのデータ書き込みに際して、スイッチ用トラン
ジスタを導通状態として、ワード線にプログラム電位を
印加することによって制御電極の電位をプログラム電位
とした後、ブースター・プレート層にブースト電位を印
加することによって、層間絶縁膜を介したブースター・
プレート層と制御電極との容量結合に基づき、制御電極
の電位を昇圧させ、且つ、スイッチ用トランジスタを非
導通状態とすることによりワード線をワード線制御回路
から電気的に切り離すことを特徴とする。

【００１９】本発明の不揮発性半導体メモリセルにおけ
るデータ書き込み制御方法においては、メモリ素子への
データ書き込みに際して、データを書き込むべきメモリ
素子とワード線を介して接続された他のメモリ・ストリ
ングにおけるメモリ素子へのデータの書き込みを禁止す
る場合、データの書き込みが禁止された該メモリ素子の
制御電極の電位の昇圧による制御電極と電荷蓄積部との
容量結合及び電荷蓄積部とチャネル形成領域との容量結
合に基づき、更には、ブースター・プレート層と電荷蓄
積部との容量結合並びにブースター・プレート層とソー
ス／ドレイン領域との容量結合に基づき、該他のメモリ
・ストリングにおけるデータの書き込みが禁止されたメ
モリ素子のチャネル形成領域を昇圧する。

【００２０】本発明の不揮発性半導体メモリセル、及び
不揮発性半導体メモリセルにおけるデータ書き込み制御
方法においては、メモリ・ストリング全体を層間絶縁膜
を介してブースター・プレート層で被覆する。そして、
隣接するメモリ・ストリング全体をも連続して層間絶縁
膜を介してブースター・プレート層で被覆することが好
ましく、例えば多数のメモリ・ストリングで構成された
ブロックを単位として、かかる１ブロック分の多数のメ
モリ・ストリングを層間絶縁膜を介してブースター・プ
レート層で被覆することが好ましい。即ち、ブースター
・プレート層はブロック毎に独立していることが好まし
い。ブースター・プレート層にブースト電位を印加する
ための制御回路は、ワード線制御回路内に設けてもよ
く、あるいは又、ビット線制御回路内に設けてもよい。

【００２１】本発明の不揮発性半導体メモリセル、及び
不揮発性半導体メモリセルにおけるデータ書き込み制御
方法においては、電荷蓄積部を、チャネル形成領域上に
形成されたトンネル絶縁膜、トンネル絶縁膜上に形成さ
れた浮遊電極、及び、浮遊電極と制御電極との間に形成
された絶縁層から成る構成とすることができる。即ち、
各メモリ素子を、所謂、浮遊電極型メモリ素子とするこ
とができる。

【００２２】あるいは又、本発明の不揮発性半導体メモ
リセル、及び不揮発性半導体メモリセルにおけるデータ
書き込み制御方法においては、電荷蓄積部を、チャネル
形成領域上に形成された第１の酸化膜、第１の酸化膜上
に形成された窒化膜、及び、窒化膜と制御電極との間に
形成された第２の酸化膜から成る構成とすることができ
る。即ち、各メモリ素子を、所謂、ＭＯＮＯＳ型メモリ
素子とすることができる。

【００２３】更には、本発明の不揮発性半導体メモリセ
ル、及び不揮発性半導体メモリセルにおけるデータ書き
込み制御方法においては、電荷蓄積部を、チャネル形成
領域上に形成された酸化膜、及び、酸化膜と制御電極と
の間に形成された窒化膜から成る構成とすることができ
る。即ち、各メモリ素子を、所謂、ＭＮＯＳ型メモリ素
子とすることができる。

【００２４】あるいは又、本発明の不揮発性半導体メモ
リセル、及び不揮発性半導体メモリセルにおけるデータ
書き込み制御方法においては、電荷蓄積部を、チャネル
形成領域上に形成されたトンネル絶縁膜、トンネル絶縁
膜上に形成された導電性微小結晶粒子、及び、導電性微
小結晶粒子と制御電極との間に形成された絶縁層から成
る構成とすることができる。即ち、各メモリ素子を、所
謂、ナノクリスタル型メモリ素子とすることができる。

【００２５】本発明における基体としては、ｐ型半導体
基板、若しくは、ｐ型ウエルを挙げることができる。
尚、ｐ型ウエルは、ｎ型半導体基板内に形成されていて
もよいし、ｐ型半導体基板内に形成されたｎ型ウエル内
に形成されていてもよい。また、不揮発性半導体メモリ
セルの全てが１つのｐ型ウエル内に形成されていてもよ
いし、複数のｐ型ウエル内に複数の不揮発性半導体メモ
リセルを形成してもよい。制御電極は、例えば、不純物
を含有するポリシリコン層、不純物を含有するポリシリ
コン層とタングステンシリサイド等のシリサイド層の積
層構造（ポリサイド構造）、タングステン等の高融点金
属材料層や、シリサイド層から構成することができる。
ブースター・プレート層も、例えば、不純物を含有する
ポリシリコン層、不純物を含有するポリシリコン層とタ
ングステンシリサイド等のシリサイド層の積層構造（ポ
リサイド構造）、タングステン等の高融点金属材料層
や、シリサイド層から構成することができる。層間絶縁
膜を構成する材料として、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、
ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＬＴ
Ｏ（Low Temperature Oxide、低温ＣＶＤ−ＳｉＯ₂）、
ＨＴＯ（High Temperature Oxide、高温ＣＶＤ−ＳｉＯ
₂）、ＳｉＮ、ＳｉＯＮ、あるいは、これらの材料の積
層構造［例えばＯＮＯ膜（ＳｉＯ₂膜／ＳｉＮ膜／Ｓｉ
Ｏ₂膜）、ＯＮ膜（ＳｉＯ₂膜／ＳｉＮ膜）］を挙げるこ
とができる。

【００２６】メモリ素子を浮遊電極型メモリ素子とする
場合、電荷蓄積部を構成するトンネル絶縁膜は、半導体
基板の表面を例えば熱酸化処理、あるいは熱酸化処理及
び窒化処理することによって形成することができ、Ｓｉ
Ｏ₂、ＳｉＯ₂／ＳｉＮ、ＳｉＯＮ、ＳｉＯ₂／ＳｉＯＮ
等から構成することができる。浮遊電極は、例えば、不
純物を含有するポリシリコンから構成することができ
る。浮遊電極と制御電極との間に形成された絶縁層は、
ＯＮＯ膜、ＯＮ膜、ＳｉＯ₂膜、ＳｉＮ膜、ＳｉＯＮ膜
等から構成することができる。

【００２７】メモリ素子をＭＯＮＯＳ型メモリ素子とす
る場合、電荷蓄積部を構成する第１及び第２の酸化膜を
ＳｉＯ₂膜とし、窒化膜をＳｉＮ膜とすることができ
る。即ち、電荷蓄積部をＯＮＯ膜から構成することがで
きる。また、メモリ素子をＭＮＯＳ型メモリ素子とする
場合、電荷蓄積部を構成する酸化膜をＳｉＯ₂膜とし、
窒化膜をＳｉＮ膜とすることができる。即ち、電荷蓄積
部をＯＮ膜から構成することができる。

【００２８】メモリ素子をナノクリスタル型メモリ素子
とする場合、トンネル絶縁膜は、半導体基板の表面を例
えば熱酸化処理、あるいは熱酸化処理及び窒化処理する
ことによって形成することができ、ＳｉＯ₂、ＳｉＯ₂／
ＳｉＮ、ＳｉＯＮ、ＳｉＯ₂／ＳｉＯＮ等から構成する
ことができる。また、導電性微小結晶粒子は、シリコン
やゲルマニウムから構成することができる。更には、導
電性微小結晶粒子と制御電極との間に形成された絶縁層
は、ＯＮＯ膜、ＯＮ膜、ＳｉＯ₂膜、ＳｉＮ膜、ＳｉＯ
Ｎ膜等から構成することができる。

【００２９】第１の選択トランジスタ、第２の選択トラ
ンジスタ及びスイッチ用トランジスタは、例えば、通常
のｎチャネル型ＭＯＳＦＥＴから構成することができ
る。

【００３０】尚、本発明の不揮発性半導体メモリセル、
及び不揮発性半導体メモリセルにおけるデータ書き込み
制御方法においては、浮遊電極への電子の注入、浮遊電
極からの電子の引き抜きにより、データの書き込み、消
去が行われ、データ書き込み動作及び消去動作はファウ
ラー・ノルドハイム（Fowler-Nordheim）・トンネル現
象に基づき行われる。ここで、データ消去動作とは、複
数のメモリ素子の閾値電圧をブロック毎に一括して所定
の状態に変えることを意味し、データ書き込み動作と
は、ページ単位で選択メモリ素子の閾値電圧をもう１つ
の所定の状態に変えることを意味する。

【００３１】本発明においては、層間絶縁膜上に形成さ
れ、且つ、メモリ・ストリングを構成する各メモリ素子
の制御電極の頂面の上方から制御電極の側面の上方及び
電荷蓄積部の側面の上方を経由してソース／ドレイン領
域の上方へと延在するブースター・プレート層が設けら
れているので、ブースター・プレート層と制御電極との
容量結合が、制御電極の頂面だけでなく側面とにも基づ
き形成される。それ故、ブースター・プレート層と制御
電極との容量結合を増加させることができる。従って、
ブースター・プレート層にブースト電位Ｖ_boostを印加
することによって層間絶縁膜を介したブースター・プレ
ート層と制御電極との容量結合に基づき制御電極の電位
を昇圧するとき、プログラム電位Ｖ_pgmやブースト電位
Ｖ_boostの低電圧化を図ることができる。しかも、ブー
スター・プレート層と電荷蓄積部との容量結合、並びに
ブースター・プレート層とソース／ドレイン領域との容
量結合を得ることができるので、他のメモリ・ストリン
グにおけるデータ書き込みを行わない他の選択メモリ素
子のチャネル形成領域の昇圧を確実に行うことができ、
ディスターブ特性が劣化するといった問題の発生を確実
に回避することができる。

【００３２】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。

【００３３】（実施の形態１）実施の形態１におけるメ
モリ素子は、浮遊電極型メモリ素子である。実施の形態
１のメモリ・ストリング等の模式的な一部断面図を図１
に示し、等価回路を図３に示す。また、図１の矢印Ａ−
Ａに沿った隣接する複数のメモリ・ストリング等の模式
的な一部断面図を図２の（Ａ）に示す。即ち、図１は、
ビット線と平行な垂直面でメモリ素子のチャネル形成領
域やソース／ドレイン領域を切断したときの図であり、
図２の（Ａ）は、ワード線と平行な垂直面でメモリ素子
のチャネル形成領域を切断したときの図である。更に、
１つのメモリ素子の模式的な断面図を図２の（Ｂ）に示
す。

【００３４】実施の形態１のメモリ・ストリングは、電
気的書き換えが可能なメモリ素子（浮遊電極型メモリ素
子）が、複数、直列接続されている。図に示したメモリ
・ストリングにおいては、８つのメモリ素子Ｍ₀〜Ｍ₇が
直列接続されているが、メモリ・ストリングを構成する
メモリ素子の数は８に限定されない。各メモリ素子は、
基体に相当するｐ型ウエル１１Ｂに形成されたソース／
ドレイン領域１３及びチャネル形成領域１２、チャネル
形成領域１２上に形成された電荷蓄積部１４，１５，１
６、並びに、電荷蓄積部上に形成された制御電極１７か
ら構成されている。制御電極１７は、例えば、不純物を
含有するポリシリコン層から構成されている。また、制
御電極１７のそれぞれには、ワード線が接続されてい
る。具体的には、制御電極１７とワード線とは一体に形
成されている。実施の形態１のＮＡＮＤストリング型メ
モリセルは、また、メモリ・ストリングの一端のメモリ
素子Ｍ₀に接続された第１の選択トランジスタＤＳＧ、
及びメモリ・ストリングの他端のメモリ素子Ｍ₇に接続
された第２の選択トランジスタＳＳＧから構成されてい
る。そして、メモリ・ストリングの一端のメモリ素子Ｍ
₀の一方のソース／ドレイン領域１３は、第１の選択ト
ランジスタＤＳＧ、コンタクトプラグ２１を介してビッ
ト線ＢＬに接続されている。一方、メモリ・ストリング
の他端のメモリ素子Ｍ₇の一方のソース／ドレイン領域
１３は、第２の選択トランジスタＳＳＧを介して共通ソ
ース線に接続されている。ビット線ＢＬは、図示しない
ビット線制御回路に接続されている。実施の形態１にお
けるビット線制御回路は、ビット線毎に設けられたＣＭ
ＯＳフリップフロップとアドレスレコーダを主体に構成
された周知の回路とすればよい。

【００３５】実施の形態１のＮＡＮＤストリング型メモ
リセルにおいては、メモリ・ストリングを構成する各メ
モリ素子Ｍ₀〜Ｍ₇の制御電極１７の頂面及び側面、電荷
蓄積部１４，１５，１６の側面、並びに、ソース／ドレ
イン領域１３は、層間絶縁膜１８によって被覆されてい
る。更には、ブースター・プレート層１９が、層間絶縁
膜１８上に形成され、且つ、メモリ・ストリングを構成
する各メモリ素子Ｍ₀〜Ｍ₇の制御電極１７の頂面の上方
から制御電極１７の側面の上方及び電荷蓄積部１４，１
５，１６の側面の上方を経由してソース／ドレイン領域
１６の上方へと延在している。即ち、ブースター・プレ
ート層１９は層間絶縁膜１８を介してメモリ・ストリン
グ全体を被覆している。更には、例えば５１２個のメモ
リ・ストリングで構成されたブロックを単位として、か
かる１ブロック分の５１２×８個のメモリ素子が層間絶
縁膜１８を介してブースター・プレート層１９で被覆さ
れている。尚、１ブロック内のメモリ素子の個数はかか
る個数に限定されない。層間絶縁膜１８はＳｉＯ₂から
構成されており、ブースター・プレート層１９は、不純
物を含有するポリシリコン層とタングステンシリサイド
層の２層構成（ポリサイド構造）である。

【００３６】ワード線制御回路は、図４に示すように、
ブロックアドレスレコーダと電圧変換回路とｎチャネル
型ＭＯＳトランジスタによる電圧転送回路とドライバー
（駆動回路）から構成された周知の回路とすればよい
が、このワード線制御回路には、ブースター・プレート
層１９にブースト電位Ｖ_boostを印加するための制御回
路（ブースター・プレート層制御回路）が組み込まれて
いる。このブースター・プレート層制御回路は、ブース
ト電位Ｖ_boostを出力するＰＬドライバーとＭＯＳトラ
ンジスタから構成されている。

【００３７】ｎチャネル型ＭＯＳＦＥＴから構成され
たスイッチ用トランジスタＷＣ₀〜ＷＣ₇（図３及び図４
参照）が、ワード線制御回路と各ワード線との間に設け
られている。そして、メモリ素子Ｍ₀〜Ｍ₇へのデータ書
き込みに際して、スイッチ用トランジスタＷＣ₀〜ＷＣ₇
を非導通状態とすることによって、各ワード線をワード
線制御回路から電気的に切り離すことができる。

【００３８】実施の形態１においては、電荷蓄積部は、
チャネル形成領域１２上に形成されたトンネル絶縁膜１
４、トンネル絶縁膜１４上に形成された浮遊電極１５、
及び、浮遊電極１５と制御電極１７との間に形成された
絶縁層１６から成る。尚、トンネル絶縁膜１４はＳｉＯ
₂から成り、浮遊電極１５は不純物を含有するポリシリ
コン層から構成されており、絶縁層１６はＯＮＯ膜から
構成されている。

【００３９】ワード線制御回路及びブースター・プレー
ト層制御回路を示す図４、各メモリ素子に印加される電
位（電圧）の値を例示した図表である図５、データ書き
込み動作及びデータ読み出し動作における信号波形を示
す図６、並びに、選択メモリ素子等の制御電極の電位を
模式的に示す図７を参照して、以下、実施の形態１のＮ
ＡＮＤストリング型メモリセルのデータ書き込み動作、
データ読み出し動作及びデータ消去動作を説明する。

【００４０】尚、メモリ・ストリングを構成するメモリ
素子Ｍ₀〜Ｍ₇の内のメモリ素子Ｍ₁にデータを書き込む
場合を想定する。即ち、メモリ素子Ｍ₁を選択メモリ素
子とし、メモリ素子Ｍ₀，Ｍ₂〜Ｍ₇を非選択メモリ素子
とする。この選択メモリ素子Ｍ₁を含むメモリ・ストリ
ングを、便宜上、選択メモリ・ストリングと呼ぶ。ま
た、選択メモリ素子Ｍ₁に接続されたワード線を選択ワ
ード線と呼び、非選択メモリ素子Ｍ₀，Ｍ₂〜Ｍ₇に接続
されたワード線を非選択ワード線と呼ぶ。更には、選択
ワード線に接続された他のＮＡＮＤストリング型メモリ
セルにおける他の選択メモリ素子をＭ’₁で表す。この
他の選択メモリ素子Ｍ’₁においては、データの書き込
みが禁止される。即ち、この他の選択メモリ素子Ｍ’₁
にデータが書き込まれず、当初のデータが保持される。
他の選択メモリ素子Ｍ’₁を含むメモリ・ストリング
を、便宜上、非選択メモリ・ストリングと呼ぶ。また、
第１の選択トランジスタＤＳＧのゲート電極はメモリ・
ストリング選択線１に接続されており、第２の選択トラ
ンジスタＳＳＧのゲート電極はメモリ・ストリング選択
線２に接続されている。

【００４１】書き込み動作の開始前の書き込みセットア
ップにおいては、先ず、ビット線制御回路のビット線毎
に設けられたＣＭＯＳフリップフロップに書き込みデー
タをラッチする。そして、選択メモリ・ストリングに接
続されたビット線の電位Ｖ_BL「０」を０ボルトとし、非
選択メモリ・ストリングに接続されたビット線の電位Ｖ
_BL「１」をＶ_ccとする。また、共通ソース線の電位（＝
φ_s）及びシリコン半導体基板１０の電位を０ボルトと
する。また、スイッチ用トランジスタＷＣ₀〜ＷＣ₇のゲ
ート電極には電位φ_W0〜φ_W7（＝Ｖ_pgm）を印加し、導
通状態とする。

【００４２】書き込み動作の開始において、ブロックア
ドレスレコーダの出力信号は選択ブロックにおいては
「Ｈ」となり、電圧変換回路のＶ_ppＲＷがＶ_ccからプロ
グラム電位Ｖ_pgmに昇圧される。また、ＤＳＧドライバ
ーはＶ_cc（＝φＳＧ₁）を、ＳＳＧドライバーは０ボル
ト（＝φＳＧ₂）を、ＣＧ０ドライバー、ＣＧ２ドライ
バー〜ＣＧ７ドライバーはＶ_cc〜（Ｖ_pgm−２）ボルト
程度の電位（図６において、「φＷＬ₁以外」で表す）
を、それぞれ、出力する。また、ＣＧ１ドライバーはプ
ログラム電位Ｖ_pgm（φＷＬ₁）（例えば、９〜１１ボル
ト）を出力する。更には、ＰＬドライバーは、後に、ブ
ースト電位（φ_boost）を出力する。

【００４３】選択メモリ・ストリングにおいては、ビッ
ト線ＢＬの電位が０ボルトであり、メモリ・ストリング
選択線１の電位がＶ_ccであるが故に、第１の選択トラン
ジスタＤＳＧが導通し、メモリ・ストリング選択線２の
電位が０ボルトであるが故に、第２の選択トランジスタ
ＳＳＧは非導通状態となる。そして、ビット線ＢＬの電
位がメモリ素子のソース／ドレイン領域１３へと転送さ
れる。選択メモリ素子Ｍ₁においては、選択ワード線の
電位（φＷＬ₁）がＶ_pgmであるため、制御電極１７の電
位もＶ_pgmとなる。

【００４４】次に、ブースター・プレート層１９にブー
スター・プレート層制御回路からブースト電位Ｖ_boost
（例えば、９〜１１ボルト）を印加する。これによっ
て、層間絶縁膜１８を介したブースター・プレート層１
９と制御電極１７との容量結合に基づき制御電極１７の
電位が昇圧され、制御電極１７の電位は例えば１８ボル
ト（＝Ｖ_up）となる。しかも、スイッチ用トランジスタ
ＷＣ₁のソース領域側の電位が上昇する結果、スイッチ
用トランジスタＷＣ₁は非導通状態となり、ワード線が
ワード線制御回路から電気的に切り離される。以上の結
果、制御電極１７とチャネル形成領域１２との間の電位
差に基づき、チャネル形成領域１２から浮遊電極１５へ
の電子の注入が生じ、選択メモリ素子Ｍ₁の閾値電圧が
当初の負から正方向にシフトし、データが選択メモリ素
子Ｍ₁に書き込まれる。一方、非選択メモリ素子Ｍ₀，Ｍ
₂〜Ｍ₇においては、スイッチ用トランジスタＷＣ₀，Ｗ
Ｃ₂〜ＷＣ₇は導通状態であり、非選択ワード線の電位
（φＷＬ₁以外）がＶ_cc〜（Ｖ _pgm−２）ボルト程度であ
るため、制御電極１７とチャネル形成領域１２との間に
は大きな電位差が生ぜず、チャネル形成領域１２から浮
遊電極１５への電子の注入は生じない。その結果、非選
択メモリ素子の閾値電圧は当初の値から変化せず、当初
のデータが非選択メモリ素子Ｍ₀，Ｍ₂〜Ｍ₇に保持され
る。

【００４５】一方、非選択メモリ・ストリングにおいて
は、ビット線ＢＬの電位がＶ_ccであり、第１の選択トラ
ンジスタＤＳＧは導通状態にある。そして、他の選択メ
モリ素子Ｍ’₁においても、選択ワード線の電位（φＷ
Ｌ₁）がＶ_pgmであるため、他の選択メモリ素子Ｍ’₁の
制御電極１７の電位もＶ_pgmとなる。次に、ブースター
・プレート層１９にブースター・プレート層制御回路か
らブースト電位Ｖ_boostが印加される。その結果、層間
絶縁膜１８を介したブースター・プレート層１９と制御
電極１７との容量結合に基づき、制御電極１７の電位が
昇圧され、制御電極１７の電位は例えば１８ボルト（＝
Ｖ_up）となる。しかも、スイッチ用トランジスタＷＣ₁
のソース領域側の電位が上昇する結果、スイッチ用トラ
ンジスタＷＣ₁は非導通状態となり、ワード線がワード
線制御回路から電気的に切り離される。以上の結果、他
の選択メモリ素子の制御電極１７の電位の昇圧による制
御電極１７と浮遊電極１５との容量結合及び浮遊電極１
５とチャネル形成領域１２との容量結合に基づき、更に
は、ブースター・プレート層１９と浮遊電極１５との容
量結合並びにブースター・プレート層１９とソース／ド
レイン領域１３との容量結合に基づき、他の選択メモリ
素子Ｍ’₁のチャネル形成領域１２が例えば８ボルト程
度に昇圧され、ほぼ同時に、第１の選択トランジスタＤ
ＳＧのソース領域側の電位が上昇する結果、第１の選択
トランジスタＤＳＧは非導通状態となり、チャネル形成
領域１２の電位が保持される。その結果、チャネル形成
領域１２から浮遊電極１７への電子の注入が生ぜず、他
の選択メモリ素子にデータが書き込まれず、当初のデー
タが保持される。

【００４６】データ読み出し動作においては、ビット線
ＢＬに例えば１．５ボルトを印加し、メモリ・ストリン
グ選択線１の電位（φＳＧ₁）及びメモリ・ストリング
選択線２の電位（φＳＧ₂）をＶ_ccとし、第１の選択ト
ランジスタＤＳＧ及び第２の選択トランジスタＳＳＧを
導通状態とする。ブースター・プレート層１９には０ボ
ルト又はＶ_ccを印加する。また、選択ワード線に０ボル
トを印加し、非選択ワード線にはＶ_cc〜（Ｖ_pgm−２）
ボルト程度を印加する。これによって、非選択メモリ素
子Ｍ₀，Ｍ₂〜Ｍ₇は導通状態となる。一方、選択メモリ
素子Ｍ₁の閾値電圧Ｖ_thに依存して、選択メモリ素子Ｍ₁
は導通状態あるいは非導通状態となる。即ち、選択メモ
リ素子にデータ「０」が保持されている場合には、選択
メモリ素子Ｍ₁は非導通状態となり、ビット線ＢＬの電
位は１．５ボルトを保持する。また、選択メモリ素子に
データ「１」が保持されている場合には、選択メモリ素
子Ｍ₁は導通状態となり、ビット線ＢＬの電位は１．５
ボルトよりも低下する。このビット線の電位をビット線
制御回路によって検出することにより、選択メモリ素子
Ｍ₀にデータ「０」あるいは「１」が保持されているこ
とを読み出すことができる。

【００４７】データ消去動作においては、ビット線Ｂ
Ｌ、メモリ・ストリング選択線１、メモリ・ストリング
選択線２、ブースター・プレート層１９、共通ソース線
の全てをフローティング状態とし、シリコン半導体基板
１０にＶ_erase（例えば２０ボルト）を印加し、選択ブ
ロックのワード線電位を０ボルトとする。また、非選択
ブロックのワード線をフローティング状態とする。これ
によって、選択ブロックにおいては、浮遊電極からの電
子の引き抜きによりデータが消去される。

【００４８】以下、図１及び図２に示した実施の形態１
のＮＡＮＤストリング型メモリセルの作製方法の概要
を、図８〜図１０を参照して説明する。

【００４９】［工程−１００］先ず、ｐ型のシリコン半
導体基板１０に素子分離領域を形成し、ｎ型ウエル１１
Ａ、ｐ型ウエル１１Ｂを形成した後、シリコン半導体基
板１０の表面にトンネル絶縁膜１４を形成し、次いで、
トンネル絶縁膜１４上に浮遊電極１５を形成する。具体
的には、先ず、シリコン半導体基板１０にＬＯＣＯＳ構
造を有する素子分離領域を形成し、ｎ型ウエル１１Ａ、
ｐ型ウエル１１Ｂをイオン注入法等によって形成した
後、熱酸化法に基づき、シリコン半導体基板１０の表面
にトンネル酸化膜１４を形成する。次に、不純物を含有
するポリシリコンから成る第１の導電体層を全面にＣＶ
Ｄ法にて成膜した後、第１の導電体層をパターニングす
ることによって、メモリ素子の浮遊電極１５を形成す
る。その後、ＯＮＯ膜から成る絶縁層１６を全面に成膜
した後、メモリ素子を形成すべき領域以外の領域の絶縁
層１６、浮遊電極１５及びトンネル絶縁膜１４をエッチ
ングすることによって除去する。次いで、熱酸化法に基
づき、シリコン半導体基板１０の露出した表面に第１の
選択トランジスタＤＳＧ、第２の選択トランジスタＳＳ
Ｇ等のゲート絶縁膜を形成する。その後、全面に不純物
を含有するポリシリコンから成る第２の導電体層を全面
にＣＶＤ法にて成膜した後、第２の導電体層をパターニ
ングし、更に、メモリ素子を形成すべき領域の絶縁層１
６をパターニングする。これによって、メモリ素子を形
成すべき領域においては、トンネル絶縁膜１４上に形成
された第１の導電体層から成る浮遊電極１５、浮遊電極
１５上に形成された絶縁層１６、及び絶縁層１６上に形
成された第２の導電体層から成る制御電極１７を形成す
ることができる。一方、選択トランジスタを形成すべき
領域においては、ゲート絶縁膜の上に形成された第２の
導電体層から成るゲート電極を形成することができる
（図８参照）。

【００５０】［工程−１１０］次に、制御電極１７及び
ゲート電極と素子分離領域とで囲まれた半導体基板１０
にリン又はヒ素といった不純物をイオン注入することに
よって、ソース／ドレイン領域１３を形成する（図９参
照）。制御電極１７の下のシリコン半導体基板１０には
チャネル形成領域１２が形成される。

【００５１】［工程−１２０］その後、ＳｉＯ₂から成
る層間絶縁膜１８をＣＶＤ法にて全面に堆積させ、次い
で、かかる層間絶縁膜１８の上に、不純物を含有するポ
リシリコン層及びタングステンシリサイド層をＣＶＤ法
にて順次成膜してブースター・プレート層１９を形成し
た後、ブースター・プレート層１９がブロック毎に独立
するように、ブースター・プレート層１９及び層間絶縁
膜１８をパターニングする（図１０参照）。

【００５２】［工程−１３０］その後、ＳｉＯ₂から成
る層間絶縁層２０を全面に成膜し、第１の選択トランジ
スタＤＳＧの一方のソース／ドレイン領域の上方の層間
絶縁層２０に開口部をＲＩＥ法にて形成し、更に、この
開口部内を含む層間絶縁層２０上に金属配線材料層を成
膜した後、金属配線材料層をパターニングすることによ
ってビット線ＢＬを形成する。こうして、図１及び図２
に示したＮＡＮＤストリング型メモリセルを製造するこ
とができる。

【００５３】（実施の形態２）実施の形態２は、実施の
形態１の変形であり、メモリ素子がＭＯＮＯＳ型メモリ
素子である点が実施の形態１と相違している。ＮＡＮＤ
ストリング型メモリセルのその他の構造は、実施の形態
１と同様とすることができる。図１１の（Ａ）に、ＭＯ
ＮＯＳ型メモリ素子の模式的な断面図を示す。実施の形
態２においては、電荷蓄積部は、チャネル形成領域１２
上に形成された第１の酸化膜（ＳｉＯ₂膜）３１、第１
の酸化膜３１上に形成された窒化膜（ＳｉＮ膜）３２、
及び、窒化膜３２と制御電極１７との間に形成された第
２の酸化膜（ＳｉＯ₂膜）から成る。即ち、電荷蓄積部
はＯＮＯ膜構造を有する。これらの膜は、周知のＣＶＤ
法にて成膜すればよい。

【００５４】（実施の形態３）実施の形態３も、実施の
形態１の変形であり、メモリ素子がＭＮＯＳ型メモリ素
子である点が実施の形態１と相違している。ＮＡＮＤス
トリング型メモリセルのその他の構造は、実施の形態１
と同様とすることができる。図１１の（Ｂ）に、ＭＮＯ
Ｓ型メモリ素子の模式的な断面図を示す。実施の形態３
においては、電荷蓄積部は、チャネル形成領域１２上に
形成された酸化膜（ＳｉＯ₂膜）４１、及び、酸化膜４
１と制御電極１７との間に形成された窒化膜（ＳｉＮ
膜）４２から成る。即ち、電荷蓄積部はＯＮ膜構造を有
する。これらの膜は、周知のＣＶＤ法にて成膜すればよ
い。

【００５５】（実施の形態４）実施の形態４も、実施の
形態１の変形であり、メモリ素子がナノクリスタル型メ
モリ素子である点が実施の形態１と相違している。ＮＡ
ＮＤストリング型メモリセルのその他の構造は、実施の
形態１と同様とすることができる。図１２にナノクリス
タル型メモリ素子の模式的な断面図を示す。実施の形態
４においては、電荷蓄積部は、チャネル形成領域１２上
に形成されたトンネル絶縁膜５１、トンネル絶縁膜５１
上に形成された導電性微小結晶粒子５２、及び、導電性
微小結晶粒子５２と制御電極１７との間に形成された絶
縁層５３から成る。導電性微小結晶粒子５２はＳｉから
構成されており、半球状である。ナノクリスタル型メモ
リ素子の詳細に関しては、例えば、文献 "Volatile and
Non-Volatile Memories in Silicon with Nano-Crysta
l Storage", Sandip Tiwari, et al., IEDM 95, pp521-
524 (20.4.1-20.4.4)、あるいは、文献 ""Fast and Lo
ng Retention-TimeNano-Crystal Memory", H.I. Hanaf
i, et al., IEEE TRANSACTIONS ON ELECTRONDEVICES, V
ol. 43, No. 9, September 1996, pp1554-1558 を参照
されたい。

【００５６】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した不揮発性半導体メモ
リセルの製造方法や使用材料は例示であり、また、不揮
発性半導体メモリセルの構造も例示であり、適宜、変更
することができる。また、発明の実施の形態において
は、「０」及び「１」の２値を記憶する不揮発性半導体
メモリセルを例にとり説明を行ったが、１つのメモリ素
子に２ビットあるいはそれ以上の、即ち、３値以上の多
値データを記憶する不揮発性半導体メモリセルに本発明
を適用することもできる。

【００５７】

【発明の効果】本発明においては、ブースター・プレー
ト層と制御電極との容量結合に基づき制御電極の電位を
昇圧することによってメモリ素子にデータを書き込むの
で、プログラム電位Ｖ_pgmやブースト電位Ｖ_boostの低電
圧化を図ることができる。しかも、ブースター・プレー
ト層は制御電極の側面とも容量結合しているので、制御
電極の昇圧効率を一層増加させることができる。その結
果、デコーダーの面積や昇圧回路の面積を縮小化するこ
とが可能となり、集積化が進んだ際にあっても周辺回路
の面積縮小化に対応することができる。また、ディスタ
ーブ特性に関しても、データの書き込みが禁止された他
の選択メモリ素子の制御電極の電位の昇圧による制御電
極と電荷蓄積部との容量結合及び電荷蓄積部とチャネル
形成領域との容量結合のみならず、ブースター・プレー
ト層と電荷蓄積部との容量結合並びにブースター・プレ
ート層とソース／ドレイン領域との容量結合に基づき、
他のメモリ・ストリングにおける他の選択メモリ素子の
チャネル形成領域を昇圧することができるので、不揮発
性半導体メモリセルの微細化が進み、チャネル形成領域
の不純物濃度を高濃度化しなければならなくなっても、
ディスターブ特性が劣化するといった問題を確実に回避
することができ、他の選択メモリ素子に対するディスタ
ーブ特性のマージンが無くなることはない。

【図面の簡単な説明】

【図１】発明の実施の形態１の不揮発性半導体メモリセ
ルの模式的な一部断面図である。

【図２】図１とは別の角度から眺めた発明の実施の形態
１の不揮発性半導体メモリセルの模式的な一部断面図、
及び１つのメモリ素子を拡大した模式的な断面図であ
る。

【図３】発明の実施の形態１の不揮発性半導体メモリセ
ルの等価回路図である。

【図４】制御回路及びワード線制御回路の回路図であ
る。

【図５】発明の実施の形態１の不揮発性半導体メモリセ
ルの各メモリ素子に印加される電位（電圧）の値を例示
した図表である。

【図６】発明の実施の形態１の不揮発性半導体メモリセ
ルにおいて、データ書き込み動作及びデータ読み出し動
作における信号波形を示す図である。

【図７】選択メモリ素子等の制御電極等の電位を模式的
に示す図である。

【図８】発明の実施の形態１の不揮発性半導体メモリセ
ルの製造方法を説明するためのシリコン半導体基板等の
模式的な一部断面図である。

【図９】図８に引き続き、発明の実施の形態１の不揮発
性半導体メモリセルの製造方法を説明するためのシリコ
ン半導体基板等の模式的な一部断面図である。

【図１０】図９に引き続き、発明の実施の形態１の不揮
発性半導体メモリセルの製造方法を説明するためのシリ
コン半導体基板等の模式的な一部断面図である。

【図１１】発明の実施の形態２及び発明の実施の形態３
におけるメモリ素子の模式的な断面図である。

【図１２】発明の実施の形態４におけるメモリ素子の模
式的な断面図である。

【図１３】従来のＮＡＮＤストリング型不揮発性半導体
メモリセルの模式的な一部断面図である。

【図１４】従来のＮＡＮＤストリング型不揮発性半導体
メモリセルの等価回路図である。

【図１５】ＮＡＮＤストリング型不揮発性半導体メモリ
セルの各メモリ素子の閾値電圧Ｖ _thの分布を模式的に示
す図である。

【符号の説明】

１０・・・ｐ型シリコン半導体基板、１１Ａ・・・ｎ型
ウエル、１１Ｂ・・・ｐ型ウエル、１２・・・チャネル
形成領域、１３・・・ソース／ドレイン領域、１４・・
・トンネル絶縁膜、１５・・・浮遊電極、１６・・・絶
縁層、１７・・・制御電極、１８・・・層間絶縁膜、１
９・・・ブースター・プレート層、２０・・・層間絶縁
層、２１・・・コンタクトプラグ、３１・・・第１の酸
化膜、３２・・・窒化膜、３３・・・第２の酸化膜、４
１・・・酸化膜、４２・・・窒化膜、５１・・・トンネ
ル絶縁膜、５２・・・導電性微小結晶粒子、５３・・・
絶縁層、Ｍ₀〜Ｍ₇・・・メモリ素子、ＤＳＧ・・・第１
の選択トランジスタ、ＳＳＧ・・・第２の選択トランジ
スタ、ＢＬ・・・ビット線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/115 Ｆターム(参考） 5B025 AA01 AA04 AA07 AC01 AD03 AE07 5F001 AA14 AA19 AA25 AB08 AB09 AB20 AC02 AD03 AD12 AD41 AD44 AD53 AD62 AE02 AE08 AE30 AG02 AG03 AG12 AG21 AG28 5F083 EP02 EP09 EP18 EP23 EP30 EP32 EP55 EP76 ER03 ER09 ER14 ER21 GA05 GA22 GA30 JA02 JA04 JA32 JA35 JA39 JA53 KA01 KA05 KA11 KA19 LA12 LA16 LA19 LA20 NA02 PR12 PR21 PR36

Claims

【特許請求の範囲】

【請求項１】（イ）基体に形成されたソース／ドレイン
領域及びチャネル形成領域、チャネル形成領域上に形成
された電荷蓄積部、並びに、電荷蓄積部上に形成された
制御電極を有する、電気的書き換えが可能なメモリ素子
が、複数、直列接続されたメモリ・ストリング、（ロ）各制御電極に接続された複数のワード線、（ハ）メモリ・ストリングの一端のメモリ素子の一方の
ソース／ドレイン領域に、第１の選択トランジスタを介
して接続されたビット線、並びに、（ニ）メモリ・ストリングの他端のメモリ素子の一方の
ソース／ドレイン領域に、第２の選択トランジスタを介
して接続されたソース線、を具備した不揮発性半導体メ
モリセルであって、（ホ）メモリ・ストリングを構成する各メモリ素子の制
御電極の頂面及び側面、電荷蓄積部の側面、並びに、ソ
ース／ドレイン領域を被覆する層間絶縁膜、（ヘ）層間絶縁膜上に形成され、且つ、メモリ・ストリ
ングを構成する各メモリ素子の制御電極の頂面の上方か
ら制御電極の側面の上方及び電荷蓄積部の側面の上方を
経由してソース／ドレイン領域の上方へと延在するブー
スター・プレート層、並びに、（ト）ワード線制御回路と各ワード線との間に設けら
れ、メモリ素子へのデータ書き込みに際して、各ワード
線をワード線制御回路から電気的に切り離すためのスイ
ッチ用トランジスタ、を更に具備することを特徴とする
不揮発性半導体メモリセル。
【請求項２】電荷蓄積部は、チャネル形成領域上に形成
されたトンネル絶縁膜、トンネル絶縁膜上に形成された
浮遊電極、及び、浮遊電極と制御電極との間に形成され
た絶縁層から成ることを特徴とする請求項１に記載の不
揮発性半導体メモリセル。
【請求項３】電荷蓄積部は、チャネル形成領域上に形成
された第１の酸化膜、第１の酸化膜上に形成された窒化
膜、及び、窒化膜と制御電極との間に形成された第２の
酸化膜から成ることを特徴とする請求項１に記載の不揮
発性半導体メモリセル。
【請求項４】電荷蓄積部は、チャネル形成領域上に形成
された酸化膜、及び、酸化膜と制御電極との間に形成さ
れた窒化膜から成ることを特徴とする請求項１に記載の
不揮発性半導体メモリセル。
【請求項５】電荷蓄積部は、チャネル形成領域上に形成
されたトンネル絶縁膜、トンネル絶縁膜上に形成された
導電性微小結晶粒子、及び、導電性微小結晶粒子と制御
電極との間に形成された絶縁層から成ることを特徴とす
る請求項１に記載の不揮発性半導体メモリセル。
【請求項６】（イ）基体に形成されたソース／ドレイン
領域及びチャネル形成領域、チャネル形成領域上に形成
された電荷蓄積部、並びに、電荷蓄積部上に形成された
制御電極を有する、電気的書き換えが可能なメモリ素子
が、複数、直列接続されたメモリ・ストリング、（ロ）各制御電極に接続された複数のワード線、（ハ）メモリ・ストリングの一端のメモリ素子の一方の
ソース／ドレイン領域に、第１の選択トランジスタを介
して接続されたビット線、（ニ）メモリ・ストリングの他端のメモリ素子の一方の
ソース／ドレイン領域に、第２の選択トランジスタを介
して接続されたソース線、（ホ）メモリ・ストリングを構成する各メモリ素子の制
御電極の頂面及び側面、電荷蓄積部の側面、並びに、ソ
ース／ドレイン領域を被覆する層間絶縁膜、（ヘ）層間絶縁膜上に形成され、且つ、メモリ・ストリ
ングを構成する各メモリ素子の制御電極の頂面の上方か
ら制御電極の側面の上方及び電荷蓄積部の側面の上方を
経由してソース／ドレイン領域の上方へと延在するブー
スター・プレート層、並びに、（ト）ワード線制御回路と各ワード線との間に設けら
れ、メモリ素子へのデータ書き込みに際して、各ワード
線をワード線制御回路から電気的に切り離すためのスイ
ッチ用トランジスタ、を具備した不揮発性半導体メモリ
セルにおけるデータ書き込み制御方法であって、メモリ素子へのデータ書き込みに際して、スイッチ用ト
ランジスタを導通状態として、ワード線にプログラム電
位を印加することによって制御電極の電位をプログラム
電位とした後、ブースター・プレート層にブースト電位
を印加することによって、層間絶縁膜を介したブースタ
ー・プレート層と制御電極との容量結合に基づき、制御
電極の電位を昇圧させ、且つ、スイッチ用トランジスタ
を非導通状態とすることによりワード線をワード線制御
回路から電気的に切り離すことを特徴とする不揮発性半
導体メモリセルにおけるデータ書き込み制御方法。
【請求項７】メモリ素子へのデータ書き込みに際して、
データを書き込むべきメモリ素子とワード線を介して接
続された他のメモリ・ストリングにおけるメモリ素子へ
のデータの書き込みを禁止する場合、データの書き込み
が禁止された該メモリ素子の制御電極の電位の昇圧によ
る制御電極と電荷蓄積部との容量結合及び電荷蓄積部と
チャネル形成領域との容量結合に基づき、更には、ブー
スター・プレート層と電荷蓄積部との容量結合並びにブ
ースター・プレート層とソース／ドレイン領域との容量
結合に基づき、該他のメモリ・ストリングにおけるデー
タの書き込みが禁止されたメモリ素子のチャネル形成領
域を昇圧することを特徴とする請求項６に記載の不揮発
性半導体メモリセルにおけるデータ書き込み制御方法。
【請求項８】電荷蓄積部は、チャネル形成領域上に形成
されたトンネル絶縁膜、トンネル絶縁膜上に形成された
浮遊電極、及び、浮遊電極と制御電極との間に形成され
た絶縁層から成ることを特徴とする請求項６に記載の不
揮発性半導体メモリセルにおけるデータ書き込み制御方
法。
【請求項９】電荷蓄積部は、チャネル形成領域上に形成
された第１の酸化膜、第１の酸化膜上に形成された窒化
膜、及び、窒化膜と制御電極との間に形成された第２の
酸化膜から成ることを特徴とする請求項６に記載の不揮
発性半導体メモリセルにおけるデータ書き込み制御方
法。
【請求項１０】電荷蓄積部は、チャネル形成領域上に形
成された酸化膜、及び、酸化膜と制御電極との間に形成
された窒化膜から成ることを特徴とする請求項６に記載
の不揮発性半導体メモリセルにおけるデータ書き込み制
御方法。
【請求項１１】電荷蓄積部は、チャネル形成領域上に形
成されたトンネル絶縁膜、トンネル絶縁膜上に形成され
た導電性微小結晶粒子、及び、導電性微小結晶粒子と制
御電極との間に形成された絶縁層から成ることを特徴と
する請求項６に記載の不揮発性半導体メモリセルにおけ
るデータ書き込み制御方法。