JP2000036580A

JP2000036580A - 不揮発性半導体メモリセル及び不揮発性半導体メモリセルにおけるデータ書き込み制御方法

Info

Publication number: JP2000036580A
Application number: JP20501898A
Authority: JP
Inventors: Takeshi Ogishi; 毅大岸
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-07-21
Filing date: 1998-07-21
Publication date: 2000-02-02

Abstract

(57)【要約】【課題】メモリ素子へのデータ書き込みに際してチャネ
ル形成領域における電位を確実に制御し得る不揮発性半
導体メモリセルを提供する。【解決手段】不揮発性半導体メモリセルは、（イ）ソー
ス／ドレイン領域１３及びチャネル形成領域１２、浮遊
ゲート１５、層間絶縁膜、１６及び制御ゲート１７を有
する、電気的書き換えが可能なメモリ素子、（ロ）該制
御ゲート１７に接続されたワード線、（ハ）一方のソー
ス／ドレイン領域１３Ａに接続されたビット線ＢＬ、
（ニ）メモリ素子へのデータ書き込みを禁止する制御手
段、並びに、（ホ）該制御手段の動作を制御する制御回
路を有し、該制御手段は、（Ａ）ソース／ドレイン領域
のいずれか一方１３Ａに接続された第１の電極２３、
（Ｂ）制御回路に接続された第２の電極２５、及び、
（Ｃ）該第１の電極２３と第２の電極２５との間に挟ま
れた誘電体膜２４から成る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮遊ゲート及び制
御ゲートを有する、電気的書き換えが可能なメモリ素子
から構成された不揮発性半導体メモリセル、及びかかる
不揮発性半導体メモリセルにおけるデータ書き込み制御
方法に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭとして知られている不揮発
性半導体メモリセルの一種に、高集積化が可能なＮＡＮ
Ｄストリング型不揮発性半導体メモリセル（以下、ＮＡ
ＮＤストリング型メモリセルと呼ぶ）がある。従来のＮ
ＡＮＤストリング型メモリセルの模式的な一部断面図を
図１２に示し、等価回路を図１３に示す。ＮＡＮＤスト
リング型メモリセルを構成する各メモリ素子Ｍ₀〜Ｍ₇の
それぞれは、基体（より具体的には、例えばｐ型ウエル
１１内）に形成されたソース／ドレイン領域１３及びチ
ャネル形成領域１２、チャネル形成領域１２の上方に絶
縁膜１４を介して形成された浮遊ゲート１５（フローテ
ィングゲートあるいは電荷蓄積電極とも呼ばれる）、並
びに、浮遊ゲート１５の上方に層間絶縁膜１６を介して
形成された制御ゲート１７（コントロールゲートあるい
は制御電極とも呼ばれる）から構成されている。そし
て、ＮＡＮＤストリング型メモリセルにおいては、メモ
リ素子の一方のソース／ドレイン領域１３を、隣接する
メモリ素子の他方のソース／ドレイン領域１３と共有化
させることによって、複数のメモリ素子が直列接続され
ている。尚、複数のメモリ素子がこのように直列接続さ
れている形態をＮＡＮＤストリングと呼ぶ。また、ＮＡ
ＮＤストリングの一端のメモリ素子Ｍ₀は、第１の選択
トランジスタＤＳＧを介してビット線ＢＬに接続されて
おり、ＮＡＮＤストリングの他端のメモリ素子Ｍ₇は、
第２の選択トランジスタＳＳＧを介して共通ソース線に
接続されている。尚、図１３に示すように、複数のＮＡ
ＮＤストリング型メモリセルが列方向に配設され、制御
ゲート１７は、行方向に配設されたワード線に接続され
ている。ここで、参照番号１０はｎ型シリコン半導体基
板を示し、参照番号１８は層間絶縁層を示す。

【０００３】従来のＮＡＮＤストリング型メモリセルに
おけるメモリ素子へのデータ書き込み動作の概要を、以
下、説明する。

【０００４】ＮＡＮＤストリング型メモリセルにおい
て、データは、ビット線ＢＬから最も離れた位置に位置
するメモリ素子Ｍ₇から順に書き込まれる。データ書き
込み動作においては、データを書き込むべきメモリ素子
（以下、便宜上、選択メモリ素子と呼ぶ）の制御ゲート
１７に高電位Ｖ_PP（例えば約２０ボルト）を印加する。
かかるメモリ素子以外のメモリ素子（以下、便宜上、非
選択メモリ素子と呼ぶ）の制御ゲート１７にはプログラ
ム禁止電位（パス電圧とも呼ばれる）である中間電位Ｖ
_PPm（例えば約１０ボルト）を印加する。一方、ビット
線ＢＬに、例えば０ボルトを印加する。そして、第１の
選択トランジスタＤＳＧを導通させ、第２の選択トラン
ジスタＳＳＧを非導通状態にすると、ビット線ＢＬの電
位はメモリ素子のソース／ドレイン領域１３へと転送さ
れる。そして、選択メモリ素子においては、制御ゲート
１７とチャネル形成領域１２との間の電位差に基づき、
チャネル形成領域１２から浮遊ゲート１５への電子の注
入が生じる。その結果、選択メモリ素子の閾値電圧が当
初の負から正方向にシフトし、データが選択メモリ素子
に書き込まれる。一方、非選択メモリ素子においては、
制御ゲート１７とチャネル形成領域１２との間には大き
な電位差が生ぜず、チャネル形成領域１２から浮遊ゲー
ト１５への電子の注入は生じない。その結果、非選択メ
モリ素子の閾値電圧は当初の値から変化せず、当初のデ
ータが非選択メモリ素子に保持される。各メモリ素子の
閾値電圧Ｖ_thの分布を図１４に模式的に示す。

【０００５】ワード線は他のＮＡＮＤストリング型メモ
リセルと共通化されている。従って、選択メモリ素子の
制御ゲート１７に接続されたワード線に接続された他の
ＮＡＮＤストリング型メモリセルを構成するＮＡＮＤス
トリング（以下、このようなＮＡＮＤストリングを他の
ＮＡＮＤストリングと呼ぶ）におけるメモリ素子（以
下、このようなメモリ素子を、他の選択メモリ素子と呼
ぶ）の制御ゲート１７にも、高電位Ｖ_PPが印加される。
かかる他の選択メモリ素子にデータを書き込んではなら
ない場合には、即ち、かかる他の選択メモリ素子へのデ
ータの書き込みが禁止されている場合には、他のＮＡＮ
Ｄストリングに接続されているビット線ＢＬに中間電位
Ｖ_m（例えば約１０ボルト）を印加する。これによっ
て、他の選択メモリ素子においては、制御ゲート１７と
チャネル形成領域１２との間には大きな電位差が生ぜ
ず、チャネル形成領域１２から浮遊ゲート１５への電子
の注入が生じない。従って、他の選択メモリ素子にデー
タが書き込まれず、当初のデータが保持される。

【０００６】あるいは又、他のＮＡＮＤストリング型メ
モリセルにおいて、第１及び第２の選択トランジスタＤ
ＳＧ，ＳＳＧを非導通状態として、他のＮＡＮＤストリ
ングをビット線ＢＬから切り離し（即ち、浮遊状態と
し）、制御ゲート１７と浮遊ゲート１５との容量結合及
び浮遊ゲート１５とチャネル形成領域１２との容量結合
に基づき、ワード線に印加された高電位Ｖ_PPやプログラ
ム禁止電位Ｖ_PPmによって他のＮＡＮＤストリングを構
成する各メモリ素子のチャネル形成領域１２を昇圧させ
る方法も知られている。尚、このような方法はセルフ・
ブースト法とも呼ばれている。これによって、他の選択
メモリ素子において、制御ゲート１７とチャネル形成領
域１２との間には大きな電位差が生ぜず、他の選択メモ
リ素子にはデータが書き込まれない。

【０００７】

【発明が解決しようとする課題】ビット線ＢＬに中間電
位Ｖ_mを印加する従来の方法においては、各ビット線Ｂ
Ｌ毎に設けられ、センスアンプ等から構成されたコラム
回路とも呼ばれるビット線制御回路（図示せず）によっ
てビット線ＢＬに印加すべき中間電位Ｖ_mを供給する必
要があり、そのために、ビット線制御回路には高耐圧の
トランジスタを用いなければならない。然るに、このよ
うな高耐圧のトランジスタを設けるためには広い面積が
必要とされ、不揮発性半導体メモリセルの面積縮小化を
図ることが困難である。

【０００８】一方、セルフ・ブースト法においては、ワ
ード線（制御ゲート１７）の電位とチャネル形成領域１
２の電位との比は、メモリ素子構造によって決定される
制御ゲート１７と浮遊ゲート１５との結合容量及び浮遊
ゲート１５とチャネル形成領域１２との結合容量や、他
のＮＡＮＤストリングを構成する他のメモリ素子の閾値
電圧に依存する。それ故、更には、メモリ素子の微細化
に伴い、チャネル形成領域１２における電位の制御が難
しく、ディスターブ耐性の劣化が生じ易いといった問題
がある。

【０００９】従って、本発明の目的は、ビット線制御回
路を高耐圧のトランジスタで構成する必要がなく、回路
面積の縮小化を図ることができ、しかも、メモリ素子構
造や、例えばＮＡＮＤストリングを構成する他のメモリ
素子の閾値電圧に依存することなく、メモリ素子を微細
化しても、メモリ素子へのデータ書き込みに際してチャ
ネル形成領域における電位を確実に制御し得る不揮発性
半導体メモリセル、及びかかる不揮発性半導体メモリセ
ルにおけるデータ書き込み制御方法を提供することにあ
る。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の不揮発性半導体メモリセルは、（イ）基体
に形成されたソース／ドレイン領域及びチャネル形成領
域、チャネル形成領域の上方に絶縁膜を介して形成され
た浮遊ゲート、並びに、浮遊ゲートの上方に層間絶縁膜
を介して形成された制御ゲートを有する、電気的書き換
えが可能なメモリ素子、（ロ）該制御ゲートに接続され
たワード線、（ハ）一方のソース／ドレイン領域に接続
されたビット線、（ニ）メモリ素子へのデータ書き込み
を禁止する制御手段、並びに、（ホ）該制御手段の動作
を制御する制御回路、を有し、該制御手段は、（Ａ）ソ
ース／ドレイン領域のいずれか一方に接続された第１の
電極、（Ｂ）制御回路に接続された第２の電極、及び、
（Ｃ）該第１の電極と第２の電極との間に挟まれた誘電
体膜、から成ることを特徴とする。

【００１１】本発明の不揮発性半導体メモリセルの構造
として、ＥＥＰＲＯＭの一種であるＤＩＮＯＲ型やＡＮ
Ｄ型、あるいはＮＡＮＤストリング型不揮発性半導体メ
モリセル（ＮＡＮＤストリング型メモリセル）を挙げる
ことができる。ＮＡＮＤストリング型メモリセルの場
合、不揮発性半導体メモリセルは複数のメモリ素子が直
列接続されたＮＡＮＤストリング、ＮＡＮＤストリング
の一端のメモリ素子に接続された第１の選択トランジス
タ、及びＮＡＮＤストリングの他端のメモリ素子に接続
された第２の選択トランジスタから構成され、ＮＡＮＤ
ストリングの一端のメモリ素子の一方のソース／ドレイ
ン領域は、第１の選択トランジスタを介してビット線に
接続され、第１の電極はＮＡＮＤストリングの一端のメ
モリ素子の該一方のソース／ドレイン領域に接続されて
いる構成とすることができる。尚、ＮＡＮＤストリング
型メモリセルの場合、浮遊ゲートへの電子の注入、浮遊
ゲートからの電子の引き抜きにより、データの書き込
み、消去が行われ、データ書き込み動作及び消去動作は
ファウラー・ノルドハイム（Fowler-Nordheim）・トン
ネル現象に基づき行われる。ここで、データ消去動作と
は、複数のメモリ素子の閾値電圧をブロック毎に一括し
て所定の状態に変えることを意味し、データ書き込み動
作とは、ページ単位で選択メモリ素子の閾値電圧をもう
１つの所定の状態に変えることを意味する。

【００１２】そして、この場合、制御ゲートの上方に第
１の層間絶縁層を介して制御手段が設けられており、制
御手段の上方に第２の層間絶縁層を介してビット線が配
設されている構造とすることが好ましい。尚、第１の層
間絶縁層は、制御ゲートに印加される最も高い電位によ
っても絶縁耐圧が損なわれず、あるいは又、第１の層間
絶縁層の絶縁耐圧は２０ボルト以上であることが好まし
い。そのためには、第１の層間絶縁層を構成する材料を
適切に選択し、且つ、最適な膜厚を決定すればよい。

【００１３】上記の目的を達成するための本発明の不揮
発性半導体メモリセルにおけるデータ書き込み制御方法
は、（イ）基体に形成されたソース／ドレイン領域及び
チャネル形成領域、チャネル形成領域の上方に絶縁膜を
介して形成された浮遊ゲート、並びに、浮遊ゲートの上
方に層間絶縁膜を介して形成された制御ゲートを有す
る、電気的書き換えが可能なメモリ素子、（ロ）該制御
ゲートに接続されたワード線、（ハ）一方のソース／ド
レイン領域に接続されたビット線、（ニ）メモリ素子へ
のデータ書き込みを禁止する制御手段、並びに、（ホ）
該制御手段の動作を制御する制御回路、を有し、該制御
手段は、（Ａ）ソース／ドレイン領域のいずれか一方に
接続された第１の電極、（Ｂ）制御回路に接続された第
２の電極、及び、（Ｃ）該第１の電極と第２の電極との
間に挟まれた誘電体膜、から成る不揮発性半導体メモリ
セルにおけるデータ書き込み制御方法であって、メモリ
素子へのデータ書き込みに際して、メモリ素子へのデー
タの書き込みを禁止する場合、制御回路から第２の電極
に所定の電位を印加することによって、第２の電極と第
１の電極との容量結合に基づき、第１の電極に接続され
たソース／ドレイン領域を介してチャネル形成領域を昇
圧することを特徴とする。

【００１４】尚、チャネル形成領域の昇圧によって達す
るチャネル形成領域の電位は、ワード線に印加される電
位とチャネル形成領域の電位との間の電位差によって、
メモリ素子へのデータの書き込みが禁止されるに十分な
電位とする必要があり、第１の電極と第２の電極の結合
容量によって規定される。かかる結合容量は、第１の電
極あるいは第２の電極の面積の設定、誘電体膜の材料の
選定、膜厚の設定によって、適宜、所望の値とすること
ができる。

【００１５】本発明の不揮発性半導体メモリセルにおけ
るデータ書き込み制御方法においても、不揮発性半導体
メモリセルの構造として、ＥＥＰＲＯＭの一種であるＤ
ＩＮＯＲ型やＡＮＤ型、あるいはＮＡＮＤストリング型
メモリセルを挙げることができる。ＮＡＮＤストリング
型メモリセルの場合、不揮発性半導体メモリセルは、複
数のメモリ素子が直列接続されたＮＡＮＤストリング、
ＮＡＮＤストリングの一端のメモリ素子に接続された第
１の選択トランジスタ、及びＮＡＮＤストリングの他端
のメモリ素子に接続された第２の選択トランジスタから
構成され、ＮＡＮＤストリングの一端のメモリ素子の一
方のソース／ドレイン領域は、第１の選択トランジスタ
を介してビット線に接続され、第１の電極はＮＡＮＤス
トリングの一端のメモリ素子の該一方のソース／ドレイ
ン領域に接続されており、メモリ素子へのデータ書き込
みに際して、メモリ素子へのデータの書き込みを禁止す
る場合、第１の選択トランジスタ及び第２の選択トラン
ジスタを非導通状態とすることによってビット線とメモ
リ素子とを電気的に切り離し、以て、チャネル形成領域
を電気的にフローティング状態にすることが望ましい。

【００１６】この場合、チャネル形成領域を電気的にフ
ローティング状態とし、制御ゲートにプログラム禁止電
位を印加し、以て、制御ゲートと浮遊ゲートとの容量結
合及び浮遊ゲートとチャネル形成領域との容量結合に基
づき、チャネル形成領域を昇圧することが一層望まし
い。

【００１７】本発明における基体としては、ｐ型半導体
基板、若しくは、ｐ型ウエルを挙げることができる。
尚、ｐ型ウエルは、ｎ型半導体基板内に形成されていて
もよいし、ｐ型半導体基板内に形成されたｎ型ウエル内
に形成されていてもよい。また、不揮発性半導体メモリ
セルの全てが１つのｐ型ウエル内に形成されていてもよ
いし、複数のｐ型ウエル内に複数の不揮発性半導体メモ
リセルを形成してもよい。絶縁膜は、半導体基板の表面
を例えば熱酸化処理、あるいは熱酸化処理及び窒化処理
することによって形成することができ、ＳｉＯ₂、Ｓｉ
Ｏ₂／ＳｉＮ、ＳｉＯ₂／ＳｉＯＮ等から構成することが
できる。浮遊ゲートは、例えば、不純物を含有するポリ
シリコンから構成することができる。層間絶縁膜は、Ｏ
ＮＯ膜（ＳｉＯ₂膜／ＳｉＮ膜／ＳｉＯ₂膜）、ＯＮ膜
（ＳｉＯ₂膜／ＳｉＮ膜）、ＳｉＯ₂膜、ＳｉＮ膜、Ｓｉ
ＯＮ膜等から構成することができる。更には、制御ゲー
トは、例えば、不純物を含有するポリシリコン層、不純
物を含有するポリシリコン層とタングステンシリサイド
等のシリサイド層の積層構造（ポリサイド構造）、タン
グステン等の高融点金属材料層から構成することができ
る。

【００１８】第１の電極及び／又は第２の電極は、例え
ば、不純物を含有するポリシリコン層や、タングステン
等の高融点金属材料層、不純物を含有するポリシリコン
層とシリサイド層との積層構造であるポリサイド構造か
ら構成することが好ましい。また、誘電体膜は、ＯＮＯ
膜、ＯＮ膜、ＳｉＯ₂膜、ＳｉＮ膜、ＳｉＯＮ膜等から
構成することができる。第１の層間絶縁層及び／又は第
２の層間絶縁層を構成する材料として、ＢＰＳＧ、ＰＳ
Ｇ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、
ＳＯＧ、ＬＴＯ（Low Temperature Oxide、低温ＣＶＤ
−ＳｉＯ₂）、ＨＴＯ（High Temperature Oxide、高温
ＣＶＤ−ＳｉＯ₂）、ＳｉＮ、ＳｉＯＮ、あるいは、こ
れらの材料の積層構造を挙げることができる。

【００１９】本発明においては、メモリ素子へのデータ
書き込みに際して、メモリ素子へのデータの書き込みを
禁止する場合、制御手段の動作によってチャネル形成領
域を所定の電位に昇圧する。その結果、他のＮＡＮＤス
トリングにおける他の選択メモリ素子においては、制御
ゲートとチャネル形成領域との間に大きな電位差が生ぜ
ず、チャネル形成領域から浮遊ゲートへの電子の注入が
生じない。従って、他の選択メモリ素子にデータが書き
込まれず、当初のデータが保持される。

【００２０】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。

【００２１】（実施の形態１）実施の形態１において
は、不揮発性半導体メモリセルをＥＥＰＲＯＭの一種で
あるＮＡＮＤストリング型メモリセルとする。実施の形
態１のＮＡＮＤストリング型メモリセルの模式的な一部
断面図を図１及び図２に示し、等価回路を図３に示す。
尚、図１は、ビット線と平行な垂直面でメモリ素子のチ
ャネル形成領域やソース／ドレイン領域を切断したとき
の図であり、図２は、ワード線と平行な垂直面でメモリ
素子のチャネル形成領域を切断したときの図である。

【００２２】実施の形態１のＮＡＮＤストリング型メモ
リセルは、複数のメモリ素子Ｍ₀〜Ｍ₇が直列接続された
ＮＡＮＤストリングから構成されている。尚、ＮＡＮＤ
ストリングを構成するメモリ素子の数は８に限定されな
い。電気的書き換えが可能な各メモリ素子Ｍ₀〜Ｍ₇は、
基体に相当するｐ型ウエル１１に形成されたソース／ド
レイン領域１３及びチャネル形成領域１２、チャネル形
成領域１２の上方に絶縁膜１４を介して形成された浮遊
ゲート１５、並びに、浮遊ゲート１５の上方に層間絶縁
膜１６を介して形成された制御ゲート１７から構成され
ている。実施の形態１のＮＡＮＤストリング型メモリセ
ルは、更に、制御ゲート１７に接続されたワード線、一
方のソース／ドレイン領域１３に接続されたビット線Ｂ
Ｌ、メモリ素子へのデータ書き込みを禁止する制御手
段、並びに、制御手段の動作を制御する制御回路（図４
参照）から構成されている。実施の形態１のＮＡＮＤス
トリング型メモリセルは、また、ＮＡＮＤストリングの
一端のメモリ素子Ｍ₀に接続された第１の選択トランジ
スタＤＳＧ、及びＮＡＮＤストリングの他端のメモリ素
子Ｍ₇に接続された第２の選択トランジスタＳＳＧから
構成されている。そして、ＮＡＮＤストリングの一端の
メモリ素子Ｍ₀の一方のソース／ドレイン領域１３Ａ
は、第１の選択トランジスタＤＳＧ、コンタクトプラグ
２２を介してビット線ＢＬに接続されている。第２の選
択トランジスタＳＳＧは共通ソース線に接続されてい
る。ビット線ＢＬは、図示しないビット線制御回路に接
続されている。

【００２３】制御手段は、ソース／ドレイン領域１３の
いずれか一方に接続された第１の電極（下部電極）２３
と、制御回路に接続された第２の電極（上部電極）２５
と、第１の電極２３と第２の電極２５との間に挟まれた
誘電体膜２４から構成されている。即ち、制御手段は一
種のコンデンサから構成されている。第１の電極２３
は、具体的には、ＮＡＮＤストリングの一端のメモリ素
子Ｍ₀の一方のソース／ドレイン領域１３Ａに、コンタ
クトプラグ２１を介して接続されている。第２の電極２
５はプレート線ＰＬによって制御回路に接続されてい
る。第１の電極２３と第２の電極２５を、ビット線ＢＬ
と平行に設けることが好ましい。第１の電極２３は、Ｎ
ＡＮＤストリング毎に独立して設けられている。これに
よって、第１の電極を介して各ＮＡＮＤストリングが短
絡することは無い。一方、第２の電極２５は、ブロック
内のＮＡＮＤストリングにおいて共通であり、第２の電
極２５のこの共通の部分（第２の電極２５の延在部）に
相当するプレート線ＰＬはワード線と平行に設けられて
いることが好ましい。尚、プレート線ＰＬは、ブロック
毎に独立している。

【００２４】制御手段は、制御ゲート１７の上方に第１
の層間絶縁層２０を介して設けられている。具体的に
は、制御手段を構成する第１の電極２３は第１の層間絶
縁層２０上に形成されている。また、ビット線ＢＬは、
制御手段の上方に第２の層間絶縁層２６を介して配設さ
れている。尚、実施の形態１におけるＮＡＮＤストリン
グ型メモリセルにおいては、第１の層間絶縁層２０は、
制御ゲート１７に印加される最も高い電位によっても絶
縁耐圧が損なわれないことが要求される。即ち、第１の
層間絶縁層２０の絶縁耐圧を２０ボルト以上とする必要
がある。

【００２５】実施の形態１におけるビット線制御回路
は、ビット線毎に設けられたＣＭＯＳフリップフロップ
とアドレスレコーダを主体に構成された周知の回路とす
ればよい。また、ワード線制御回路は、図４に示すよう
に、ブロックアドレスレコーダと電圧変換回路とＣＭＯ
Ｓ電圧転送回路とドライバー（駆動回路）から構成され
た周知の回路とすればよいが、このワード線制御回路に
は、制御手段の動作を制御する制御回路が組み込まれて
いる。この制御回路は、例えば１０ボルトを出力するＰ
ＬドライバーとＭＯＳトランジスタから構成されてい
る。

【００２６】ワード線制御回路及び制御回路を示す図
４、各メモリ素子に印加される電位（電圧）の値を例示
した図表である図５、並びに、データ書き込み動作及び
データ読み出し動作における信号波形を示す図６を参照
して、以下、実施の形態１のＮＡＮＤストリング型メモ
リセルのデータ書き込み動作、データ読み出し動作及び
データ消去動作を説明する。

【００２７】尚、ＮＡＮＤストリングを構成するメモリ
素子Ｍ₀〜Ｍ₇の内のメモリ素子Ｍ₁にデータを書き込む
場合を想定する。即ち、メモリ素子Ｍ₁を選択メモリ素
子とし、メモリ素子Ｍ₀，Ｍ₂〜Ｍ₇を非選択メモリ素子
とする。この選択メモリ素子Ｍ₁を含むＮＡＮＤストリ
ングを、便宜上、選択ＮＡＮＤストリングと呼ぶ。ま
た、選択メモリ素子Ｍ₁に接続されたワード線を選択ワ
ード線と呼び、非選択メモリ素子Ｍ₀，Ｍ₂〜Ｍ₇に接続
されたワード線を非選択ワード線と呼ぶ。更には、選択
ワード線に接続された他のＮＡＮＤストリング型メモリ
セルにおける他の選択メモリ素子をＭ’₁で表す。この
他の選択メモリ素子Ｍ’₁においては、データの書き込
みが禁止される。即ち、この他の選択メモリ素子Ｍ’₁
にデータが書き込まれず、当初のデータが保持される。
他の選択メモリ素子Ｍ’₁を含むＮＡＮＤストリング
を、便宜上、非選択ＮＡＮＤストリングと呼ぶ。また、
第１の選択トランジスタＤＳＧのゲート電極３７はＮＡ
ＮＤストリング選択線１に接続されており、第２の選択
トランジスタＳＳＧのゲート電極３７はＮＡＮＤストリ
ング選択線２に接続されている。

【００２８】書き込み動作の開始前の書き込みセットア
ップにおいては、先ず、ビット線制御回路のビット線毎
に設けられたＣＭＯＳフリップフロップに書き込みデー
タをラッチする。そして、選択ＮＡＮＤストリングに接
続されたビット線の電位Ｖ_BL「０」を０ボルトとし、非
選択ＮＡＮＤストリングに接続されたビット線の電位Ｖ
_BL「１」をＶ_ccとする。また、共通ソース線の電位（＝
φ_s）及びシリコン半導体基板１０の電位を０ボルトと
する。

【００２９】書き込み動作の開始において、ブロックア
ドレスレコーダの出力信号は選択ブロックにおいては
「Ｈ」となり、電圧変換回路のＶ_ppＲＷがＶ_ccから２０
ボルトに昇圧される。また、ＤＳＧドライバーはＶ
_cc（＝φＳＧ₁）を、ＳＳＧドライバーは０ボルト（＝
φＳＧ₂）を、ＣＧ０ドライバー、ＣＧ２ドライバー〜
ＣＧ７ドライバーはプログラム禁止電位Ｖ_PPm（φＷＬ₁
以外＝１０ボルト）を、ＰＬドライバーは所定の電位
（φ_cbp＝１０ボルト）を、それぞれ、出力する。ま
た、ＣＧ１ドライバーは高電位Ｖ_PP（φＷＬ₁＝２０ボ
ルト）を出力する。

【００３０】選択ＮＡＮＤストリングにおいては、ビッ
ト線ＢＬの電位が０ボルトであり、ＮＡＮＤストリング
選択線１の電位がＶ_ccであるが故に、第１の選択トラン
ジスタＤＳＧが導通し、ＮＡＮＤストリング選択線２の
電位が０ボルトであるが故に、第２の選択トランジスタ
ＳＳＧは非導通状態となる。そして、ビット線ＢＬの電
位がメモリ素子のソース／ドレイン領域１３へと転送さ
れる。選択メモリ素子Ｍ₁においては、選択ワード線の
電位（φＷＬ₁）が２０ボルトであるため、制御ゲート
１７とチャネル形成領域１２との間の電位差に基づき、
チャネル形成領域１２から浮遊ゲート１５への電子の注
入が生じる。その結果、選択メモリ素子Ｍ ₁の閾値電圧
が当初の負から正方向にシフトし、データが選択メモリ
素子Ｍ₁に書き込まれる。一方、非選択メモリ素子Ｍ₀，
Ｍ₂〜Ｍ₇においては、非選択ワード線の電位（φＷＬ₁
以外）が１０ボルトであるため、制御ゲート１７とチャ
ネル形成領域１２との間には大きな電位差が生ぜず、チ
ャネル形成領域１２から浮遊ゲート１５への電子の注入
は生じない。その結果、非選択メモリ素子の閾値電圧は
当初の値から変化せず、当初のデータが非選択メモリ素
子Ｍ₀，Ｍ₂〜Ｍ₇に保持される。

【００３１】一方、非選択ＮＡＮＤストリングにおいて
は、ビット線ＢＬの電位がＶ_ccであるが故に、第１の選
択トランジスタＤＳＧ及び第２の選択トランジスタＳＳ
Ｇは非導通状態となる。その結果、ビット線ＢＬとメモ
リ素子とが電気的に切り離され、非選択ＮＡＮＤストリ
ングを構成する各メモリ素子のチャネル形成領域１２は
電気的にフローティング状態となる。そして、制御回路
からプレート線ＰＬを介して第２の電極２５に所定の電
位（φ_cbp＝１０ボルト）が印加されるので、第２の電
極２５と第１の電極２３との容量結合に基づき、第１の
電極２３に接続された非選択ＮＡＮＤストリングのメモ
リ素子のソース／ドレイン領域１３Ａを介して各メモリ
素子のチャネル形成領域１２が昇圧される。尚、チャネ
ル形成領域１２の昇圧によって達するチャネル形成領域
１２の電位は、第１の電極２３と第２の電極２５の結合
容量によって規定され、１０ボルトに近い値である。ま
た、他の選択メモリ素子Ｍ’₁の制御ゲート１７には２
０ボルトが印加され、非選択ＮＡＮＤストリングの他の
メモリ素子の制御ゲート１７にはプログラム禁止電位
（１０ボルト）が印加される。その結果、各メモリ素子
において、制御ゲート１７と浮遊ゲート１５との容量結
合及び浮遊ゲート１５とチャネル形成領域１２との容量
結合に基づき、チャネル形成領域１２が昇圧される。即
ち、セルフ・ブースト法によってチャネル形成領域１２
が昇圧される。以上の結果として、非選択メモリ素子
Ｍ’₁においては、制御ゲート１７とチャネル形成領域
１２との間には大きな電位差が生ぜず、チャネル形成領
域１２から浮遊ゲート１５への電子の注入が生じない。
従って、非選択メモリ素子Ｍ’₁にデータが書き込まれ
ず、当初のデータが保持される。

【００３２】データ読み出し動作においては、ビット線
ＢＬに例えば１．５ボルトを印加し、ＮＡＮＤストリン
グ選択線１の電位（φＳＧ₁）及びＮＡＮＤストリング
選択線２の電位（φＳＧ₂）をＶ_ccとし、第１の選択ト
ランジスタＤＳＧ及び第２の選択トランジスタＳＳＧを
導通状態とする。プレート線ＰＬには０ボルトを印加す
るか、フローティング状態とする。また、選択ワード線
に０ボルトを印加し、非選択ワード線にはＶ_ccを印加す
る。これによって、非選択メモリ素子Ｍ₀，Ｍ₂〜Ｍ₇は
導通状態となる。一方、選択メモリ素子Ｍ₁の閾値電圧
Ｖ_thに依存して、選択メモリ素子Ｍ₁は導通状態あるい
は非導通状態となる。即ち、選択メモリ素子にデータ
「０」が保持されている場合には、選択メモリ素子Ｍ₁
は非導通状態となり、ビット線ＢＬの電位は１．５ボル
トを保持する。また、選択メモリ素子にデータ「１」が
保持されている場合には、選択メモリ素子Ｍ₁は導通状
態となり、ビット線ＢＬの電位は１．５ボルトよりも低
下する。このビット線の電位をビット線制御回路によっ
て検出することにより、選択メモリ素子Ｍ₀にデータ
「０」あるいは「１」が保持されていることを読み出す
ことができる。

【００３３】データ消去動作においては、ビット線Ｂ
Ｌ、ＮＡＮＤストリング選択線１、ＮＡＮＤストリング
選択線２、プレート線ＰＬ、共通ソース線の全てをフロ
ーティング状態とし、シリコン半導体基板１０に２０ボ
ルトを印加し、選択ブロックのワード線電位を０ボルト
とする。また、非選択ブロックのワード線をフローティ
ング状態とする。これによって、選択ブロックにおいて
は、浮遊ゲートからの電子の引き抜きによりデータが消
去される。

【００３４】以下、図１及び図２に示した実施の形態１
のＮＡＮＤストリング型メモリセルの作製方法の概要
を、図７〜図１１を参照して説明する。

【００３５】［工程−１００］先ず、ｎ型のシリコン半
導体基板１０に素子分離領域を形成し、シリコン半導体
基板１０の表面に絶縁膜１４を形成した後、絶縁膜１４
上に浮遊ゲート１５を形成する。具体的には、先ず、シ
リコン半導体基板１０にＬＯＣＯＳ構造を有する素子分
離領域を形成した後、熱酸化法に基づき、シリコン半導
体基板１０の表面に絶縁膜（トンネル酸化膜に相当す
る）１４を形成する。その後、ｎチャネル型トランジス
タを形成するためにシリコン半導体基板１０にｐ型ウエ
ル１１を設ける。次に、不純物を含有するポリシリコン
から成る第１の導電体層を全面にＣＶＤ法にて成膜した
後、第１の導電体層をパターニングすることによって、
メモリ素子の浮遊ゲート１５を形成する。その後、ＯＮ
Ｏ膜から成る層間絶縁膜１６を全面に成膜した後、メモ
リ素子を形成すべき領域以外の領域の層間絶縁膜１６、
浮遊ゲート１５及び絶縁膜１４をエッチングすることに
よって除去する。次いで、熱酸化法に基づき、シリコン
半導体基板１０の露出した表面にゲート絶縁膜３４を形
成する。その後、全面に不純物を含有するポリシリコン
から成る第２の導電体層を全面にＣＶＤ法にて成膜した
後、第２の導電体層をパターニングし、更に、メモリ素
子を形成すべき領域の層間絶縁膜１６をパターニングす
る。これによって、メモリ素子を形成すべき領域におい
ては、絶縁膜１４上に形成された第１の導電体層から成
る浮遊ゲート１５、浮遊ゲート１５上に形成された層間
絶縁膜１６、及び層間絶縁膜１６上に形成された第２の
導電体層から成る制御ゲート１７を形成することができ
る。一方、選択トランジスタを形成すべき領域において
は、ゲート絶縁膜３４の上に形成された第２の導電体層
から成るゲート電極３７を形成することができる（図７
参照）。

【００３６】［工程−１１０］次に、制御ゲート１７及
びゲート電極３７と素子分離領域とで囲まれた半導体基
板１０にリン又はヒ素といった不純物をイオン注入する
ことによって、ソース／ドレイン領域１３，１３Ａ，３
３を形成する（図８参照）。絶縁膜１４の下のシリコン
半導体基板１０にはチャネル形成領域１２が形成され
る。

【００３７】［工程−１２０］その後、ＳｉＯ₂から成
る第１の層間絶縁層２０をＣＶＤ法にて全面に堆積さ
せ、次いで、かかる第１の層間絶縁層２０の平坦化処理
を行う。制御ゲート１７の頂面から第１の層間絶縁層２
０の頂面までの距離（第１の層間絶縁層の膜厚）を０．
１μｍとする。このような第１の層間絶縁層２０を形成
することによって、第１の層間絶縁層の絶縁耐圧は２０
ボルト以上となり、第１の層間絶縁層２０は、制御ゲー
ト１７に印加される最も高い電位によっても絶縁耐圧が
損なわれない。そして、第１の選択トランジスタＤＳＧ
のソース／ドレイン領域３３、メモリ素子Ｍ₁と第１の
選択トランジスタＤＳＧとで共通のソース／ドレイン領
域１３Ａの上方の第１の層間絶縁層２０に開口部をＲＩ
Ｅ法にて形成する。次いで、かかる開口部をブランケッ
トタングステン法にて埋め込むことによって、コンタク
トプラグ２１，２２を形成する（図９参照）。

【００３８】［工程−１３０］その後、コンタクトプラ
グ２１，２２の頂面を含む層間絶縁層２０の上に、不純
物を含有するポリシリコン層をＣＶＤ法にて堆積させ、
かかるポリシリコン層をパターニングすることによって
第１の電極（下部電極）２３を形成する（図１０参
照）。

【００３９】［工程−１４０］次に、例えばＳｉＯ₂か
ら成る誘電体膜２４をＣＶＤ法にて全面に成膜した後、
不純物を含有するポリシリコン層をＣＶＤ法にて全面に
堆積させ、かかるポリシリコン層をパターニングするこ
とによって第２の電極（上部電極）２５、及び、第２の
電極の延在部に相当するプレート線ＰＬを形成する（図
１１参照）。

【００４０】［工程−１５０］その後、ＳｉＯ₂から成
る第２の層間絶縁層２６を全面に成膜し、コンタクトプ
ラグ２２の上方の第２の層間絶縁層２６及び誘電体膜２
４の部分に開口部をＲＩＥ法にて形成し、更に、この開
口部内を含む第２の層間絶縁層２６上に金属配線材料層
を成膜した後、金属配線材料層をパターニングすること
によってビット線ＢＬを形成する。こうして、図１及び
図２に示したＮＡＮＤストリング型メモリセルを製造す
ることができる。

【００４１】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれに限定されるものではな
い。発明の実施の形態にて説明した不揮発性半導体メモ
リセルの製造方法や使用材料は例示であり、また、不揮
発性半導体メモリセルの構造も例示であり、適宜、変更
することができる。発明の実施の形態においては、第１
の電極２３はＮＡＮＤストリングの一端のメモリ素子Ｍ
₀の一方のソース／ドレイン領域１３Ａに接続されてい
る構成としたが、第１の電極２３の接続位置はこれに限
定するものではない。即ち、第１の電極２３は、ＮＡＮ
Ｄストリングを構成するメモリ素子のいずれかのソース
／ドレイン領域に接続すればよい。場合によっては、第
１の層間絶縁層２０上にビット線ＢＬを形成し、第２の
層間絶縁層２６上に制御手段及びプレート線ＰＬを形成
してもよい。また、発明の実施の形態においては、
「０」及び「１」の２値を記憶する不揮発性半導体メモ
リセルを例にとり説明を行ったが、１つのメモリ素子に
２ビットあるいはそれ以上の、即ち、３値以上の多値デ
ータを記憶する不揮発性半導体メモリセルに本発明を適
用することもできる。

【００４２】

【発明の効果】本発明においては、メモリ素子へのデー
タ書き込みを禁止する制御手段を備えているので、メモ
リ素子へのデータ書き込みに際して、メモリ素子へのデ
ータの書き込みを禁止する場合、メモリ素子の構造や、
例えばＮＡＮＤストリングを構成する他のメモリ素子の
閾値電圧に依存することなく、メモリ素子を微細化して
も、チャネル形成領域を確実に昇圧することが可能とな
る。例えば、セルフ・ブースト法によってチャネル形成
領域を昇圧するとき、これに加えて、制御手段によって
もチャネル形成領域を昇圧するので、チャネル形成領域
を確実に昇圧することが可能となる。従って、ビット線
制御回路を高耐圧のトランジスタで構成する必要がな
く、回路面積の縮小化を図ることができる。しかも、良
好なるディスターブ耐性を得ることができる。また、制
御手段や制御回路を、不揮発性半導体メモリセルの構造
を実質的に変更することなく、あるいは又、不揮発性半
導体メモリセルの構造に依存することなく、形成するこ
とができる。

【図面の簡単な説明】

【図１】発明の実施の形態１の不揮発性半導体メモリセ
ルの模式的な一部断面図である。

【図２】図１とは別の角度から眺めた発明の実施の形態
１の不揮発性半導体メモリセルの模式的な一部断面図で
ある。

【図３】発明の実施の形態１の不揮発性半導体メモリセ
ルの等価回路図である。

【図４】制御回路及びワード線制御回路の回路図であ
る。

【図５】発明の実施の形態１の不揮発性半導体メモリセ
ルの各メモリ素子に印加される電位（電圧）の値を例示
した図表である。

【図６】発明の実施の形態１の不揮発性半導体メモリセ
ルにおいて、データ書き込み動作及びデータ読み出し動
作における信号波形を示す図である。

【図７】発明の実施の形態１の不揮発性半導体メモリセ
ルの製造方法を説明するためのシリコン半導体基板等の
模式的な一部断面図である。

【図８】図７に引き続き、発明の実施の形態１の不揮発
性半導体メモリセルの製造方法を説明するためのシリコ
ン半導体基板等の模式的な一部断面図である。

【図９】図８に引き続き、発明の実施の形態１の不揮発
性半導体メモリセルの製造方法を説明するためのシリコ
ン半導体基板等の模式的な一部断面図である。

【図１０】図９に引き続き、発明の実施の形態１の不揮
発性半導体メモリセルの製造方法を説明するためのシリ
コン半導体基板等の模式的な一部断面図である。

【図１１】図１０に引き続き、発明の実施の形態１の不
揮発性半導体メモリセルの製造方法を説明するためのシ
リコン半導体基板等の模式的な一部断面図である。

【図１２】従来のＮＡＮＤストリング型不揮発性半導体
メモリセルの模式的な一部断面図である。

【図１３】従来のＮＡＮＤストリング型不揮発性半導体
メモリセルの等価回路図である。

【図１４】ＮＡＮＤストリング型不揮発性半導体メモリ
セルの各メモリ素子の閾値電圧Ｖ _thの分布を模式的に示
す図である。

【符号の説明】

１０・・・ｎ型シリコン半導体基板、１１・・・ｐ型ウ
エル、１２・・・チャネル形成領域、１３，１３Ａ，３
３・・・ソース／ドレイン領域、１４，３４・・・絶縁
膜、１５・・・浮遊ゲート、１６・・・層間絶縁膜、１
７・・・制御ゲート、２０・・・第１の層間絶縁層、２
１，２２・・・コンタクトプラグ、２３・・・第１の電
極、２４・・・誘電体膜、２５・・・第２の電極、２６
・・・第２の層間絶縁層、３７・・・ゲート電極、Ｍ₀
〜Ｍ₇・・・メモリ素子、ＤＳＧ・・・第１の選択トラ
ンジスタ、ＳＳＧ・・・第２の選択トランジスタ、ＢＬ
・・・ビット線、ＰＬ・・・プレート線

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B025 AA01 AB01 AC01 5F001 AA01 AA23 AA43 AA63 AB08 AD12 AD19 AD41 AD53 AD61 AD62 AE02 AE03 AE08 5F083 EP02 EP23 EP33 EP34 EP55 ER09 ER19 ER21 GA09 JA04 JA39 KA19 LA05 LA06 LA10 LA12 LA16 MA06 MA17 MA19

Claims

【特許請求の範囲】

【請求項１】（イ）基体に形成されたソース／ドレイン
領域及びチャネル形成領域、チャネル形成領域の上方に
絶縁膜を介して形成された浮遊ゲート、並びに、浮遊ゲ
ートの上方に層間絶縁膜を介して形成された制御ゲート
を有する、電気的書き換えが可能なメモリ素子、（ロ）該制御ゲートに接続されたワード線、（ハ）一方のソース／ドレイン領域に接続されたビット
線、（ニ）メモリ素子へのデータ書き込みを禁止する制御手
段、並びに、（ホ）該制御手段の動作を制御する制御回路、を有する
不揮発性半導体メモリセルであって、該制御手段は、（Ａ）ソース／ドレイン領域のいずれか一方に接続され
た第１の電極、（Ｂ）制御回路に接続された第２の電極、及び、（Ｃ）該第１の電極と第２の電極との間に挟まれた誘電
体膜、から成ることを特徴とする不揮発性半導体メモリ
セル。
【請求項２】不揮発性半導体メモリセルは、複数のメモ
リ素子が直列接続されたＮＡＮＤストリング、ＮＡＮＤ
ストリングの一端のメモリ素子に接続された第１の選択
トランジスタ、及びＮＡＮＤストリングの他端のメモリ
素子に接続された第２の選択トランジスタから構成さ
れ、ＮＡＮＤストリングの一端のメモリ素子の一方のソ
ース／ドレイン領域は、第１の選択トランジスタを介し
てビット線に接続され、第１の電極はＮＡＮＤストリン
グの一端のメモリ素子の該一方のソース／ドレイン領域
に接続されていることを特徴とする請求項１に記載の不
揮発性半導体メモリセル。
【請求項３】制御ゲートの上方に第１の層間絶縁層を介
して制御手段が設けられており、制御手段の上方に第２
の層間絶縁層を介してビット線が配設されていることを
特徴とする請求項２に記載の不揮発性半導体メモリセ
ル。
【請求項４】第１の層間絶縁層は、制御ゲートに印加さ
れる最も高い電位によっても絶縁耐圧が損なわれないこ
とを特徴とする請求項３に記載の不揮発性半導体メモリ
セル。
【請求項５】第１の層間絶縁層の絶縁耐圧は、２０ボル
ト以上であることを特徴とする請求項３に記載の不揮発
性半導体メモリセル。
【請求項６】（イ）基体に形成されたソース／ドレイン
領域及びチャネル形成領域、チャネル形成領域の上方に
絶縁膜を介して形成された浮遊ゲート、並びに、浮遊ゲ
ートの上方に層間絶縁膜を介して形成された制御ゲート
を有する、電気的書き換えが可能なメモリ素子、（ロ）該制御ゲートに接続されたワード線、（ハ）一方のソース／ドレイン領域に接続されたビット
線、（ニ）メモリ素子へのデータ書き込みを禁止する制御手
段、並びに、（ホ）該制御手段の動作を制御する制御回路、を有し、該制御手段は、（Ａ）ソース／ドレイン領域のいずれか一方に接続され
た第１の電極、（Ｂ）制御回路に接続された第２の電極、及び、（Ｃ）該第１の電極と第２の電極との間に挟まれた誘電
体膜、から成る不揮発性半導体メモリセルにおけるデー
タ書き込み制御方法であって、メモリ素子へのデータ書き込みに際して、メモリ素子へ
のデータの書き込みを禁止する場合、制御回路から第２
の電極に所定の電位を印加することによって、第２の電
極と第１の電極との容量結合に基づき、第１の電極に接
続されたソース／ドレイン領域を介してチャネル形成領
域を昇圧することを特徴とする不揮発性半導体メモリセ
ルにおけるデータ書き込み制御方法。
【請求項７】不揮発性半導体メモリセルは、複数のメモ
リ素子が直列接続されたＮＡＮＤストリング、ＮＡＮＤ
ストリングの一端のメモリ素子に接続された第１の選択
トランジスタ、及びＮＡＮＤストリングの他端のメモリ
素子に接続された第２の選択トランジスタから構成さ
れ、ＮＡＮＤストリングの一端のメモリ素子の一方のソ
ース／ドレイン領域は、第１の選択トランジスタを介し
てビット線に接続され、第１の電極はＮＡＮＤストリン
グの一端のメモリ素子の該一方のソース／ドレイン領域
に接続されており、メモリ素子へのデータ書き込みに際して、メモリ素子へ
のデータの書き込みを禁止する場合、第１の選択トラン
ジスタ及び第２の選択トランジスタを非導通状態とする
ことによってビット線とメモリ素子とを電気的に切り離
し、以て、チャネル形成領域を電気的にフローティング
状態にすることを特徴とする請求項６に記載の不揮発性
半導体メモリセルにおけるデータ書き込み制御方法。
【請求項８】チャネル形成領域を電気的にフローティン
グ状態とし、制御ゲートにプログラム禁止電位を印加
し、以て、制御ゲートと浮遊ゲートとの容量結合及び浮
遊ゲートとチャネル形成領域との容量結合に基づき、チ
ャネル形成領域を昇圧することを特徴とする請求項７に
記載の不揮発性半導体メモリセルにおけるデータ書き込
み制御方法。