JPH10302488A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 選択的自己昇圧方式を採用するＮＡＮＤ型Ｅ
ＥＰＲＯＭにおいて、非選択ＮＡＮＤ型メモリセル列で
の書き込み禁止の信頼性を高め、且つ選択されたＮＡＮ
Ｄ型メモリセル列では、複数のメモリセルに対してラン
ダムに書き込むことを可能にすること。更に、従来より
も低い消去電圧を用いたＮＡＮＤ型ＥＥＰＲＯＭのデー
タ消去を可能にし、素子の微細化、信頼性の向上および
歩留まりの向上を可能にすること。 【解決手段】 選択的自己昇圧において、選択されたメ
モリセルの隣接セルの制御ゲートに対しても、該セルが
ＯＮする程度の中間電圧を印加することにより、隣接セ
ルがノーマリＯＦＦ状態であってもビット線電位が伝わ
るようにする。また、消去時においても自己昇圧を利用
して、制御ゲートに印加する消去電圧の絶対値を低下さ
せる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電荷蓄積用の浮遊
ゲート電極と制御ゲート電極とが積層された構造を有す
る記憶素子をメモリセルに用いた、電気的に書き替え可
能な不揮発性半導体記憶装置に関し、特に、複数のメモ
リセルを直列に接続したＮＡＮＤ型ＥＥＰＲＯＭ（elec
trically erasable programmable ROM）に関する。

【０００２】

【従来の技術】図１（Ａ）は、ＮＡＮＤ型ＥＥＰＲＯＭ
の一つのメモリセル列を抜き出して示す平面図であり、
図１（Ｂ）はその等価回路図である。図２は、図１
（Ａ）のII-II線に沿う断面図である。図３は、図１
（Ａ）のIII-III線に沿う断面図である。

【０００３】このメモリセル列は、ｐ型半導体基板に形
成された二重拡散型Ｐウエル１１の中に形成されてい
る。各メモリセルは、ソースおよびドレイン領域の間の
チャネル領域上に絶縁膜１３，１５を介して積層され
た、電荷蓄積のための浮遊ゲート電極１４および制御ゲ
ート電極１６を有している。但し、以下の説明において
は、メモリセルを単にセルと呼ぶこともある。図示のよ
うに、メモリセル列は制御ゲートＣＧ１〜ＣＧ８で制御
される積層型メモリセルＭ１〜Ｍ８が複数個直列に列接
続され、この直列接続されたメモリセル列の両端部、即
ち、ドレインＤ側とソースＳ側にそれぞれ選択トランジ
スタＳ１、Ｓ２が設けられている。これら選択トランジ
スタＳ１、Ｓ２の選択ゲートＳＧ１、ＳＧ２によって、
メモリセル列のビット線１８および共通ソース線との接
続を制御する構成となっている。なお、図３中の１７は
層間絶縁膜である。また、図２における１４₉と１６₉、
および１４₁₀と１６₁₀は、それぞれ図示しない領域で互
いに電気的に接続されて、選択ゲートＳＧ１，ＳＧ２に
加工されている。

【０００４】図４は上記メモリセルにおける消去、書き
込みおよび読み出しの動作時に、各部に印加される電圧
の例を示す図である。以下、これらの動作について説明
すると共に、それに伴う問題点を説明する。

【０００５】＜データの消去＞データの消去は、ビット
線ＢＬおよびソースＳをオープンとし、制御ゲートＣＧ
および選択ゲートＳＧを全部０Ｖにバイアスし、基板Ｗ
（Ｐウェル層）１１に消去電圧ＶEE（例えば２０Ｖ）を
印加することにより、酸化膜のトンネル現象を利用し
て、すべての浮遊ゲート電極内の電子を引き抜く。これ
により、すべてのメモリセルのしきい値は０Ｖ以下とな
り、ノーマリＯＮ化（デプレッション型化）される。こ
のノーマリＯＮの状態を、ここではデータ「１」と定義
する。これに対して、ノーマリＯＦＦ化（エンハンス型
化）された状態をデータ「０」と定義する。

【０００６】上記のように、従来のＮＡＮＤ型ＥＥＰＲ
ＯＭにおいてデータを一括消去する場合、Ｐウェル層に
２０Ｖ程度の高い消去電圧（ＶEE）を印加する必要があ
った。このため、従来のＮＡＮＤ型ＥＥＰＲＯＭでは、
このような高電圧で動作できるように、高耐圧トランジ
スタ（例えばゲート酸化膜の膜厚を４００オングストロ
ーム程度に大きくしたもの）を用いる必要があり、また
配線間距離の設計ルールについても、低電圧用のものに
比較してスペースを広くする必要があった。このため、
素子の微細化および高密度化が妨げられるという問題が
あった。

【０００７】更に、高電圧を使うため、信頼性を確保す
るためには素子設計上の困難が伴うという問題があっ
た。

【０００８】＜データの書き込みおよび読み出し＞デー
タの書き込みでは、制御ゲートＣＧのうち、選択された
セルの制御ゲートには書き込み電圧Ｖpp（例えば２０
Ｖ）を印加し、非選択セルの制御ゲートにはＶppと０Ｖ
の中間電位Ｖｍ（例えば１０Ｖ）を印加する。この状態
で、データ「０」を書き込むセルのビット線ＢＬには０
Ｖを印加する一方、データ「１」のままにしておくセル
のビット線ＢＬには電位Ｖｍが印加される。

【０００９】選択されたメモリセル（制御ゲート＝Ｖpp
＝２０Ｖ、ビット線＝０Ｖ）では、制御ゲート電極１６
と基板１１との間に印加される電圧（Ｖpp＝２０Ｖ）
が、浮遊ゲート電極１４と半導体基板間の静電容量（Ｃ
s1）と、浮遊ゲート電極１４と制御ゲート電極１６間の
静電容量（Ｃs2）との比（Cs2/(Cs1+Cs2)）（以下カッ
プリング比と呼ぶ）に従って分割される。例えば、Cs2/
(Cs1+Cs2)=0.5 の場合、浮遊ゲート電極１４と半導体基
板間１１との間の電位差は１０Ｖとなる。このとき、浮
遊ゲート電極１４と半導体基板１１との間のゲート酸化
膜（以下トンネル酸化膜と呼ぶ）に加わる電界は、トン
ネル酸化膜の膜厚が１０ｎｍであれば１０ＭＶ／ｃｍと
なり、Fowler-Nordheim電流（以下トンネル電流と呼
ぶ）がトンネル酸化膜を介して流れ、電子が浮遊ゲート
電極１４に注入される。その結果、この選択されたメモ
リセルのしきい値は正となり、ノーマリＯＦＦの状態に
なってデータ「０」が書き込まれる。なお、書き込みセ
ルのしきい値は０Ｖ以上かつＶcc（例えば５Ｖ）以下に
なるようにする。

【００１０】一方、データ「１」が保持される非選択メ
モリセル列（ＮＡＮＤ型セル列）については、多少の電
界はかかるが、ビット線からの電圧（Ｖm＝１０Ｖ）が
チャネル側に印加されるので、制御ゲート電極１６に高
電圧（Ｖpp）が印加されても、基板１１と制御ゲート電
極１６の間に加わる電圧は選択セルよりも小さくなる
（Ｖpp−Ｖm＝２０−１０Ｖ＝１０Ｖ）。従って、トン
ネル酸化膜に加わる電界も緩和される（約５ＭＶ／ｃ
ｍ）ため、トンネル電流は流れず、データ「０」の書き
込みは行われない。

【００１１】データの読み出しに際しては、選択された
セルの属するセル列に接続されたビット線が、例えば１
Ｖにプリチャージされ、他のビット線は０Ｖにされる。
そして、選択されたセルの制御ゲートには０Ｖ、それ以
外の非選択セルの制御ゲートにはＶcc（＝５Ｖ）を印加
する。これによって、選択されたセルは書き込まれてい
るデータが「１」または「０」の何れであるかに応じ
て、ＯＮまたはＯＦＦとなるが、非選択セルは書き込ま
れたデータが「１」または「０」の何れであっても全て
ＯＮ状態になる。その結果、選択ゲートＳＧ１およびＳ
Ｇ２を開くと、選択されたセルのデータが「１」で、ノ
ーマリＯＮ化（デプレッション化）していればソース側
に電流が流れるが、選択されたセルのデータが「０」で
ノーマリＯＦＦ化（エンハンス化）されていれば電流は
流れない。従って、ビット線から選択されたセル列に電
流が流れ込むか否かによって、選択されたセルのデータ
が「０」または「１」の何れであるかを判定することが
できる。しきい値Ｖthが０Ｖより大きい（すなわちエン
ハンス化している）セルと、しきい値Ｖthが０Ｖよりも
小さい（すなわちデプレッション化している）セルの静
特性を図５に示す。なお、ＶCGは制御ゲートへの電圧、
Ｉdはドレイン電流である。

【００１２】以上述べた固定電位書き込み方式を改良し
た技術として、K.D.Suh et al.がIEEE Journal of Soli
d-State Circuits, vol.30, No.11 (1995)に発表した自
己昇圧(self-boosting)方式がある。この自己昇圧方式
では、非選択ＮＡＮＤ型セル列での書き込み禁止機構が
改良された結果、選択されたビット線と非選択ビット線
との間の電位振幅を、従来の０Ｖ→ＶM（例えば１０
Ｖ）から、０Ｖ→Ｖcc（例えば３．３Ｖ）に低減できる
結果、種々のトランジスタの耐圧を下げ、素子の微細化
を達成できるなどの効果が得られている。

【００１３】更に、上記K.D.Suh et al.による自己昇圧
方式を更に改良した方法として、T.S.Jungらは、選択的
に自己昇圧させて書き込みを行う選択的自己昇圧（loca
l self-boosting (LSB)）方式を考案している（T.S.Jun
g et al., ISSCC Tech-Dig.,p32, 1996）。この方式に
よれば、非選択ＮＡＮＤ型セル列における書き込み電圧
Ｖpgmによるストレスを低減させることができ、特に多
値セルのしきい値ばらつきに対して大きな改善効果を得
ることができる。

【００１４】しかしながら、上記選択的自己昇圧方式で
は、非選択ＮＡＮＤ型セル列での書き込み禁止の信頼性
が十分とは言えず、選択されたＮＡＮＤ型セル列におい
て複数のセルに対するランダムな書き込みができないと
いう問題があった。

【００１５】

【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、その第一の目的は、ＮＡＮＤ型Ｅ
ＥＰＲＯＭにおいて選択的自己昇圧方式を適用するにあ
たり、非選択ＮＡＮＤ型セル列での書き込み禁止の信頼
性を高めると共に、選択されたＮＡＮＤ型セル列におい
ては、複数のセルに対してランダムに書き込むことを可
能とする不揮発性半導体記憶装置を提供することにあ
る。

【００１６】本発明の第二の目的は、従来よりも低い消
去電圧を用いて、ＮＡＮＤ型ＥＥＰＲＯＭのデータ消去
を可能とし、素子の微細化、信頼性の向上および歩留ま
りの向上を可能とする不揮発性半導体記憶装置を提供す
ることにある。

【００１７】

【課題を解決するための手段】本発明の一観点による不
揮発性半導体記憶装置は、直列に接続された電気的に書
き替え可能な複数のメモリセルと、前記複数のメモリセ
ルのビット線側の一端に設けられた第一の選択ゲートト
ランジスタと、前記複数のメモリセルのソース線側の他
端に設けられた第二の選択ゲートトランジスタとで構成
されたＮＡＮＤ型メモリセル列を具備した不揮発性半導
体記憶装置であって、選択されたＮＡＮＤ型メモリセル
列の選択されたメモリセルに書き込みを行うに際し、前
記選択されたＮＡＮＤ型メモリセル列にはビット線から
低電圧が印加される一方、この選択されたＮＡＮＤ型メ
モリセル列との間で制御ゲート電極を共有する非選択Ｎ
ＡＮＤ型メモリセル列には、ビット線から高電圧が印加
されると共に、そのチャネル領域の電位が浮遊状態にさ
れ、前記選択されたメモリセルの制御ゲート電極に、前
記選択されたＮＡＮＤ型メモリセル列におけるチャネル
領域との間の電位差がデータの書き込みに十分であるよ
うな第１の電圧が印加され、前記選択されたメモリセル
に隣接するメモリセルのうち、少なくとも一方のメモリ
セルの制御ゲート電極に、ノーマリＯＦＦの状態にある
場合の該メモリセルをＯＮさせるのに十分であり、且つ
非選択ＮＡＮＤ型メモリセル列では、選択されたメモリ
セルと前記制御ゲート電極を共有したメモリセルにおけ
るチャネル電位の選択的自己昇圧を可能とする第２の電
圧が印加されることを特徴とする。

【００１８】本発明の他の観点による不揮発性半導体記
憶装置は、直列に接続された電気的に書き替え可能な複
数のメモリセルと、前記複数のメモリセルのビット線側
の一端に設けられた第一の選択ゲートトランジスタと、
前記複数のメモリセルのソース線側の他端に設けられた
第二の選択ゲートトランジスタとで構成されたＮＡＮＤ
型メモリセル列を具備した不揮発性半導体記憶装置であ
って、選択されたＮＡＮＤ型メモリセル列の選択された
メモリセルに書き込みを行うに際し、前記選択されたＮ
ＡＮＤ型メモリセル列および前記ＮＡＮＤ型メモリセル
列との間で前記制御ゲート電極を共有する非選択ＮＡＮ
Ｄ型メモリセル列に対して、ビット線から少なくとも前
記選択されたメモリセルおよび選択されたメモリセルと
前記制御ゲート電極を共有する非選択ＮＡＮＤ型メモリ
セル列のメモリセルのチャネル領域まで実質的にビット
線電位が伝えられ、且つ前記非選択ＮＡＮＤ型メモリセ
ル列のチャネル領域が浮遊状態にされ、前記選択された
ＮＡＮＤ型メモリセル列における制御ゲート電極の電位
が所定レベルにまで上昇され、容量結合によって前記非
選択ＮＡＮＤ型メモリセル列におけるチャネル領域の電
位が自己昇圧され、前記チャネル領域の自己昇圧電位と
前記選択されたメモリセルに隣接したメモリセルの制御
ゲート電極電位との間の電位差を利用して、前記非選択
ＮＡＮＤ型メモリセル列における該隣接メモリセルと前
記制御ゲート電極を共有するメモリセルがＯＦＦ状態に
され、前記メモリセルがＯＦＦ状態になった後に、前記
選択されたメモリセルと前記制御ゲート電極を共有する
非選択ＮＡＮＤ型メモリセル列のメモリセルのチャネル
電位が最終電位にまで昇圧されることを特徴とする。

【００１９】本発明の更なる他の観点による不揮発性半
導体記憶装置は、直列に接続された電気的に書き替え可
能な複数のメモリセルと、前記複数のメモリセルのビッ
ト線側の一端に設けられた第一の選択ゲートトランジス
タと、前記複数のメモリセルのソース線側の他端に設け
られた第二の選択ゲートトランジスタとで構成されたＮ
ＡＮＤ型メモリセル列を具備した不揮発性半導体記憶装
置であって、前記ＮＡＮＤ型メモリセル列における選択
されたメモリセルのデータ消去を行う際に、前記ＮＡＮ
Ｄ型メモリセル列について、少なくとも選択されたメモ
リセルと前記第二の選択ゲートトランジスタの間のメモ
リセルのチャネル領域にビット線からの第１の電圧が伝
えられてそのチャネル領域の電位が浮遊状態にされつ
つ、前記選択されたメモリセルの制御ゲート電極に第２
の電圧が、非選択メモリセルの制御ゲート電極に第３の
電圧が夫々印加され、この場合の前記第２の電圧の極性
と、前記第１および第３の電圧の極性とが逆極性である
ことを特徴とする。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００２１】まず、本発明の実施の形態を具体的に説明
する前に、本発明を理解しやすくする観点から、そのベ
ースとなる既存の技術について説明する。

【００２２】本発明は、K.D.Suh et al.の自己昇圧方式
およびT.S.Jung et al.の選択的自己昇圧(local self-b
oosting)方式を改良したものであり、これらは本発明の
一部を構成している。従って、本発明を理解するために
は、これらの従来技術についての理解が不可欠であるの
で、先ずこれら二つの自己昇圧方式について説明する。

【００２３】図６は、K.D.Suh et al.の自己昇圧方式に
おける書き込み方法を示す説明図である。図７は、書き
込み時に各部に印加される電圧のタイミングを示す図で
ある。

【００２４】図６（Ａ）に示すように、選択されたビッ
ト線ＢＬ１には０Ｖを印加し、非選択のビット線ＢＬ２
には３．３Ｖを印加する。図７のタイミングｔ１におい
て、ドレイン側の選択トランジスタの選択ゲートＳＧ１
を０Ｖから３．３Ｖに昇圧させてトランジスタをＯＮさ
せ、メモリセル列をビット線ＢＬ１，ＢＬ２に夫々接続
する。一方、ソース側の選択ゲートＳＧ２には０Ｖを印
加し、この選択トランジスタをＯＦＦさせて、メモリセ
ル列と共通ソース線ＣＳＬとの接続を切っておく。その
結果、２つの選択トランジスタＳＧ１、ＳＧ２の間のセ
ル列のチャネル電位Ｖchは、ビット線ＢＬ１に接続され
た選択されたセル列では一様に０Ｖとなる。一方、非選
択セル列には、ビット線ＢＬ２から３．３Ｖが供給され
る。

【００２５】なお、このような書き込み動作に関して、
「非選択のビット線」および「非選択セル列」等の用語
における「非選択」とは、セルのしきい値が正にシフト
される「０」書き込みの禁止と同義であって、以下の説
明においても全て同様とする。

【００２６】図６（Ａ）に戻って、選択されたセル列で
の書き込みについて説明すると、選択されたセルの制御
ゲート電極１６にのみ、書き込み用の高電圧Ｖpgm（例
えば１８Ｖ）を印加する。この選択されたセルの状態
（状態Ａ）は、図６（Ｂ）に示すように、制御ゲート電
極が１８Ｖ、チャネル電位は０Ｖとなる。ここでセルの
カップリング比が０．６の場合、浮遊ゲート電極１４と
半導体基板１１との電位差は１１Ｖとなり、トンネル酸
化膜を介して電子が浮遊ゲート電極１４に注入されてセ
ルのしきい値が正となり、選択セルに「０」の書き込み
が行われる。選択されたセル列の非選択セルに対して
は、制御ゲート電極１６に中間電位（Ｖpass、例えば１
０Ｖ）を印加する。上述のようにカップリング比が０．
６であるため、浮遊ゲート電極１４と半導体基板１１と
の電位差は６Ｖとなる。この電位では、通常の書き込み
時間内に、トンネル電流の注入による書き込みは行われ
ない。従って、選択された状態Ａ以外のセルには書き込
みがなされない。

【００２７】一方、非選択のビット線ＢＬ２に接続され
たＮＡＮＤ型セル列に対しては、次のようにして書き込
み動作が禁止される。既述のように、非選択のビット線
ＢＬ２には３．３Ｖ（電源電圧Ｖcc）を印加する。図７
の時刻ｔ１において、ＳＧ１が０ＶからＶcc＝３．３Ｖ
に向けて上昇すると、選択トランジスタがＯＮし、ビッ
ト線ＢＬ２に接続されたセル列には、該ビット線から
３．３Ｖの電位が供給される。このＮＡＮＤ型セル列の
全てのデータが「１」、即ちノーマリＯＮであれば、該
セル列の全てのセルのチャネル電位Ｖchは、選択ゲート
ＳＧ１のしきい値をＶthsとしてＶch＝Ｖcc−Ｖthsとな
り、その後に選択ゲートＳＧ１がＯＦＦする。即ち、Ｖ
cc＝３．３Ｖ、Ｖths＝１．３Ｖとすれば、非選択セル
列の全てのセルのチャネル電位は、Ｖch＝３．３−１．
３＝２Ｖとなる。こうして、図７の一番下に示すよう
に、チャネル電位（例えば、図６（Ａ）のＮ２，Ｎ２’
の電位）は、時刻ｔ２からｔ３の間に２Ｖまで充電され
る。一方、図６（Ａ）および図７に示したように選択ゲ
ートＳＧ２はＯＦＦしている（ＳＧ２の電圧は０）か
ら、この時点で、非選択ＮＡＮＤ型セル列のチャネル電
位Ｖch（ソース・ドレイン領域およびセル間拡散層の電
位）は浮遊状態となる。こうしてチャネル電位が浮遊状
態になった後、ｔ３からｔ４の間に、制御ゲートの電圧
は、書き込み電圧（Ｖpgm＝１８Ｖ）または中間電位
（Ｖp＝１０Ｖ）まで上昇する。このとき、チャネル電
位が浮遊状態であるため、これら制御ゲートに加わる電
圧によって、図７の最下行に示したＮ２，Ｎ２’の電位
から明らかなように、チャネル電位は初期値の２Ｖから
８Ｖへとブートストラップされる（図６（Ｃ）の状態
Ｂ）。この自己昇圧の大きさは、Ｖpgm＝１８Ｖではな
く、Ｖpass＝１０Ｖによって決定される。何故なら、例
えば１６個のメモリセルを直列接続してＮＡＮＤ型セル
列を構成したとすると、Ｖpgm＝１８Ｖが印加されるの
は一つの制御ゲートだけに過ぎず、その他の１５個の制
御ゲートには全てＶpass＝１０Ｖが印加されるため、Ｖ
pass＝１０Ｖの影響の方が圧倒的に大きいからである。

【００２８】上記の自己昇圧の結果、図６（Ｃ）の状態
Ｂに示したように、非選択ＮＡＮＤ型セル列では、制御
ゲート電極１６に加わる書き込み電圧Ｖpgm＝１８Ｖ
で、浮遊ゲート電極１４の電位は約１１Ｖ（１８Ｖ×
０．６）であっても、基板と浮遊ゲート電極１４との間
のトンネル酸化膜に加わる電圧は僅か３Ｖに過ぎない。
その結果、トンネル電流は流れず、非選択ＮＡＮＤ型セ
ル列での書き込みが防止される。

【００２９】更に、非選択ＮＡＮＤ型セル列の状態Ｂ以
外のセルでは、制御ゲート電極１６の電圧はＶpass＝１
０Ｖ、浮遊ゲート電極１４の電圧は６Ｖ（１０Ｖ×０．
６）、チャネル電位は約８Ｖであるため、トンネル酸化
膜に加わる電位差は２Ｖとなり、書き込みは起こらな
い。

【００３０】以上の説明から明らかなように、K.D.Suh
et al.の自己昇圧方式によれば、次のような利点を得る
ことができる。

【００３１】 従来は０Ｖ→ＶM（例えば１０Ｖ）で
あったビット線電位の振幅を、０Ｖ→Ｖcc（３．３Ｖ）
に低減できる。従って、ビット線を駆動するための種々
のトランジスタの耐圧を下げることができ、更にトラン
ジスタの微細化が可能となる。加えて、センスアンプ部
等の面積や、チップサイズの削減をすることができる。

【００３２】 ビット線電圧用の中間電位発生回路を
省くことができ、チップサイズの削減につながる。

【００３３】しかしながら、上記K.D.Suh et al.による
自己昇圧方式の書き込み方法には、以下に述べるような
欠点があった。

【００３４】予め全てのＮＡＮＤ型セルが消去された後
に書き込む場合は、図７のｔ３〜ｔ４の期間における制
御ゲート電圧の上昇時に、チャネル電位は十分昇圧す
る。しかし、セルが予め書き込まれてセルトランジスタ
のしきい値が正の値に上昇している状態での自己昇圧の
場合には、ｔ３〜ｔ４において、ＶpassとＶpgmがセル
の書き込み後のしきい値（例えば＋１Ｖ）を越え、同じ
ＮＡＮＤ型セル列の全てのセルトランジスタがＯＮした
時点で初めてチャネル部が浮遊状態となり、ブートスト
ラップが起動することになる。そのため、チャネル昇圧
後のＶchは、消去後のＶchに比べて低下することにな
る。これについて説明すれば次の通りである。

【００３５】電源電圧をＶcc、メモリセルのしきい値を
Ｖth、選択ゲートのしきい値をＶths、書き込み電圧を
Ｖpgm、中間電位（書き込み禁止電圧）をＶpassとす
る。ＶpgmとＶpassを０Ｖからそれぞれ上昇させた後の
チャネル部の電位Ｖchは、 Ｖch＝Ｖchφ＋（β／１６）[(Ｖpgm-Ｖth-Ｖchφ) +１５(Ｖpass-Ｖth-Ｖchφ)] …（１） ただし、Ｖchφ＝Ｖcc−Ｖths …（２） で与えられる。

【００３６】ここで、βは制御ゲートの電位に対するチ
ャネル電位の比を表す量であり、K.D.Suh et al.の文献
（IEEE Journal of Solid-State Circuits, vol.30, N
o.11(1995)）に示されている通り、 Ｖch＝［Ｃins／（Ｃins＋Ｃchannel）］Ｖwl …（３） β ＝［Ｃins／（Ｃins＋Ｃchannel）］ …（４） となる。

【００３７】通常、βの値は０．８程度である。ここ
で、Ｃinsは制御ゲートとチャネル間の全容量であり、 １／Ｃins＝１／Ｃono＋１／Ｃtunnel …（５） ただし、Ｃono：浮遊ゲートと制御ゲートとの間のイン
ター絶縁膜の容量， Ｃtunnel：トンネル酸化膜間の容量 で与えられる（図８参照）。また、Ｃchannelは、チャ
ネルと基板間の容量、Ｖwlは制御ゲートの電位である。

【００３８】上記（１）式を使用して、セルのしきい値
が−１Ｖの場合と、＋１Ｖの場合の夫々についてＶchを
計算すると、 Ｖch＝９．７Ｖ （Ｖth＝−１Ｖ） …（６ａ） Ｖch＝８．１Ｖ （Ｖth＝＋１Ｖ） …（６ｂ） となる。ただし、この計算では、Ｖcc＝３．３Ｖ、Ｖth
s＝１Ｖ、β＝０．８、Ｖpgm＝１８Ｖ、Ｖpass＝１０
Ｖ、Ｖth＝−１／＋１Ｖとした。この条件においては、
Ｖchφ＝３．３−１＝２．３Ｖである。

【００３９】上記の結果に基づいて、１６個すべてのセ
ルが消去され、しきい値が−１Ｖになった時と、１６個
すべてのセルにデータが書かれ、しきい値が＋１Ｖにな
った時とを比較すれば次の通りである。

【００４０】図９に示すように、全セルのしきい値が−
１Ｖの場合は、非選択ビット線に接続するＮＡＮＤ型セ
ル列のチャネルの電位Ｖchは９．７Ｖとなる。一方、全
セルのしきい値が＋１Ｖの場合は、非選択ビット線に接
続するＮＡＮＤ型セル列のチャネルの電位Ｖchは８．１
Ｖとなる。両者の差は１．６Ｖ（＝９．７Ｖ−８．１
Ｖ）となり、図９に示すように、Ｖth＝＋１Ｖの場合の
方がＶchとＶpgmとの差が大きく、Ｖth＝−１Ｖの場合
に比較して、状態Ａのセルのストレスは大きくなること
がわかる。つまり、全セルのしきい値が−１Ｖの時、Ｖ
pgmストレスは８．３Ｖであるが全セルのしきい値が＋
１Ｖの時Ｖpgmストレスは９．９Ｖと大きくなる。これ
は、セルのしきい値によって、チャネル電位Ｖchのブー
ストされる大きさが異なるためである。その結果、選択
されたＮＡＮＤ型セル列の選択されたセルにデータを書
き込むとき、非選択ＮＡＮＤ型セル列においてはＶpgm
によるストレスがばらつき、書き込み禁止の信頼性が低
下することを意味する。

【００４１】以上述べた、自己昇圧の書き込み方式の欠
点を改良した方法として、T.S.Jungらが選択的に自己昇
圧させて書き込みを行うLocal Self-Boosting (LSB)方
式を考案し、Ｖpgmストレスを低減させ、特に多値セル
のしきい値ばらつきに大きな効果を得ている（T.S.Jung
et al., ISSCC Tech. Dig., p.32, 1996）。

【００４２】このＬＳＢ方式においては、図１０に示す
ように、選択されたセルの制御ゲートにはＶpgm（例え
ば２０Ｖ）を与えるが、選択されたセルの制御ゲートに
隣接する２つの制御ゲートにはＶdcp（０Ｖ）を与え
る。それ以外の制御ゲートには中間電位Ｖpass（例えば
１１Ｖ）を与える。これにより、Ｖdcpが入力する２つ
のセルトランジスタＱd1およびＱd2がＯＦＦし、ＮＡＮ
Ｄ型セル列は３つのチャネル領域１，２，３（それぞれ
電位Ｖch1，Ｖch2，Ｖch3で示される領域）に分かれ
る。非選択ＮＡＮＤ型セル列におけるチャネル領域１，
３では、そのセルトランジスタの制御ゲートに印加され
る中間電位Ｖpass（例えば１１Ｖ）により、そのチャネ
ル部の電位Ｖch1，Ｖch3は、既述したメカニズムに従っ
て７Ｖまで自己昇圧される。一方、選択されたセルと同
じ制御ゲートを共有する非選択ＮＡＮＤ型セル列のセ
ル、即ち「１」保持セルＱsにおけるチャネル領域２の
電位Ｖch2も、選択セルのゲートにかかる電圧Ｖpgm（２
０Ｖ）によって自己昇圧を受ける。しかし、この場合は
隣接するセルトランジスタＱd1およびＱd2はＯＦＦして
いるから、既述したK.D.Suh et al.の場合とは異なり、
チャネル領域１，３における自己昇圧の影響を受けな
い。このため、チャネル領域２の電位Ｖch2は、Ｖpass
よりも高い電圧Ｖpgm（２０Ｖ）によって他のチャネル
領域１，３の電圧（Ｖch1、Ｖch3）よりも更に大きく自
己昇圧され、約１０Ｖまで上昇する（図１１）。つま
り、「１」保持セルのチャネル電位のみが、他のチャネ
ル電位よりも高くなる選択的自己昇圧(local self-boos
ting)が起きる。その理由は、先に述べたように、
「１」保持セルＱsの両隣のセルトランジスタがＯＦＦ
しているため、「１」保持セルＱsはＶpassによる影響
を受けず、Ｖpgmによる自己昇圧のみを受けるからであ
る。

【００４３】これに関して、従前の自己昇圧方式の場合
と比較して更に説明すれば次の通りである。即ち、図１
２に示すように、従前の自己昇圧方式ではチャネル部は
一様に自己昇圧され、そのチャネル電位は７Ｖになる。
それに対して、選択的自己昇圧方式では、図１１に示し
たように「１」保持セルのチャネル部は１０Ｖになる。
その結果、従前の自己昇圧方式では、セルにかかるスト
レスはＶpgm−Ｖch1＝２０−７＝１３Ｖであるのに対
し、選択的自己昇圧方式では、Ｖpgm−Ｖch2＝２０−１
０＝１０Ｖとなる。従って、選択的自己昇圧方式の方が
ストレスは３Ｖも緩和されるので、非選択ＮＡＮＤ型セ
ル列でのＶpgmによる書き込みを禁止する上で、信頼性
に優れた方式であるといえる。

【００４４】ところが、この選択的自己昇圧方式におい
ては、選択されたＮＡＮＤ型セル列での書き込みに際
し、次のような問題がある。選択されたＮＡＮＤ型セル
列では、既述したようにビット線は０Ｖであり、且つ書
き込みを行うべき選択されたメモリセルにこの０Ｖを伝
えなければならない。即ち、図１０において丸印で囲ん
だ選択セルに書き込みを行う場合、この選択セルとビッ
ト線ＢＬ１との間にあるセルは全てＯＮ状態でなけれ
ば、選択セルに書き込みを行うことができない。一方、
上記の選択的自己昇圧方式では、選択セルの両隣のセル
に対してＶdcp＝０Ｖが印加される。従って、この隣接
セルがディプレッション化されたノーマリＯＮの状態
（しきい値がマイナス）であれば、選択セルにまでビッ
ト線ＢＬ１の０Ｖが伝わって書き込みが行われる。しか
し、隣接セルがエンハンス化されたノーマリＯＦＦの状
態（しきい値がプラス）であれば、ビット線ＢＬ１の０
Ｖが選択セルまで伝わらず、書き込みは行われない。そ
のため、上記の選択的自己昇圧方式では、選択されたＮ
ＡＮＤ型セル列で複数のセルに順次書き込みを行う場
合、その書き込みの順番は、セルのソース側（ビットコ
ンタクトから遠いほう）からビット線に近い方のセルに
向かって順番に書き込まなければならないという制約が
ある。

【００４５】以上述べたことをベースにして、以下、本
発明の実施の形態を説明する。

【００４６】［本発明の第一観点に基づく実施形態］最
初に、本発明の第一観点に基づく第１〜第５実施形態を
説明する。ここでは、ＮＡＮＤ型ＥＥＰＲＯＭにおける
書き込み処理の技術を中心に説明する。

【００４７】図１３は、本発明の第１実施形態によるＮ
ＡＮＤ型ＥＥＰＲＯＭの電圧制御を示す図である。な
お、この実施形態の平面図、等価回路図、縦断面図およ
び横断面図は、それぞれ従来技術の説明で参照した図１
（Ａ）、図１（Ｂ）、図２および図３と同一であるの
で、これらの図面を参照されたい。

【００４８】図１３に示すように、丸印を付して示す選
択されたメモリセルの制御ゲートにはＶpgm（例えば２
０Ｖ）を印加し、選択されたメモリセルに隣接するメモ
リセルの制御ゲートには、次に述べるＶpassよりも更に
低い電圧Ｖdcp（例えば４．５Ｖ）を与える。そして、
それ以外の制御ゲート電極には、Ｖpass（例えば１１
Ｖ）を印加する。ここで重要なことは、T.S.Jung et a
l.の選択的自己昇圧方式ではＶdcp＝０であったのに対
し、この実施形態では正の電圧Ｖdcp＝４．５Ｖを印加
することである。

【００４９】上記のように電圧制御することによって、
非選択ＮＡＮＤ型セル列においては、T.S.Jung et al.
の選択的自己昇圧方式と同様の書き込み禁止動作が得ら
れる。即ち、ビット線からＶcc（３．３Ｖ）−Ｖthが供
給された後、選択トランジスタＳＧ１がＯＦＦし、K.D.
Suh et al.の場合と同様に自己昇圧が生じる。同時に、
Ｖdcp＝４．５Ｖを印加されているセルが、制御ゲート
電極の電位がチャネル電位よりも低くなるためＯＦＦす
る。その結果、チャネル部分は、T.S.Jung etal.の場合
と同じく３つのチャネル領域１，２，３（それぞれ電位
Ｖch1，Ｖch2，Ｖch3で示される領域）に分かれる（図
１３、図１４参照）。「１」保持するメモリセルのチャ
ネル領域Ｖch2は、隣接するセルがＯＦＦ状態であるた
め、Ｖpgmが０Ｖから２０Ｖまで上昇するのに応じて自
己昇圧し、０Ｖから１０Ｖとなる。この昇圧の様子を、
図２１にタイミング図で示す。これに対して、Ｖch1お
よびＶch3は、Ｖpass（１１Ｖ）の電位が０Ｖから１１
Ｖに上昇するのに応じて、７Ｖにまで昇圧する。従っ
て、「１」保持セルのチャネル部電圧Ｖch2の方が、Ｖc
h1およびＶch3よりも高くなる。その結果、Ｖpgm−Ｖch
2の電位差もK.D.Suhet al.の自己昇圧方式に比べて小さ
くなり、このセルにかかるストレスは軽減される。

【００５０】一方、選択されたＮＡＮＤ型セル列におい
ては、次に述べるように、当該セル列に既に書き込まれ
たセルが存在していても、問題なく選択的に書き込みを
行うことができる。

【００５１】図１３において丸印で囲んだセルに書き込
みを行う場合、選択ゲートＳＧ１を開いてビット線ＢＬ
１に接続すると、このＮＡＮＤ型セル列のチャネル部の
電位は、図１４に破線で示すように一様に０Ｖとなる。
この場合、T.S.Jung et al.の選択的自己昇圧方式で問
題になったのは、図１１で説明したように、Ｖdcp＝０
Ｖであるため、隣接する非選択セル１がノーマリＯＦＦ
の状態に書き込まれているときには、この隣接セル１が
ＯＦＦし、ビット線ＢＬ１の電圧が選択セルにまで伝わ
らないことであった。これに対して、この実施形態で
は、図１４に示すように隣接する非選択セル１，２に
も、ノーマリＯＦＦの状態に書き込まれたセルのしきい
値より高いＶdcp＝４．５Ｖが印加されている。従っ
て、隣接セル１は、たとえノーマリＯＦＦの状態に書き
込まれていてもＯＮ状態となり、ビット線ＢＬ１の０Ｖ
を選択されたセルのチャネル領域に伝えることができ
る。その結果、選択されたセルでは、制御ゲート電位Ｖ
pgm＝２０Ｖとチャネル電位Ｖch＝０Ｖとの間の電位差
（２０Ｖ）によって所望の書き込みを行うことができ
る。なお、それ以外のセルの制御ゲートについては、Ｖ
pass＝１１Ｖが印加されているから、たとえノーマリＯ
ＦＦの状態に書き込まれていてもＯＮし、選択セルでの
書き込みに何等障害にならないことは言うまでもない。

【００５２】ところで、上記の例では、選択セルの両隣
のセルのゲート電位Ｖdcpが４．５Ｖである場合を説明
したが、望ましいＶdcpの値はこの数値に限定されず、
後で説明するように所定の範囲内であればよい。以下
に、望ましいＶdcpの範囲の下限値Ｖdcpminおよび上限
値Ｖdcpmaxについて説明する。

【００５３】まず、下限値Ｖdcpminに関して説明する。

【００５４】書き込み時、ビット線上の“Ｈ”側の電位
Ｖchφ（２．３Ｖ）がしきい値落ちせずに伝播するため
には、Ｖdcpは、 Ｖdcp＞Ｖchφ＋Ｖths …（７） ただし、Ｖchφ＝２．３Ｖ、Ｖths＝１Ｖ …（８） でなければならない。これより、下限値Ｖdcpmin＝３．
３Ｖを得ることができる。なお、多少しきい値落ちを許
容するとすれば、下限値Ｖdcpmin＝２Ｖとしても構わな
い。

【００５５】次に、上限値Ｖdcpmaxについて説明する。

【００５６】なお、ここでは１６個のセルを直列接続し
たＮＡＮＤ型セル構造の場合を考える。また、前述のと
おり、電源電圧をＶcc、メモリセルのしきい値をＶth、
選択ゲートのしきい値をＶths、書き込み電圧をＶpgm、
中間電位（書き込み禁止電圧）をＶpassとして説明す
る。

【００５７】まず、ＶpgmとＶpassとを０Ｖからそれぞ
れ上昇させた後のチャネル領域の電位Ｖchを以下、算出
する。以下の計算では、簡単化のため、Ｖdcpは時間に
依存しない一定値であるものと仮定する（実際には、Ｖ
dcpは、本第１実施形態のほかに後述する第２〜第４実
施形態のような変形例に応じて多少変化するが、以下の
計算でもおおよその傾向は判断できる）。

【００５８】ＶpgmとＶpassの初期値をゼロとする（時
刻ｔ＝０）。なお、ＶpgmとＶpassが最終値の書き込み
電圧に到達した時をｔ＝１とする。したがって、０＜ｔ
＜１は、途中の状態を表す。

【００５９】時刻ｔにおけるＮＡＮＤ型セル内のチャネ
ルの電圧Ｖch（ｔ）は、 Ｖch（ｔ）＝Ｖchφ＋（β／１４）［（ｔＶpgm−Ｖth−Ｖchφ） ＋１３（ｔＶpass−Ｖth−Ｖchφ）］ …（９） ただし、Ｖchφ＝Ｖcc−Ｖths …（１０） となる。

【００６０】なお、上記の（９）式では、１６個あるメ
モリセルのうち、Ｖdcpが印加される２個のセルはブー
トには寄与せず、残りの１４個のセルがブートに寄与す
るものと仮定している。

【００６１】例えば、Ｖpgm＝１８Ｖ、Ｖpass＝１０
Ｖ、β＝０．８、Ｖchφ＝２．３（Ｖ）＝３．３（Ｖ）
−１（Ｖ）とすると、（９）式より、 Ｖch（ｔ）＝８．４５７ｔ−０．８Ｖth＋０．４６（Ｖ） …（１１） が得られる。ｔが小さい間は、Ｖdcpがゲートに印加さ
れる２つのセル（選択セルの両隣のセル）もＯＮ状態で
ある。従って、チャネルの電位Ｖch（ｔ）は、Ｖpgmや
Ｖpassの上昇に従って上昇し、チャネル全面で同一の値
を取る。しかし、このチャネルの電位Ｖch（ｔ）がＶdc
p−Ｖthx（Ｖthxは隣接制御ゲートのＶth）になった瞬
間、選択セルの両隣のセルがＯＦＦ状態となり、選択セ
ルのチャネルとその他のセル（非選択セル）のチャネル
がＯＦＦされて、チャネル全面での自己昇圧が終わる。
この後、選択されたセルのチャネルは選択的自己昇圧さ
れてその電位は高くなる。非選択セルのチャネルは自己
昇圧されるが、選択的自己昇圧されたチャネルの電位よ
りも低い電位になる。

【００６２】ここで、Ｖch（ｔ）＝Ｖdcp−Ｖthxの条件
を（１１）式に代入すると、 Ｖdcp−Ｖth＝８．４５７ｔ−０．８Ｖth＋０．４６ …（１２） となる。

【００６３】実際には、非選択セルのしきい値Ｖthは種
々な値を取ることが考えられ、全ての状態について計算
すると膨大な量となる。以下、簡単化のため、非選択セ
ルのＶthが−１Ｖ（消去状態）と＋１Ｖ（書き込み状
態）の２つの場合についてのみ考える。

【００６４】上記（１２）式からｔを導出すると、 ｔ＝（Ｖdcp−０．２Ｖth−０．４６）／８．４５７ …（１３） が得られる。ただし、Ｖth＝Ｖthx＝±１Ｖとする。

【００６５】上記の（１３）式において、Ｖth＝＋１
（Ｖ）の時、 ｔ＝（Ｖdcp−０．６６）／８．４５７ …（１４ａ） 一方、Ｖth＝−１（Ｖ）の時、 ｔ＝（Ｖdcp−０．２６）／８．４５７ …（１４ｂ） となる。

【００６６】上記の（１４ａ）式において、例えばＶdc
p＝４．５Ｖの時、 ｔ＝ｔｃ＝０．４５（Ｖth＝＋１Ｖ） …（１５） となり、この時刻ｔｃにおけるＶchは、 Ｖch（ｔｃ）＝３．４７Ｖ …（１６） となる。

【００６７】一方、上記の（１４ｂ）式において、例え
ばＶdcp＝４．５Ｖの時、 ｔ＝ｔｃ＝０．５０（Ｖth＝−１Ｖ） …（１７） となり、この時刻ｔｃにおけるＶchは、 Ｖch（ｔｃ）＝５．４９Ｖ …（１８） となる。

【００６８】このように上記時刻ｔｃ、すなわち時刻ｔ
の最終値１の約半分（０．４５〜０．５）の時点で、自
己昇圧から選択的自己昇圧に変化することがわかる。言
い換えると、０＜ｔ＜ｔｃの時は自己昇圧状態となり、
選択セルのチャネルと非選択セルのチャネルとは接続さ
れ、同電位の状態で自己昇圧される。一方、ｔｃ＜ｔ＜
１の時は選択セルのチャネルと非選択セルのチャネルと
は切り離され、選択セルのチャネルは選択的自己昇圧状
態、非選択セルは自己昇圧状態となる。また、上記の各
式から、Ｖdcpが大きい程ｔｃは大きくなり、Ｖdcpが小
さい程ｔｃは小さくなることがわかる。

【００６９】このように、ｔｃ＜ｔ＜１の時刻において
は、選択セルのチャネル領域と非選択セルのチャネル領
域とではその後の昇圧の仕方が異なってくる。非選択セ
ルのチャネルの昇圧の様子は下記の（１９）式で表され
る。また、選択セルのチャネルの昇圧の様子は下記の
（２０）式で表される。

【００７０】 Ｖchn＝Ｖch（１）＝Ｖch（ｔｃ）＋（１−ｔｃ）βＶpass …（１９） Ｖchs＝Ｖch（１）＝Ｖch（ｔｃ）＋（１−ｔｃ）βＶpgm …（２０） 例えば、Ｖdcp＝４．５Ｖの場合、 Ｖchn＝７．５Ｖ （Ｖth＝＋１Ｖ） …（２１ａ） Ｖchn＝９．５Ｖ （Ｖth＝−１Ｖ） …（２１ｂ） Ｖchs＝１０．７Ｖ （Ｖth＝＋１Ｖ） …（２２ａ） Ｖchs＝１２．７Ｖ （Ｖth＝−１Ｖ） …（２２ｂ） となる。

【００７１】Ｖdcpが取り得る理論上の上限値（最大
値）は、ｔｃ＝１の直前で選択的自己昇圧が起こる条件
となる。従って、（１４ａ）式、（１４ｂ）式において
ｔｃ＝１を代入すると、 Ｖdcpmax＝９．１Ｖ （Ｖth＝＋１Ｖ） …（２３ａ） Ｖdcpmax＝８．７Ｖ （Ｖth＝−１Ｖ） …（２３ａ） となる。言い換えれば、ＶpgmやＶpassが最終値に達し
た時点で自己昇圧と選択的自己昇圧とが切り替わる時
（ｔｃ＝１）が、Ｖdcpの上限値（最大値）Ｖdcpmaxに
相当する。Ｖdcpmaxは、上記の（２３ａ）式、（２３
ｂ）式のうち、低い方の値を採用すると、８．７Ｖとな
る。Ｖpassが１０Ｖであることを考慮すると、Ｖdcpmax
が電圧値Ｖpassよりも低い値となっていることが分か
る。

【００７２】以上の結果、Ｖdcpの取り得る理論上の範
囲は、 ２．０Ｖ＜Ｖdcp＜８．７Ｖ …（２４） となる。

【００７３】以下、Ｖdcpが３．５Ｖ、４．５Ｖ、６
Ｖ、８Ｖの４通りの場合について、ｔが０から１の範囲
でＮＡＮＤ型メモリセル内のチャネルの電位を計算した
結果の表を図１５に示す。また、それをグラフ化したも
のを、それぞれ図１６〜図１９に示す。

【００７４】なお、図１６〜図１９中におけるグラフの
横軸はｔを示し、縦軸はＶpgm、Ｖpass、Ｖch（Ｖchsや
Ｖchn）を示す。Ｖchs（＋１）は、Ｖth＝１Ｖの時の選
択セルのチャネルの電位を示し、Ｖchs（−１）は、Ｖt
h＝−１Ｖの時の選択セルのチャネルの電位を示す。ま
た、Ｖchn（＋１）は、Ｖth＝１Ｖの時の非選択セルの
チャネルの電位を示し、Ｖchn（−１）は、Ｖth＝−１
Ｖの時の非選択セルのチャネルの電位を示す。ｔｃ（−
１）は、Ｖth＝−１Ｖの時の自己昇圧と選択的自己昇圧
との切り替わる時刻を示し、ｔｃ（＋１）は、Ｖth＝＋
１Ｖの時の自己昇圧と選択的自己昇圧との切り替わる時
刻を示す。

【００７５】図１６〜図１９から分かるように、Ｖdcp
＝３．５Ｖの場合（図１６）およびＶdcp＝４．５Ｖの
場合（図１７）においては、Ｖthが−１Ｖと＋１Ｖのい
ずれの場合も、選択的自己昇圧電位Ｖchsが非選択セル
の自己昇圧電位よりも高くなり、本発明の効果が明白に
現れている。ただし、Ｖdcpが大きくなればなるほど選
択セルの選択的自己昇圧電位と非選択セルの自己昇圧電
位との差は狭まり、本発明の効果が現れなくなる。特
に、Ｖdcp＝８Ｖになると殆ど自己自己昇圧のみしか起
こらないことが分かる。

【００７６】従って、本発明の効果が発揮される実用的
な範囲は、３Ｖ≦Ｖdcp≦６Ｖであると言える。

【００７７】上記の説明から明らかなように、この実施
形態によれば、選択セルの両隣のセルのゲートに対して
上述したような適切な値のＶdcpを印加することによ
り、選択されたＮＡＮＤ型セル列内のセルにランダムに
データを書き込んだ後、たとえ、次に書くべきセルがす
でに書いたセルよりもソース側に位置している場合であ
っても、ビット線ＢＬ１の電位０Ｖを選択されたセルの
チャネル部に伝えることができ、制御ゲートの電位Ｖpg
mによる書き込みを行うことができる。

【００７８】なお、上記の説明から明らかなように、第
１実施形態の効果を得るためには、「０」書き込みする
ために選択されたセルに隣接する二つの非選択セルのう
ち、ビット線側のセルのみが導通すればよい。即ち、ソ
ース側の隣接セルは導通しなくても、選択されたセルへ
の書き込みは達成される。従って、第１実施形態の変形
例として、図２０に示すように、ビット線側に隣接する
非選択セル１にのみＶdcpを印加し、ソース側に隣接す
る非選択セル２には０Ｖを印加するように構成してもよ
い。また、ソース側の非選択セル２に、Ｖdcp未満の正
の電圧を印加するように構成してもよい。

【００７９】次に、図２２を参照して、本発明の第２実
施形態を説明する。この実施形態は電圧の制御タイミン
グが上記第１実施形態と異なるが、基本的な動作原理は
第１実施形態と同じである。

【００８０】先ず、ｔ０〜ｔ１の期間において選択トラ
ンジスタＳＧ１のゲート電圧を３．３Ｖにする。これに
よって、非選択ＮＡＮＤ型セル列のチャネル部の電位
（Ｖch1、Ｖch2、Ｖch3）は約２Ｖにまで充電される。
ｔ１〜ｔ２の期間において、Ｖpgm、Ｖpass、Ｖdcpの電
位を０Ｖから４．５Ｖにまで上昇させる。これにより、
８個のメモリセルの制御ゲート全てに４．５Ｖが印加さ
れる。また、チャネル部の電位は約３Ｖまで上昇され
る。ｔ２以降においては、Ｖpassを４．５Ｖから１１Ｖ
へ、Ｖpgmを４．５Ｖから２０Ｖへ上昇させる。これに
より、「１」保持セルのチャネルＶch2は１０Ｖにな
る。これはｔ２以後のタイミングにおいて、「１」保持
セルに隣接するメモリセルは、制御ゲートに加わる電圧
（Ｖdcp＝４．５Ｖ）よりも自己昇圧したチャネル電位
の方が高くなり、ＯＦＦ状態となるからである。その他
のチャネル部の電位（Ｖch1、Ｖch3）も７Ｖまで上昇す
る。この最終的な電位関係は、第１実施形態における図
２０の電位関係と同じである。その結果、第１実施形態
と同様にして、非選択ＮＡＮＤ型セル列での書き込み禁
止が達成される。

【００８１】また、選択されたＮＡＮＤ型セル列での書
き込みについても、第１実施形態で説明したのと同様
に、ランダムに行うことができる。

【００８２】次に、第３実施形態を図２３を参照して説
明する。この実施形態も、電圧の制御タイミングが上記
第１実施形態とは異なるが、基本的な動作原理は第１実
施形態と同じである。

【００８３】ｔ１〜ｔ２の期間でＶpgm、Ｖpass、Ｖdcp
を１１Ｖに上昇させる。このとき、チャネル部の電位Ｖ
ch1、Ｖch2、Ｖch3は７Ｖまで上昇する。ｔ２の時点に
おいて、Ｖdcpのみを７Ｖから４．５Ｖに下げ、「１」
保持セルに隣接するセルトランジスタをＯＦＦさせる。
また、ｔ２においてＶpgmを１１Ｖから２０Ｖに上昇さ
せる。これにより、「１」保持セルのチャネル電位Ｖch
2のみが１０Ｖに昇圧される。

【００８４】この場合も、最終的な電位関係は第１実施
形態と同じであるから、非選択ＮＡＮＤ型セル列におけ
る書き込み禁止、選択ＮＡＮＤ型セル列における書き込
みは、第１実施形態と同様に行われる。

【００８５】次に、図２４を参照して第４実施形態を説
明する。この実施形態も、電圧の制御タイミングが上記
第１実施形態とは異なるが、基本的な動作原理は第１実
施形態と同じである。

【００８６】ｔ０〜ｔ１の期間において、選択ゲートＳ
Ｇ１の電位をＶccよりも高い電位（Ｖcc＋Ｖths以上、
例えば４．５Ｖ）にする。この場合は選択ゲートＳＧ１
によるしきい値落ちがなく、ビット線ＢＬ１の電位がＶ
ccなので、このＮＡＮＤ型セル列のチャネル部にはＶcc
（例えば３．３Ｖ）が伝わる。

【００８７】ｔ１〜ｔ２の期間において、Ｖpgmを０Ｖ
から高電圧（例えば２０Ｖ）に上げ、Ｖpassを０Ｖから
１１Ｖに上げ、Ｖdcpを０Ｖから４．５Ｖに上げる。こ
れにより、Ｖch1とＶch3は７Ｖ、またＶch2は１０Ｖを
越える高い値にまで上昇する。このように、選択ゲート
トランジスタによるしきい値落ち（例えば１．０Ｖ）を
なくし、Ｖch1、Ｖch2、Ｖch3の電圧をより高くするこ
とができるので、誤書き込みが起こる可能性を更に低減
することができる。

【００８８】ｔ２〜ｔ３の期間において、この実施形態
では選択ゲートＳＧ１の電位を４．５Ｖから３．３Ｖに
下げるようにしている。これは次の理由による。即ち、
この期間において、メモリセルのチャネル部Ｖch1、Ｖc
h2、Ｖch3の電位は第１〜第３実施形態の場合よりも高
く自己昇圧しているので、ノイズ等によりビット線の電
位が少しでも下がると、浮遊状態であるチャネル部から
ビット線へとリーク電流が流れ、チャネル部の電位が下
がって誤書き込みを起こす可能性がある。これを防止す
るために、ＳＧ１の電位を下げてリーク電流が流れ難く
している。

【００８９】図２５は、本発明の第５実施形態における
電圧制御タイミングを示している。この実施形態におい
ても、第４実施形態と同じく、ｔ０〜ｔ１の期間におい
て、選択ゲートＳＧ１の電位をＶccよりも高い電位（Ｖ
cc＋Ｖths以上、例えば４．５Ｖ）にする。従って、選
択ゲートＳＧ１によるしきい値落ちがなく、ビット線Ｂ
Ｌ１の電位がＶccなので、このＮＡＮＤ型セル列のチャ
ネル部にはＶcc（例えば３．３Ｖ）が伝わる。

【００９０】ｔ１〜ｔ２の期間においては、ＳＧ１の電
位を４．５Ｖ〜３．３Ｖに下げる。その理由は、第４実
施形態の場合と同じである。

【００９１】ｔ２〜ｔ３の期間において、Ｖpgmを０Ｖ
から高電圧（例えば２０Ｖ）に上げ、Ｖpassを０Ｖから
１１Ｖに上げ、Ｖdcpを０Ｖから４．５Ｖに上げる。こ
れにより、Ｖch1とＶch3は７Ｖに上昇し、またＶch2は
１０Ｖを越える高い値にまで上昇する。その結果、選択
されたメモリセルには電子が注入されて書き込みがなさ
れ、非選択セルは書き込み禁止状態となる。

【００９２】なお、以上の実施形態では、選択されたメ
モリセルと隣接する二つのメモリセルの何れに対して
も、それらの制御ゲート電極にＶpassよりも低いＶdcp
を印加してＯＦＦ状態とする場合について説明したが、
本発明はこれに限定されない。即ち、本発明では、メモ
リセル列のチャネル領域を部分的に自己昇圧する選択的
自己昇圧方式が利用可能となるような電圧が、隣接する
二つのメモリセルの制御ゲート電極に与えられればよい
から、例えば、一方にはＶdcpを印加し、他方にはＶpas
sを印加してもよい。但し、Ｖpgmが制御ゲート電極に印
加された「１」保持セルのチャネルのみを他のチャネル
領域よりも高く自己昇圧させる観点から、二つの隣接セ
ルの何れに対しても、それらのゲート電極にＶdcpを印
加してＯＦＦ状態とするのが好ましい。

【００９３】なお、上述した本発明の第一観点に基づく
実施形態に関しては、以下説明するような変形例も考え
られる。

【００９４】読み出し時においては、上記電圧Ｖdcp
を、選択されたＮＡＮＤ型メモリセル列の選択されたメ
モリセル以外のメモリセルの制御ゲート電極に印加され
る電圧と同じ電圧にしてもよい。このときの電圧は、ノ
ーマリＯＮのメモリセルとノーマリＯＦＦのメモリセル
のいずれに対しても導通状態にさせる電圧であり、ま
た、書き込み時において選択されたビット線の０Ｖ電位
が選択メモリセルのチャネル領域に適切に送られるよう
にする電圧である。

【００９５】また、上記電圧Ｖdcpを電源電圧と同じ電
圧にしてもよい。この場合、電圧Ｖdcpとして新たな電
圧を生成する必要がないという利点がある。

【００９６】また、選択セルの両隣にある隣接セルの一
方が選択トランジスタＳ１である場合は、もう一方の隣
接セルのゲート電圧は、０Ｖでも４．５Ｖ（＝Ｖdcp）
でもよく、またＶdcp未満の正の電圧であってもよい。
選択ＮＡＮＤセル列側で０Ｖを隣接セルを通じて選択セ
ルに供給する必要がないからである。選択セルの両隣に
ある隣接セルの一方が選択トランジスタＳ２である場合
は、もう一方の隣接セルをオンさせるため、この隣接セ
ルのゲート電圧はＶdcpであることが望ましい。

【００９７】［本発明の第二観点に基づく実施形態］次
に、本発明の第二観点に基づく第６〜第７実施形態を説
明する。ここでは、ＮＡＮＤ型ＥＥＰＲＯＭにおける消
去処理の技術を中心に説明する。

【００９８】図２６、図２７および図２８は、本発明の
第６実施形態によるＮＡＮＤ型ＥＥＰＲＯＭの電圧制御
を示す図である。なお、この実施形態の平面図、等価回
路図、縦断面図および横断面図は、それぞれ従来技術の
説明で参照した図１（Ａ）、図１（Ｂ）、図２および図
３と同一であるので、これらの図面を参照されたい。

【００９９】図２６に示すように、データを消去すべき
選択セルを含む選択されたＮＡＮＤ型セル列に接続した
ビット線ＢＬ１には３．３Ｖを印加し、それ以外の非選
択ビット線ＢＬ２には０Ｖを印加する。

【０１００】先ず、ビット線ＢＬ１に接続されたＮＡＮ
Ｄ型セル列における、選択されたセルでのデータ消去
と、非選択セルでのデータ保持について説明する。図２
７のｔ１の期間において、図２７に示すように、選択ゲ
ートＳＧ１及び制御ゲートＣＧ１〜ＣＧ８をＶcc（例え
ば３．３Ｖ）にプリチャージする。一方、選択ゲートＳ
Ｇ２には０Ｖを印加して、選択トランジスタＳＧ２をＯ
ＦＦさせておく。この時、図２７に示すように、チャネ
ル部の電位ＶCHNはＶcc−Ｖths（Ｖthsは選択トランジ
スタのしきい値で１Ｖ程度）、即ち、３．３−１＝２．
３Ｖとなり、選択ゲートＳＧ２がＯＦＦしているので、
チャネル部は浮遊状態になる。

【０１０１】次いで、ｔ２の期間において、図２６に示
すように、選択セルの制御ゲートＣＧ６には−１０Ｖを
印加し、非選択セルの制御ゲートＧ１〜Ｇ５、Ｇ７〜Ｇ
８には＋１０Ｖを印加する。この時、消去電圧−１０Ｖ
が制御ゲートに印加された選択セルはＯＦＦするが、こ
の選択セルよりもソース側およびドレイン側におけるチ
ャネル部はいずれも浮遊状態であるため、非選択セルの
制御ゲートに加わる１０Ｖの電圧によって、２つのチャ
ネル部は９Ｖ程度にまで自己昇圧する。この自己昇圧に
ついては既に詳細に説明してあるので、ここでは説明を
省略する。なお、選択セルよりもドレイン側のチャネル
部は必ずしも浮遊状態でなくてもよく、選択ゲートＳＧ
１に印加する電圧は例えば４．５Ｖであってもよい。

【０１０２】これにより、選択されたセルの制御ゲート
が−１０Ｖで、ソース・ドレインの少なくとも一方が９
Ｖとなるから、ゲートとソース・ドレインとの間には、
浮遊ゲート電極とソース・ドレインとの間にトンネル電
流を生じさせるのに十分な、１９Ｖの電圧が印加され
る。従って、浮遊ゲート電極に蓄積されている電子は、
トンネル電流として浮遊ゲート電極から放出される。そ
の結果、選択されたメモリセルのしきい値は負（例え
ば、−２Ｖ）になり、ノーマリＯＮの状態に変わってデ
ータが消去される。

【０１０３】一方、非選択セルでは、制御ゲートの電位
が＋１０Ｖで、チャネルの電位は＋９Ｖであるため、ゲ
ートと基板との間には電位差が＋１Ｖしか加わらない。
従って、トンネル電流は流れず、メモリセルのしきい値
は初期状態を保つ。

【０１０４】次に、このＮＡＮＤ型セル列との間で、そ
の制御ゲート電極を共有する他のＮＡＮＤ型セル列にお
けるデータの保持について説明する。

【０１０５】図２６に示したように、ビット線ＢＬ２を
０Ｖとし、選択ゲートＳＧ１の電位をＶcc＝３．３Ｖ、
全ての制御ゲートを３．３Ｖにした場合、図２８のｔ１
の期間に、チャネル部の電位はすべて０Ｖになる。図２
８のｔ２の期間においては、図２６に示したように、制
御ゲートＣＧ６に消去電圧−１０Ｖを印加すると共に、
その他の制御ゲートＣＧ１〜ＣＧ５、ＣＧ７〜ＣＧ８に
は＋１０Ｖを与える。これにより、選択されたＮＡＮＤ
型セル列と同様、消去電圧が制御ゲート電極に印加され
たセルトランジスタはＯＦＦするから、図２６に示した
ように、チャネル領域はこの制御ゲートＣＧ６と選択ゲ
ートＳＧ１の間のチャネル領域１（電位ＶCHN1で示され
る領域）と、制御ゲートＣＧ６と選択ゲートＳＧ２の間
のチャネル領域２（電位ＶCHN2で示される領域）とに分
割される。選択ゲートＳＧ１がＯＮしているから、ドレ
イン側のチャネル領域１はビット線ＢＬ２に接続されて
おり、図２８に示したように、その電位ＶCHN1は常に０
Ｖを保つ。一方、ソース側のチャネル領域２は、図２６
の選択ゲートＳＧ２がＯＦＦしているから、その電位Ｖ
CHN2は浮遊状態となる。そのため、非選択セルの制御ゲ
ート電極の電位が＋１０Ｖになった時点で、図２８に示
したように、チャネル領域２の電位ＶCHN2は０〜５Ｖ
（例えば、３Ｖ）にまで自己昇圧する。その結果、この
ＮＡＮＤ型セル列では、ＣＧ１〜ＣＧ５の制御ゲートと
チャネル間の電位差は１０Ｖ、ＣＧ７〜ＣＧ８の制御ゲ
ートとチャネル間の電位差は７Ｖになる。このような電
位差では、通常の消去時間を採用する限り、電荷蓄積層
と基板の間でトンネル電流は流れない。一方、チャネル
がＯＦＦしたセルトランジスタについては、トンネル電
流が流れるとすれば、浮遊ゲートとソースまたはドレイ
ン領域との間の経路を通って流れることになる。しか
し、この経路での電位差は、１０Ｖまたは１３Ｖである
から、通常の消去時間を用いる限り、トンネル電流は流
れない。従って、このＮＡＮＤ型セル列では、データの
消去が行われることはない。

【０１０６】上記のように、この実施形態では、データ
消去のために選択されたセルの制御ゲートに−１０Ｖの
電圧を印加し、且つK.D.Suh et al.の自己昇圧方式を利
用してソース・ドレインを９Ｖに昇圧させることによ
り、選択されたセルの制御ゲート電極とソース・ドレイ
ンとの間に、データを消去するために十分な電圧を加え
ている。即ち、制御ゲート電極とＮＡＮＤ型セル列のチ
ャネル領域には逆極性の電圧を印加しているので、夫々
の電圧の絶対値は、片方の電圧を０Ｖとする場合に比較
して略半分の値にすることができる。例えば、従来技術
で説明したフラッシュ消去の場合には、制御ゲートを０
Ｖにしているため、Ｐウェル層には２０Ｖの高電圧を印
加する必要があったことと比較されたい。こうして、消
去電圧の絶対値を低下させ得るため、この実施形態で
は、ＮＡＮＤ型ＥＥＰＲＯＭを構成するトランジスタと
して、従来のような高耐圧トランジスタを必要としな
い。また、配線間の設計ルールも通常の低電圧が使用さ
れる場合と同様にすることができるので、素子の高密度
化およびチップサイズの縮小を達成することができる。
更に、高電圧を使用しなくて済むので、信頼性も向上す
る。

【０１０７】なお、以上の説明では、選択された一つの
セル毎にデータを消去するビット消去について説明した
が、制御ゲート電極を共有する所定の数のＮＡＮＤ型セ
ル列についてのビット線ＢＬを全て３．３Ｖにすれば、
これらのＮＡＮＤ型セル列の全てにおいて、選択された
制御ゲートに接続されたセルを一括消去すること、即
ち、ページ分一括して消去する「ページ消去」が可能と
なる。

【０１０８】次に、図２９を参照して第７実施形態を説
明する。この実施形態では、Ｎウェル層およびＰウェル
層が形成されておらず、メモリセル部はｐ型基板上に直
接形成されている。消去時の電圧制御のタイミングは、
上記第６実施形態と同じである。

【０１０９】この実施形態によれば、ｐ型基板の電位を
０Ｖにすることができるため、周辺ＣＭＯＳ回路のＮチ
ャネルトランジスタと同様に、ＮＡＮＤ型メモリセルア
レイをもこのｐ型基板領域に形成できる。従って、図２
に示されるＮＡＮＤ型ＥＥＰＲＯＭのように、メモリセ
ル部を形成するためのＮウェル層およびＰウェル層を形
成する必要がなくなり、プロセス工程を簡略化すること
ができる。

【０１１０】なお、本発明は上述の各実施の形態に限定
されるものではなく、その要旨の範囲で種々変形して実
施することが可能である。

【０１１１】

【発明の効果】以上詳述したように、本発明の第一観点
によれば、非選択ビット線に接続するＮＡＮＤ型セル列
において、制御ゲート電極に書き込み高電圧が印加され
るメモリセル部はチャネル電位が十分に自己昇圧するた
め、書き込み時にかかるストレスが軽減される。一方、
ＮＡＮＤ型セル列内の任意のメモリセルにデータを書き
込んだ後も、問題なくランダムにデータを書き込むこと
ができる。更に、従来のデバイス性能を劣化させること
なく、信頼性を向上させることができる。

【０１１２】また、本発明の第二観点によれば、消去時
に従来のような高電圧を用いる必要がないため、昇圧回
路の段数を低減することが可能となる。更に、トランジ
スタを高耐圧にする必要がないため、周辺回路の占める
面積を削減することができる。加えて、低電圧で消去動
作が可能であるため、素子の信頼性を向上させることが
でき、歩留まりの向上も期待できる。

【図面の簡単な説明】

【図１】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセル列を示す
平面図及びその等価回路図。

【図２】図１（Ａ）のII−II線に沿う断面図。

【図３】図１（Ａ）のIII−III線に沿う断面図。

【図４】従来のＮＡＮＤ型ＥＥＰＲＯＭにおける読み出
し、消去および書き込みにおける電圧制御の例を示す
図。

【図５】メモリセルの情報が「１」又は「０」のとき
の、セルトランジスタのしきい値を示す図。

【図６】自己昇圧方式における書き込み方法を示す説明
図。

【図７】自己昇圧方式での書き込みにおける電圧制御の
タイミングを説明する図。

【図８】メモリセルトランジスタの電極電位および電極
間の容量を解析して示す図。

【図９】図６（Ｃ）の状態Ｂにおいて各電極にかかる電
位を示す図。

【図１０】選択的自己昇圧方式における書き込み方法に
ついて説明する図。

【図１１】選択的自己昇圧方式において、書き込み時の
各電極にかかる電位とチャネル電位との間の関係を示す
図。

【図１２】自己昇圧方式において、書き込み時の各電極
に印加される電位とチャネル電位との間の関係を示す
図。

【図１３】本発明の改良された選択的書き込み方式にお
ける、書き込み時の電圧制御を示す図。

【図１４】本発明の改良された選択的書き込み方式にお
ける、書き込み時の動作を説明するための電位関係図。

【図１５】ＮＡＮＤ型メモリセル内のチャネルの電位上
昇と時間との関係を示す図。

【図１６】図１５の表に示されるデータの一部をグラフ
化した図。

【図１７】図１５の表に示されるデータの一部をグラフ
化した図。

【図１８】図１５の表に示されるデータの一部をグラフ
化した図。

【図１９】図１５の表に示されるデータの一部をグラフ
化した図。

【図２０】本発明の第１実施形態の変形例における、図
１４と同様の説明図。

【図２１】本発明の改良された選択的書き込み方式にお
ける、電圧制御タイミングの第１実施形態を示す図。

【図２２】本発明の改良された選択的書き込み方式にお
ける、電圧制御タイミングの第２実施形態を示す図。

【図２３】本発明の改良された選択的書き込み方式にお
ける、電圧制御タイミングの第３実施形態を示す図。

【図２４】本発明の改良された選択的書き込み方式にお
ける、電圧制御タイミングの第４実施形態を示す図。

【図２５】本発明の改良された選択的書き込み方式にお
ける、電圧制御タイミングの第５実施形態を示す図。

【図２６】本発明の第６実施形態における、消去時の電
圧制御を示す図。

【図２７】本発明の第６実施形態における、選択された
ＮＡＮＤ型セル列での選択されたセルでの消去動作、並
びに非選択セル列での消去禁止動作を説明するための
図。

【図２８】本発明の第６実施形態における、他のＮＡＮ
Ｄ型セル列での消去禁止動作を説明するための図。

【図２９】本発明の第７実施形態におけるＮＡＮＤ型Ｅ
ＥＰＲＯＭのメモリセル列を示す断面図。

【符号の説明】

１１…Ｐ型基板、 １２…素子分離領域、 １３…トンネル酸化膜、 １４…電荷蓄積層、 １５…インター絶縁膜、 １６…制御ゲート、 １７…層間絶縁膜、 １８…ビット線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (20)

【特許請求の範囲】
1. 【請求項１】 直列に接続された電気的に書き替え可能
   な複数のメモリセルと、前記複数のメモリセルのビット
   線側の一端に設けられた第一の選択ゲートトランジスタ
   と、前記複数のメモリセルのソース線側の他端に設けら
   れた第二の選択ゲートトランジスタとで構成されたＮＡ
   ＮＤ型メモリセル列を具備した不揮発性半導体記憶装置
   であって、 選択されたＮＡＮＤ型メモリセル列の選択されたメモリ
   セルに書き込みを行うに際し、前記選択されたＮＡＮＤ
   型メモリセル列にはビット線から低電圧が印加される一
   方、この選択されたＮＡＮＤ型メモリセル列との間で制
   御ゲート電極を共有する非選択ＮＡＮＤ型メモリセル列
   には、ビット線から高電圧が印加されると共に、そのチ
   ャネル領域の電位が浮遊状態にされ、 前記選択されたメモリセルの制御ゲート電極に、前記選
   択されたＮＡＮＤ型メモリセル列におけるチャネル領域
   との間の電位差がデータの書き込みに十分であるような
   第１の電圧が印加され、 前記選択されたメモリセルに隣接するメモリセルのう
   ち、少なくとも一方のメモリセルの制御ゲート電極に、
   ノーマリＯＦＦの状態にある場合の該メモリセルをＯＮ
   させるのに十分であり、且つ非選択ＮＡＮＤ型メモリセ
   ル列では、選択されたメモリセルと前記制御ゲート電極
   を共有したメモリセルにおけるチャネル電位の選択的自
   己昇圧を可能とする第２の電圧が印加されることを特徴
   とする不揮発性半導体記憶装置。
2. 【請求項２】 前記第１と第２の電圧を与えたメモリセ
   ル以外の選択ＮＡＮＤ型メモリセル列内のメモリセルの
   制御ゲート電極に、これらのメモリセルにおける書き込
   みを禁止でき、且つ非選択ＮＡＮＤ型メモリセル列のチ
   ャネル電位の自己昇圧を可能とする第３の電圧が印加さ
   れることを特徴とする請求項１に記載の不揮発性半導体
   記憶装置。
3. 【請求項３】 前記第１の電圧、第２の電圧および第３
   の電圧の関係は、第１の電圧＞第３の電圧＞第２の電圧
   ＞０であることを特徴とする請求項２に記載の不揮発性
   半導体記憶装置。
4. 【請求項４】 前記第２の電圧は、前記選択されたメモ
   リセルに隣接するメモリセルのうち、前記ビット線に近
   い方のメモリセルの制御ゲート電極に印加されることを
   特徴とする請求項２に記載の不揮発性半導体記憶装置。
5. 【請求項５】 前記選択されたメモリセルに隣接するメ
   モリセルのうち、前記ソース線に近い方のメモリセルの
   制御ゲート電極に、前記選択されたメモリセルと当該制
   御ゲート電極を共有する非選択ＮＡＮＤ型メモリセル列
   のメモリセル１個におけるチャネル電位の選択的自己昇
   圧を可能とする第４の電圧が印加されることを特徴とす
   る請求項４に記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記第１の電圧、第２の電圧、第３の電
   圧および第４の電圧の関係は、第１の電圧＞第３の電圧
   ＞第２の電圧＞第４の電圧≧０であることを特徴とする
   請求項５に記載の不揮発性半導体記憶装置。
7. 【請求項７】 前記第１の電圧、第２の電圧、第３の電
   圧および第４の電圧の関係は、第１の電圧＞第３の電圧
   ＞第２の電圧≧第４の電圧＞０であることを特徴とする
   請求項５に記載の不揮発性半導体記憶装置。
8. 【請求項８】 前記第２の電圧は、読み出し時に、選択
   されたＮＡＮＤ型メモリセル列の選択されたメモリセル
   以外のメモリセルの制御ゲート電極に印加される電圧と
   同じ電圧であることを特徴とする請求項１に記載の不揮
   発性半導体記憶装置。
9. 【請求項９】 前記第２の電圧は、電源電圧と同じ電圧
   であることを特徴とする請求項１に記載の不揮発性半導
   体記憶装置。
10. 【請求項１０】 前記第一の選択ゲートトランジスタの
    ゲート電圧は電源電圧に設定され、 前記各制御ゲート電極の電位は、前記電源電圧より低い
    電位にされた後に、それぞれ最終設定電圧として前記の
    第１の電圧、第２の電圧、第３の電圧および第４の電圧
    に設定されることを特徴とする請求項５に記載の不揮発
    性半導体記憶装置。
11. 【請求項１１】 前記第一の選択ゲートトランジスタの
    ゲート電圧は電源電圧に設定され、 前記各制御ゲート電極の電位は、第１の期間で前記電源
    電圧より低い電位にされ、第２の期間で一時的に前記第
    ２の電圧と略同一の電圧にまで上昇され、その後にそれ
    ぞれ最終設定電圧として前記の第１の電圧、第２の電
    圧、第３の電圧および第４電圧に設定されることを特徴
    とする請求項５に記載の不揮発性半導体記憶装置。
12. 【請求項１２】 前記第一の選択ゲートトランジスタの
    ゲート電圧は電源電圧に設定され、 前記各制御ゲート電極の電位は、第１の期間で前記電源
    電圧より低い電位にされ、第２の期間で一時的に前記第
    ３の電圧と略同一の電圧にまで上昇され、その後にそれ
    ぞれ最終設定電圧として前記の第１の電圧、第２の電
    圧、第３の電圧および第４電圧に設定されることを特徴
    とする請求項５に記載の不揮発性半導体記憶装置。
13. 【請求項１３】 前記第一の選択ゲートトランジスタの
    ゲート電圧は、第１の期間および第２の期間の間は電源
    電圧よりも高い電圧とされ、第３の期間では前記電源電
    位とされ、 前記各制御ゲート電極の電位は、前記第１の期間で前記
    電源電圧より低い電位にされ、前記第２の期間でそれぞ
    れ最終設定電圧として前記の第１の電圧、第２の電圧、
    第３の電圧および第４電圧に設定されることを特徴とす
    る請求項５に記載の不揮発性半導体記憶装置。
14. 【請求項１４】 前記第一の選択ゲートトランジスタの
    ゲート電圧は、第１の期間の間は電源電圧よりも高い電
    圧とされ、第２の期間および第３の期間では前記電源電
    位にされ、 前記各制御ゲート電極の電位は、前記第１の期間および
    第２の期間で前記電源電圧より低い電位にされ、前記第
    ３の期間でそれぞれ最終設定電圧として前記の第１の電
    圧、第２の電圧、第３の電圧および第４電圧に設定され
    ることを特徴とする請求項５に記載の不揮発性半導体記
    憶装置。
15. 【請求項１５】 前記選択されたメモリセルが前記第一
    及び第二の選択ゲートトランジスタのいずれかに隣接し
    ている場合、前記選択されたメモリセルの他方の隣のメ
    モリセルの制御ゲート電極に前記第２の電圧または第４
    の電圧が印加されることを特徴とする請求項５に記載の
    不揮発性半導体記憶装置。
16. 【請求項１６】 直列に接続された電気的に書き替え可
    能な複数のメモリセルと、前記複数のメモリセルのビッ
    ト線側の一端に設けられた第一の選択ゲートトランジス
    タと、前記複数のメモリセルのソース線側の他端に設け
    られた第二の選択ゲートトランジスタとで構成されたＮ
    ＡＮＤ型メモリセル列を具備した不揮発性半導体記憶装
    置であって、 選択されたＮＡＮＤ型メモリセル列の選択されたメモリ
    セルに書き込みを行うに際し、前記選択されたＮＡＮＤ
    型メモリセル列および前記ＮＡＮＤ型メモリセル列との
    間で前記制御ゲート電極を共有する非選択ＮＡＮＤ型メ
    モリセル列に対して、ビット線から少なくとも前記選択
    されたメモリセルおよび選択されたメモリセルと前記制
    御ゲート電極を共有する非選択ＮＡＮＤ型メモリセル列
    のメモリセルのチャネル領域まで実質的にビット線電位
    が伝えられ、且つ前記非選択ＮＡＮＤ型メモリセル列の
    チャネル領域が浮遊状態にされ、 前記選択されたＮＡＮＤ型メモリセル列における制御ゲ
    ート電極の電位が所定レベルにまで上昇され、容量結合
    によって前記非選択ＮＡＮＤ型メモリセル列におけるチ
    ャネル領域の電位が自己昇圧され、 前記チャネル領域の自己昇圧電位と前記選択されたメモ
    リセルに隣接したメモリセルの制御ゲート電極電位との
    間の電位差を利用して、前記非選択ＮＡＮＤ型メモリセ
    ル列における該隣接メモリセルと前記制御ゲート電極を
    共有するメモリセルがＯＦＦ状態にされ、 前記メモリセルがＯＦＦ状態になった後に、前記選択さ
    れたメモリセルと前記制御ゲート電極を共有する非選択
    ＮＡＮＤ型メモリセル列のメモリセルのチャネル電位が
    最終電位にまで昇圧されることを特徴とする不揮発性半
    導体記憶装置。
17. 【請求項１７】 直列に接続された電気的に書き替え可
    能な複数のメモリセルと、前記複数のメモリセルのビッ
    ト線側の一端に設けられた第一の選択ゲートトランジス
    タと、前記複数のメモリセルのソース線側の他端に設け
    られた第二の選択ゲートトランジスタとで構成されたＮ
    ＡＮＤ型メモリセル列を具備した不揮発性半導体記憶装
    置であって、 前記ＮＡＮＤ型メモリセル列における選択されたメモリ
    セルのデータ消去を行う際に、前記ＮＡＮＤ型メモリセ
    ル列について、少なくとも選択されたメモリセルと前記
    第二の選択ゲートトランジスタの間のメモリセルのチャ
    ネル領域にビット線からの第１の電圧が伝えられてその
    チャネル領域の電位が浮遊状態にされつつ、前記選択さ
    れたメモリセルの制御ゲート電極に第２の電圧が、非選
    択メモリセルの制御ゲート電極に第３の電圧が夫々印加
    され、この場合の前記第２の電圧の極性と、前記第１お
    よび第３の電圧の極性とが逆極性であることを特徴とす
    る不揮発性半導体記憶装置。
18. 【請求項１８】 前記選択されたメモリセルの制御ゲー
    ト電極には負の電位が与えられ、非選択メモリセルの制
    御ゲート電極には正の電圧が与えられ、ビット線には正
    の電圧が与えられることを特徴とする請求項１７に記載
    の不揮発性半導体記憶装置。
19. 【請求項１９】 前記ＮＡＮＤ型メモリセル列と制御ゲ
    ート電極を共有する他のＮＡＮＤ型メモリセル列につい
    て、ビット線に０Ｖが与えられ、該他のＮＡＮＤ型メモ
    リセル列における全メモリセルが非消去の状態にされる
    ことを特徴とする請求項１７に記載の不揮発性半導体記
    憶装置。
20. 【請求項２０】 前記ＮＡＮＤ型メモリセル列は、半導
    体基板上にウェル拡散層を形成することなく直接形成さ
    れることを特徴とする請求項１７に記載の不揮発性半導
    体記憶装置。