JP2011044233A - フラッシュメモリプログラム禁止方式 - Google Patents
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Abstract
【解決手段】消去状態からのプログラミングが望まれていないNANDフラッシュメモリセル列におけるプログラムディスターブを減少させるため、局所ブーストチャネル禁止方式が使用される。局所ブーストチャネル禁止方式では、プログラミングが望まれていないNAND列内の選択メモリセルは、NAND列内の他のセルから減結合される。これが、対応するワードラインがプログラミング電圧まで引き上げられるときに、減結合セルのチャネルを、F-Nトンネリングを禁止するのに十分な電圧レベルまで局所的に押し上げることを可能にする。高いブースト効率のため、NAND列内の残りのメモリセルのゲートに印加されるパス電圧は、従来と比較して低下させることができ、そこで、ランダムページプログラミングを可能にしながら、プログラムディスターブを最低限に抑える。
【選択図】図5
Description
(1) Vprimary = Vich +γ* (Vunsel − Vthc − Vich)
ここで、Vunselは、非選択メモリセルに印加されるゲート電圧であり、Vich = VCC − Vth_sslである。
(2) Vsecondary = Vich +γ* (Vsel − Vthc − Vich)
ここで、Vselは、選択メモリセルに印加されるゲート電圧であり、Vich = VCC − Vth_sslである。
(3) Vunsel > Vthc + VichかつVsel > Vunselであるならば、Vsecondary = Vprimary +γ* (Vsel − Vunsel)
Vprimary = 1.7V + 0.8 * (7V − 3V − 1.7V) = 3.54V
の1次ブースト電圧まで引き上げられる。
Vsecondary = 3.54V + 0.8 (V1 − V2) = 12.34V
である。
(1) V3 < V2 < V1
(2) 0V < V4 < V3
(3) 0V < V5 < V2
(1) V3 < V2 < V1
(2) 0V < V4 < V3
(3) 0V < V6 < V3
28 メモリセルアレイ
50 フローティングゲートメモリセル
52 列選択トランジスタ
56 接地選択トランジスタ
54 ビットライン
58 共通ソースライン
300 NAND列
302 メモリセル
304 列選択トランジスタ
306 ビットライン
308 接地選択トランジスタ
310 ソースライン
BL ビットライン
WL ワードライン
SSL 列選択ライン
GSL 接地選択ライン
CSL 共通ソースライン
Claims (17)
- 選択メモリセルのプログラミングを禁止するためのプログラム動作の間、プログラム禁止電圧に事前充電されたソースラインとビットラインとの間に結合されたNAND列を有するメモリアレイであって、
前記NAND列のすべてのメモリセルに前記ビットラインの前記プログラム禁止電圧を印加するための電圧レベルに駆動される列選択トランジスタと、
第1の期間において第1のパス電圧まで駆動される前記ソースラインと前記選択メモリセルとの間の複数の下側メモリセルと、
1次ブースト電圧まで上側メモリセルのチャネルを事前充電するための前記第1の期間において第2のパス電圧まで駆動される前記ビットラインと前記選択メモリセルとの間の複数の前記上側メモリセルと、
前記選択メモリセルのチャネルに事前充電するための前記第1の期間において第3のパス電圧から前記1次ブースト電圧まで駆動され、前記第1の期間の次の第2の期間において前記第1のパス電圧よりも高いプログラミング電圧まで駆動される選択メモリセルと、を有することを特徴とするメモリアレイ。 - 前記第1のパス電圧と、前記第2のパス電圧と、前記第3のパス電圧とは、同一である、請求項1に記載のメモリアレイ。
- 前記第3のパス電圧は、前記第1のパス電圧より低い、請求項1に記載のメモリアレイ。
- 前記複数の上側メモリセルは、前記第2の期間の間、電気的にオフにされる前記選択メモリセルに隣接する前記上側メモリセルを含む、請求項1に記載のメモリアレイ。
- 前記上側メモリセルは、前記第2の期間において前記第2のパス電圧より低く且つ0ボルトより高い減結合電圧まで駆動される、請求項4に記載のメモリアレイ。
- 前記複数の下側メモリセルは、前記第2の期間の間、電気的にオフにされる前記選択メモリセルに隣接する下側メモリセルを含む、請求項1に記載のメモリアレイ。
- 前記下側メモリセルは、前記第2の期間において前記第2のパス電圧より低く且つ0ボルトより高い減結合電圧まで駆動される、請求項6に記載のメモリアレイ。
- 前記列選択トランジスタは、前記第2の期間にまで有効期間を延長するために、前記第1の期間の前に前記プログラム禁止電圧まで駆動される、請求項1に記載のメモリアレイ。
- 前記列選択トランジスタは、前記第1の期間の前に前記プログラム禁止電圧まで駆動される、請求項1に記載のメモリアレイ。
- 前記列選択トランジスタは、前記第2の期間にまで有効期間を延長するために、前記第1の期間において漏洩最小電圧まで駆動される、請求項9に記載のメモリアレイ。
- 前記第1のパス電圧は、前記第2のパス電圧よりも低く、且つ、プログラムされたメモリセルに対応する閾値電圧よりも高い、請求項6に記載のメモリアレイ。
- 前記下側メモリセルは、前記第2の期間において0ボルトまで駆動される前記選択メモリセルに隣接する、請求項11に記載のメモリアレイ。
- 前記第1のパス電圧は、第2のパス電圧よりも高い、請求項1に記載のメモリアレイ。
- 前記複数の上側メモリセルは、前記選択メモリセルに隣接する第1の上側メモリセルと、前記第1の上側メモリセルに隣接する第2の上側メモリセルと含み、
前記第1の上側メモリセルは、前記第2の上側メモリが前記第2のパス電圧よりも高い第4のパス電圧まで駆動されるとき、前記第2の期間の間、電気的にオフにされる、請求項13に記載のメモリアレイ。 - 前記複数の下側メモリセルは、前記選択メモリセルに隣接する第1の下側メモリセルと、前記第1の下側メモリセルに隣接する第2の下側メモリセルと含み、
前記第1の下側メモリセルは、前記第2の期間の間、電気的にオフにされる、請求項14に記載のメモリアレイ。 - 前記第1の下側メモリセルは、0ボルトまで駆動される、請求項15に記載のメモリアレイ。
- 前記選択メモリセルは、前記第1の下側メモリセルが0ボルトを目標として駆動された後の所定の遅延後に、前記プログラミング電圧まで駆動される、請求項16に記載のメモリアレイ。
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