JP2002260390A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP2002260390A JP2001061489A JP2001061489A JP2002260390A JP 2002260390 A JP2002260390 A JP 2002260390A JP 2001061489 A JP2001061489 A JP 2001061489A JP 2001061489 A JP2001061489 A JP 2001061489A JP 2002260390 A JP2002260390 A JP 2002260390A
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Abstract

(57)【要約】 【課題】 誤書き込みを確実に防止できるようにした書
き込みモードを有する不揮発性半導体記憶装置を提供す
る。 【解決手段】 メモリトランジスタが複数個直列接続さ
れ、一端が選択ゲートトランジスタＳＧ１を介してビッ
ト線ＢＬに、他端が選択ゲートトランジスタＳＧ２を介
して共通ソース線ＳＬに接続されてＮＡＮＤセルが構成
される。ＮＡＮＤセルの選択されたメモリトランジスタ
の制御ゲートに書き込み電圧Ｖｐｇｍを印加し、その両
隣の非選択メモリトランジスタの制御ゲートにＶｓｓを
印加して、選択されたメモリトランジスタでデータ書き
込みを行う。この書き込み動作において、ビット線ＢＬ
側から第２番目のメモリトランジスタが選択されたとき
に、ビット線ＢＬ側から１番目の非選択メモリトランジ
スタの制御ゲートには中間電圧Ｖｐａｓｓを印加し、ビ
ット線ＢＬ側から第３番目以降の非選択メモリトランジ
スタの制御ゲートにも中間電圧Ｖｐａｓｓを印加する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電気的書き換え
可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係
り、特にＮＡＮＤ型のセルアレイ構成を用いるＥＥＰＲ
ＯＭに関する。
【０００２】
【従来の技術】従来より、高集積化が可能なＥＥＰＲＯ
Ｍとして、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られ
ている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリト
ランジスタは半導体基板上に絶縁膜を介して電荷蓄積層
（浮遊ゲート）と制御ゲートが積層形成されたスタック
ゲート構造を有している。複数個のメモリトランジスタ
は、隣接するもの同士でソース若しくはドレインを共有
する形で直列接続され、その両端に選択ゲートトランジ
スタを配置して、ＮＡＮＤセルユニットが構成される。
【０００３】メモリトランジスタは、浮遊ゲートの電荷
蓄積状態により、データを不揮発に記憶する。具体的
に、浮遊ゲートにチャネルから電子を注入したしきい値
電圧の高い状態を例えばデータ“０”、浮遊ゲートの電
子をチャネルに放出させたしきい値電圧の低い状態をデ
ータ“１”として、２値データ記憶を行う。最近では、
しきい値分布制御をより細分化することで、４値記憶等
の多値記憶方式も行われている。
【０００４】データ書き込みに際しては、予めＮＡＮＤ
セルブロック内を一括してデータ消去する。これは、選
択されたＮＡＮＤセルブロックの全制御ゲート線（ワー
ド線）をＶｓｓとし、セルアレイのｐ型ウェルに昇圧さ
れた正電圧Ｖｅｒａ（消去電圧）を与えて、浮遊ゲート
の電子をチャネルに放出させることにより行われる。こ
れにより、ＮＡＮＤセルブロックのデータはオール
“１”状態（消去状態）になる。
【０００５】データ書き込みは、上述した一括データ消
去後に、ソース側から順に、選択された制御ゲート線に
沿う複数のメモリトランジスタ（これを通常、１ページ
という）に対して一括して行われる。選択されたワード
線に昇圧された正の書き込み電圧Ｖｐｇｍを与えると、
“０”データの場合はチャネルから浮遊ゲートに電子が
注入され（いわゆる“０”書き込み）、“１”データの
場合は電子注入が禁止されて（いわゆる書き込み禁止若
しくは“１”書き込み）、データ書き込みが行われる。
【０００６】以上のような制御ゲート線に沿ったメモリ
トランジスタでの一括データ書き込みに際して、データ
に応じてメモリトランジスタのチャネル電位を制御する
ことが必要である。例えば、データ“０”の場合には、
チャネル電位を低く保ち、制御ゲートに書き込み電圧が
印加されたときに、浮遊ゲート下のゲート絶縁膜に大き
な電界がかかるようにする。“１”データ書き込み（即
ち書き込み禁止）の場合は、チャネル電位を昇圧して浮
遊ゲートへの電子注入を禁止する。
【０００７】上述したデータ書き込みの際のチャネル電
位制御の方式には種々あるが、“１”データ書き込みの
場合にチャネルをフローティング状態として、制御ゲー
トからの容量結合によりチャネル電位を昇圧するセルフ
ブースト方式が従来より知られている。即ち、制御ゲー
ト線に書き込み電圧を印加する前に、ビット線にデータ
“０”，“１”に応じてＶｓｓ，Ｖｄｄを与え、ビット
線側の選択ゲートトランジスタをオン、ソース側選択ゲ
ートトランジスタをオフして、“０”データの場合ＮＡ
ＮＤセルのチャネルには、Ｖｓｓを転送する。“１”デ
ータの場合は、ＮＡＮＤセルのチャネルを、選択ゲート
トランジスタのゲートに与えられる電圧（例えばＶｄｄ
＋α）から選択ゲートトランジスタのしきい値電圧分低
下した電位までプリチャージして、フローティングにす
る。
【０００８】この後、選択された制御ゲート線に書き込
み電圧を印加すると、“０”データの場合、チャネルが
Ｖｓｓの低電位に固定されているため、浮遊ゲート下の
ゲート絶縁膜に大きな電界がかかって、浮遊ゲートに電
子がトンネル注入される。“１”データのメモリトラン
ジスタについては、フローティングのチャネルが制御ゲ
ートからの容量結合により電位上昇する。具体的に選択
された制御ゲート線に印加された一つの書き込み電圧
（例えば２０Ｖ）と、非選択の制御ゲート線に印加され
た複数の中間電圧（例えば１０Ｖ）による容量結合でチ
ャネル電位が６Ｖまで上昇すると、チャネルと選択され
た制御ゲート間の電位差は１４Ｖとなり、書き込みが禁
止される。
【０００９】セルフブースト方式の例として、例えばＮ
ＡＮＤセル内の選択されたメモリトランジスタよりビッ
ト線側の全てのメモリトランジスタのチャネルを一体に
昇圧させる特殊な方式も提案されている（特開平１０−
２８３７８８号公報参照）。この場合、選択されたメモ
リトランジスタのソース側に隣接するメモリトランジス
タは制御ゲートにＶｓｓを与えてチャネルをカットオフ
し、選択されたメモリトランジスタの制御ゲートに書き
込み電圧を印加し、その他のメモリトランジスタの制御
ゲートには中間電圧を印加する。
【００１０】これにより、既に書き込みが終了したソー
ス側のメモリトランジスタのチャネルは選択されたメモ
リトランジスタから切り離される。そして選択されたメ
モリトランジスタに書き込むデータが“０”の場合に
は、そのチャネルまでＶｓｓを転送して、選択されたメ
モリトランジスタの浮遊ゲートに電子を注入することが
できる。選択メモリトランジスタよりビット線側のメモ
リトランジスタでは、制御ゲートに与えられる電圧が中
間電圧であって、電子注入が生じない。また書き込むべ
きデータが“１”の場合には、そのチャネルをビット線
側の他のメモリトランジスタのチャネルと共に一体に制
御ゲートからの容量結合により昇圧させて、電子注入を
禁止することができる。
【００１１】最近一般的に用いられるセルフブースト方
式としては、ローカルセルフブースト方式（ＬＳＢ：Ｌ
ｏｃａｌ Ｓｅｌｆ−Ｂｏｏｓｔ）がある。これは、
“１”書き込みの場合に、選択されたメモリトランジス
タの両隣のメモリトランジスタをオフにして、選択され
たメモリトランジスタのチャネル部のみを他から切り離
されたフローティング状態にして昇圧するものである。
選択されたメモリトランジスタとその両隣のメモリトラ
ンジスタ以外のメモリトランジスタの制御ゲートには中
間電圧が印加される。
【００１２】この場合も、“０”書き込みのビット線で
は、ビット線から選択されたメモリセルのチャネルまで
Ｖｓｓが転送される。そして選択された制御ゲートに書
き込み電圧を印加すると、浮遊ゲートに電子注入がなさ
れる。“１”書き込みビット線の場合は、選択されたメ
モリトランジスタの両隣のメモリトランジスタのチャネ
ルがオフとなり、選択されたメモリトランジスタのチャ
ネル部のみが制御ゲートからの容量結合により昇圧され
て、電子注入が禁止される。
【００１３】前述のように、ＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭのデータ記憶方式として、多値方式も用いられ
る。この方式は、２値方式に対して同一面積のメモリセ
ルアレイにおいて２倍のデータが記録可能であるという
長所の反面、データ記録に使用するメモリトランジスタ
のしきい値電圧範囲が広がるため必然的に書き込み制御
が難しくなるという短所がある。例えば、“１”書き込
みのメモリトランジスタのチャネル電位の昇圧が不十分
のために、誤って浮遊ゲートに電子が注入されるといっ
た、誤書き込みを防止することが重要になり、ＬＳＢ方
式は特に、多値記憶方式を採用する場合に誤書き込みを
防止することができるものとして、有望視されている。
【００１４】
【発明が解決しようとする課題】以上のようにＬＳＢ方
式では、“１”データ書き込みの場合に着目するメモリ
トランジスタのチャネルを、その両隣のメモリトランジ
スタをオフにして昇圧させるという制御を行う。このと
き、着目するメモリトランジスタの両隣のメモリトラン
ジスタを完全にカットオフすることが出来れば、ブース
ト領域は着目するメモリトランジスタのチャネルと拡散
層に限定され、狭い領域を書き込み電位Ｖｐｇｍのみで
昇圧すればよいために、効率良くチャネルを昇圧できる
可能性がある。
【００１５】しかしこのＬＳＢ方式の場合、ビット線及
び共通ソース線から２番目のメモリトランジスタへの
“１”書き込みにおいて、その他のメモリトランジスタ
での“１”書き込みとは異なる事情が存在し、チャネル
部の昇圧が不十分になる可能性がある。この点を具体的
に、図１２及び図１３を用いて説明する。
【００１６】図１２及び図１３は、それぞれＮＡＮＤセ
ル内の３番目のメモリトランジスタが選択された場合
と、２番目のメモリトランジスタが選択された場合の
“１”書き込み時の電圧関係とチャネル部の昇圧の様子
を示している。図１２に示すように、制御ゲート線ＣＧ
２により３番目のメモリトランジスタが選択された場
合、その両隣の制御ゲート線ＣＧ１，ＣＧ３には、Ｖｓ
ｓ＝０Ｖが与えられ、それ以外の制御ゲート線ＣＧ０，
ＣＧ４，…には、中間電圧Ｖｐａｓｓが与えられる。
【００１７】このとき、中間電圧Ｖｐａｓｓを例えば１
０Ｖとし、容量結合比を５０％とすれば、制御ゲート線
ＣＧ０直下のチャネル部は、約５Ｖまで昇圧される。制
御ゲート線ＣＧ０直下のチャネル部を、Ｖｓｓが与えら
れた２番目のメモリトランジスタのソースとみれば、こ
のメモリトランジスタのゲート・ソース間電圧は、−５
Ｖとなり、消去状態のしきい値が−５Ｖより高ければ、
このメモリトランジスタはオフになる。同様に、制御ゲ
ート線ＣＧ３により制御される４番目のメモリトランジ
スタのチャネルもオフになる。
【００１８】これにより、書き込み電圧Ｖｐｇｍが印加
された３番目のメモリトランジスタのチャネル部（斜線
で示すようにソース，ドレインを含む）は、フローティ
ングになり、書き込み電圧Ｖｐｇｍにより昇圧される。
【００１９】これに対して、ビット線から２番目のメモ
リトランジスタが選択された場合は、図１３に示すよう
になる。ビット線側に隣接する制御ゲート線ＣＧ０には
Ｖｓｓが与えられ、このメモリトランジスタにとってソ
ースとなる、選択ゲートトランジスタ側の拡散層は、選
択ゲート線ＳＧＤにＶｄｄが与えられて、Ｖｄｄ−Ｖｔ
ｈ（Ｖｔｈは、選択ゲートトランジスタのしきい値電
圧）である。例えば、Ｖｄｄ＝３Ｖ，Ｖｔｈ＝１Ｖとす
れば、制御ゲート線ＣＧ０のメモリトランジスタのゲー
ト・ソース間電圧は、−２Ｖである。消去状態のメモリ
トランジスタのしきい値電圧がこれより低いとすれば、
制御ゲート線ＣＧ０によりＶｓｓが与えられた１番目の
メモリトランジスタはオフにならない。
【００２０】そうすると、選択された制御ゲート線ＣＧ
１に与えられた書き込み電圧Ｖｐｇｍによって昇圧され
るべきチャネル部は、制御ゲート線ＣＧ０，ＣＧ１の二
つのメモリトランジスタのチャネル部を一体にした斜線
の範囲になる。つまり、図と比較して、２倍の面積のチ
ャネル部を書き込み電圧Ｖｐｇｍにより昇圧しなければ
ならない。この結果、昇圧効率が悪くなり、誤って浮遊
ゲートに電子注入が生じる誤書き込みの原因となる。
【００２１】同様の事情は、共通ソース側の２番目のメ
モリトランジスタを選択した場合にも生じる。微細化傾
向によってメモリトランジスタのゲート長はサブミクロ
ン領域に到達しており、良好なカットオフ特性が実際に
得られなくなりつつある。また、プロセス的にもリソグ
ラフィ時にＮＡＮＤセル両端のメモリトランジスタのゲ
ート長が細くなる等、ゲート長の加工ばらつきもカット
オフ特性を悪化させる一要因となる。したがって、上記
の問題点は今後ますます顕著になると予想される。
【００２２】この発明は、上記事情を考慮してなされた
もので、誤書き込みを確実に防止できるようにした書き
込みモードを有する不揮発性半導体記憶装置を提供する
ことを目的としている。
【００２３】
【課題を解決するための手段】この発明は、電荷蓄積層
と制御ゲートが積層されたメモリトランジスタが複数個
直列接続され、その一端が第１の選択ゲートトランジス
タを介してビット線に、他端が第２の選択ゲートトラン
ジスタを介して共通ソース線に接続されたＮＡＮＤセル
を有し、ＮＡＮＤセルの選択されたメモリトランジスタ
の制御ゲートに書き込み電圧を印加し、その両隣の非選
択メモリトランジスタの制御ゲートにビット線に与えら
れるデータに応じてチャネルをオン，オフするための基
準電圧を印加して、選択されたメモリトランジスタでデ
ータ書き込みを行う書き込みモードを有する不揮発性半
導体記憶装置において、前記データ書き込みモードにお
いて、ビット線側から第２番目のメモリトランジスタが
選択されたときに、この第２番目のメモリトランジスタ
の制御ゲートに書き込み電圧を印加し、ビット線側から
第３番目の非選択メモリトランジスタの制御ゲートに基
準電圧を印加し、ビット線側から第１番目の非選択メモ
リトランジスタの制御ゲートには前記書き込み電圧より
低く且つ前記基準電圧より高い第１の中間電圧を印加
し、残りの非選択メモリトランジスタの少なくとも一つ
の制御ゲートに前記書き込み電圧より低く且つ前記基準
電圧より高い第２の中間電圧を印加するようにしたこと
を特徴とする。
【００２４】この発明によると、ＬＳＢ方式によるデー
タ書き込み時に、ビット線側から２番目のメモリトラン
ジスタが選択された場合には、１番目の非選択メモリト
ランジスタの制御ゲートに中間電圧を印加して、選択メ
モリトランジスタのチャネルと共にチャネル部を一体に
昇圧させるようにしている。これにより、誤書き込みの
ない確実なデータ書き込みが可能になる。この場合、ビ
ット線側から第３番目以降の非選択メモリトランジスタ
には少なくとも一つの制御ゲートに第２の中間電圧を印
加することができる。
【００２５】また、共通ソース線側から第２番目のメモ
リトランジスタが選択されたときにも同様に、この第２
番目のメモリトランジスタの制御ゲートに書き込み電圧
を印加し、共通ソース線側から第３番目の非選択メモリ
トランジスタの制御ゲートに基準電圧を印加し、共通ソ
ース線側から第１番目の非選択メモリトランジスタの制
御ゲートには第１の中間電圧を印加し、残りの非選択メ
モリトランジスタの少なくとも一つの制御ゲートに第２
の中間電圧を印加するようにすれば、共通ソース線側か
ら２番目のメモリトランジスタが選択されたときの誤書
き込みが確実に防止される。この場合も、共通ソース線
側から第３番目以降の非選択メモリトランジスタには少
なくとも一つの制御ゲートに第２の中間電圧を印加する
ことができる。
【００２６】この発明において、第２の中間電圧は、第
１の中間電圧と等しく設定してもよいし、異なる値に設
定してもよい。
【００２７】この発明において具体的には、それぞれ異
なるビット線に接続される行方向に並ぶ複数のＮＡＮＤ
セルが一つのＮＡＮＤセルブロックを構成する。このと
き第１の選択ゲートトランジスタのゲートが第１の選択
ゲート線に共通接続され、第２の選択ゲートトランジス
タのゲートが第２の選択ゲート線に共通接続され、それ
ぞれ対応するメモリトランジスタの制御ゲートが制御ゲ
ート線に共通接続される。そして書き込みモードは、各
ビット線に与えられたデータに応じて各ＮＡＮＤセルの
チャネルをプリチャージした後、選択された制御ゲート
線に沿った複数のメモリトランジスタで一括書き込みを
行うものであって、（ａ）ビット線側から第２番目の制
御ゲート線が選択されたときには、この第２番目の制御
ゲート線に前記書き込み電圧を印加し、ビット線から第
３番目の制御ゲート線に前記基準電圧を印加し、ビット
線側から第１番目の制御ゲート線には前記第１の中間電
圧を印加し、残りの制御ゲート線の少なくとも一つに前
記第２の中間電圧を印加すして書き込みを行い、また
（ｂ）共通ソース線側から第２番目の制御ゲート線が選
択されたときには、この第２番目の制御ゲート線に前記
書き込み電圧を印加し、共通ソース線から第３番目の制
御ゲート線に前記基準電圧を印加し、共通ソース線側か
ら第１番目の制御ゲート線には前記第１の中間電圧を印
加し、残りの制御ゲート線の少なくとも一つに前記第２
の中間電圧を印加して書き込みを行う。
【００２８】また通常は、書き込みモードに先立って、
ＮＡＮＤセルブロック内の全メモリセルを一括して、し
きい値電圧の低い第１データの状態に設定する消去モー
ドを有する。そして、書き込みモードは、一括消去され
た各ＮＡＮＤセルのチャネルに前記ビット線から書き込
むべき第１及び第２データに応じてプリチャージを行
い、第１データが与えられたＮＡＮＤセルでは、選択さ
れた制御ゲート線に沿うメモリトランジスタのチャネル
をフローティング状態として書き込み電圧が印加された
ときに制御ゲートからの容量結合によりチャネルを昇圧
させて電荷蓄積層への電荷注入を禁止し、第２データが
与えられたＮＡＮＤセルでは、選択された制御ゲート線
に沿うメモリトランジスタのチャネルを低電圧に保持し
てトンネル電流により電荷蓄積層に電荷を注入するもの
である。
【００２９】この発明はまた、電荷蓄積層と制御ゲート
が積層されたメモリトランジスタが複数個直列接続さ
れ、その一端が第１の選択ゲートトランジスタを介して
ビット線に、他端が第２の選択ゲートトランジスタを介
して共通ソース線に接続されたＮＡＮＤセルを有する不
揮発性半導体記憶装置において、次の様な書き込みモー
ドを有することを特徴とする。即ち、ＮＡＮＤセルのビ
ット線からＫ番目の選択されたメモリトランジスタの制
御ゲートに書き込み電圧を印加し、その選択されたメモ
リトランジスタとこれに隣接する少なくとも一つの非選
択メモリトランジスタを両側から挟むようにビット線か
らＫ−ｍ番目及びビット線からＫ＋ｎ番目（但し、ｍ，
ｎは正の整数で少なくとも一方が２以上）の二つの非選
択メモリトランジスタの制御ゲートにビット線に与えら
れるデータに応じてチャネルをオン，オフする基準電圧
を印加し、前記二つの非選択メモリトランジスタに挟ま
れた範囲内の非選択メモリトランジスタの制御ゲートに
前記書き込み電圧より低く且つ前記基準電圧より高い第
１の中間電圧を印加し、Ｋ−ｍ番目よりビット線側及び
Ｋ＋ｎ番目より共通ソース線側にある少なくとも一つず
つの非選択メモリトランジスタの制御ゲートに前記書き
込み電圧より低く且つ前記基準電圧より高い第２の中間
電圧を印加して、選択されたメモリトランジスタでデー
タ書き込みを行う。
【００３０】この発明によると、“１”データ書き込み
の場合のチャネル昇圧方式として、従来のＬＳＢ方式を
変形して、ＮＡＮＤセル内の二つ以上のメモリトランジ
スタのチャネルを一括して昇圧するようにしている。こ
の場合、書き込み電圧が与えられる選択メモリトランジ
スタの隣接メモリトランジスタには中間電圧を与える。
この様なチャネル昇圧方式とすれば、隣接セル間の容量
カップリングの悪影響を低減することができる。即ち、
書き込み電圧が与えられたメモリトランジスタの隣接メ
モリトランジスタの制御ゲートに基準電圧を与える通常
のＬＳＢ方式では、選択メモリトランジスタの浮遊ゲー
トの電位が、隣接する基準電圧が与えられた制御ゲート
からの容量カップリングにより電位上昇が不十分とな
り、“０”書き込みセルでは書き込み速度が遅くなる。
この場合、“０”書き込み速度を十分速くするために
は、より高い書き込み電圧を印加しなければならない
が、そうすると周辺回路面積の増加とコストアップをも
たらす。これに対してこの発明のように、選択メモリト
ランジスタに隣接するメモリトランジスタの制御ゲート
に基準電圧より高い中間電圧を与えると、選択メモリト
ランジスタの浮遊ゲートの電位上昇が大きくなり、書き
込み電圧をそれほど高くすることなく、“０”書き込み
セルでの書き込み速度も速いものとなる。
【００３１】もう一つの効果として、０Ｖ等の基準電圧
が与えられた非選択の制御ゲートの電位の浮き上がりが
抑制されるという効果が挙げられる。即ち、多数の制御
ゲートは長い制御ゲート線に共通接続されるから、その
一端を０Ｖに固定しても、実際には駆動端から離れた位
置では、隣接制御ゲート線からの容量カップリングによ
り電位が浮くという現象が見られる。隣接制御ゲート線
が高い書き込み電圧であると、０Ｖが与えられた制御ゲ
ート線の電位の浮き上がりは大きい。これに対して、書
き込み電圧が与えられた制御ゲート線に隣接する制御ゲ
ート線には中間電圧を与え、更にその隣の制御ゲート線
に基準電圧を与えるようにすれば、基準電圧が与えられ
た制御ゲート線の隣接制御ゲート線からの容量カップリ
ングによる電位浮き上がりを抑制することが可能にな
る。
【００３２】この発明において、Ｋ＝２のときには、選
択されたメモリトランジスタよりビット線側のメモリト
ランジスタの制御ゲートには第１又は第２の中間電圧を
印加することが好ましい。同様に、Ｋが共通ソース線か
ら２番目であるとき、選択されたメモリトランジスタよ
り共通ソース線側のメモリトランジスタの制御ゲートに
は第１又は第２の中間電圧を印加することが好ましい。
Ｋ−ｍ番目よりビット線側及びＫ＋ｎ番目より共通ソー
ス線側に非選択メモリトランジスタの制御ゲートには、
全てに対して第２の中間電圧を印加するようにしてもよ
い。第１の中間電圧は、第２の中間電圧と等しく設定し
てもよいし、異なる値に設定してもよい。
【００３３】この発明の場合も具体的には、それぞれ異
なるビット線に接続される行方向に並ぶ複数のＮＡＮＤ
セルはＮＡＮＤセルブロックを構成し、第１の選択ゲー
トトランジスタのゲートが第１の選択ゲート線に共通接
続され、第２の選択ゲートトランジスタのゲートが第２
の選択ゲート線に共通接続され、それぞれ対応するメモ
リトランジスタの制御ゲートが制御ゲート線に共通接続
される。そして書き込みモードは、各ビット線に与えら
れたデータに応じて各ＮＡＮＤセルのチャネルをプリチ
ャージした後、選択された制御ゲート線に沿った複数の
メモリトランジスタで一括書き込みを行うものであっ
て、ビット線からＫ番目の制御ゲート線が選択されたと
きに、その選択された制御ゲート線とこれに隣接する少
なくとも一つの非選択の制御ゲート線を両側から挟むよ
うにビット線からＫ−ｍ番目及びビット線からＫ＋ｎ番
目（但し、ｍ，ｎは正の整数で少なくとも一方が２以
上）の二つの非選択制御ゲート線に基準電圧を印加し、
前記二つの非選択制御ゲート線に挟まれた範囲内の非選
択制御ゲート線に第１の中間電圧を印加し、Ｋ−ｍ番目
よりビット線側及びＫ＋ｎ番目より共通ソース線側にあ
る少なくとも一つずつの非選択制御ゲート線に第２の中
間電圧を印加して行われる。
【００３４】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１は、この発明によるＮＡＮ
Ｄ型ＥＥＰＲＯＭの構成を示す。メモリセルアレイ１
は、図２に示すように、複数個（図の例では１６個）の
メモリトランジスタＭＣ（ＭＣ０〜ＭＣ１５）が、それ
らのソース、ドレイン拡散層を隣接するもの同士で共有
して直列接続されたＮＡＮＤセルユニットにより構成さ
れる。メモリトランジスタＭＣは、浮遊ゲートと制御ゲ
ートが積層されたスタックゲート構造のＭＯＳＦＥＴで
ある。ＮＡＮＤセルの一端は選択ゲートトランジスタＳ
Ｇ１を介してビット線ＢＬに接続され、他端は同様に選
択ゲートトランジスタＳＧ２を介して共通ソース線ＳＬ
に接続される。
【００３５】行方向に並ぶメモリトランジスタＭＣの制
御ゲートは共通に制御ゲート線（ワード線）ＣＧ（ＣＧ
０〜ＣＧ１５）に接続される。選択ゲートトランジスタ
ＳＧ１，ＳＧ２のゲートも同様に選択ゲート線ＳＧＤ，
ＳＧＳとして、行方向に共通接続される。一本の制御ゲ
ート線ＣＧに接続されるメモリトランジスタの範囲が、
一括してデータ書き込みを行う範囲であり、これが１ペ
ージとなる。また、行方向に並ぶＮＡＮＤセルユニット
の範囲が、データの一括消去の単位となるＮＡＮＤセル
ブロックを構成する。
【００３６】メモリセルアレイ１のビット線ＢＬは、読
み出されるデータをセンスし、書き込むべきデータをラ
ッチするセンスアンプ／データラッチ回路２に接続され
る。センスアンプ／データラッチ回路２は、カラムデコ
ーダ５により駆動されるカラムゲート３を介してＩ／Ｏ
バッファ９に接続される。
【００３７】メモリセルアレイ１の制御ゲート線の選択
及び駆動を行うのが、ロウデコーダ／ワード線駆動回路
４である。外部アドレスは、アドレスラッチ６に保持さ
れて、カラムデコーダ５及びロウデコーダ／ワード線駆
動回路４に供給される。内部電圧発生回路８は、書き込
み時に選択された制御ゲート線に供給される書き込み電
圧Ｖｐｇｍ、データ消去時にウェルに供給される消去電
圧Ｖｅｒａ、これらより低いが電源電圧Ｖｄｄよりは高
い中間電圧Ｖｐａｓｓ等を発生する昇圧回路である。制
御回路７は、コマンドに基づいて、データ書き込みとそ
の後のベリファイ読み出し動作更に、データ消去とその
後のベリファイ読み出し等を制御する。
【００３８】この実施の形態において、“１”データ書
き込み時のチャネル昇圧には、ＬＳＢ方式を用いるのが
基本である。但し、ビット線ＢＬから２番目のメモリト
ランジスタを選択した場合、及び共通ソース線ＳＬから
２番目のメモリトランジスタを選択した場合に限って、
他のメモリトランジスタを選択した場合と異なるチャネ
ル昇圧制御を行う。その具体的な実施の形態を以下に説
明する。
【００３９】［実施の形態１］図３は、ビット線ＢＬか
ら２番目のメモリトランジスタを選択したデータ書き込
み時のＮＡＮＤセルの電位関係を、２本のビット線ＢＬ
０，ＢＬ１について示している。ここで、ビット線ＢＬ
０，ＢＬ１にはそれぞれ“０”，“１”データが与えら
れる場合を示している。
【００４０】データ書き込みに先立って、ＮＡＮＤセル
ブロックのデータは一括消去され、ブロック内の全メモ
リトランジスタは、しきい値電圧が低い（例えば、負の
しきい値電圧の）オール“１”状態にされる。その後、
センスアンプ／データラッチ回路２からビット線ＢＬに
書き込みデータが与えられ、共通ソース線ＳＬ側のペー
ジから順にデータ書き込みが行われる。図３では、制御
ゲート線ＣＧ１が選択された場合を示しており、このと
き書き込み電圧印加に先立って、ビット線ＢＬ０，ＢＬ
１にそれぞれ、Ｖｓｓ＝０Ｖ，Ｖｄｄより昇圧された電
位Ｖｐｒｅが与えられ、ビット線側の選択ゲート線ＳＧ
ＤをＶｄｄ＋α，共通ソース線ＳＬ側の選択ゲート線Ｓ
ＧＳをＶｓｓとすることにより、ビット線ＢＬ０，ＢＬ
１側のＮＡＮＤセルのチャネルがそれぞれ低レベルと、
高レベルにプリチャージされる。
【００４１】これにより、“０”データが与えられたビ
ット線ＢＬ０側のＮＡＮＤセルのチャネルは、Ｖｓｓの
低レベルに設定され、“１”データが与えられたビット
線ＢＬ１側のＮＡＮＤセルのチャネルは、Ｖｄｄ或いは
それ以上にプリチャージされる。ビット線ＢＬ１側で
は、これにより選択ゲートトランジスタＳＧ１１がオフ
になり、ＮＡＮＤセルのチャネルは高レベルのフローテ
ィングの状態になる。
【００４２】この様なチャネルプリチャージを行った後
に、図３に示したように、選択された２番目の制御ゲー
ト線ＣＧ１には書き込み電圧Ｖｐｇｍ（例えば、２０
Ｖ）が与えられる。このとき、ビット線から３番目の制
御ゲート線ＣＧ２にはＶｓｓを与えるのに対し、ビット
線ＢＬ側に隣接する制御ゲート線ＣＧ０には書き込み電
圧Ｖｐｇｍより低い中間電圧Ｖｐａｓｓ（例えば、１０
Ｖ））を与える点が、通常のＬＳＢ方式とは異なってい
る。３番目以降の制御ゲート線ＣＧ３，ＣＧ４，…，Ｃ
Ｇ１５には、全て中間電圧Ｖｐａｓｓが与えられる。
【００４３】制御ゲート線ＣＧ３，ＣＧ４，…，ＣＧ１
５に中間電圧Ｖｐａｓｓを与えるのは、“１”データが
与えられたビット線ＢＬ１側で、選択メモリトランジス
タＭＣ１１に隣接する非選択メモリトランジスタＭＣ２
１のチャネルを確実にカットオフにするように、制御ゲ
ートからの容量結合による基板バイアスを与えるためで
ある。従って、これらの全てに中間電圧Ｖｐａｓｓを与
えることは必ずしも必要ではなく、少なくとも一つに中
間電圧Ｖｐａｓｓを与え、残りはＶｓｓとしてもよい。
【００４４】この様な書き込み条件にすると、“０”デ
ータが与えられたビット線ＢＬ０側のＮＡＮＤセルで
は、少なくともビット線ＢＬから選択されたメモリトラ
ンジスタＭＣ１０までのチャネルが低電位状態で導通し
ており、選択されたメモリトランジスタＭＣ１０では浮
遊ゲート下のゲート絶縁膜に大きな電界がかかり、チャ
ネルから浮遊ゲートに電子が注入される。即ち、“０”
書き込みが行われる。メモリトランジスタＭＣ２０はデ
ータに応じてオン又はオフになるが、いずれの場合も書
き込みが行われない。更にこれよりソース線側のメモリ
トランジスタＭＣ３０〜ＭＣ１５０でも、大きな電界は
かからず、書き込みは生じない。
【００４５】“１”データが与えられたビット線ＢＬ１
側のＮＡＮＤセルの選択されたメモリトランジスタＭＣ
１１では、フローティングのチャネル部が容量結合によ
り昇圧されて、浮遊ゲートへの電子注入が阻止され、
“１”データが保持される。このときのＮＡＮＤセルで
のチャネル昇圧の様子を、従来の図１３と対応させて、
図４に示している。前述したように、ビット線ＢＬから
２番目のメモリトランジスタＭＣ１１が選択されたと
き、ビット線側の１番目のメモリトランジスタＭＣ０１
は、制御ゲートにＶｓｓを与えてもオフにならない可能
性がある。従って、図１３の場合と同様に、メモリトラ
ンジスタＭＣ１１，ＭＣ０１の２個分のチャネル部が連
続してフローティングとなり、これを一体に昇圧しなけ
ればならない。
【００４６】この実施の形態の場合、メモリトランジス
タＭＣ１１には書き込み電圧Ｖｐｇｍを印加し、そのビ
ット線側に隣接するメモリトランジスタＭＣ０１には中
間電圧Ｖｐａｓｓを印加しているから、斜線で示す昇圧
領域を従来より高い電位まで昇圧することができる。こ
れにより、選択メモリトランジスタＭＣ１１での電子注
入を確実に禁止することができる。選択制御ゲート線Ｃ
Ｇ２のソース線側の隣接制御ゲート線ＣＧ２に沿ったメ
モリトランジスタＭＣ２１は、既に書き込みがなされて
いるが、更にそのソース側に隣接する制御ゲート線ＣＧ
３に中間電圧Ｖｐａｓｓが与えられることから、これが
Ｖｓｓの印加によりオフになることは従来と同様であ
る。
【００４７】ビット線ＢＬから２番目の制御ゲート線Ｃ
Ｇ１が選択されたときに、１番目の制御ゲート線ＣＧ０
に中間電圧Ｖｐａｓｓを与えることにより、隣接カップ
リング効果が低減されるという効果もある。即ち、選択
制御ゲート線ＣＧ１に書き込み電圧Ｖｐｇｍを与え、そ
のビット線側の隣接制御ゲート線ＣＧ０にＶｓｓを与え
た場合は、制御ゲート線ＣＧ１に沿ったメモリトランジ
スタの浮遊ゲートが、Ｖｓｓが印加された制御ゲート線
ＣＧ０からの容量カップリングにより“０”書き込みに
十分な高い電位になれず、“０”書き込みセルでの書き
込み速度が遅くなる。これに対して制御ゲート線ＣＧ０
に中間電圧Ｖｐａｓｓを与えれば、選択された制御ゲー
ト線ＣＧ１のメモリトランジスタの浮遊ゲートの電位が
高いものとなり、十分な“０”書き込み速度が得られ
る。
【００４８】参考までに、ビット線ＢＬから３番目のメ
モリトランジスタが選択された場合の書き込み条件を、
図３と対応させて図５に示す。この場合は通常通り、選
択された制御ゲート線ＣＧ２に書き込み電圧Ｖｐｇｍを
与え、その両隣の制御ゲート線ＣＧ１，ＣＧ３にはＶｓ
ｓを与える。これにより、“１”データが与えられたビ
ット線ＢＬ１側のＮＡＮＤセルでは、選択メモリトラン
ジスタＭＣ２１のチャネル部のみが他から分離されてフ
ローティングになり（図１２参照）、書き込み電圧Ｖｐ
ｇｍの容量結合により昇圧される。
【００４９】図６は、共通ソース線ＳＬから２番目のメ
モリトランジスタが選択された場合の書き込み動作条件
を、図３と対応させて示している。このとき選択された
制御ゲート線ＣＧ１４に書き込み電圧Ｖｐｇｍが、その
ビット線ＢＬ側に隣接する、共通ソース線ＳＬから３番
目の制御ゲート線ＣＧ１３にＶｓｓが与えられ、共通ソ
ース線ＳＬ側に隣接する、共通ソース線ＳＬから１番目
の制御ゲート線ＣＧ１５には中間電圧Ｖｐａｓｓが与え
られる。残りの制御ゲート線には、全て中間電圧Ｖｐａ
ｓｓを与えている。
【００５０】この場合、制御ゲート線ＣＧ１５に沿った
メモリトランジスタは既にデータが書かれている。しか
し、“１”データ書き込みのビット線ＢＬ１側のＮＡＮ
Ｄセルについて、メモリトランジスタＭＣ１５１に既に
書かれたデータが“１”である場合には、その制御ゲー
トにＶｓｓを与えてもオフにならない可能性があること
は、ビット線ＢＬ側の２番目のメモリトランジスタＭＣ
１１を選択したときの１番目のメモリトランジスタＭＣ
０１と同様である。
【００５１】そこで、共通ソース線ＳＬ側の１番目の制
御ゲート線ＣＧ１５には、Ｖｓｓではなく、中間電圧Ｖ
ｐａｓｓを与える。３番目の制御ゲート線ＣＧ１３に
は、Ｖｓｓを与えることにより、メモリトランジスタＭ
Ｃ１３１はオフになる。これにより、選択された２番目
のメモリトランジスタＭＣ１４１と１番目のメモリトラ
ンジスタＭＣ１５１のチャネル部を一体にフローティン
グ状態として昇圧することができる。
【００５２】図６において、Ｖｓｓが与えられた制御ゲ
ート線ＣＧ１３よりビット線側にある非選択制御ゲート
線は全て中間電圧Ｖｐａｓｓとしたが、これは“１”デ
ータ側の非選択メモリトランジスタＭＣ１３１のカット
オフを確実にするための基板バイアス用である。従っ
て、全てに中間電圧Ｖｐａｓｓを与えなくてもよく、少
なくとも一つに中間電圧Ｖｐａｓｓを与えればよい。
【００５３】ＬＳＢ方式において、ビット線ＢＬ側から
１番目の制御ゲート線が選択された場合には、両側にメ
モリトランジスタはなく、一方は選択ゲートトランジス
タＳＧ１となる。“１”書き込みのビット線ＢＬ１側の
選択ゲートトランジスタＳＧ１１は、Ｖｄｄが与えられ
てＮＡＮＤセルプリチャージによりオフになるから、着
目するメモリトランジスタＭＣ０１のチャネルのみをフ
ローティング状態で昇圧することになる。共通ソース線
ＳＬから１番目の制御ゲート線が選択された場合にも同
様に、選択ゲートトランジスタＳＧ２１がオフであり、
着目するメモリトランジスタＭＣ１５１のチャネルのみ
をフローティング状態で昇圧することになる。
【００５４】［実施の形態２］上記実施の形態では一つ
の中間電圧Ｖｐａｓｓを用いたが、例えば図３の例で
は、ビット線側から２番目の制御ゲート線ＣＧ１が選択
されたときに１番目の制御ゲート線ＣＧ０に与える中間
電圧Ｖｐａｓｓは、“１”データ書き込み側の二つのメ
モリトランジスタＭＣ０１，ＭＣ１１のチャネル領域を
一体に昇圧するための補助的電圧である。この趣旨か
ら、具体的な電圧値としては、例えば電源電圧Ｖｄｄで
よい場合もあり、それ以上の適当な値を選択できる。但
し、“０”書き込みのビット線ＢＬ０側の非選択である
メモリトランジスタＭＣ００で“０”書き込みが行われ
ないようにすることが必要であり、この意味で書き込み
電圧Ｖｐｇｍよりは低いことが必要である。
【００５５】一方、図３の例において、既に書き込みが
行われた範囲の制御ゲート線ＣＧ３〜ＣＧ１５に与える
中間電圧Ｖｐａｓｓは、制御ゲート線ＣＧ０に与えるも
のとは趣旨が異なり、カットオフさせるべきメモリトラ
ンジスタＭＣ２０，ＭＣ２１に適当なバックバイアスを
与えるためである。以上のように中間電圧の趣旨の相違
から、図３において、制御ゲート線ＣＧ３〜ＣＧ１５に
与える中間電圧Ｖｐａｓｓと、制御ゲート線ＣＧ０に与
える中間電圧Ｖｐａｓｓとを異ならせることもできる。
【００５６】その様な実施の形態の書き込み時の電圧関
係を、図３に対応させて図７に示した。制御ゲート線Ｃ
Ｇ０に与える中間電をＶｐａｓｓ１とし、制御ゲート線
ＣＧ３〜ＣＧ１５に与える中間電圧をＶｐａｓｓ２とし
ている。制御ゲート線ＣＧ２に沿った、選択メモリトラ
ンジスタに隣接する非選択メモリトランジスタＭＣ２
０，ＭＣ２１を確実にカットオフさせるためには、Ｖｐ
ａｓｓ２は、高い方がよく、この様な観点からは例え
ば、Ｖｐａｓｓ２＞Ｖｐａｓｓ１に設定することができ
る。
【００５７】また、選択メモリトランジスタＭＣ１０，
ＭＣ１１のチャネル昇圧を確実にし且つ、ビット線側の
未書き込みのメモリトランジスタのストレスを緩和する
ためには、チャネル昇圧の補助として用いられる中間電
圧Ｖｐａｓｓ１が高いことが望ましい。この観点を重視
すれば例えば、Ｖｐａｓｓ１＞Ｖｐａｓｓ２と設定する
ことができる。
【００５８】ここまでの実施の形態における書き込みモ
ードの動作タイミングを、図３の実施の形態を例にとっ
て示すと、図８のようになる。書き込みサイクルが開始
される時刻ｔ０で、ビット線側選択ゲートＳＧＤには、
Ｖｄｄ＋αに、共通ソース線側選択ゲートＳＧＳにはＶ
ｓｓが与えられ、選択された制御ゲート線ＣＧ１とこれ
にビット線側に隣接する制御ゲート線ＣＧ０にはＶｄ
ｄ、共通ソース線側に隣接する制御ゲート線ＣＧ２には
Ｖｓｓ、それ以外の制御ゲート線ＣＧ３〜ＣＧ１５に
は、Ｖｄｄが与えられる。
【００５９】ビット線ＢＬにはデータに応じてＶｓｓ
（“０”データの場合）、Ｖｐｒｅ（“１”データの場
合）が与えられ、このビット線データにより選択された
メモリトランジスタのチャネルまでデータに応じた電位
が転送される。“１”データが与えられたビット線で
は、その後選択ゲート線ＳＧＤをＶｄｄに戻すことによ
り、Ｖｄｄ程度にプリチャージされたチャネルがフロー
ティング状態になる。
【００６０】その後時刻ｔ１で書き込みパルス電圧の印
加が行われる。即ち、選択された制御ゲート線ＣＧ１
は、Ｖｄｄから書き込み電圧Ｖｐｇｍまで昇圧され、ビ
ット線側に隣接する制御ゲート線ＣＧ０は、Ｖｄｄから
中間電圧Ｖｐａｓｓまで昇圧され、共通ソース線側に隣
接する制御ゲート線ＣＧ２はＶｓｓのまま保持され、そ
れ以外の制御ゲート線ＣＧ３〜ＣＧ１５は、Ｖｄｄから
中間電圧Ｖｐａｓｓまで昇圧される。これにより、上述
したように、選択メモリトランジスタではデータに応じ
て電子注入が生じ、或いは電子注入が阻止される。時刻
ｔ２で１回の書き込み動作が終了する。
【００６１】図では省略したが、通常は時刻ｔ２の後、
書き込みベリファイ読み出しが行われ、書き込み不十分
のメモリトランジスタがある場合には再度、書き込み動
作が繰り返される。この様に、書き込み動作とベリファ
イ読み出し動作を繰り返すことによって、書き込みデー
タを所定のしきい値電圧分布内に追い込む。
【００６２】［実施の形態３］ここまでの実施の形態
は、“１”データ書き込み時、選択されたメモリトラン
ジスタの隣接メモリトランジスタのチャネルをオフにす
る従来のＬＳＢ方式を基本として、ＮＡＮＤセルのビッ
ト線及び共通ソース線から２番目のメモリトランジスタ
が選択された場合に限って、基本のＬＳＢ方式を変形す
るものであった。これに対して次に、基本となるＬＳＢ
方式そのものを変形した実施の形態を説明する。
【００６３】この実施の形態の書き込みモードは、ＮＡ
ＮＤセル内のある制御ゲート線が選択されたときに、チ
ャネルブーストを行うためにチャネルをカットオフにす
るメモリトランジスタは、選択メモリトランジスタの隣
接メモリトランジスタでなくてもよく、選択メモリトラ
ンジスタを間に含むような任意の二つのメモリトランジ
スタであればよいという考えに基づく。この場合、チャ
ネルをカットオフするメモリトランジスタの間に選択メ
モリトランジスタと共に挟まれた非選択メモリトランジ
スタの制御ゲート線には中間電圧を印加して、選択メモ
リトランジスタでのチャネル昇圧を補助すればよい。
【００６４】この実施の形態によると、“１”書き込み
時のチャネル昇圧は、複数のメモリトランジスタのチャ
ネル領域を一体にして行われることになる。そして、選
択メモリトランジスタの制御ゲートには書き込み電圧が
与えられ、これと一体にチャネルを昇圧する非選択メモ
リトランジスタの制御ゲートには中間電圧を与えること
により、書き込み電圧を与える選択メモリトランジスタ
の制御ゲートに隣接する非選択の制御ゲートにＶｓｓを
与える通常のＬＳＢ方式に比べて、選択メモリトランジ
スタに隣接する非選択メモリトランジスタによる容量カ
ップリング効果が低減される。
【００６５】即ち、書き込み電圧Ｖｐｇｍが与えられる
選択制御ゲートに、Ｖｓｓが与えられる非選択制御ゲー
トが隣接した場合には、Ｖｓｓが与えられた隣接する非
選択制御ゲート線からの容量カップリングにより、選択
されたメモリトランジスタの浮遊ゲートの電位上昇が不
十分になり、“０”書き込み速度が低下する可能性があ
る。これに対して、Ｖｐｇｍの両側に中間電圧Ｖｐａｓ
ｓを挟んで、Ｖｓｓ，Ｖｐａｓｓ，Ｖｐｇｍ，Ｖｐａｓ
ｓ，Ｖｓｓという印加電圧にすると、書き込み電圧Ｖｐ
ｇｍが従来と同じであっても、Ｖｐｇｍが印加された選
択メモリトランジスタの浮遊ゲートの電位は十分に高く
なり、“０”書き込み速度が速いものとなる。
【００６６】また、Ｖｓｓが印加された非選択制御ゲー
ト線は、寄生抵抗と寄生容量のために駆動端から離れた
部分は必ずしも電位固定されず、隣接する制御ゲート線
が高い電圧Ｖｐｇｍであると、その容量カップリングに
より電位の浮き上がりが生じる。これに対して、Ｖｓｓ
が印加される制御制御ゲート線とＶｐｇｍが印加される
制御ゲート線の間にＶｐａｓｓが印加される制御ゲート
線が配置されると、Ｖｓｓが印加された制御ゲート線の
電位の浮き上がりが抑制される。
【００６７】図９は、この実施の形態の書き込み動作時
の一つのＮＡＮＤセルでの電圧関係を示している。ここ
では一般的に、ＮＡＮＤセル内のビット線ＢＬからＫ番
目の制御ゲート線ＣＧ（Ｋ）が選択された場合を示して
いる。先の実施の形態で説明したように、書き込み動作
に先立って、ビット線ＢＬから、ＮＡＮＤセルの選択メ
モリトランジスタのチャネルまでデータ“０”，“１”
に応じて、Ｖｓｓ，Ｖｄｄがプリチャージされる。
“１”データの場合は、プリチャージにより選択ゲート
トランジスタＳＧ１がオフになり、ＮＡＮＤセルのチャ
ネルはフローティング状態になる。ビット線側の選択ゲ
ート線ＳＧＳは先の実施の形態と同様にＶｓｓである。
【００６８】選択された制御ゲート線ＣＧ（Ｋ）には書
き込み電圧Ｖｐｇｍが与えられ、この選択メモリトラン
ジスタの他に少なくとも一つの非選択メモリトランジス
タを含むように適当な二本の制御ゲート線ＣＧ（Ｋ−
ｍ）とＣＧ（Ｋ＋ｎ）とに、Ｖｓｓが与えられる。ここ
で、ｍ，ｎは正の整数であり、少なくとも一方は２以上
である。
【００６９】Ｖｓｓが与えられた制御ゲート線ＣＧ（Ｋ
−ｍ），ＣＧ（Ｋ＋ｎ）に挟まれている非選択制御ゲー
ト線には全て、中間電圧Ｖｐａｓｓ１が与えられる。ま
た、制御ゲート線ＣＧ（Ｋ−ｍ）よりビット線ＢＬ側の
非選択制御ゲート線及び、制御ゲート線ＣＧ（Ｋ＋ｎ）
より共通ソース線ＳＬ側にある非選択制御ゲート線に
は、中間電圧Ｖｐａｓｓ２が与えられる。
【００７０】図９では、制御ゲート線ＣＧ（Ｋ−ｍ）よ
りビット線ＢＬ側の全ての非選択制御ゲート線及び、制
御ゲート線ＣＧ（Ｋ＋ｎ）より共通ソース線ＳＬ側にあ
る全ての非選択制御ゲート線に中間電圧Ｖｐａｓｓ２を
与えているが、それぞれ少なくとも一つだけ選択して中
間電圧Ｖｐａｓｓ２を与えるようにしてもよいことは、
先の実施の形態の場合と同様である。但し、ビット線側
及びソース線側でそれぞれ一つだけＶｐａｓｓ２を与え
る非選択制御ゲート線を選択するとすれば、Ｖｓｓを与
える制御ゲート線ＣＧ（Ｋ−ｍ）のビット線ＢＬ側に隣
接する非選択制御ゲート線及び、制御ゲート線ＣＧ（Ｋ
＋ｎ）の共通ソース線ＳＬ側に隣接する非選択制御ゲー
ト線とすることが好ましい。
【００７１】図９の例は、ｍ＝２，ｎ＝３の場合であ
り、この場合、○印で囲んだ選択メモリトランジスタと
これに対してビット線側に隣接する一つの非選択メモリ
トランジスタと共通ソース線側に隣接する二つの非選択
メモリトランジスタの範囲のチャネル部を一体としてブ
ーストすることになる。このとき、一体として昇圧する
範囲の非選択制御ゲート線には中間電圧Ｖｐａｓｓ１を
与えているから、チャネル部の昇圧は確実に行われる。
また、チャネルのカットオフのためにＶｓｓ＝０Ｖが与
えられる制御ゲート線ＣＧ（Ｋ−ｍ），ＣＧ（Ｋ＋ｎ）
のメモリトランジスタは、選択メモリトランジスタの直
近ではなく、その間に中間電圧Ｖｐａｓｓ１が与えられ
る非選択制御ゲート線が挟まるため、選択制御ゲート線
ＣＧ（Ｋ）に与えられる書き込み電圧による非選択メモ
リトランジスタに対する隣接カップリング効果が低減さ
れる。
【００７２】この実施の形態のより具体的な態様を、図
１０（ａ）（ｂ）に挙げる。図１０（ａ）は、選択メモ
リトランジスタとこれに対して共通ソース側に隣接する
一つの非選択メモリトランジスタを一体に昇圧するよう
にした例である。従って、選択ゲート線ＣＧ（ｋ）に書
き込み電圧Ｖｐｇｍ、これに隣接する非選択ゲート線Ｃ
Ｇ（Ｋ＋１）に中間電圧Ｖｐａｓｓ１を与え、これらを
挟む非選択制御ゲート線ＣＧ（Ｋ−１）及びＣＧ（Ｋ＋
２）にＶｓｓを与える。これにより、二つのメモリトラ
ンジスタの範囲のチャネル部を一体の昇圧することにな
る。
【００７３】図１０（ａ）では、選択制御ゲート線とこ
れに隣接する一つの非選択制御ゲート線の範囲を昇圧す
る場合に、共通ソース線ＳＬ側に隣接する非選択制御ゲ
ート線を中間電圧Ｖｐａｓｓとしているが、ビット線Ｂ
Ｌ側に隣接する非選択制御ゲート線に中間電圧Ｖｐａｓ
ｓを与えるようにしてもよい。中間電圧Ｖｐａｓｓを印
加することによるストレスによる誤書き込みという問題
を考慮すると、ビット線ＢＬ側に隣接する非選択制御ゲ
ート線に中間電圧Ｖｐａｓｓを与える方式が好ましい。
何故なら、選択された制御ゲート線より共通ソース線側
は既に書き込みが終了しており、しきい値変動は避けな
ければならないが、ビット線側はこれから書き込みが行
われるために、Ｖｐａｓｓ印加によるしきい値変動はそ
れほど問題にならないからである。
【００７４】図１０（ｂ）は、選択メモリトランジスタ
とこれを挟む二つの非選択メモリトランジスタを一体に
昇圧するようにした例である。従って、選択ゲート線Ｃ
Ｇ（ｋ）に書き込み電圧Ｖｐｇｍ、これに隣接する二つ
の非選択ゲート線ＣＧ（Ｋ−１）及びＣＧ（Ｋ＋１）に
中間電圧Ｖｐａｓｓ１を与え、更にそれらの外側の非選
択制御ゲート線ＣＧ（Ｋ−２）及びＣＧ（Ｋ＋２）にＶ
ｓｓを与える。これにより、三つのメモリトランジスタ
の範囲のチャネル部を一体の昇圧することになる。
【００７５】この実施の形態において、選択された制御
ゲート線がビット線ＢＬから１番目（Ｋ＝１）の場合及
び、２番目（Ｋ＝２）の場合は、ビット線ＢＬ側に非選
択制御ゲート線がなくなるか、少なくなるため、例外的
になる。これらの場合を、図１１（ａ）（ｂ）に示す。
【００７６】図１１（ａ）は、図１０（ａ）又は（ｂ）
の方式の場合であって、Ｋ＝１即ち、１番目の制御ゲー
ト線ＣＧ（１）が選択された場合である。このとき、ビ
ット線ＢＬ側は選択ゲート線ＳＧＤにＶｄｄが与えられ
て、“１”データの場合これがカットオフする。そし
て、選択された制御ゲート線ＣＧ（１）に書き込み電圧
Ｖｐｇｍが与えられ、その共通ソース線ＳＬ側に隣接す
る非選択の制御ゲート線ＣＧ（２）に中間電圧Ｖｐａｓ
ｓ１が与えられ、更にその隣の制御ゲート線ＣＧ（３）
にはＶｓｓが与えられる。ビット線ＢＬ側にＶｓｓが与
えられる非選択制御ゲート線は存在しない。これによ
り、二つのメモリトランジスタの範囲のチャネル部を一
体に昇圧することになる。
【００７７】図１１（ｂ）は、同じくＫ＝２、即ち２番
目の制御ゲート線ＣＧ（２）が選択された場合である。
このときも、ビット線ＢＬ側は選択ゲート線ＳＧＤにＶ
ｄｄが与えられて、“１”データの場合これがカットオ
フする。そして、選択された制御ゲート線ＣＧ（２）に
書き込み電圧Ｖｐｇｍが与えられ、その両隣の非選択の
制御ゲート線ＣＧ（１），ＣＧ（３）に中間電圧Ｖｐａ
ｓｓ１が与えられ、更にその隣の制御ゲート線ＣＧ
（４）にはＶｓｓが与えられる。この場合も、ビット線
ＢＬ側にＶｓｓが与えられる非選択制御ゲート線は存在
しない。この図１１（ｂ）の方式は、ビット線側の２番
目の制御ゲート線が選択されたときに１番目の制御ゲー
ト線に中間電圧を印加する点で、先の実施の形態１と同
様である。これにより、三つのメモリトランジスタの範
囲のチャネル部を一体に昇圧することになる。
【００７８】図１１（ａ）（ｂ）は、ビット線ＢＬ側か
ら１番目及び２番目のメモリトランジスタが選択された
場合であるが、共通ソース線ＳＬ側から１番目及び２番
目のメモリトランジスタが選択された場合にも事情は同
じである。共通ソース線ＳＬ側から１番目の制御ゲート
線が選択された場合には、これより共通ソース線ＳＬ側
にはオフ駆動される選択ゲート線ＳＧＳしかない。共通
ソース線ＳＬ側から２番目の制御ゲート線が選択された
場合には、それより共通ソース線ＳＬ側には非選択の制
御ゲート線は１本であり、これは中間電圧Ｖｐａｓｓ１
とすればよい。
【００７９】図９において、Ｖｓｓが与えられた制御ゲ
ート線の間にある非選択制御ゲート線に与える中間電圧
をＶｐａｓｓ１とし、Ｖｓｓが与えられた制御ゲート線
の外側の非選択制御ゲート線に与える中間電圧をＶｐａ
ｓｓ２としたが、これらの二つの中間電圧は等しくても
よいし、異なる値を選択してもよい。
【００８０】即ち、中間電圧Ｖｐａｓｓ１は、書き込み
電圧Ｖｐｇｍと共に、選択されたメモリトランジスタの
チャネルを含む周囲のチャネル部を一体に昇圧するため
の補助的電圧であり、中間電圧Ｖｐａｓｓ２は、Ｖｓｓ
が与えられたメモリトランジスタのチャネルをカットオ
フするための基板バイアス（より具体的には、そのメモ
リトランジスタのソースバイアス）用として用いられる
電圧であるから、それぞれの用途に応じて最適設定すれ
ばよい。これらの中間電圧Ｖｐａｓｓ１，Ｖｐａｓｓ２
として同じ電圧を用いれば、書き込みに必要な制御電圧
の種類が少なくて済む。
【００８１】なお上記各実施の形態において、書き込み
時に制御ゲートに与えられるＶｓｓは、ビット線ＢＬか
ら与えられる“０”，“１”データの電位について、
“１”データ電位ではチャネルをカットオフし、“０”
データ電位はチャネル転送を許可するという意味でチャ
ネル昇圧を制御する際の基準電圧として用いられてお
り、必ずしも０Ｖでなくてもよい。
【００８２】
【発明の効果】以上述べたようにこの発明によれば、Ｎ
ＡＮＤセル型ＥＥＰＲＯＭにおいて、従来のセルフブー
スト方式を改良することにより、微細セルを用いた場合
にも誤書き込みを確実に防止することが可能になる。
【図面の簡単な説明】
【図１】この発明によるＥＥＰＲＯＭの構成を示す図で
ある。
【図２】同ＥＥＰＲＯＭのメモリセルアレイの構成を示
す図である。
【図３】この発明の実施の形態によるＣＧ１選択時の書
き込み動作時の電圧関係を示す図である。
【図４】同実施の形態の“１”書き込み側のチャネル昇
圧の様子を示す図である。
【図５】同実施の形態のＣＧ２選択時の書き込み動作時
の電圧関係を示す図である。
【図６】同実施の形態のＣＧ１４選択時の書き込み動作
時の電圧関係を示す図である。
【図７】他の実施の形態によるＣＧ２選択時の書き込み
動作時の電圧関係を示す図である。
【図８】各実施の形態の書き込み動作タイミング波形を
示す図である。
【図９】他の実施の形態による書き込み動作時の電圧関
係を示す図である。
【図１０】同実施の形態の具体例における書き込み時の
電圧関係を示す図である。
【図１１】同実施の形態のビット線側１番目及び２番目
が選択されたときの書き込み時の電圧関係を示す図であ
る。
【図１２】従来方式でのＣＧ２選択時のチャネル昇圧の
様子を示す図である。
【図１３】従来方式でのＣＧ１選択時のチャネル昇圧の
様子を示す図である。
【符号の説明】
１…メモリセルアレイ、２…センスアンプ／データラッ
チ、３…カラムゲート、４…ロウデコーダ／ワード線ド
ライバ、５…カラムデコーダ、６…アドレスラッチ、７
…制御回路、８…内部電圧発生回路、９…Ｉ／Ｏバッフ
ァ、ＭＣ０〜ＭＣ１５…メモリトランジスタ、ＳＧ１，
ＳＧ１…選択ゲートトランジスタ、ＢＬ０〜ＢＬ４２２
３…ビット線、ＳＬ…共通ソース線、ＣＧ０〜ＣＧ１５
…制御ゲート線、ＳＧＤ，ＳＧＳ…選択ゲート線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (72)発明者 荒井 史隆 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 白田 理一郎 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD04 AD11 AE08 5F083 EP02 EP23 EP32 EP76 GA15 5F101 BA01 BB05 BD22 BD34 BE05 BE07

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 電荷蓄積層と制御ゲートが積層されたメ
    モリトランジスタが複数個直列接続され、その一端が第
    １の選択ゲートトランジスタを介してビット線に、他端
    が第２の選択ゲートトランジスタを介して共通ソース線
    に接続されたＮＡＮＤセルを有し、 ＮＡＮＤセルの選択されたメモリトランジスタの制御ゲ
    ートに書き込み電圧を印加し、その両隣の非選択メモリ
    トランジスタの制御ゲートにビット線に与えられるデー
    タに応じてチャネルをオン，オフするための基準電圧を
    印加して、選択されたメモリトランジスタでデータ書き
    込みを行う書き込みモードを有する不揮発性半導体記憶
    装置において、 前記データ書き込みモードにおいて、ビット線側から第
    ２番目のメモリトランジスタが選択されたときに、この
    第２番目のメモリトランジスタの制御ゲートに書き込み
    電圧を印加し、ビット線側から第３番目の非選択メモリ
    トランジスタの制御ゲートに基準電圧を印加し、ビット
    線側から第１番目の非選択メモリトランジスタの制御ゲ
    ートには前記書き込み電圧より低く且つ前記基準電圧よ
    り高い第１の中間電圧を印加し、残りの非選択メモリト
    ランジスタの少なくとも一つの制御ゲートに前記書き込
    み電圧より低く且つ前記基準電圧より高い第２の中間電
    圧を印加するようにしたことを特徴とする不揮発性半導
    体記憶装置。
  2. 【請求項２】 前記残りの非選択メモリトランジスタの
    全ての制御ゲートに前記第２の中間電圧を印加するよう
    にしたことを特徴とする請求項１記載の不揮発性半導体
    記憶装置。
  3. 【請求項３】 前記データ書き込みモードにおいて、共
    通ソース線側から第２番目のメモリトランジスタが選択
    されたときに、この第２番目のメモリトランジスタの制
    御ゲートに書き込み電圧を印加し、共通ソース線側から
    第３番目の非選択メモリトランジスタの制御ゲートに基
    準電圧を印加し、共通ソース線側から第１番目の非選択
    メモリトランジスタの制御ゲートには前記第１の中間電
    圧を印加し、残りの非選択メモリトランジスタの少なく
    とも一つの制御ゲートに前記第２の中間電圧を印加する
    ようにしたことを特徴とする請求項１記載の不揮発性半
    導体記憶装置。
  4. 【請求項４】 前記残りの非選択メモリトランジスタの
    全ての制御ゲートに前記第２の中間電圧を印加するよう
    にしたことを特徴とする請求項３記載の不揮発性半導体
    記憶装置。
  5. 【請求項５】 電荷蓄積層と制御ゲートが積層されたメ
    モリトランジスタが複数個直列接続され、その一端が第
    １の選択ゲートトランジスタを介してビット線に、他端
    が第２の選択ゲートトランジスタを介して共通ソース線
    に接続されたＮＡＮＤセルを有し、 ＮＡＮＤセルの選択されたメモリトランジスタの制御ゲ
    ートに書き込み電圧を印加し、その両隣の非選択メモリ
    トランジスタの制御ゲートにビット線に与えられるデー
    タに応じてチャネルをオン，オフするための基準電圧を
    印加して、選択されたメモリトランジスタでデータ書き
    込みを行う書き込みモードを有する不揮発性半導体記憶
    装置において、 前記データ書き込みモードにおいて、共通ソース線側か
    ら第２番目のメモリトランジスタが選択されたときに、
    この第２番目のメモリトランジスタの制御ゲートに書き
    込み電圧を印加し、共通ソース線から第３番目の非選択
    メモリトランジスタの制御ゲートに基準電圧を印加し、
    共通ソース線側から第１番目の非選択メモリトランジス
    タの制御ゲートには前記書き込み電圧より低く且つ前記
    基準電圧より高い第１の中間電圧を印加し、残りの非選
    択メモリトランジスタの少なくとも一つの制御ゲートに
    前記書き込み電圧より低く且つ前記基準電圧より高い第
    ２の中間電圧を印加するようにしたことを特徴とする不
    揮発性半導体記憶装置。
  6. 【請求項６】 前記第２の中間電圧は、第１の中間電圧
    と等しく設定されていることを特徴とする請求項１乃至
    ５のいずれかに記載の不揮発性半導体記憶装置。
  7. 【請求項７】 前記第２の中間電圧は、第１の中間電圧
    と異なる値に設定されていることを特徴とする請求項１
    乃至５のいずれかに記載の不揮発性半導体記憶装置。
  8. 【請求項８】 それぞれ異なるビット線に接続される行
    方向に並ぶ複数のＮＡＮＤセルは、第１の選択ゲートト
    ランジスタのゲートが第１の選択ゲート線に共通接続さ
    れ、第２の選択ゲートトランジスタのゲートが第２の選
    択ゲート線に共通接続され、それぞれ対応するメモリト
    ランジスタの制御ゲートが制御ゲート線に共通接続され
    てＮＡＮＤセルブロックが構成され、 前記書き込みモードは、各ビット線に与えられたデータ
    に応じて各ＮＡＮＤセルのチャネルをプリチャージした
    後、選択された制御ゲート線に沿った複数のメモリトラ
    ンジスタで一括書き込みを行うものであって、ビット線
    側から第２番目の制御ゲート線が選択されたときに、こ
    の第２番目の制御ゲート線に前記書き込み電圧を印加
    し、ビット線から第３番目の制御ゲート線に前記基準電
    圧を印加し、ビット線側から第１番目の制御ゲート線に
    は前記第１の中間電圧を印加し、残りの制御ゲート線の
    少なくとも一つに前記第２の中間電圧を印加するように
    したことを特徴とする請求項１記載の不揮発性半導体記
    憶装置。
  9. 【請求項９】 それぞれ異なるビット線に接続される行
    方向に並ぶ複数のＮＡＮＤセルは、第１の選択ゲートト
    ランジスタのゲートが第１の選択ゲート線に共通接続さ
    れ、第２の選択ゲートトランジスタのゲートが第２の選
    択ゲート線に共通接続され、それぞれ対応するメモリト
    ランジスタの制御ゲートが制御ゲート線に共通接続され
    てＮＡＮＤセルブロックが構成され、 前記書き込みモードは、各ビット線に与えられたデータ
    に応じて各ＮＡＮＤセルのチャネルをプリチャージした
    後、選択された制御ゲート線に沿った複数のメモリトラ
    ンジスタで一括書き込みを行うものであって、共通ソー
    ス線側から第２番目の制御ゲート線が選択されたとき
    に、この第２番目の制御ゲート線に前記書き込み電圧を
    印加し、共通ソース線から第３番目の制御ゲート線に前
    記基準電圧を印加し、共通ソース線側から第１番目の制
    御ゲート線には前記第１の中間電圧を印加し、残りの制
    御ゲート線の少なくとも一つに前記第２の中間電圧を印
    加するようにしたことを特徴とする請求項５記載の不揮
    発性半導体記憶装置。
  10. 【請求項１０】 前記書き込みモードに先立って、ＮＡ
    ＮＤセルブロック内の全メモリセルを一括して、しきい
    値電圧の低い第１データの状態に設定する消去モードを
    有し、 前記書き込みモードは、一括消去された各ＮＡＮＤセル
    のチャネルに前記ビット線から書き込むべき第１及び第
    ２データに応じてプリチャージを行い、第１データが与
    えられたＮＡＮＤセルでは、選択された制御ゲート線に
    沿うメモリトランジスタのチャネルをフローティング状
    態として前記書き込み電圧が印加されたときに制御ゲー
    トからの容量結合によりチャネルを昇圧させて電荷蓄積
    層への電荷注入を禁止し、第２データが与えられたＮＡ
    ＮＤセルでは、選択された制御ゲート線に沿うメモリト
    ランジスタのチャネルを低電圧に保持してトンネル電流
    により電荷蓄積層に電荷を注入するものであることを特
    徴とする請求項８又は９記載の不揮発性半導体記憶装
    置。
  11. 【請求項１１】 電荷蓄積層と制御ゲートが積層された
    メモリトランジスタが複数個直列接続され、その一端が
    第１の選択ゲートトランジスタを介してビット線に、他
    端が第２の選択ゲートトランジスタを介して共通ソース
    線に接続されたＮＡＮＤセルを有し、 ＮＡＮＤセルのビット線からＫ番目の選択されたメモリ
    トランジスタの制御ゲートに書き込み電圧を印加し、そ
    の選択されたメモリトランジスタとこれに隣接する少な
    くとも一つの非選択メモリトランジスタを両側から挟む
    ようにビット線からＫ−ｍ番目及びビット線からＫ＋ｎ
    番目（但し、ｍ，ｎは正の整数で少なくとも一方が２以
    上）の二つの非選択メモリトランジスタの制御ゲートに
    ビット線に与えられるデータに応じてチャネルをオン，
    オフする基準電圧を印加し、前記二つの非選択メモリト
    ランジスタに挟まれた範囲内の非選択メモリトランジス
    タの制御ゲートに前記書き込み電圧より低く且つ前記基
    準電圧より高い第１の中間電圧を印加し、Ｋ−ｍ番目よ
    りビット線側及びＫ＋ｎ番目より共通ソース線側にある
    少なくとも一つずつの非選択メモリトランジスタの制御
    ゲートに前記書き込み電圧より低く且つ前記基準電圧よ
    り高い第２の中間電圧を印加して、選択されたメモリト
    ランジスタでデータ書き込みを行う書き込みモードを有
    することを特徴とする不揮発性半導体記憶装置。
  12. 【請求項１２】 Ｋ＝２のとき、選択されたメモリトラ
    ンジスタよりビット線側のメモリトランジスタの制御ゲ
    ートには第１又は第２の中間電圧を印加するようにした
    ことを特徴とする請求項１１記載の不揮発性半導体記憶
    装置。
  13. 【請求項１３】 Ｋが共通ソース線から２番目であると
    き、選択されたメモリトランジスタより共通ソース線側
    のメモリトランジスタの制御ゲートには第１又は第２の
    中間電圧を印加するようにしたことを特徴とする請求項
    １１記載の不揮発性半導体記憶装置。
  14. 【請求項１４】 Ｋ−ｍ番目よりビット線側及びＫ＋ｎ
    番目より共通ソース線側にある全ての非選択メモリトラ
    ンジスタの制御ゲートに第２の中間電圧を印加するよう
    にしたことを特徴とする請求項１１記載の不揮発性半導
    体記憶装置。
  15. 【請求項１５】 第１の中間電圧は、第２の中間電圧と
    等しく設定されていることを特徴とする請求項１１乃至
    １４のいずれかに記載の不揮発性半導体記憶装置。
  16. 【請求項１６】 第１の中間電圧は、第２の中間電圧と
    異なる値に設定されていることを特徴とする請求項１１
    乃至１４のいずれかに記載の不揮発性半導体記憶装置。
  17. 【請求項１７】 それぞれ異なるビット線に接続される
    行方向に並ぶ複数のＮＡＮＤセルは、第１の選択ゲート
    トランジスタのゲートが第１の選択ゲート線に共通接続
    され、第２の選択ゲートトランジスタのゲートが第２の
    選択ゲート線に共通接続され、それぞれ対応するメモリ
    トランジスタの制御ゲートが制御ゲート線に共通接続さ
    れてＮＡＮＤセルブロックが構成され、 前記書き込みモードは、各ビット線に与えられたデータ
    に応じて各ＮＡＮＤセルのチャネルをプリチャージした
    後、選択された制御ゲート線に沿った複数のメモリトラ
    ンジスタで一括書き込みを行うものであって、 ビット線からＫ番目の制御ゲート線が選択されたとき
    に、その選択された制御ゲート線とこれに隣接する少な
    くとも一つの非選択の制御ゲート線を両側から挟むよう
    にビット線からＫ−ｍ番目及びビット線からＫ＋ｎ番目
    （但し、ｍ，ｎは正の整数で少なくとも一方が２以上）
    の二つの非選択制御ゲート線に基準電圧を印加し、前記
    二つの非選択制御ゲート線に挟まれた範囲内の非選択制
    御ゲート線に第１の中間電圧を印加し、Ｋ−ｍ番目より
    ビット線側及びＫ＋ｎ番目より共通ソース線側にある少
    なくとも一つずつの非選択制御ゲート線に第２の中間電
    圧を印加するようにしたことを特徴とする請求項１１記
    載の不揮発性半導体記憶装置。
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