CN108028070A - 用于存储器的字线相关的沟道预充电 - Google Patents

Abstract

提供了编程存储器器件的技术。通过允许位线电压到达沟道，使用预充电阶段来将未选择的NAND串的沟道增压。为了最大化沟道预充电同时也最小化编程干扰，基于所选择的字线的位置控制漏极侧虚设字线电压。当所选择的字线与漏极侧虚设字线相对远或近时，漏极侧虚设字线电压可以分别相对高或低。当漏极侧虚设字线电压相对高时，位线电压可以容易地穿过并增压沟道。当漏极侧虚设字线电压相对低时，由于较小的沟道梯度和对应的降低量的热载流子，漏极侧数据字线的编程干扰降低。

Description

用于存储器的字线相关的沟道预充电

技术领域

本技术涉及存储器器件的操作。

背景技术

半导体存储器器件在各种电子器件中的使用已经变得愈加流行。例如，非易失性半导体存储器被使用在蜂巢电话、数码相机、个人数字助理、移动计算装置、非移动计算装置以及其他装置中。

诸如浮置栅极或电荷捕获材料的电荷捕获材料可以被使用在这样的存储器器件中，以储存表示数据状态的电荷。电荷捕获材料可以垂直布置为三维(3D)堆叠存储器结构，或水平布置为二维(2D)存储器结构。3D存储器结构的一个示例是位成本可规模化(BiCS)架构，其包括交替的导电层和电介质层的堆叠体。

存储器器件包含可以布置为串的存储器单元，例如，在串的端部处提供选择栅极晶体管，以将串的沟道选择性地连接到源极线或位线。然而，在操作这样的存储器器件时存在各种挑战。

附图说明

图1是示例性存储器器件的框图。

图2图示了图1的存储器阵列126的示例性二维配置中的存储器单元的块。

图3A图示了NAND串中的示例性浮置栅极存储器单元的截面图。

图3B图示了图3A的结构沿着线329的截面图。

图4A图示了NAND串中的示例性电荷捕获存储器单元的截面图。

图4B图示了图4A的结构沿着线429的截面图。

图5是存储器器件600的立体图，存储器器件600包括图1的存储器阵列126的示例性三维配置中的块的集合。

图6A图示了图5的块中的一个的一部分的示例性截面图。

图6B图示了图6A的堆叠体中的存储器孔直径的曲线图。

图6C图示了图6A的堆叠体的区域622的特写图。

图7A图示了图6A的堆叠体的示例性字线层WLL10的俯视图。

图7B图示了图6A的堆叠体的示例性顶部电介质层DL19的俯视图。

图8图示了图7A的子块SBa-SBd中的示例性NAND串。

图9A图示了示例性NAND串NS0A和NS0A-1的电路图。

图9B图示了图9A的示例性存储器单元927。

图10图示了示例性编程操作，其中预充电电压基于所选择的字线位置。

图11图示了根据图10的示例性编程操作的波形。

图12A和图12B绘示了根据图10的具有四个数据状态的示例性单通过(one-pass)编程操作中的存储器单元的Vth分布。

图13图示了使用每单元三个位将数据储存为八个数据状态的存储器单元的Vth分布。

图14A图示了作为所选择的字线位置的函数且作为虚设字线电压的函数的擦除状态存储器单元的Vth分布的上尾部上的变化的曲线图。

图14B图示了根据图14A的作为所选择的字线位置的函数的虚设字线电压的曲线图，其中使用了两个电平的电压。

图14C图示了根据图14A的作为所选择的字线位置的函数的虚设字线电压的曲线图，其中使用了三个电平的电压。

图14D图示了根据图14A的作为所选择的字线位置的函数的虚设字线电压的曲线图，其中Vwld1作为所选择的字线位置的函数以斜坡减小。

图15A图示了根据图14A的曲线图1400的未选择的NAND串中的沟道电压的曲线图，其中使用了一个漏极侧虚设存储器单元，对于WLsel与漏极侧虚设存储器单元相对远，且Wld1＝高的情况。

图15B图示了根据图14A的曲线图1401的未选择的NAND串中的沟道电压的图示，其中使用了一个漏极侧虚设存储器单元，对于WLsel相对接近于漏极侧虚设存储器单元，且Wld1＝低的情况。

图15C图示了根据图14A的图示1400的未选择的NAND串中的沟道电压的图示，其中使用了两个漏极侧虚设存储器单元，对于WLsel与漏极侧虚设存储器单元相对远，Wld1＝高且Wld2＝高的情况。

图15D图示了根据图14A的曲线图1401的未选择的NAND串中的沟道电压的曲线图，其中使用了两个漏极侧虚设存储器单元，对于WLsel相对接近于漏极侧虚设存储器单元，Wld1＝低且Wld2＝低的情况。

图16A图示了根据图10的作为编程操作中的时间的函数的示例性位线电压，包含所选择的NAND串的BLsel(曲线1600)和未选择的NAND串的BLunsel(曲线1601)。

图16B图示了根据图10的作为编程操作中的时间的函数的示例性SGD电压(漏极侧选择栅极晶体管的电压)(曲线1610)。

图16C图示了根据图10的作为编程操作中的时间的函数的WLd1(第一漏极侧虚设字线的电压)的示例，对于从WLd1到WLsel的距离相对远的情况(曲线1620)或相对近的情况(曲线1621)。

图16D图示了作为编程操作中的时间的函数的WLunsel(未选择的字线的电压)的示例(曲线1630)。

图16E图示了作为编程操作中的时间的函数的WLsel(所选择的字线的电压)的示例(曲线1640)。

具体实施方式

提供了一种技术，其以降低编程干扰的方式编程存储器器件。还提供了对应的存储器器件。

在一些存储器器件中，存储器单元相互结合，诸如为块或子块中的NAND串。每个NAND串包括在NAND串的连接到位线的漏极侧上的一个或多个漏极侧SG晶体管(SGD晶体管)与在NAND串的连接到源极线的源极侧上的一个或多个源极侧SG晶体管(SGS晶体管)之间串联连接的若干存储器单元。此外，存储器单元可以布置有公共控制线(例如，字线)，其充当控制栅极。字线的集合从块的源极侧延伸到块的漏极侧。

在编程操作期间，根据字线编程顺序编程存储器单元。例如，编程可以开始于块的源极侧处的字线，并且向块的漏极侧处的字线进行。在一种方法中，在编程下一字线之前完全编程每个字线。例如，使用一个或多个编程通过来编程第一字线WL0，直到完成编程。接下来，使用一个或多个编程通过来编程第二字线WL1，直到完成编程，以此类推。编程通过可以包含在相应的编程回路或编程-校验迭代中施加到字线的增加的编程电压的集合，诸如图11中所绘示的。可以在每个编程电压之后进行校验操作，以确定存储器单元是否已经完成编程。当对于存储器单元完成编程时，它可以被锁定而不能进一步编程，而编程在后续编程回路中对于其他存储器单元继续。

因此，在每个编程回路期间，所选择的NAND串包含被选择以编程的存储器单元，且未选择的NAND串不包含被选择以编程的存储器单元。给定的NAND串可以在编程操作的开始被选择，并且随着所选择的字线上的其存储器单元完成编程变成未选择的。连接到保持为擦除状态的所选择的字线上的存储器单元的NAND串将保持为未选择的NAND串。

根据编程命令中的写入数据，每个存储器单元可以与数据状态相关联。基于其数据状态，存储器单元将保持为擦除状态或被编程为与擦除状态不同的数据状态(编程的数据状态)。例如，在每单元两个位的存储器器件中，存在四个数据状态，包含擦除状态及称为A、B和C数据状态的三个较高数据状态(见图12B)。在每单元三个位的存储器器件中，存在八个数据状态，包含擦除状态及称为A、B、C、D、E、F和G数据状态的七个较高数据状态(见图13)。在每单元四个位的存储器器件中，存在十六个数据状态，包含擦除状态及称为A、B、C、D、E、F、G、H、I、J、K、L、M、N和O数据状态的十五个较高数据状态。

然而，由于当施加编程电压时的编程干扰，存储器单元可能被无意地编程。在一种方法中，编程干扰可能由从所选择的字线到未选择的字线中的相应的存储器单元的电容耦合造成。例如，施加到由未选择的NAND串和所选择的NAND串所共用的字线的电压可能干扰未选择的NAND串的存储器单元。基于写入数据要保持为擦除状态的存储器单元对编程干扰最敏感。编程干扰导致它们的Vth上的升高，可能导致读取错误。为降低编程干扰，在施加编程电压之前将未选择的NAND串的沟道增压。增压主要由未选择的字线的电压(Vpass)上的升高(例如，从0V到8-9V)来提供。此升高耦合到沟道。此外，未选择的NAND串的每个端部处的选择栅极晶体管被提供为不导通状态，因此沟道电压由于电容耦合可以浮置得更高。

为在Vpass升高之前提供附加的增压，可以在SGD晶体管处于导通状态时将预充电经由位线引入到沟道中。在一种方法中，虚设字线连接到不能储存数据的虚设存储器单元。可以在NAND串的漏极端处提供一个或多个虚设存储器单元，以提供沟道梯度中的逐渐过渡。为允许预充电穿过沟道，可以以相对高的电压提供虚设字线，以将虚设存储器单元提供为强导通状态。然而，这可能提高虚设字线与漏极侧数据字线之间的沟道梯度，从而产生电子-空穴对，其中电子可能使增压电势劣化。

此外，当所选择的字线比未选择的NAND串的漏极侧相对更接近于未选择的NAND串的源极侧时，所选择的字线与虚设字线之间将存在许多存储器单元，并且由于字线编程顺序，这些存储器单元将处于擦除状态。即使在这些存储器单元的控制栅极上的诸如0V的低电压的情况下，这些存储器单元下的沟道区域将处于相对高度导通状态，使得电子可以行进穿过沟道并且在沟道中耗散。这点成立是因为，擦除状态存储器单元的Vth可能小于0V，诸如小于-1V。当存储器单元的控制栅极电压超过其Vth和其漏极电压之和时，存储器单元处于导通状态。沟道的此导通部分具有相对高的电容量并可以吸收产生的电子。然而，当所选择的字线比未选择的NAND串的源极侧相对更接近于未选择的NAND串的漏极侧时，所选择的字线与虚设字线之间将不存在(或存在少量的)存储器单元。沟道的可用于吸收电子的导通部分因此相对小。因此，电子更有可能使增压电势劣化。

实际上，电子可以在未选择的NAND串的漏极端处行进若干存储器单元的距离。本文提供的技术解决上述和其他问题。在一方面，为了最大化沟道预充电同时还最小化编程干扰，基于所选择的字线的位置来控制漏极侧虚设字线电压。当所选择的字线相对远离或接近于漏极侧虚设字线时，漏极侧虚设字线电压可以分别相对高或低。因此，漏极侧虚设字线电压具有调整的范围。当漏极侧虚设字线电压(Vwld1)相对高时，位线电压可以容易地通过沟道并使沟道增压。当漏极侧虚设字线电压相对低时，由于较小的沟道梯度和对应的降低的热载流子的量，降低了漏极侧数据字线的编程干扰。

在一种方法中，当所选择的字线在字线的第一组之中时，使用较高值的Vwld1，字线的第一组包括例如数据字线的50-75％或50-80％，并且当所选择的字线在数据字线的其余部分(20-50％)之中时，使用较低值的Vwld1。在一种方法中，使用第二漏极侧虚设字线，其具有比第一漏极侧虚设字线的调整范围更小的调整范围。

下面描述了各种其他特征和益处。

图1是示例性存储器器件的框图。存储器器件100可以包含一个或多个存储器裸芯108。存储器裸芯108包含存储器单元的存储器结构126(诸如存储器单元的阵列)、控制电路110，以及读取/写入电路128。存储器结构126是经由行解码器124由字线且经由列解码器132由位线可寻址的。读取/写入电路128包含多个感测块SB1、SB2、……、SBp(感测电路)，并且允许存储器单元的页被并行地读取或编程。控制器122典型地被包含在与一个或多个存储器裸芯108相同的存储器器件100(例如，可移除储存卡)中。在主机140与控制器122之间经由数据总线120传输命令和数据，并且在控制器与一个或多个存储器裸芯108之间经由线118传输命令和数据。

存储器结构可以是2D或3D的。存储器结构可以包括存储器单元的一个或多个阵列(包含3D阵列)。存储器结构可以包括单片三维存储器结构，其中多个存储器级形成在诸如晶片的单个基板上方(且不在基板中)，而没有介于中间的基板。存储器结构可以包括单片地形成在具有设置在硅基板上方的有源区域的存储器单元的阵列的一个或多个物理级中的任意类型的非易失性存储器。存储器结构可以在具有与存储器单元的操作相关联的电路的非易失性存储器器件中，无论相关联的电路是在基板上方还是基板内。

控制电路110与读取/写入电路128协作以在存储器结构126上进行存储器操作，并且其包含状态机112、芯片上地址解码器114，以及电源控制模块116。状态机112提供存储器操作的芯片级控制。可以提供储存区域113，例如，用于如下面进一步描述的编程参数，例如，关于图10的过程。

芯片上地址解码器114提供由主机或存储器控制器所使用的地址到由解码器124和132所使用的硬件地址之间的地址接口。电源控制模块116控制在存储器操作期间供给到字线和位线的电源和电压。其可以包含字线、SGS和SGD晶体管以及源极线的驱动器。感测块可以包含位线驱动器，在一种方法中。SGS晶体管是NAND串的源极端处的选择栅极晶体管，并且SGD晶体管是NAND串的漏极端处的选择栅极晶体管。

在一些实现方式中，部件中的一些可以组合。在各种设计中，可以认为部件中的一个或多个(单独或组合)(除了存储器结构126)为至少一个控制电路，其配置为进行本文中所描述的技术，包含图10的流程图的步骤。例如，控制电路可以包含以下各项中的任意一个，或其组合：控制电路110，状态机112，解码器114/132，电源控制模块116，感测块SBb、SB2、……、SBp，读取/写入电路128，控制器122，等等。

芯片外控制器122可以包括处理器122c、储存器件(存储器)诸如ROM122a和RAM122b、以及纠错码(ECC)引擎245。ECC引擎可以纠正当Vth分布的上尾部变得过高时造成的若干读取错误。

储存器件包括诸如指令集的代码，并且处理器可操作以执行指令集来提供本文中所描述的功能。替代地或附加地，处理器可以从存储器结构的储存器件126a(诸如一个或多个字线中的存储器单元的预留区域)存取(access)代码。

例如，控制器可以使用代码来存取存储器结构，诸如用于编程、读取以及擦除操作。代码可以包含引导代码和控制代码(例如，指令集)。引导代码是在引导或启动过程期间初始化控制器并使能控制器存取存储器结构的软件。控制器可以使用代码来控制一个或多个存储器结构。一经上电，处理器122c从ROM 122a或储存器件126a取回引导代码以执行，并且引导代码初始化系统部件并将控制代码载入到RAM 122b中。控制代码一经被载入到RAM中，其被处理器执行。控制代码包含驱动器，以进行基础任务，诸如控制和分配存储器、优先化指令的处理，以及控制输入和输出端口。

通常，控制代码可以包含指令，以进行文中所描述的功能，包含下面进一步讨论的流程图的步骤，并且提供电压波形，包含下面进一步讨论的那些电压波形。

在一个示例中，主机是计算装置(例如，膝上式计算机，台式计算机、智能手机、平板、数码相机)，其包含一个或多个处理器、一个或多个处理器可读取储存器件(RAM，ROM，闪存存储器，硬盘驱动器，固态存储器)，该处理器可读取储存器件储存处理器可读取代码(例如，软件)，以编程一个或多个处理器来进行本文中所描述的方法。主机还可以包含附加的系统存储器、与一个或多个处理器通信的一个或多个输入/输出接口和/或一个或多个输入/输出装置。

还可以使用除NAND闪存存储器之外的其他类型的非易失性存储器。

半导体存储器器件包含诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)器件的易失性存储器器件，诸如电阻式随机存取存储器(“ReRAM”)、电力可擦除可编程只读存储器(“EEPROM”)、闪存存储器(其也可以视作EEPROM的子集合)、铁电式随机存取存储器(“FRAM”)以及磁阻式随机存取存储器(“MRAM”)的非易失性存储器器件，以及能够储存信息的其他半导体元件。每个类型的存储器器件可以具有不同的配置。例如，闪存存储器器件可以配置为NAND或NOR配置。

存储器器件可以由无源和/或有源元件以任意组合形成。作为非限制性示例，无源半导体存储器元件包含ReRAM器件元件，其在一些实施例中包含诸如反熔丝或相变材料的电阻率转换储存元件，并且可选地包含诸如二极管或晶体管的转向元件。又作为非限制性示例，有源半导体存储器元件包含EEPROM和闪存存储器器件元件，其在一些实施例中包含含有诸如浮置栅极、导电纳米颗粒或电荷储存电介质材料的电荷储存区域的元件。

可以配置多个存储器元件，使得它们串联连接或使得每个元件是单独可存取的。作为非限制性示例，NAND配置(NAND存储器)中的闪存存储器器件典型地含有串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的串联连接的晶体管的集合的示例。

可以配置NAND存储器阵列，使得阵列由存储器的多个串组成，其中串由共用单个位线且作为组存取的多个存储器元件组成。替代地，可以配置存储器元件，使得每个元件是单独可存取的，例如，NOR存储器阵列。NAND和NOR存储器配置是示例，并且存储器元件能够以其他方式配置。

位于基板内和/或之上的半导体存储器元件可以布置为二维或三维，诸如二维存储器结构或三维存储器结构。

在二维存储器结构中，半导体存储器元件布置在单个平面中或单个存储器器件级中。典型地，在二维存储器结构中，存储器元件布置在实质上平行于支承存储器元件的基板的主表面延伸的平面(例如，在x-y方向平面)中。基板可以为晶片，存储器元件的层形成在晶片上或中，或其可以为载体基板，其在存储器元件形成之后附接到存储器元件。作为非限制性示例，基板可以包含诸如硅的半导体。

存储器元件能够以有序阵列布置为单个存储器器件级，诸如为多个行和/或列。然而，存储器元件可以布置为不规则或非正交配置。存储器元件可以各自具有两个或更多个电极或接触线，诸如位线和字线。

布置三维存储器阵列，使得存储器元件占据多个平面或多个存储器器件级，从而形成三维(即，在x、y以及z方向上，其中z方向实质上垂直于基板的主表面，并且x和y方向实质上平行于基板的主表面)上的结构。

作为非限制性示例，三维存储器结构可以垂直布置为多个二维存储器器件级的堆叠体。作为另一非限制性示例，三维存储器阵列可以布置为多个垂直列(例如，实质上垂直于基板的主表面(即在y方向上)延伸的列)，每个列具有多个存储器元件。列可以布置为二维配置，例如，在x-y平面中，产生存储器元件的三维布置，元件在多个垂直堆叠的存储器平面上。三维上的存储器元件的其他配置也可以构成三维存储器阵列。

作为非限制性示例，在三维NAND存储器阵列中，存储器元件可以耦接在一起，以在单个水平(例如，x-y)存储器器件级内形成NAND串。替代地，存储器元件可以耦接在一起，以形成横跨多个水平存储器器件级的垂直NAND串。可以构想其他三维配置，其中一些NAND串含有单个存储器级中的存储器元件，而其他串含有跨越穿过多个存储器级的存储器元件。三维存储器阵列还可以设计为NOR配置和ReRAM配置。

典型地，在单片三维存储器阵列中，在单个基板上方形成一个或多个存储器器件级。可选地，单片三维存储器阵列还可以具有至少部分地在单个基板内的一个或多个存储器层。作为非限制性示例，基板可以包含诸如硅的半导体。在单片三维阵列中，构成阵列的每个存储器器件级的层典型地形成在阵列中的下面的存储器器件级的层上。然而，单片三维存储器阵列的相邻存储器器件级的层可以被共用，或在存储器器件级之间具有介于中间的层。

二维阵列可以分开地形成，并且然后被封装在一起以形成具有存储器的多个层的非单片存储器器件。例如，可以通过在分开的基板上形成存储器级，并且然后将存储器级相互堆叠来构建非单片堆叠存储器。在堆叠之前，基板可以被减薄或从存储器器件级移除，但由于存储器器件级初始地形成在分开的基板之上，使得存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以形成在分开的芯片上，并且然后被封装在一起以形成堆叠芯片存储器器件。

存储器元件的操作和与存储器元件的通信典型地需要相关联的电路。作为非限制的示例，存储器器件可以具有用于控制和驱动存储器元件以完成诸如编程和读取的功能的电路。此相关联的电路可以在与存储器元件相同的基板上和/或在分开的基板上。例如，存储器读取-写入操作的控制器可以位于分开的控制器芯片上和/或在与存储器元件相同的基板上。

本领域技术人员将认识到，本技术不限于所描述的二维和三维示例性结构，而是涵盖在如本文中所描述的和如本领域技术人员所理解的本技术的精神和范围内的全部相关存储器结构。

图2图示了图1的存储器阵列126的示例性二维配置中的存储器单元的块。存储器阵列可以包含许多块。每个示例性块200、210包含若干NAND串和相应的位线(例如，BL0、BL1，…)，其在块之中共用。每个NAND串在去往漏极选择栅极(SGD)的一端处连接，并且漏极选择栅极的控制栅极经由公共SGD线连接。NAND串在它们另一端连接到源极选择栅极，源极选择栅极进而连接到公共源极线220。十六个字线(例如，WL0-WL15)在源极选择栅极与漏极选择栅极之间延伸。在一些情况下，也可以在存储器阵列中相邻于选择栅极晶体管使用不含有用户数据的虚设字线。这样的虚设字线可以将边缘数据字线与某些边缘效应屏蔽。

可以在存储器阵列中提供的一种类型的非易失性存储器是浮置栅极存储器。见图3A和图3B。还可以使用其他类型的非易失性存储器。例如，电荷捕获存储器单元使用不导电电介质材料取代导电浮置栅极，来以非易失性方式储存电荷。见图4A和图4B。由硅氧化物、硅氮化物以及硅氧化物形成的三层电介质("ONO")被夹在导电控制栅极与半导电基板的在存储器单元沟道上方的表面之间。通过将来自单元沟道的电子注入到氮化物中来编程单元，它们在氮化物处被捕获并储存在受限的区域中。然后此储存的电荷以可检测的方式改变单元的沟道的一部分的阈值电压。通过将热空穴注入到氮化物中来擦除单元。能够以分裂栅极(split-gate)配置提供相似的单元，在这种情况下，掺杂多晶硅栅极在存储器单元沟道的一部分之上延伸，以形成分开的选择晶体管。

在另一方法中，使用NROM单元。作为示例，两个位储存在每个NROM单元中，其中ONO电介质层跨源极扩散与漏极扩散之间的沟道延伸。一个数据位的电荷位于相邻于漏极的电介质层中，并且其他数据位的电荷位于相邻于源极的电介质层中。通过分开地读取电介质内的空间上分开的电荷储存区域的二进制状态而获得多状态数据储存。还已知其他类型的非易失性存储器。

图3A图示了NAND串中的示例性浮置栅极存储器单元的截面图。位线或NAND串方向行进到页面中，并且字线方向从左到右行进。作为示例，字线324跨越包含相应的沟道区域306、316和326的NAND串延伸。存储器单元300包含控制栅极302、浮置栅极304、隧道氧化物层305以及沟道区域306。存储器单元310包含控制栅极312、浮置栅极314、隧道氧化物层315以及沟道区域316。存储器单元320包含控制栅极322、浮置栅极321、隧道氧化物层325以及沟道区域326。每个存储器单元在不同的相应的NAND串中。还绘示了层间多晶电介质(inter-poly dielectric，IPD)层328。控制栅极是字线的部分。在图3B中提供了沿着线329的截面图。

控制栅极环绕浮置栅极，增加控制栅极与浮置栅极之间的表面接触面积。这产生更高的IPD电容，导致更高的耦合比，其使得编程和擦除更加容易。然而，由于NAND存储器器件按比例缩小，相邻单元之间的间隔变得更小，因此几乎不存在控制栅极与两个相邻浮置栅极之间的IPD的空间。作为替代方式，如图4A和图4B中所示，已经开发了平坦的或平面的存储器单元，其中控制栅极是平坦的或平面的；即，其不环绕浮置栅极，并且它与电荷储存层的仅有的接触是从其上方。在此情况下，具有高浮置栅极不存在优点。反之，浮置栅极被制造得更薄的多。此外，浮置栅极可以用来储存电荷，或薄电荷捕获层可以用来捕获电荷。此方法可以避免弹道(ballistic)电子转移的问题，在这种情况下，电子在编程期间可以在隧穿通过隧道氧化物之后行进穿过浮置栅极。

图3B图示了图3A的结构沿着线329的截面图。NAND串330包含SGS晶体管331，示例性存储器单元300、333、……、334和335，以及SGD晶体管336。根据图3A，作为每个存储器单元的示例，存储器单元300包含控制栅极302、IPD层328、浮置栅极304以及隧道氧化物层305。SGS和SGD晶体管中的IPD层中的通路允许控制栅极层和浮置栅极层通信。作为示例，控制栅极和浮置栅极层可以为多晶硅，并且隧道氧化物层可以为硅氧化物。IPD层可以为氮化物(N)和氧化物(O)的堆叠体，诸如为N-O-N-O-N配置。

NAND串可以形成在基板上，基板包括p型基板区域355、n型阱356以及p型阱357。N型源极/漏极扩散区域sd1、sd2、sd3、sd4、sd5、sd6以及sd7形成在p型阱中。沟道电压Vch可以直接施加到基板的沟道区域。

图4A图示了NAND串中的示例性电荷捕获存储器单元的截面图。视图在存储器单元的字线方向上，存储器单元包括平坦控制栅极和电荷捕获区域，作为图1的存储器单元阵列126中的存储器单元的2D示例。可以在NOR和NAND闪存存储器器件中使用电荷捕获存储器。与使用诸如掺杂多晶硅的导体来储存电子的浮置-栅极MOSFET技术相比，本技术使用诸如SiN膜的绝缘体来储存电子。作为示例，字线(WL)424跨越包含相应的沟道区域406、416以及426的NAND串延伸。字线的部分提供控制栅极402、412以及422。字线的下面是IPD层428，电荷捕获层404、414和421，多晶硅层405、415和425，以及隧穿层层409、407和408。每个电荷捕获层在相应的NAND串中连续地延伸。

存储器单元400包含控制栅极402、电荷捕获层404、多晶硅层405、以及沟道区域406的一部分。存储器单元410包含控制栅极412、电荷捕获层414、多晶硅层415、以及沟道区域416的一部分。存储器单元420包含控制栅极422、电荷捕获层421、多晶硅层425、以及沟道区域426的一部分。

此处使用平坦控制栅极而不是环绕浮置栅极的控制栅极。一个优点是，电荷捕获层可以制造得比浮置栅极更薄。此外，存储器单元可以更紧密地放置在一起。

图4B图示了图4A的结构沿着线429的截面图。视图示出了具有平坦控制栅极和电荷捕获层的NAND串430。NAND串430包含SGS晶体管431，示例性存储器单元400、433、……、434和435，以及SGD晶体管436。

NAND串可以形成在基板上，基板包括p型基板区域455、n型阱456以及p型阱457。N型源极/漏极扩散区域sd1、sd2、sd3、sd4、sd5、sd6和sd7形成在p型阱457中。沟道电压Vch可以直接施加到基板的沟道区域。存储器单元400包含电荷捕获层404、多晶硅层405、隧穿层409、以及沟道区域406上方的控制栅极402和IPD层428。

作为示例，控制栅极层可以为多晶硅，并且隧穿层可以为硅氧化物。IPD层可以为诸如AlOx或HfOx的高-k电介质的堆叠体，高-k电介质有助于提高控制栅极层与电荷捕获层或电荷储存层之间的耦合比。作为示例，电荷捕获层可以为硅氮化物和氧化物的混合物。

SGD和SGS晶体管具有与存储器单元相同的配置，但具有更长的沟道长度，以确保电流在被禁止的NAND串中被截断。

在此示例中，层404、405和409在NAND串中连续地延伸。在另一方法中，层404、405和409在控制栅极402、412和422之间的部分可以被移除，暴露沟道406的顶表面。

图5是存储器器件600的立体图，存储器器件600包括图1的存储器阵列126的示例性三维配置中的块的集合。在基板上的是存储器单元(储存元件)的示例性块BLK0、BLK1、BLK2和BLK3以及具有由块使用的电路的外围区域604。例如，电路可以包含电压驱动器605，其可以连接到块的控制栅极层。在一种方法中，块中的共同高度处的控制栅极层被共同地驱动。基板601还可以承载块下面的电路，连同在导电路径中图案化的一个或多个下部金属层，以携载电路的信号。块形成在存储器器件的中间区域602中。在存储器器件的上部区域603中，在导电路径中图案化一个或多个上部金属层，以携载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠体的交替级表示字线。在一种可能的方法中，每个块具有相对的分层侧面，垂直接触体从相对的分层侧面朝上延伸到上部金属层，以形成去往导电路径的连接。尽管绘示了四个块作为示例，可以使用两个或更多个块，其在x和/或y方向上延伸。

在一种可能的方法中，平面在x方向上的长度表示去往字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，并且平面在y方向上的宽度表示去往位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器器件的高度。

图6A图示了图5的块中的一个的一部分的示例性截面图。块包括交替的导电层和电介质层的堆叠体610。在此示例中，除了数据字线层(字线)WLL0-WLL10之外，导电层包括两个SGD层、两个SGS层以及四个虚设字线层WLD1、WLD2、WLD3和WLD4。电介质层标记为DL0-DL19。此外，绘示了堆叠体的包括NAND串NS1和NS2的区域。每个NAND串包围存储器孔618或619，存储器孔618或619填充有形成与字线相邻的存储器单元的材料。图6C中更详细地示出了堆叠体的区域622。

堆叠体包含基板611、基板上的绝缘膜612，以及源极线SL的一部分。NS1具有堆叠体的底部614处的源极端613和堆叠体的顶部616处的漏极端615。金属填充的狭缝617和620可以周期性地跨越堆叠体提供，作为延伸穿过堆叠体的互连体，诸如以将源极线连接到堆叠体上方的线。狭缝可以在形成字线期间被使用，并且随后用金属填充。还绘示了位线BL0的一部分。导电通孔621将漏极端615连接到BL0。

图6B图示了图6A的堆叠体中的存储器孔直径的曲线图。垂直轴线与图6A的堆叠体对准，并且图示了宽度(wMH)，例如，存储器孔618和619的直径。在这样的存储器器件中，穿过堆叠体蚀刻的存储器孔具有很高的深宽比(aspect ratio)。例如，约25-30的深度对直径的比率是常见的。存储器孔可以具有圆形截面。由于蚀刻工艺，存储器孔宽度可以沿着孔的长度变化。典型地，直径从存储器孔的顶部到底部变得逐步地更小(图6B中的实线)。即，存储器孔是锥形的，在堆叠体的底部处变窄。在一些情况下，轻微的变窄发生在孔靠近选择栅极的顶部处，使得直径在从存储器孔的顶部到底部变得逐步地更小之前变得稍微更宽(图6B中的长断划线)。例如，存储器孔宽度在堆叠体中的WL9的级处是最大的，在此示例中。存储器孔宽度在WL10的级处稍微地更小，并且在WL8到WL0的级处逐步地更小。

在另一种可能的实现方式中(由短断划线表示)，堆叠体制造为两个层级(tier)。底部层级首先形成有相应的存储器孔。然后顶部层级形成有与底部层级中的存储器孔对准的相应的存储器孔。每个存储器孔是锥形的，使得形成双锥形的存储器孔，其中从堆叠体的底部移动到顶部，宽度增大、然后减小并再次增大。

由于存储器孔的宽度上的不均匀性，存储器单元的编程和擦除速度可以基于它们沿着存储器孔的位置(例如，基于它们在堆叠体中的高度)而变化。在较小直径的存储器孔的情况下，跨隧道氧化物的电场相对较强，因此编程和擦除速度相对较高。

块可以包括三维结构，其中沿着垂直存储器孔布置存储器单元，垂直存储器孔具有变化的直径；并且每个子集合与垂直存储器孔的具有相似直径的部分相关联。

图6C图示了图6A的堆叠体的区域622的特写图。存储器单元形成在堆叠体的不同级处，在字线层与存储器孔的交叉部处。在此示例中，SGD晶体管680和681设置在虚设存储器单元682和683以及数据存储器单元MC上方。可以例如使用原子层沉积沿着存储器孔630的侧壁(SW)和/或在每个字线层内沉积若干层。例如，每个列(例如，由存储器孔内的材料形成的柱)可以包含诸如SiN或其他氮化物的电荷捕获层或膜663、隧穿层664、多晶硅体或沟道665，以及电介质芯666。字线层可以包含阻挡氧化物/阻挡高-k材料660、金属屏障661，以及作为控制栅极的诸如钨的导电金属662。例如，提供控制栅极690、691、692、693和694。在此示例中，除金属之外的全部层被提供在存储器孔中。在其他方法中，层中的一些可以在控制栅极层中。附加的柱相似地形成在不同的存储器孔中。柱可以形成NAND串的柱状有源区域(AA)。

当编程存储器单元时，电子储存在电荷捕获层的与存储器单元相关联的部分中。这些电子被从沟道引入到电荷捕获层中，并且穿过隧穿层。存储器单元的Vth正比于(例如，随着其升高)储存的电荷量而升高。在擦除操作期间，电子返回到沟道。

存储器孔中的每一个可以填充有多个环状层，多个环状层包括阻挡氧化物层、电荷捕获层、隧穿层以及沟道层。存储器孔中的每一个的芯区域填充有体材料(bodymaterial)，并且多个环状层在存储器孔中的每一个中的芯区域与字线之间。

可以认为NAND串具有浮置体沟道，因为沟道的长度不是形成在基板上。此外，由在堆叠体中上下叠置并且由电介质层相互分开的多个字线层提供NAND串。

图7A图示了图6A的堆叠体的示例性字线层WLL10的俯视图。如所提到的，3D存储器器件可以包括交替的导电层和电介质层的堆叠体。导电层提供SG晶体管和存储器单元的控制栅极。用于SG晶体管的层是SG层，并且用于存储器单元的层是字线层。此外，存储器孔形成在堆叠体中并填充有电荷捕获材料和沟道材料。从而，形成了垂直NAND串。源极线在堆叠体下方连接到NAND串，并且位线在堆叠体上方连接到NAND串。

3D存储器器件中的块BLK可以划分为子块，其中每个子块包括具有公共SGD控制线的NAND串的集合。此外，块中的字线层可以划分为区域。每个区域可以在周期性地形成在堆叠体中的狭缝之间延伸，以在存储器器件的制造工艺期间处理字线层。此处理可以包含用金属取代字线层的牺牲材料。通常，狭缝之间的距离应相对小，以考虑到蚀刻剂能够横向行进以移除牺牲材料的距离上的限制，以及金属能够行进以填充通过移除牺牲材料而产生的空隙的距离上的限制。例如，狭缝之间的距离可以允许相邻的狭缝之间的若干行的存储器孔。存储器孔和狭缝的布局还应考虑到在每个位线连接到不同的存储器单元的同时能够跨区域延伸的位线的数目上的限制。在处理字线层之后，可以可选地用金属填充狭缝，以提供穿过堆叠体的互连。

此附图和其他的附图不一定按比例。在实践中，区域可以相对于y方向在x方向上比绘示的远更长，以容纳附加的存储器孔。

在此示例中，在相邻狭缝之间存在四行存储器孔。这里，行是在x方向上对准的存储器孔的组。此外，存储器孔的行是交错的图案，以增大存储器孔的密度。字线层被划分为区域WLL10a、WLL10b、WLL10c以及WLL10d，其各自由连接体713连接。在一种方法中，块中的字线层最后的区域可以连接到下一块中的字线层的第一区域。连接体进而连接到字线层的电压驱动器。区域WLL10a具有沿着线712的示例性存储器孔710和711。还参见图7B和图8。区域WLL10b具有示例性存储器孔714和715。区域WLL10c具有示例性存储器孔716和717。区域WLL10d具有示例性存储器孔718和719。每个存储器孔可以是相应的NAND串的部分。例如，存储器孔710、714、716和718可以分别是NAND串NS0_SBa、NS0_SBb、NS0_SBc和NS0_SBd的部分。

每个圆表示存储器孔在字线层或SG层处的截面。每个圆可以替代地表示由存储器孔中的材料并由相邻字线层所提供的存储器单元。

金属填充的狭缝701、702、703和704(例如，金属互连体)可以位于区域WLL10a-WLL10d的边缘之间且在边缘附近。金属填充的狭缝提供从堆叠体的底部到堆叠体的顶部的导电路径。例如，堆叠体的底部处的源极线可以连接到堆叠体上方的导电线，其中导电线连接到存储器器件的外围区域中的电压驱动器。图7A的子块SBa-SBd的进一步细节还请参见图8。

图7B图示了图6A的堆叠体的示例性顶部电介质层DL19的俯视图。电介质层被划分为区域DL19a、DL19b、DL19c和DL19d。每个区域可以连接到相应的电压驱动器。这允许在每个存储器单元在连接到相应的位线的相应的NAND串中的情况下，字线层的一个区域中的存储器单元的集合被同时地编程。可以在每个位线上设定电压，以在每个编程电压期间允许或禁止编程。

区域DL19a具有沿着线712a的示例性存储器孔710和711，线712a与位线BL0重合。若干位线在存储器孔上方延伸并连接到存储器孔，如由“X”符号所指示的。BL0连接到存储器孔的集合，其包含存储器孔711、715、717和719。另一示例性位线BL1连接到存储器孔的集合，其包含存储器孔710、714、716和718。还绘示了来自图7A的金属填充的狭缝701、702、703和704，因为他们穿过堆叠体垂直延伸。可以跨DL19层在-x方向上按BL0-BL23的顺序将位线编号。

位线的不同的子集合连接到不同行中的单元。例如，BL0、BL4、BL8、BL12、BL16和BL20连接到每个区域的右手边的第一行单元中的单元。BL2、BL6、BL10、BL14、BL18和BL22连接到与右手边的第一行相邻的相邻行的单元中的单元。BL3、BL7、BL11、BL15、BL19和BL23连接到每个区域的左手边的第一行单元中的单元。BL1、BL5、BL9、BL13、BL17和BL21连接到与左手边的第一行相邻的相邻行的单元中的单元。

图8图示了图7A的子块SBa-SBd中的示例性NAND串。子块与图6A的结构一致。在左手侧绘示了堆叠体中的导电层以供参考。每个子块包含多个NAND串，其中绘示了一个示例性NAND串。例如，SBa包括示例性NAND串NS0_SBa，SBb包括示例性NAND串NS0_SBb，SBc包括示例性NAND串NS0_SBc，并且SBd包括示例性NAND串NS0_SBd。

此外，NS0_SBa包含SGS晶体管800和801，虚设存储器单元802和803，数据存储器单元804、805、806、807、808、809、810、811、812、813和814，虚设存储器单元815和816，以及SGD晶体管817和818。

NS0_SBb包含SGS晶体管820和821，虚设存储器单元822和823，数据存储器单元824、825、826、827、828、829、830、831、832、833和834，虚设存储器单元835和836，以及SGD晶体管837和838。

NS0_SBc包含SGS晶体管840和841，虚设存储器单元842和843，数据存储器单元844、845、846、847、848、849、850、851、852、853和854，虚设存储器单元855和856，以及SGD晶体管857和858。

NS0_SBd包含SGS晶体管860和861，虚设存储器单元862和863，数据存储器单元864、865、866、867、868、869、870、871、872、873和874，虚设存储器单元875和876，以及SGD晶体管877和878。

WL8上的存储器单元包含存储器单元812、832、852和872。WL9上的存储器单元包含存储器单元813、833、853和873。在此示例中，块的编程可以逐子块地发生。例如，可以从WLL0-WLL10编程SBa，然后可以从WLL0-WLL10编程SBb，然后可以从WLL0-WLL10编程SBc，并且然后可以从WLL0-WLL10编程SBd。

图9A图示了示例性NAND串NS0A和NS0A-1的电路图。数据存储器单元的字线是WL0-WL21。WL0-WL21在NS0A中分别连接到数据存储器单元927-905，并且在NS0A-1中分别连接到数据存储器单元967-945。虚设字线WLD1、WLD2、WLD3和WLD4在NS0A中分别连接到虚设存储器单元904、903、928和929，并且在NS0A-1中分别连接到虚设存储器单元944、943、968和969。字线连接到所选择的NAND串和未选择的NAND串两者。SGD线，SGD1_NS0连接到SGD晶体管901和941，而SGD线，SGD2_NS0连接到SGD晶体管902和942。

SGS线，SGS1连接到SGS晶体管931和971，并且SGS线，SGS2连接到SGS晶体管930和970。

NS0A的沟道是ch_NS0A，并且NS0A-1的沟道是ch_NS0A-1。经由处于电压Vbl的位线BL0A由感测电路(SC)900感测NS0A的沟道中的电流。经由处于电压Vbl的位线BL0A-1由感测电路(SC)990感测NS0A-1的沟道中的电流。

源极线981连接到NAND串的源极端。电压驱动器可以用来提供控制线(例如，字线、选择栅极线、位线以及源极线)上的电压。

在NS0A中提供存储器单元的集合。箭头995图示了示例性所选择的字线WLsel＝WL6与第一漏极侧虚设字线WLD1之间的距离。箭头996图示了最小距离，并且箭头997图示了最大距离。

作为示例，NS0A可以为所选择的NAND串，其包括所选择的存储器单元921，以及包含漏极端或漏极侧存储器单元905的未选择的存储器单元905-920和922-927。NS0A-1可以为未选择的NAND串，其包括与所选择的存储器单元对应的未选择的存储器单元961，以及包含漏极端或漏极侧存储器单元945的其余的未选择的存储器单元945-960和962-967。

图9B图示了图9A的示例性存储器单元927。该存储器单元包括接收字线电压Vwll0的控制栅极CG、电压Vd下的漏极、电压Vs下的源极、以及电压Vch下的沟道。

图10图示了示例性编程操作，其中预充电电压基于所选择的字线位置。步骤1000开始编程操作。步骤1001选择用于编程的字线(WLn)并初始化Vpgm。步骤1002开始编程回路或编程-校验迭代。步骤1003基于WLn在编程回路的预充电阶段中对未选择的字线进行初始沟道增压(channel boosting)。作为此步骤的部分，步骤1003a包含设定SGDsel＝高、SGDunsel＝高、当WLn远时WLd1＝高，当WLn近时WLd1＝0V、WLsel＝0V、WLunsel＝0V、BLsel＝高且BLunsel＝高。步骤1004对未选择的字线进行进一步沟道增压，并且将编程电压施加到所选择的字线。作为此步骤的部分，步骤1004a包含SGDsel＝高、SGDunsel＝0V、WLd1＝高、WLsel＝Vpgm、WLunsel＝Vpass、BLsel＝0V且BLunsel＝高。进一步细节见图16A-16E。

步骤1005确定一个或多个数据状态，以校验并进行对应的(多个)校验测试。例如，在图11中，在编程回路1-4校验A状态单元，在编程回路4-7校验B状态单元，并且在编程回路7-10校验C状态单元。

判定步骤1006确定对于当前字线是否完成编程。如果要编程的全部的或接近全部的存储器单元已经通过它们相应的校验测试，则判定步骤1006为真。当校验电压经由字线施加到存储器单元的控制栅极且感测电路确定存储器单元为处于不导通状态时，存储器单元通过校验测试。在此情况下，存储器单元的Vth超过校验电压。如果判定步骤1006为伪，则在步骤1009处递增Vpgm，并且在步骤1002处进行下一编程回路。如果判定步骤1006为真，则判定步骤1007确定是否存在要编程的另一字线。如果判定步骤1007为伪，则编程操作在步骤1008结束。如果判定步骤1007为真，则选择新的字线以在步骤1001处编程。

在此示例中，在开始另一字线的编程之前完成对于所选择的字线的编程。在另一方法中，编程以往复字线顺序发生。在此情况下，编程通过可以对于字线WLn发生，然后对于诸如WLn+1的另一字线发生，然后再次对于WLn发生，以此类推。此方法可以降低浮置栅极存储器器件中常见的电容耦合效应，并且总体上可以与任意类型的存储器器件一起使用。在往复字线顺序中，在每个字线上使用多个编程通过(programming pass)，但对于给定字线的编程通过是非依序的。

图11图示了根据图10的示例性编程操作的波形。水平轴线图示了编程回路数，并且垂直轴线图示了控制栅极或字线电压。通常，编程操作可以涉及将脉冲串(pulse train)施加到所选择的字线，其中脉冲串包含多个编程回路或编程-校验迭代。编程-校验迭代的编程部分包括编程电压，并且编程-校验迭代的校验部分包括一个或多个校验电压。

对于每个编程电压，简单起见绘示了方波形，但其他形状是可能的，诸如多级形状或斜坡形状。此外，在此示例中使用增量步进脉冲编程(ISPP)，其中编程电压在每个相继的编程回路中向上步进。此示例在完成编程的单个编程通过中使用ISPP。还可以在多通过操作的每个编程通过中使用ISPP。

脉冲串典型地包含编程电压，其在每个编程-校验迭代中使用固定或变化的步长大小而在幅度上逐步地增大。可以在多通过编程操作的每个编程通过中施加新的脉冲串，其开始于初始的Vpgm电平，并且结束于最终的Vpgm电平，Vpgm电平不超过最大允许电平。初始Vpgm电平在不同的编程通过中可以相同或不同。最终的Vpgm电平在不同的编程通过中也可以相同或不同。步长大小在不同的编程通过中可以相同或不同。在一些情况下，在最终的编程通过中使用较小的步长大小，以减小Vth分布宽度。

脉冲串1130包含一系列的编程电压1131、1132、1133、1134、1135、1136、1137、1138、1139、1140、1141、1142、1143、1144和1145，一系列的编程电压被施加到选择用于编程的字线，以及相关联的非易失性存储器单元的集合。作为示例，基于正在被校验的目标数据状态，在每个编程电压之后提供一个、两个或三个校验电压。可以在编程电压与校验电压之间将0V施加到所选择的字线。例如，可以分别在第一、第二和第三编程电压1131、1132和1133中的每一个之后施加VvA的A-状态校验电压(例如，波形1146)。可以分别在第四、第五和第六编程电压1134、1135和1136中的每一个之后施加VvA和VvB的A-状态和B-状态校验电压(例如，波形1147)。可以分别在第七、第八编程电压1137和1138中的每一个之后施加VvA、VvB和VvC的A-状态、B-状态和C-状态校验电压(例如，波形1148)。可以分别在第九、第十、第十一编程电压1139、1140和1141中的每一个之后施加VvB和VvC的B-状态和C-状态校验电压(例如，波形1149)。最终，可以分别在第十二、第十三、第十四、第十五编程电压1142、1143、1144和1145中的每一个之后施加VvC的C-状态校验电压(例如，波形1150)。

图12A和图12B绘示了根据图10的具有四个数据状态的示例性单通过编程操作的存储器单元的Vth分布。在此示例中，存储器单元初始地处于擦除状态，如由Vth分布1200所表示的(图12A)。随后，编程使得A、B和C状态单元的Vth分别达到Vth分布1202、1204和1206(图12B)。由于位忽略标准(bit ignore criteria)，少量的A、B和C状态单元可以分别具有低于VvA、VvB或VvC的Vth。Vth分布1200a图示了具有编程干扰的擦除状态，其中Vth分布的上尾部上移。

使用擦除-校验电压VvEr将存储器单元初始地擦除到Vth分布1200。由于位忽略标准，少量的擦除状态单元可以具有高于VvErVth。当擦除状态存储器单元经受一些类型的干扰时(诸如编程干扰)，可见Vth分布1200a。这可能由于在编程电压期间未选择的NAND串中的沟道增压不足而发生。编程干扰可能导致Vth上的相对大的上移。例如，Vth分布的上尾部可能高于VrA或甚至高于VrB或更高。在此情况下，当读取回Er状态单元时，将存在不可纠正的错误。

在此示例中，存在四个可能的数据状态，例如，储存位11的擦除(Er)、储存位01的A状态、储存位00的B状态以及储存位10的C状态。

可以在一个或多个通过中使用VvA、VvB和VvC的校验电压将A、B和C状态单元从擦除状态编程到它们的最终的Vth分布。此外，通过在相邻数据状态之间进行区分，使用读取电压VrA、VrB和VrC来读取单元的数据状态。

在另一可能的方法中，存储器单元可以编程到诸如A状态的单个状态。

图13图示了存储器单元的Vth分布，存储器单元使用每单元三个位以八个数据状态来储存数据。绘示了对于每个状态的示例性位分配。下部、中间或上部位可以分别表示下部、中部或上部页的数据。除Er之外，使用七个编程数据状态A至G。A、B、C、D、E、F和G状态的校验电压分别为VvA、VvB、VvC、VvD、VvE、VvF和VvG。从Er状态到编程数据状态的编程可以在一个或多个编程通过中发生。可以相似地进行使用每单元四个或更多个位和十六个或更多个数据状态的编程。

图14A图示了作为所选择的字线位置的函数，且作为虚设字线电压的函数的擦除状态存储器单元的Vth分布的上尾部上的变化的曲线图。图示按比例，并且垂直轴线和水平轴线具有线性标度。水平轴线表示沿着NAND串的位置，从源极侧数据字线WL0开始并延伸到漏极侧数据字线WLds，例如，NAND串的漏极侧上的最后的数据字线。垂直轴线图示了擦除状态存储器单元的+3西格玛(sigma)上尾部Vth。

曲线1400(具有菱形标记的线)图示了WLd1＝高(诸如5V)的情况。曲线1401(具有正方形标记的线)图示了WLd1＝低(诸如0V)的情况。此数据指示，当所选择的字线WLsel小于或等于特定字线WLy时，Vth上的上移稍微低于当使用WLd1＝高时。当WLsel大于或等于WLy时，Vth上的上移显著低于当WLd1＝0V时。相应地，通过在WLsel相对较接近于虚设字线时将虚设字线电压(例如，WLd1)设定为相对较低，可以降低编程干扰。

因此，我们提出基于当前选择哪个字线来编程，例如，基于所选择的字线与虚设字线之间的距离来动态地改变漏极侧虚设字线电压(诸如WLd1)。作为示例，当编程WL0-WLy-1时可以使用较高的WLd1，并且当编程WLy-WLds时可以使用较低的WLd1。因此，对于所选择的字线的全部位置可以保持低水平的编程干扰。因此改善了块的编程干扰的总体水平。

图14B图示了根据图14A的作为所选择的字线位置的函数的虚设字线电压的图示，其中使用了两个电平的电压。在此情况下，基于所选择的字线所在的两个可能的字线组，WLd1具有两个可能的电平。第一组包括WL0-WLy-1，并且第二组包括WLy-WLds。在图14B-14D中，垂直轴线图示了Vwld，一个或多个漏极侧虚设字线的虚设字线电压。水平轴线图示了沿着NAND串的所选择的字线(WLsel)位置。例如，这可以是沿着z轴的位置，其是3D存储器器件中的高度。实线1410指示，当WL0<＝WLsel<WLswitch时，Vwld1＝Vwld1_max，并且当WLswitch<＝WLsel<＝WLds时，Vwld1＝Vwld1_min。WLswitch是指示切换到不同的虚设字线电压的字线。在与第一虚设字线相邻且在第一虚设字线的漏极侧上的第二虚设字线的情况下，断划线1411指示当WL0<＝WLsel<WLswitch时，Vwld2＝Vwld2_max，并且当WLswitch<＝WLsel<＝WLds时，Vwld2＝Vwld2_min。此外，在一种方法中，施加到第一虚设存储器单元的电压的电平(Vwld1)在第一范围(Vwld1_min至Vwld1_max)内正比于所选择的字线与第一虚设存储器单元之间的距离变化。施加到第二虚设存储器单元的电压的电平(Vwld2)在第二范围(Vwld2_min至Vwld2_max)内正比于该距离变化，并且第二范围小于第一范围。作为示例，Vwld1_max＝5V、Vwld1_min＝0V、Vwld2_max＝4V且Vwld2_min＝2V。在此示例中，第二范围的底部大于第一范围的底部，并且第二范围的顶部小于第一范围的顶部。

最佳切换字线可能受诸如存储器器件的环境温度的因素影响。例如，随着温度升高，电子空穴产生更剧烈，因此切换(switchover)字线将从漏极侧移动得更远。随着温度降低，电子空穴产生较不剧烈，因此切换字线将移动得更接近于漏极侧。

控制电路可以配置为在两个相邻组(诸如第一组和第二组)之间的边界处限定作为温度的函数的切换字线，其中当温度相对较低时，切换字线相对较接近于漏极侧选择栅极晶体管。

最佳切换字线取决于多少字线可用于完全吸收从漏极侧所产生的电子，以及诸如控制栅极长度和控制栅极之间的间隔的因素。通常，当存储器器件具有相对较少的字线时，控制栅极长度和控制栅极之间的间隔相对较大是较常见的。例如，假设WL30是图14A中的最佳切换字线。在其漏极侧上存在17个字线(WL31-WL47)，其限定了沟道的可用于吸收热载流子的长度。切换字线与漏极侧虚设存储器单元之间的距离是字线的总数的17/48或约三分之一。

作为第二示例，假设仅存在24个字线。如果我们假定与之前的示例中相同的控制栅极长度和控制栅极之间的间隔，最佳切换字线很可能约是24-17＝WL7。切换字线与漏极侧虚设存储器单元之间的距离是字线的总数的17/24或约三分之二。如果我们假定比之前的示例中更大的控制栅极长度和控制栅极之间的间隔，最佳切换字线很可能约是WL8-WL12。作为粗略估计，最佳切换字线可以至少包含其源极侧中的字线的约50％。通常，可以由测试确定最佳切换字线。

图14C图示了根据图14A的作为所选择的字线位置的函数的虚设字线的电压的曲线图，其中使用了三个电平的电压。可以用三个或更多个相应的水平的虚设字线电压来限定三组或更多组的字线。在第一组中，WL0<＝WLsel<WLswitch1且Vwld1＝Vwld1_max。在第二组中，WLswitch1<＝WLsel<WLswitch2且Vwld1＝Vwld1_int。在第三组中，WLswitch2<＝WLsel<WLds且Vwld1＝Vwld1_min。使用多于两个组提供Vwld1的最高值与最低值之间的过渡。WLswitch1和WLswitch2是指示切换到不同虚设字线电压的字线。

例如，基于图14A，我们可以使WLswitch1＝WL30且WLswitch2＝WL47。图14A示出，WL0-WL30是其中错误数低于E1的区域，WL31-WL44是其中存在逐渐劣化且错误数超过E2的区域，并且WL45-WL47是其中存在突然劣化和错误数增加的区域。

图14D图示了根据图14A的作为所选择的字线位置的函数的虚设字线电压的曲线图，其中Vwld1作为所选择的字线位置的函数以斜坡减小。在图14B和图14C中，虚设字线电压根据步进函数随着所选择的字线位置变化。

在此示例中，WLd1根据所选择的字线位置的斜坡函数或其他函数变化。这提供了Vwld1的最高值与最低值之间的逐渐过渡。

图15A-15D绘示了各种不同情境中未选择的NAND中的沟道电压(Vch)的曲线图。在预充电阶段之后且在施加Vpgm之前绘示了沟道电压。垂直轴线图示了Vch，并且水平轴线图示了沿着NAND串的位置。位置由断划线分区，其中相邻断划线之间的区域对应于直接在晶体管/字线下的沟道区域，或对应于晶体管/字线之间的沟道区域。重点是NAND串的漏极侧。SGD是SGD晶体管，WLd1是第一虚设字线，并且WLd2(如果存在)是第二虚设字线。WLds是第一漏极侧数据字线，WLds-1是第二漏极侧数据字线，以此类推。例如，在图9A中，WLds＝WL22。BL是位线。

如开始提到的，施加编程电压之前的沟道预充电操作帮助在后续编程电压期间增强增压电势。未选择的NAND串中的沟道增压的主要部分是由于在沟道电压浮置时的从字线到沟道的电容耦合。为使沟道电压浮置，选择栅极晶体管被关断(使之不导通)。然后，增加字线。例如，未选择的字线电压被从0V增加到8-9V。取决于编程回路，所选择的字线电压被从0V增加到例如15-25V的Vpgm。以字线电压上的增加量(Vincrease)乘以耦合比(CR)来使沟道电压增压。例如：Vch＝Vinitial+(Vincrease×CR)。Vinitial是字线电压上的增加之前(例如，在图16A-16E中的t3处)的沟道电压，并且可以为例如0V或由预充电操作产生的诸如1-2V的小的值。因此，较大的Vinitial导致较大的Vch。Vch是当施加Vpgm时的最终的沟道增压水平(例如，在图16A-16E中的t4处)。

沟道预充电操作帮助移除沟道中的残留电子，并且因此使沟道电势增压。为控制预充电效率(例如，由于使用预充电而引起沟道电势增量的增加)，我们可以调整漏极侧虚设字线上施加的偏压。通常，如果虚设存储器单元的控制栅极/字线电压是高的，则虚设存储器单元完全导通，并且残留电子可以完全被清除掉。因此，预充电操作的结束处的沟道电势(Vinitial)是高的，并且改善了增压。然而，发现了当虚设字线电压从0V改变诸如5V的高电平时，较低字线(例如，较接近于NAND串的源极侧的字线)的沟道增压确实得到改善，但较高字线(例如，较接近于NAND串的漏极侧的字线)的沟道增压显著地劣化。当在编程之后读取回数据时，可以根据Er到A状态读取错误来测量沟道增压的量。

沟道增压的劣化由NAND串的漏极侧处的沟道增压梯度造成，沟道增压梯度使得其较易于在多晶硅沟道中产生热载流子。存在预充电效率(残留电子清除能力)与热载流子产生效率之间的竞争。对于较低字线，由于所选择的字线的漏极侧上存在许多处于擦除状态的字线/存储器单元而使总沟道电容较大，热载流子可以被容易地吸收，并且预充电增强的益处是更加主导的。但是，对于较高字线，由于所选择的字线的漏极侧中的较小的沟道电容，热载流子诱导的增压劣化是更加主导的。因此，顶部(漏极侧)字线的编程干扰变得更恶劣。本文提供的技术解决此问题。

图15A图示了根据图14A的曲线图1400的未选择的NAND串中的沟道电压的曲线图，其中使用一个漏极侧虚设存储器单元，对于WLsel与漏极侧虚设存储器单元相对远，并且Wld1＝高的情况。Vch可以为约10V。

使用上述公式，Vch＝Vinitial+(Vincrease×CR)，回想例如2V的正位线预充电电压可以容易地穿过沟道从位线到达所选择的字线。因此，Vinitial＝2V。此外，在未选择的字线在预充电阶段之后从0V增加到8V的情况下，且为简单起见假设CR＝1，我们得到Vincrease＝8V。因此，在数据字线下的沟道部分中Vch＝2+8×1＝10V。在WLd1下的沟道中，对于未选择的NAND串，假设在预充电阶段中以及当施加Vpgm时Vwld1＝5V。因此，Vwld1上不存在增加，这通过电容耦合使WLd1下的Vch增加。WLd1下的沟道部分因此保持在约2V。这产生大的梯度1510，其产生电子(e)-空穴(h)对。电子朝向数据字线移动，而空穴在相反方向上移动。如所提到的，虽然产生了电子空穴对，但是它们可以被沟道吸收，并且不造成数据字线的编程干扰。

图15B图示了根据图14A的曲线图1401的未选择的NAND串中的沟道电压的曲线图，其中使用了一个漏极侧虚设存储器单元，对于WLsel相对接近于漏极侧虚设存储器单元，并且Wld1＝低的情况。在此情况下，Vwld1是低的，使得虚设存储器单元处于相对不导通的状态。这阻止了大部分位线预充电到达沟道，但少量的预充电可能进入沟道。因此，与如图15A中的Vch＝10V不同，我们得到Vch＝8-9V。在WLd1下的沟道部分中，存在Vwld1上的例如从0V到5V的增加，其使WLd1下的Vch增加。WLd1下的沟道部分因此约为7V而不是如图15A中的2V。SGD晶体管如图15A中导通，使得2V的预充电通过到SGD下的沟道部分。SGD的控制栅极在预充电之后例如从导通状态降低到不导通状态以使沟道浮置，并且允许其在通过字线电压上的增加而施加Vpgm之前被增压得更高。

图15C图示了根据图14A的曲线图1400的未选择的NAND串中的沟道电压的曲线图，其中使用了两个漏极侧虚设存储器单元，对于WLsel与漏极侧虚设存储器单元相对远，Wld1＝高且Wld2＝高的情况。可以使用多个漏极侧虚设字线来在WLd1与SGD之间提供较大的过渡区域，其降低沟道梯度。如图15A中，在WLd1与WLd2之间存在显著的沟道梯度，其产生e-h对，但电子在造成编程干扰之前可以被吸收。

图15D图示了根据图14A的曲线图1401的未选择的NAND串中的沟道电压的曲线图，其中使用了两个漏极侧虚设存储器单元，对于WLsel相对接近于漏极侧虚设存储器单元，Wld1＝低且Wld2＝低的情况。在此情况下，Vwld1是低的，从而阻止位线预充电的大部分到达沟道。因此，与如图15C中的Vch＝10V不同，我们得到Vch＝8-9V。如图15B中，WLd1下的沟道部分约为7V，并且SGD晶体管下的沟道部分为2V。Vwld2在预充电阶段期间可以为例如2V，并且在预充电阶段之后但在施加Vpgm之前增加到4V。这导致比2V的预充电高4-2＝2V的沟道增压，得到4V的总Vch。

图16A-16E图示了示例性波形。垂直轴线是电压，并且水平轴线表示编程回路的编程部分中的增加时间。t1-t3的时间段是预充电阶段。t3-t4的时间段是进一步增压阶段，其中字线电压增加。t4-t5的时间段是编程阶段，在其中施加Vpgm。t5-t6的时间段和之后是完成阶段，在其中完成编程回路的编程部分。随后可以使用校验阶段(未示出)来进行一个或多个校验测试。

图16A图示了根据图10的作为编程操作中的时间的函数的示例性位线电压，包含所选择的NAND串的BLsel(曲线1600)和未选择的NAND串的BLunsel(曲线1601)。位线电压(Vbl)在t1-t2期间设定为诸如2V的预充电电平。对于未选择的NAND串，从t3-t6，Vbl保持在2V或相似电平。这导致SGD晶体管从导通状态过渡到不导通状态，以使沟道电压浮置，并且从t3-t4允许通过电容耦合的进一步增压。未选择的NAND串的存储器单元被禁止编程。在t6之后，Vbl返回到0V。对于所选择的NAND串，从t3-t6，Vbl保持在0V或相似电平，以允许所选择的NAND串中的所选择的存储器单元的编程。这导致SGD晶体管保持为导通状态。

图16B图示了根据图10的作为编程操作中的时间的函数的示例性SGD电压(漏极侧选择栅极晶体管的电压)(曲线1610)。Vsgd在t1-t2期间设定为诸如4V的预充电电平。从t3-t6，Vsgd降低到诸如2V的电平或相似电平。在一个示例中，所选择的和未选择的NAND串具有公共SGD线，并且每个NAND串具有分开的位线。因此，从t3-t6，可以将Vbl设定为高，以对于未选择的NAND串将相应的SGD晶体管提供为不导通状态(其中Vsgd-Vth<Vbl)，或将Vbl设定为低，以对于未选择的NAND串将相应的SGD晶体管提供为导通状态(其中Vsgd-Vth>Vbl)。SGD晶体管的示例性Vth为2V。在t6之后，Vsgd返回到0V。这导致SGD晶体管对于全部NAND串过渡到不导通状态。

图16C图示了根据图10的作为编程操作中的时间的函数的WLd1(第一漏极侧虚设字线的电压)的示例，对于从WLd1到WLsel的距离相对远的情况(曲线1620)或相对近的情况(曲线1621)。从t1-t3，当距离相对远时，WLd1设定为高电平(例如，5V)，并且当距离相对近时，WLd1设定为低电平(例如，0V)。从t3-t6，WLd1可以对于近或远距离设定为高电平。

图16D图示了作为编程操作中的时间的函数的WLunsel(未选择的字线的电压)的示例(曲线1630)。WLunsel在t3-t4从诸如0V的低电平增加到诸如8-9V的通过电压，并且在返回到0V之前从t4-t5保持在该电平。

图16E图示了作为编程操作中的时间的函数的WLsel(所选择的字线的电压)的示例(曲线1640)。WLsel在t3-t4从诸如0V的低电平增加到诸如15-25V的编程电压(Vpgm)，并且在返回到0V之前从t4-t5保持在该电平。

相应地，可见，在一个实施例中，存储器器件包括多个NAND串，包括所选择的NAND串和未选择的NAND串，其中：所选择的NAND串包括多个存储器单元，多个存储器单元包含所选择的存储器单元和未选择的存储器单元；未选择的NAND串包括多个存储器单元，多个存储器单元包含对应于所选择的存储器单元的未选择的存储器单元和其余的未选择的存储器单元；多个NAND串中的每个NAND串包括相应的沟道、漏极侧选择栅极晶体管，以及第一虚设存储器单元；第一虚设存储器单元在漏极侧选择栅极晶体管与多个存储器单元的漏极端存储器单元之间；多个NAND串中的每个NAND串连接到多个位线中的相应的位线；所选择的存储器单元和对应于所选择的存储器单元的未选择的存储器单元连接到多个字线之中的所选择的字线；并且所选择的NAND串的未选择的存储器单元和未选择的NAND串的其余的未选择的存储器单元连接到多个字线之中的未选择的字线；以及控制电路。对于未选择的NAND串，控制电路配置为在编程操作中将编程电压施加到所选择的字线之前进行预充电操作，其中为了进行预充电操作，控制电路配置为同时地将正预充电电压施加到未选择的NAND串的相应的位线并将电压施加到第一虚设存储器单元，其中施加到第一虚设存储器单元的电压的电平是所选择的字线与第一虚设存储器单元之间的距离的函数，使得当距离较大时，电平较高。

在另一实施例中，在存储器器件中编程的方法包括：对于未选择的NAND串，在所选择的NAND串中的所选择的存储器单元的编程操作期间，其中所选择的存储器单元连接到所选择的字线，通过同时地将正预充电电压施加到未选择的NAND串的相应的位线并将电压施加到未选择的NAND串的第一虚设存储器单元来进行预充电操作，其中施加到第一虚设存储器单元的电压的电平是所选择的字线与第一虚设存储器单元之间的距离的函数，使得当距离较大时，电平较高，并且第一虚设存储器单元在未选择的NAND串的漏极侧选择栅极晶体管与多个存储器单元中的漏极端存储器单元之间；以及在预充电操作之后，将编程电压施加到所选择的字线。

在另一实施例中，存储器器件包括用于进行上述方法中的每一个步骤的构件。

在另一实施例中，存储器器件包括：多个NAND串，包括所选择的NAND串和未选择的NAND串，其中：所选择的NAND串包括多个存储器单元，包含所选择的存储器单元和未选择的存储器单元；未选择的NAND串包括多个存储器单元，包含对应于所选择的存储器单元的未选择的存储器单元和其余的未选择的存储器单元；多个NAND串中的每个NAND串包括相应的沟道、漏极侧选择栅极晶体管，以及第一虚设存储器单元；第一虚设存储器单元在漏极侧选择栅极晶体管与多个存储器单元中的漏极端存储器单元之间；多个NAND串中的每个NAND串连接到多个位线中的相应的位线；所选择的存储器单元和对应于所选择的存储器单元的未选择的存储器单元连接到多个字线之中的所选择的字线；并且所选择的NAND串的未选择的存储器单元和未选择的NAND串的其余的未选择的存储器单元连接到多个字线之中的未选择的字线；以及控制电路。对于未选择的NAND串，控制电路配置为在编程操作中将编程电压施加到所选择的字线之前进行预充电操作，其中为了进行预充电操作，控制电路配置为同时地将正预充电电压施加到未选择的NAND串的相应的位线并控制第一虚设存储器单元以控制正预充电电压的量，正预充电电压从相应的位线通过到相应的沟道，其中该量是所选择的字线与第一虚设存储器单元之间的距离的函数，使得当距离较大时，该量较大。

已经出于说明和描述的目的提出了本发明的前述详细描述。其不意图为将本发明穷举或限制为所公开的精确形式。鉴于上述教导，许多修改和变化是可能的。选择所描述的实施例，以最好地解释本发明的原理及其实际应用，从而使得其他本领域技术人员在各种实施例中且与如适合于预期用途的各种修改一起最佳地利用本发明。本发明的范围意图由所附权利要求限定。

Claims (15)

1.一种存储器器件，包括：

多个NAND串(NS1、NS2、NS0_SBa、NS0_SBb、NS0_SBc、NS0_SBd)，所述多个NAND串包括所选择的NAND串和未选择的NAND串，其中：

所述所选择的NAND串包括多个存储器单元(300、333、……、334和335；400、433、……、434和435)，所述多个存储器单元包含所选择的存储器单元(921)和未选择的存储器单元；

所述未选择的NAND串包括多个存储器单元，所述多个存储器单元包含对应于所述所选择的存储器单元(921)的未选择的存储器单元(961)和其余的未选择的存储器单元；

所述多个NAND串中的每个NAND串包括相应的沟道(406、665)、漏极侧选择栅极晶体管(680、681、817、818、837、838、857、858、877、878、901、941、902、942)，以及第一虚设存储器单元(815、835、855、875、904、944)；

所述第一虚设存储器单元在所述漏极侧选择栅极晶体管与所述多个存储器单元中的漏极端存储器单元(814、834、854、874、905、945)之间；

所述多个NAND串中的每个NAND串连接到多个位线(BL0、BL0A、BL0A-1)中的相应的位线；

所述所选择的存储器单元和对应于所述所选择的存储器单元的所述未选择的存储器单元连接到多个字线(WL0-WL22)之中的所选择的字线；并且

所述所选择的NAND串的未选择的存储器单元和所述未选择的NAND串的其余的未选择的存储器单元连接到所述多个字线之中的未选择的字线；以及

控制电路(110、112、114、116、122、128、132)，对于所述未选择的NAND串，所述控制电路配置为在编程操作中将编程电压施加到所选择的字线之前进行预充电操作，其中为了进行所述预充电操作，所述控制电路配置为同时地将正预充电电压施加到所述未选择的NAND串的相应的位线并将电压施加到所述第一虚设存储器单元，其中施加到所述第一虚设存储器单元的电压的电平(WLd1)是所选择的字线与所述第一虚设存储器单元之间的距离的函数，使得当所述距离更大时，所述电平更高。

2.根据权利要求1所述的存储器器件，其中：

根据所述距离的函数，所述控制电路配置为，当所述所选择的字线在所述多个字线中的第一组字线(WL0-WLy-1)之中时，将施加到所述第一虚设存储器单元的所述电压的电平提供为第一值，并且当所述所选择的字线在所述多个字线中的第二组字线(WLy-WLds)之中时，将施加到所述第一虚设存储器单元的所述电压的电平提供为第二值，所述第二值小于所述第一值；

所述第一组字线包括所述多个字线的50-80％；并且

所述第二组字线包括所述多个字线中的其余部分。

3.根据权利要求2所述的存储器器件，其中：

所述控制电路配置为在所述第一组(WL0-WLy-1)与所述第二组(WLy-WLds)之间的边界处限定作为温度的函数的切换字线(WLswitch)；并且

当所述温度相对较低时，所述切换字线相对较接近于所述漏极侧选择栅极晶体管。

4.根据权利要求1所述的存储器器件，其中：

根据所述距离的函数，所述控制电路配置为，当所述所选择的字线在所述多个字线中的第一组字线之中时，将施加到所述第一虚设存储器单元的所述电压的电平提供为第一值，并且当所述所选择的字线在所述多个字线中的第二组字线之中时，将施加到所述第一虚设存储器单元的所述电压的电平提供为第二值，所述第二值小于所述第一值；并且

所述第一组中的所选择的字线与所述第一虚设存储器单元之间的距离大于所述第二组中的所选择的字线与所述第一虚设存储器单元之间的距离。

5.根据权利要求4所述的存储器器件，其中：

根据所述距离的函数，所述控制电路配置为，当所述所选择的字线在所述多个字线中的第三组字线之中时，将施加到所述第一虚设存储器单元的所述电压的电平提供为第三值，所述第三值小于所述第二值；并且

所述第二组中的所选择的字线与所述第一虚设存储器单元之间的距离大于所述第三组中的所选择的字线与所述第一虚设存储器单元之间的距离。

6.根据权利要求1至5中任一项所述的存储器器件，其中：

当所述距离是最大值时，施加到所述第一虚设存储器单元的所述电压的电平大于所述第一虚设存储器单元的阈值电压。

7.根据权利要求1至6中任一项所述的存储器器件，其中：

当所述距离是最小值时，施加到所述第一虚设存储器单元的所述电压的电平小于所述第一虚设存储器单元的阈值电压。

8.根据权利要求1至7中任一项所述的存储器器件，其中：

所述第一虚设存储器单元与所述多个字线之中的漏极侧数据字线相邻；

所述多个NAND串中的每个NAND串包括第二虚设存储器单元(816、836、856、876、903、943)，所述第二虚设存储器单元在所述第一虚设存储器单元与所述漏极侧选择栅极晶体管之间，相邻于所述第一虚设存储器单元；

所述控制电路配置为在施加电压到所述第一虚设存储器单元的同时，将电压施加到所述第二虚设存储器单元；

施加到所述第一虚设存储器单元的所述电压的电平在第一范围内正比于所述距离变化；

施加到所述第二虚设存储器单元的所述电压的电平在第二范围内正比于所述距离变化；并且

所述第二范围小于所述第一范围。

9.根据权利要求8所述的存储器器件，其中：

所述第二范围的底部(Vwld2_min)大于所述第一范围的底部(Vwld1_min)；并且

所述第二范围的顶部(Vwld2_max)小于所述第一范围的顶部(Vwld1_max)。

10.根据权利要求1至9中任一项所述的存储器器件，其中：

对于所述未选择的NAND串，所述控制电路配置为在施加电压到所述第一虚设存储器单元的同时，将所述漏极侧选择栅极晶体管提供为导通状态，并且在施加所述编程电压的同时，将所述漏极侧选择栅极晶体管提供为不导通状态；并且

对于所述所选择的NAND串，在施加电压到所述第一虚设存储器单元的同时，所述控制电路配置为将所述漏极侧选择栅极晶体管提供为导通状态，并且施加0V到所述相应的位线。

11.根据权利要求1至10中任一项所述的存储器器件，其中：

所述存储器器件包括三维堆叠存储器器件，所述多个字线在所述三维堆叠存储器器件中布置在堆叠体的不同层中，并且所述沟道在所述堆叠体中垂直延伸。

12.根据权利要求1至11中任一项所述的存储器器件，其中：

所述未选择的NAND串包括源极侧选择栅极晶体管；

在所述未选择的NAND串中，在所述预充电操作期间，所述所选择的字线与所述第一虚设存储器单元之间的未选择的存储器单元处于擦除状态；并且

所述所选择的字线与所述源极侧选择栅极晶体管之间的未选择的存储器单元处于编程的状态。

13.一种在存储器器件中编程的方法，包括：

对于未选择的NAND串(NS1、NS2、NS0_SBa、NS0_SBb、NS0_SBc、NS0_SBd)，在所选择的NAND串中的所选择的存储器单元(921)的编程操作期间，在所述所选择的存储器单元连接到所选择的字线(WL0-WL22)的情况下，通过同时地将正预充电电压施加到所述未选择的NAND串的相应的位线(BL0、BL0A、BL0A-1)并将电压施加到所述未选择的NAND串的第一虚设存储器单元(815、835、855、875、904、944)来进行预充电操作，其中施加到所述第一虚设存储器单元的电压的电平是所选择的字线与所述第一虚设存储器单元之间的距离的函数，使得当所述距离较大时，所述电平较高，并且所述第一虚设存储器单元在漏极侧选择栅极晶体管(680、681、817、818、837、838、857、858、877、878、901、941、902、942)与所述未选择的NAND串的多个存储器单元中的漏极端存储器单元(814、834、854、874、905、945)之间；以及

在所述预充电操作之后，将编程电压施加到所述所选择的字线。

14.根据权利要求13所述的方法，还包括：

在所述编程操作中，在多个编程回路(PL)中的每个编程回路中重复进行所述预充电操作并将所述编程电压施加到所述所选择的字线。

15.根据权利要求13或14所述的方法，其中：

当所述所选择的字线在多个字线中的第一组字线之中时，施加到所述第一虚设存储器单元的所述电压的电平为第一值，并且当所述所选择的字线在所述多个字线中的第二组字线之中时，施加到所述第一虚设存储器单元的所述电压的电平为第二值，所述第二值小于所述第一值；

所述第一组字线包括所述多个字线的50-75％；并且

所述第二组字线包括所述多个字线中的其余部分。