CN111527544A - 3d nand闪存的操作方法和3d nand闪存 - Google Patents

3d nand闪存的操作方法和3d nand闪存 Download PDF

Info

Publication number
CN111527544A
CN111527544A CN202080000661.8A CN202080000661A CN111527544A CN 111527544 A CN111527544 A CN 111527544A CN 202080000661 A CN202080000661 A CN 202080000661A CN 111527544 A CN111527544 A CN 111527544A
Authority
CN
China
Prior art keywords
bit lines
bit line
flash memory
nand flash
dummy layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202080000661.8A
Other languages
English (en)
Other versions
CN111527544B (zh
Inventor
黄开谨
闾锦
刘刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN111527544A publication Critical patent/CN111527544A/zh
Application granted granted Critical
Publication of CN111527544B publication Critical patent/CN111527544B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种用于具有多条位线的3D NAND闪存的操作方法，其中，多条位线包括多个层，该操作方法包括：将3D NAND闪存的多条位线的多个上层定义为多个上部选择栅极，并将3D NAND闪存的多条位线的顶层定义为顶部虚设层；以及在编程时，在所述多条位线的选择位线的第一顶部虚设层上施加第一电压，以导通所述多条位线的所述选择位线的所述第一顶部虚设层。

Description

3D NAND闪存的操作方法和3D NAND闪存
技术领域
本发明涉及3D NAND闪存的操作方法和3D NAND闪存，并且更具体地，涉及能够提高3D NAND闪存的特性的3D NAND闪存的操作方法和3D NAND闪存。
背景技术
为了对3D NAND闪存的特定串实施编程，控制上部选择栅极和下部选择栅极对于3D NAND闪存的常规体系结构是必要的，该常规体系结构将多个上层定义为多个上部选择栅极，使得可以将上部选择栅极的阈值电压分别修整到适当范围，或者可以将上部栅极的阈值电压作为整体修整到适当范围。对于3D NAND闪存的选择串，在选择串的上部选择栅极上施加电压Vtsg以导通上部选择栅极。这样，当选择串的上部选择栅极被完全导通时，选择串的编程效率增大。另外，将0V施加在未选择串的上部选择栅极上，以关断未选择串的上部选择栅极。因此，当未选择串的上部选择栅极被完全关断时，可以避免由未选择串的泄漏电流引起的编程干扰。
然而，上部选择栅极的顶层的亚阈值不如其他上部选择栅极的亚阈值，这产生了巨大的编程干扰。另外，上部选择栅极的阈值电压增大并且其一致性降低，使得当温度下降时上部选择栅极不能完全导通，并且在层之间产生严重的编程干扰和耦合干扰。因此，需要对现有技术进行改进。
发明内容
本发明提供了一种用于3D NAND闪存的操作方法和3D NAND闪存，以减少编程干扰和耦合干扰。
本发明的实施例公开了一种用于具有多条位线的3D NAND闪存的操作方法，其中，多条位线包括多个层，该操作方法包括：将3D NAND闪存的多条位线的多个上层定义为多个上部选择栅极，并且将3D NAND闪存的多条位线的顶层定义为顶部虚设层；以及在编程时，在多条位线的选择位线的第一顶部虚设层上施加第一电压，以导通多条位线的选择位线的第一顶部虚设层。
本发明的另一个实施例公开了一种具有多条位线的3D NAND闪存，其中，所述多条位线包括多个层，并且所述多条位线中的每个包括：3D NAND闪存的多条位线中的每个的顶部虚设层、顶层；多个上部选择栅极；多个上部虚设层；多个存储层；多个下部虚设层；以及下部选择栅极；其中，在编程时，在多条位线的选择位线的第一顶部虚设层上施加第一电压，以导通多条位线的选择位线的第一顶部虚设层。
在阅读了在各个图片和绘图中示出的优选实施例的以下具体实施方式之后，本发明的这些和其他目的对于本领域的普通技术人员无疑将变得显而易见。
附图说明
图1是根据本发明的实施例的3D NAND闪存的操作过程的示意图。
图2是根据本发明的实施例的3D NAND闪存的示意图。
具体实施方式
图1是根据本发明的实施例的用于3D NAND闪存的操作过程10的示意图。3D NAND闪存可以包括多条位线，其中，每条位线包括多个层。3D NAND闪存的操作过程10包括以下步骤：
步骤102：开始。
步骤104：将3D NAND闪存的多条位线的多个上层定义为多个上部选择栅极，并将3D NAND闪存的位线的顶层定义为顶部虚设层。
步骤106：在编程时，在所述位线的选择位线的第一顶部虚设层上施加第一电压，以导通所述位线的选择位线的第一顶部虚设层。
步骤108：结束。
根据操作过程10，在步骤104中，将3D NAND闪存的位线的上层定义为上层，除了将3D NAND闪存的位线的顶层定义为顶部虚设层。在步骤106中，在编程时，在选择位线的第一顶部虚设层上施加第一电压Vtsg，以导通位线的选择位线的第一顶部虚设层，使得选择位线的第一顶部虚设层被完全导通，并且分别与位线的多个未选择位线相对应的第二多个顶部虚设层被切断以关断未选择位线的上部选择栅极。在实施例中，第一顶部虚设层为6至8伏，以导通选择位线的第一顶部虚设层。换句话说，当选择位线正在编程时，关断3D NAND闪存的其他未选择位线的顶部虚设层和上部选择栅极，以减小未选择位线的上部选择栅极的泄漏电流，并减少对选择位线的编程干扰。
请参考图2，其为根据本发明的实施例的3D NAND闪存20的示意图。在该实施例中，3D NAND闪存20包括选择位线和未选择位线。选择位线包括第一顶部虚设层、多个上部选择栅极、多个上部虚设层、多个存储层、多个下部虚设层和下部选择栅极。未选择位线包括顶部虚设层、多个上部选择栅极、多个上部虚设层、多个存储层、多个下部虚设层和下部选择栅极。值得注意的是，图2中仅示出了一条未选择位线，并且其他数量的未选择位线属于本发明的范围，但不限于此。
在示例中，当将位线的顶层定义为第一顶部虚设层时，选择位线的上部选择栅极的亚阈值的斜率增大。更具体地，当编程时，选择位线的上部选择栅极的亚阈值的斜率增大，用于切断选择位线的上部选择栅极的阈值电压减小，从而使得未选择位线的上部选择栅极的泄漏电流减小，并减少了来自其他未选择位线的编程干扰。另外，以较小的阈值电压改善了选择位线的上部选择栅极的温度特性，并且阈值电压的分布更收敛。这样，选择位线的上部选择栅极可以被完全导通，以利用更少的编程脉冲来加速编程过程，并且降低了编程电压。因此，减少了层之间的编程干扰和耦合干扰。
此外，当选择位线的上部选择栅极的亚阈值的斜率增大时，当温度下降时阈值电压的增量减小，并且上部选择栅极可以在更高的阈值电压下完全导通，这增大了选择位线的上部选择栅极的阈值电压窗口。
值得注意的是，上述实施例说明了本发明的概念，本领域技术人员可以相应地进行适当的修改，但不限于此。
综上所述，本发明的3D NAND闪存的操作方法改善了3D NAND闪存的选择位线的上部选择栅极的特性，从而减少了编程干扰、耦合干扰，并增大了上部选择栅极的阈值电压窗口。
本领域技术人员将容易地观察到，在保持本发明的教导的同时，可以对设备和方法进行多种修改和变更。因此，以上公开内容应被解释为仅由所附权利要求的界限来限定。

Claims (16)

1.一种用于具有多条位线的3D NAND闪存的操作方法，其中，所述多条位线包括多个层，所述操作方法包括：
将所述3D NAND闪存的所述多条位线的多个上层定义为多个上部选择栅极，并将所述3D NAND闪存的所述多条位线的顶层定义为顶部虚设层；以及
在编程时，在所述多条位线的选择位线的第一顶部虚设层上施加第一电压，以导通所述多条位线的所述选择位线的所述第一顶部虚设层。
2.根据权利要求1所述的操作方法，其中，在编程时在所述多条位线的所述选择位线的所述第一顶部虚设层上施加所述第一电压以导通所述多条位线的所述选择位线的所述第一顶部虚设层的步骤包括：
切断分别与所述多条位线的多条未选择位线相对应的第二多个顶部虚设层，以增大所述选择位线的所述多个上部选择栅极的亚阈值的斜率。
3.根据权利要求2所述的操作方法，其中，当增大所述选择位线的所述多个上部选择栅极的亚阈值的所述斜率时，用于切断所述选择位线的所述多个上部选择栅极的阈值电压减小。
4.根据权利要求1所述的操作方法，其中，当增大所述选择位线的所述多个上部选择栅极的亚阈值的所述斜率时，增大所述选择位线的所述多个上部选择栅极的阈值电压窗口。
5.根据权利要求1所述的操作方法，其中，所述多条位线的所述选择位线的所述第一顶部虚设层被完全导通，以在编程时增大编程速度并减小编程电压以及所述选择位线的所述多个层之间的耦合干扰。
6.根据权利要求1所述的操作方法，其中，施加在所述多条位线的所述选择位线的所述第一虚设层上以导通所述第一顶部虚设层的所述第一电压是6至8伏。
7.根据权利要求1所述的操作方法，其中，当所述多条位线的所述选择位线的所述第一顶部虚设层被完全导通时，在编程时减小了所述多条未选择位线的泄漏电流。
8.根据权利要求1所述的操作方法，其中，当所述多条位线的所述选择位线的所述第一顶部虚设层被完全导通时，所述选择位线的所述多个上部选择栅极的阈值电压减小，并且所述阈值电压的分布是收敛的。
9.一种3D NAND闪存，具有多条位线，其中，所述多条位线包括多个层，并且所述多条位线中的每条位线包括：
所述3D NAND闪存的所述多条位线中的每条位线的顶部虚设层、顶层；
多个上部选择栅极；
多个上部虚设层；
多个存储层；
多个下部虚设层；以及
下部选择栅极；
其中，在编程时，在所述多条位线的选择位线的第一顶部虚设层上施加第一电压，以导通所述多条位线的所述选择位线的所述第一顶部虚设层。
10.根据权利要求9所述的3D NAND闪存，其中，分别与所述多条位线的多条未选择位线相对应的第二多个顶部虚设层被切断，以增大所述选择位线的所述多个上部选择栅极的亚阈值的斜率。
11.根据权利要求10所述的3D NAND闪存，其中，当所述选择位线的所述多个上部选择栅极的亚阈值的所述斜率增大时，用于切断所述选择位线的所述多个上部选择栅极的阈值电压减小。
12.根据权利要求9所述的3D NAND闪存，其中，当所述选择位线的所述多个上部选择栅极的亚阈值的所述斜率增大时，所述选择位线的所述多个上部选择栅极的阈值电压窗口增大。
13.根据权利要求9所述的3D NAND闪存，其中，所述多条位线的所述选择位线的所述第一顶部虚设层被完全导通，以在编程时增大编程速度并减小编程电压以及所述选择位线的所述多个层之间的耦合干扰。
14.根据权利要求9所述的3D NAND闪存，其中，施加在所述多条位线的所述选择位线的所述第一虚设层上以导通所述第一顶部虚设层的所述第一电压是6至8伏。
15.根据权利要求9所述的3D NAND闪存，其中，当所述多条位线的所述选择位线的所述第一顶部虚设层被完全导通时，在编程时减小所述多条未选择位线的泄漏电流。
16.根据权利要求9所述的3D NAND闪存，其中，当所述多条位线的所述选择位线的所述第一顶部虚设层被完全导通时，所述选择位线的所述多个上部选择栅极的阈值电压减小，并且所述阈值电压的分布是收敛的。
CN202080000661.8A 2020-03-23 2020-03-23 3d nand闪存的操作方法和3d nand闪存 Active CN111527544B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/080636 WO2021189185A1 (en) 2020-03-23 2020-03-23 Operation Method for 3D NAND Flash and 3D NAND Flash

Publications (2)

Publication Number Publication Date
CN111527544A true CN111527544A (zh) 2020-08-11
CN111527544B CN111527544B (zh) 2021-04-16

Family

ID=71911779

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080000661.8A Active CN111527544B (zh) 2020-03-23 2020-03-23 3d nand闪存的操作方法和3d nand闪存

Country Status (4)

Country Link
US (1) US11158383B2 (zh)
CN (1) CN111527544B (zh)
TW (1) TWI734484B (zh)
WO (2) WO2021189185A1 (zh)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1906700A (zh) * 2003-12-05 2007-01-31 桑迪士克3D公司 包含多个串联选择装置的nand存储阵列及其操作方法
CN101727977A (zh) * 2008-10-20 2010-06-09 三星电子株式会社 具有包括伪晶体管的存储单元串的闪存装置
US20110305088A1 (en) * 2010-06-10 2011-12-15 Macronix International Co., Ltd. Hot carrier programming in nand flash
CN104143358A (zh) * 2013-05-10 2014-11-12 三星电子株式会社 具有不同的伪字线的三维快闪存储器件和数据储存设备
US20150294726A1 (en) * 2014-04-09 2015-10-15 Jae-Sung SIM Nand-type flash memory device and method of programming the same
CN108028070A (zh) * 2015-10-19 2018-05-11 桑迪士克科技有限责任公司 用于存储器的字线相关的沟道预充电
CN108806751A (zh) * 2017-04-26 2018-11-13 中芯国际集成电路制造(上海)有限公司 多次可程式闪存单元阵列及其操作方法、存储器件
CN109308929A (zh) * 2017-07-28 2019-02-05 三星电子株式会社 包括nand串的存储器设备及操作存储器设备的方法
CN109935597A (zh) * 2019-03-26 2019-06-25 长江存储科技有限责任公司 3d nand存储器抑制顶层存储层编程串扰的方法
CN110622249A (zh) * 2017-11-22 2019-12-27 首尔大学校产学协力团 通过对单元串的选择晶体管进行编程来保护数据的闪存装置和包括该闪存装置的数据存储装置
CN110896665A (zh) * 2019-03-29 2020-03-20 长江存储科技有限责任公司 具有减小的干扰的三维存储器件编程

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6927104B2 (en) * 2003-09-15 2005-08-09 Chartered Semiconductor Manufacturing Ltd. Method of forming double-gated silicon-on-insulator (SOI) transistors with corner rounding
JP2012146817A (ja) * 2011-01-12 2012-08-02 Toshiba Corp 半導体装置及びその製造方法
US9224474B2 (en) * 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals
KR20140132102A (ko) * 2013-05-07 2014-11-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9218886B2 (en) * 2013-12-10 2015-12-22 SanDisk Technologies, Inc. String dependent parameter setup
US10297323B2 (en) 2017-10-06 2019-05-21 Sandisk Technologies Llc Reducing disturbs with delayed ramp up of dummy word line after pre-charge during programming
US10276250B1 (en) * 2017-11-20 2019-04-30 Macronix International Co., Ltd. Programming NAND flash with improved robustness against dummy WL disturbance
US10482985B2 (en) * 2018-02-05 2019-11-19 Sandisk Technologies Llc Dynamic erase loop dependent bias voltage
KR102564605B1 (ko) * 2018-12-21 2023-08-14 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102666991B1 (ko) * 2019-02-14 2024-05-20 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1906700A (zh) * 2003-12-05 2007-01-31 桑迪士克3D公司 包含多个串联选择装置的nand存储阵列及其操作方法
CN101727977A (zh) * 2008-10-20 2010-06-09 三星电子株式会社 具有包括伪晶体管的存储单元串的闪存装置
US20110305088A1 (en) * 2010-06-10 2011-12-15 Macronix International Co., Ltd. Hot carrier programming in nand flash
CN104143358A (zh) * 2013-05-10 2014-11-12 三星电子株式会社 具有不同的伪字线的三维快闪存储器件和数据储存设备
CN107393588A (zh) * 2013-05-10 2017-11-24 三星电子株式会社 具有不同的伪字线的三维快闪存储器件和数据储存设备
US20150294726A1 (en) * 2014-04-09 2015-10-15 Jae-Sung SIM Nand-type flash memory device and method of programming the same
CN108028070A (zh) * 2015-10-19 2018-05-11 桑迪士克科技有限责任公司 用于存储器的字线相关的沟道预充电
CN108806751A (zh) * 2017-04-26 2018-11-13 中芯国际集成电路制造(上海)有限公司 多次可程式闪存单元阵列及其操作方法、存储器件
CN109308929A (zh) * 2017-07-28 2019-02-05 三星电子株式会社 包括nand串的存储器设备及操作存储器设备的方法
CN110622249A (zh) * 2017-11-22 2019-12-27 首尔大学校产学协力团 通过对单元串的选择晶体管进行编程来保护数据的闪存装置和包括该闪存装置的数据存储装置
CN109935597A (zh) * 2019-03-26 2019-06-25 长江存储科技有限责任公司 3d nand存储器抑制顶层存储层编程串扰的方法
CN110896665A (zh) * 2019-03-29 2020-03-20 长江存储科技有限责任公司 具有减小的干扰的三维存储器件编程

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JIN CHO: "Optimization of select gate transistor in advanced 3D NAND memory cell", 《2019 INTERNATIONAL CONFERENCE ON SIMULATION OF SEMICONDUCTOR PROCESSES AND DEVICES (SISPAD)》 *

Also Published As

Publication number Publication date
TWI734484B (zh) 2021-07-21
WO2021190448A1 (en) 2021-09-30
US20210295926A1 (en) 2021-09-23
CN111527544B (zh) 2021-04-16
US11158383B2 (en) 2021-10-26
WO2021189185A1 (en) 2021-09-30
TW202137221A (zh) 2021-10-01

Similar Documents

Publication Publication Date Title
CN109065091B (zh) 3d nand闪存的读取方法
KR100704021B1 (ko) 신뢰성을 향상시키는 불휘발성 반도체 메모리 장치의데이터 소거방법
US5396459A (en) Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line
US6188610B1 (en) Electrically erasable and programmable nonvolatile semiconductor memory device having data holding function and data holding method
US9514824B2 (en) Partial local self boosting for NAND
CN111758130B (zh) 3d nand闪存及其操作方法
US5136541A (en) Programmable read only memory using stacked-gate cell erasable by hole injection
US6385090B1 (en) Semiconductor nonvolatile memory using floating gate
CN100461301C (zh) 闪存阵列系统及程序化电流稳定方法
JP2008192254A (ja) 不揮発性半導体記憶装置
KR20190001057A (ko) 메모리 장치
JP2022522439A (ja) メモリデバイスにおけるプログラム撹乱低減方法およびそれを利用するメモリデバイス
CN111527544B (zh) 3d nand闪存的操作方法和3d nand闪存
US11177001B2 (en) 3D NAND flash and operation method thereof
JP2005512268A (ja) ２トランジスタ・フラッシュメモリ読み出し装置及び読み出し方法
TWI781830B (zh) 記憶體裝置與其操作方法
US8335125B2 (en) Semiconductor memory device with a stacked gate including a charge storage layer and a control gate and method of controlling the same
US6894925B1 (en) Flash memory cell programming method and system
WO2022252202A1 (en) Architecture and method for nand memory operation
US20240265975A1 (en) Nand flash memory device with enhanced data retention characteristics and operating method thereof
CN111771243B (zh) 存储器件及其编程方法
US20230128347A1 (en) Nand flash memory device capable of selectively erasing one flash memory cell and operation method thereof
CN117873401A (zh) 存储器的读取、写入以及擦除方法
KR20240148117A (ko) 메모리 장치 및 이의 제조 방법
CN114300023A (zh) 一种分段式控制的flash型FPGA的配置方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant