TWI781830B

TWI781830B - 記憶體裝置與其操作方法

Info

Publication number: TWI781830B
Application number: TW110143398A
Authority: TW
Inventors: 吳冠緯; 張耀文; 盧俊良; 楊怡箴
Original assignee: 旺宏電子股份有限公司
Priority date: 2021-11-22
Filing date: 2021-11-22
Publication date: 2022-10-21
Also published as: TW202322113A

Abstract

係揭示記憶體裝置與其操作方法，記憶體裝置包括P型井區、公共源極線、接地選擇線、至少一虛置接地選擇線、多條字元線、至少一虛置串列選擇線、串列選擇線、至少一位元線以及至少一記憶體串。字元線設置於虛置接地選擇線與虛置串列選擇線之間，記憶體串的多個記憶晶胞的閘極連接於字元線。操作方法包括以下步驟。對於選擇的字元線進行讀取操作，施加讀取電壓至選擇的字元線，並且施加通過電壓至未選擇的其他字元線、接地選擇線，等。在讀取操作結束之前，首先預先降低串列選擇線與虛置串列選擇線的電壓，而後提升位元線的電壓。

Description

記憶體裝置與其操作方法

本揭示係關於一種記憶體裝置與其操作方法，特別有關於一種立體反及閘(NAND)記憶體裝置以及抑制讀取操作干擾的操作方法。

隨著半導體技術的演進，記憶體裝置的結構已由平面形式發展為立體形式。對於立體形式的記憶體裝置而言，特別是環繞式閘極(gate-all-around，GAA)的結構中，記憶晶胞並未直接連接於P型井區(P-well)；因而，在進行特定的存取操作時，記憶晶胞的通道區域可能處於浮接(floating)狀態。

基於立體形式的環繞式閘極之記憶體裝置的上述結構特性，在進行特定的存取操作(尤其是讀取操作)時，某些字元線可能發生熱載子效應，因而導致此些字元線上的記憶晶胞之電晶體的臨界電壓上升，造成此些字元線的讀取干擾。

由於記憶體裝置的尺寸微型化，字元線之間的間距大幅縮小；並且，因應於複雜而耗費運算資源的實際應用，記憶體裝置的編程操作及讀取操作之次數亦大幅增加，致使讀取干擾之技術問題日益嚴重。

因此，本技術領域之相關產業之技術人員係致力改良立體形式之記憶體裝置的操作方法，期能減低字元線之間的讀取干擾。

根據本揭示之一方面，提出一種記憶體裝置，包括P型井區、公共源極線、接地選擇線、至少一虛置接地選擇線、複數條字元線、至少一虛置串列選擇線、串列選擇線、至少一位元線、至少一記憶體串以及控制電路。其中，公共源極線設置於相鄰P型井區，字元線設置於至少一虛置接地選擇線與至少一虛置串列選擇線之間。至少一記憶體串設置於公共源極線與至少一位元線之間，並且至少一記憶體串的複數個記憶晶胞各自的閘極分別連接於些字元線。控制電路用於在字元線中選擇一條字元線以進行讀取操作，以施加讀取電壓至選擇的字元線，並且施加通過電壓至未選擇的其他字元線、接地選擇線、至少一虛置接地選擇線、串列選擇線以及至少一虛置串列選擇線，其中，通過電壓大於讀取電壓。在讀取操作結束之前，首先控制電路預先降低串列選擇線與至少一虛置串列選擇線的電壓，在該串列選擇線與該至少一虛置串列選擇線的電壓降低之後，提升至少一位元線的電壓。

根據本揭示之另一方面，提出一種記憶體裝置之操作方法，其中記憶體裝置包括P型井區、公共源極線、接地選擇線、至少一虛置接地選擇線、複數條字元線、至少一虛置串列選擇線、串列選擇線、至少一位元線以及至少一記憶體串，公共源極線設置於相鄰P型井區，字元線設置於至少一虛置接地選擇線與至少一虛置串列選擇線之間，至少一記憶體串設置於公共源極線與至少一位元線之間，並且至少一記憶體串的複數個記憶晶胞各自的閘極分別連接於些字元線，操作方法包括以下步驟。在字元線中選擇一條字元線以進行讀取操作，以施加讀取電壓至選擇的字元線，並且施加通過電壓至未選擇的其他字元線、接地選擇線、至少一虛置接地選擇線、串列選擇線以及至少一虛置串列選擇線，其中，通過電壓大於讀取電壓。在讀取操作結束之前，首先預先降低串列選擇線與至少一虛置串列選擇線的電壓，在該串列選擇線與該至少一虛置串列選擇線的電壓降低之後，提升至少一位元線的電壓。

透過以下之圖式、實施方式之詳細說明以及申請專利範圍，可見本揭示之其他方面以及優點。

本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，此部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將此些實施例中部分或全部的技術特徵加以組合。

第1圖為本揭示一實施例之記憶體裝置1000之等效電路之示意圖。請參見第1圖，本實施例之記憶體裝置1000例如為立體形式的反及閘快閃記憶體裝置(NAND flash)，記憶體裝置1000包括至少一記憶體串(string) 100，記憶體串100以立體形式設置於P型井區(P-well)的上方(第1圖中未顯示P型井區)。記憶體串100包括多個記憶晶胞，此些記憶晶胞包括電晶體100(0)~100(N)。在一種示例中，記憶體裝置1000具有立體形式的環繞式閘極(gate-all-around，GAA)架構，記憶體串100的電晶體100(0)~100(N)的通道(channel)區域被電晶體100(0)~100(N)的閘極環繞。因而，在進行特定操作時，記憶體串100的電晶體100(0)~100(N)的通道區域可能電性隔離於P型井區或其他結構元件。

此外，記憶體裝置1000亦包括一條公共源極線CSL、一條接地選擇線(ground selection line) GSL、至少一條虛置接地選擇線(dummy ground selection line) GSLd、複數條字元線WL(0)~WL(N)、至少一條虛置串列選擇線(dummy string selection line) SSLd、一條串列選擇線(string selection line) SSL以及至少一條位元線BL1。在上述各元件的設置排列方式中，公共源極線CSL設置於相鄰P型井區(第1圖中未顯示P型井區)，而接地選擇線GSL、虛置接地選擇線GSLd設置於相鄰公共源極線CSL，並且字元線WL(0)~WL(N)設置於虛置接地選擇線GSLd與虛置串列選擇線SSLd之間。此外，記憶體串100的記憶晶胞的電晶體100(0)~100(N)係設置並連接於公共源極線CSL與位元線BL1之間。再者，接地選擇線GSL連接於接地選擇電晶體GSM的閘極，串列選擇線SSL連接於串列選擇電晶體SSM的閘極，而字元線WL(0)~WL(N)分別連接於記憶體串100的記憶晶胞的電晶體100(0)~100(N)各自的閘極。除了記憶體串100之外，記憶體裝置1000可包括其他記憶體串(第1圖中未顯示)，並且字元線WL(0)~WL(N)可連接至其他記憶體串的記憶晶胞的電晶體閘極。

記憶體裝置1000更可包括一控制電路(第1圖中未顯示)，此控制電路可控制施加於字元線WL(0)~WL(N)、公共源極線CSL、接地選擇線GSL、串列選擇線SSL及位元線BL1等線路的操作電壓，以對於記憶體串100進行不同類型的存取操作，包括編程(program)操作、驗證(verify)操作、讀取(read)操作或擦除(erase)操作，等等。在一種示例中，可先對於記憶體串100進行擦除操作，擦除操作完成後，電晶體100(0)~100(N)處於擦除狀態而具有低電壓位準的臨界電壓Vt。而後，可對於其中一些字元線進行編程操作以寫入資料。例如，可對於字元線WL(0)~WL(N)中的第一字元線WL(n)與第二字元線WL(n+k)連接的記憶晶胞進行編程操作，編程操作完成後，連接於第一字元線WL(n)的電晶體100(n)以及連接於第二字元線WL(n+k)的電晶體100(n+k)具有高電壓位準的臨界電壓Vt。而未進行編程操作的其他的電晶體100(0)~100(n-1)、100(n+1)~100(n+k-1)、100(n+k+1)~100(N)仍保持在低電壓位準的臨界電壓Vt。在本實施例中，第一字元線WL(n)與第二字元線WL(n+k)彼此不相鄰，即，k為正整數且k大於1。並且，編程操作完成後，記憶體串100位於第一字元線WL(n)與第二字元線WL(n+k)之間的通道區域具有通道電位Vch。

在第一字元線WL(n)與第二字元線WL(n+k)的編程操作之後，可在字元線WL(0)~WL(N)之中選擇其中一條字元線WL(P)，並對於選擇的字元線WL(P)連接的記憶晶胞進行讀取操作。在讀取操作期間，控制電路可進一步控制虛置串列選擇線SSLd、串列選擇線SSL及位元線BL1的電壓，以抑制讀取操作期間可能發生讀取干擾。記憶體裝置1000在讀取操作期間抑制讀取干擾的操作方法請參見下文之說明，並配合參見第2、3A、3B圖所示的操作電壓之時序圖以及第6A、6B圖所示的操作方法之流程圖。

第2、3A、3B圖為本揭示一實施例之記憶體裝置1000的操作電壓之時序圖，第6A、6B圖為本揭示一實施例之記憶體裝置1000的操作方法之流程圖。請先參見第2圖及第6A圖，在步驟S110中，在記憶體裝置1000的字元線WL(0)~WL(N)中選擇一條字元線WL(P)，以對於選擇的字元線WL(P)連接的記憶晶胞的電晶體100(p)進行讀取操作。而後，在步驟S120中，施加讀取電壓Vread至選擇的字元線WL(P)；在本實施例中，讀取電壓Vread可包括兩個階段的讀取電壓Vread1及讀取電壓Vread2。並且，施加通過電壓Vpass至未選擇的其他字元線、接地選擇線GSL、虛置接地選擇線GSLd、串列選擇線SSL以及虛置串列選擇線SSLd。在本實施例中，通過電壓Vpass大於讀取電壓Vread1及讀取電壓Vread2。此外，施加第一預充電電壓VBL(例如為1.3V)至位元線BL1，並施加第二預充電電壓VCSL(例如為0.7V)至公共源極線CSL。

更具體而言，在讀取操作期間的時段T1中，將未選擇的字元線、接地選擇線GSL、虛置接地選擇線GSLd、串列選擇線SSL以及虛置串列選擇線SSLd的電壓由零(0V)斜升至通過電壓Vpass，並將位元線BL1的電壓由零(0V)斜升至第一預充電電壓VBL，且將公共源極線CSL的電壓由零(0V)斜升至第二預充電電壓VCSL。而後，在讀取操作期間的時段T2中，未選擇的字元線、接地選擇線GSL、虛置接地選擇線GSLd、串列選擇線SSL以及虛置串列選擇線SSLd的電壓維持在通過電壓Vpass，位元線BL1的電壓維持在第一預充電電壓VBL，且公共源極線CSL維持在第二預充電電壓VCSL。

另一方面，在讀取操作期間的時段T2中，將選擇的字元線WL(P)的電壓由零(0V)斜升至讀取電壓Vread1，而後，更斜升至讀取電壓Vread2。並且，在讀取操作期間的時段T1與時段T2中，P型井區PWI的電壓VPWI則維持在零(0V)。

如第2圖所示，在時段T3(時段T3是在讀取操作結束之前)中，未選擇的字元線、接地選擇線GSL、虛置接地選擇線GSLd、串列選擇線SSL以及虛置串列選擇線SSLd的電壓仍然維持在通過電壓Vpass，位元線BL1的電壓仍然維持在第一預充電電壓VBL，且公共源極線CSL仍然維持在第二預充電電壓VCSL。而後，在時段T4中(時段T4是接近讀取操作結束)，未選擇的字元線、接地選擇線GSL、虛置接地選擇線GSLd、串列選擇線SSL、虛置串列選擇線SSLd、位元線BL1及公共源極線CSL的電壓斜降至零(0V)。並且，P型井區PWI的電壓VPWI在時段T3與時段T4則仍然維持在零(0V)。

由上，在時段T4，選擇的位元線WL(P)的電壓由讀取電壓Vread2斜降至零(0V)，並且未選擇的位元線的電壓由通過電壓Vpass斜降至零(0V)。當上述操作電壓降低至低於連接於第一字元線WL(n)的電晶體100(n)以及連接於第二字元線WL(n+k)的電晶體100(n+k)的臨界電壓Vt時，電晶體100(n)以及電晶體100(n+k)將被關閉，導致記憶體串100位於第一字元線WL(n)與第二字元線WL(n+k)之間的通道區域處於浮接(floating)狀態。而後，當選擇的位元線WL(P)與未選擇的位元線的電壓持續降低至零(0V)時，位於第一字元線WL(n)與第二字元線WL(n+k)之間的通道區域的通道電位Vch將被向下耦合(down couple)至低於零(0V)的負電壓位準。可同時參見第4圖所示之記憶體串100之電壓位準分布圖，其中，記憶體串100位於第一字元線WL(n)與第二字元線WL(n+k)之間的通道區域的通道電位Vch被向下耦合至大約為-4V的負電壓位準。因此，在第一字元線WL(n)與相鄰的字元線WL(n-1)之間形成較大的電位差，而可能導致熱電子(hot electron)電流(亦可稱為「熱載子電流」)產生於第一字元線WL(n)與相鄰的字元線WL(n-1)之間的通道區域。熱載子電流可能造成字元線WL(n-1)上的記憶晶胞的電晶體之臨界電壓Vt上升(隨著讀取操作的次數而逐次上升)而形成讀取干擾。類似的，在第二字元線WL(n+k)與相鄰的字元線WL(n+k+1)之間亦形成較大的電位差而可能導致熱載子電流的產生，造成字元線WL(n+k+1)上的記憶晶胞的電晶體之臨界電壓Vt上升。

為了抑制上述之熱載子電流的干擾，可在讀取操作結束之前控制串列選擇線SSL、虛置串列選擇線SSLd及位元線BL1的電壓以產生能帶間熱電洞電流並注入記憶體串100的通道區域並消除向下耦合的通道電位。詳細的操作方法請繼續參見第3A、3B圖及第6A圖，在步驟S130中，對於時段T3(時段T3是在讀取操作結束之前)而言，在時段T3的初始(即，起始時間點)，首先，預先將串列選擇線SSL與虛置串列選擇線SSLd的電壓由通過電壓Vpass降低至零(0V)或一負電壓位準(例如為-3V至-5V)。在串列選擇線SSL與虛置串列選擇線SSLd的電壓降低之後，將位元線BL1的電壓由第一預充電電壓VBL提升至第一正電壓位準(例如為5V)或第二正電壓位準(例如為2V)。綜上所述，在第3A圖的示例中，首先，預先將串列選擇線SSL與虛置串列選擇線SSLd的電壓由通過電壓Vpass降低至零(0V)，在串列選擇線SSL與虛置串列選擇線SSLd的電壓降低之後，則將位元線BL1的電壓由第一預充電電壓VBL提升至第一正電壓位準(例如為5V)；於第3A圖的實施例中，位元線BL1與串列選擇線SSL、虛置串列選擇線SSLd之間具有足夠的電位差(5V)而能夠在位元線BL1之接面(junction)區域產生能帶間熱電洞電流。另一方面，在第3B圖的示例中，首先，預先將串列選擇線SSL與虛置串列選擇線SSLd的電壓由通過電壓Vpass降低至更低的負電壓位準(例如為-3V至-5V)，在串列選擇線SSL與虛置串列選擇線SSLd的電壓降低之後，則將位元線BL1的電壓由第一預充電電壓VBL提升至第二正電壓位準(例如為2V)，此第二正電壓位準可低於第3A圖示例的第一正電壓位準(例如為5V)；於第3B圖的實施例中，位元線BL1與串列選擇線SSL、虛置串列選擇線SSLd之間仍然具有足夠的電位差(5V)，而能夠在位元線BL1之接面區域產生能帶間熱電洞電流。

而後，在步驟S140中，將選擇的字元線WL(P)的電壓維持在讀取電壓Vread2，並且將未選擇的字元線、接地選擇線GSL及虛置接地選擇線GSLd的電壓維持在通過電壓Vpass；上述之電壓係維持於整個時段T3，直到時段T4的起始時間點。

而後，參見第6B圖，在步驟S150中，在時段T4，當讀取操作結束時，將選擇的字元線WL(P)、未選擇的字元線、接地選擇線GSL及虛置接地選擇線GSLd的電壓斜降至零(0V)。

並且，在步驟S160中，在選擇的字元線WL(P)、未選擇的字元線、接地選擇線GSL及虛置接地選擇線GSLd的電壓斜降至零(0V)的期間，將串列選擇線SSL、虛置串列選擇線SSLd的電壓維持在零(0V)或負電壓位準(例如為-3V至-5V)，並且將位元線BL1的電壓維持在第一正電壓位準(例如為5V)或第二正電壓位準(例如為2V)。

在另一種示例中，為了更有效地將能帶間熱電洞電流保持於第一字元線WL(n)與第二字元線WL(n+k)之間的通道區域，更可在公共源極線CSL與P型井區PWI之間進行電性連接，以使公共源極線CSL與P型井區PWI形成等電位。並且，在讀取操作期間的時段T2及時段T3中，將公共源極線CSL的電壓VCSL以及P型井區PWI的電壓VPWI維持在第二預充電電壓(0.7V)(即，VCSL=VPWI=0.7V)，使得P型井區的電位高於第一字元線WL(n)及第二字元線WL(n+k)之間的通道區域的通道電位Vch。

綜上所述，在記憶體裝置1000的讀取操作期間，可對於位元線BL1與串列選擇線SSL、虛置串列選擇線SSLd的電壓進行控制，使得位元線BL1與串列選擇線SSL、虛置串列選擇線SSLd之間具有足夠的電位差，致使位元線BL1的接面區域能夠產生能帶間熱電洞電流以消除第一字元線WL(n)及第二字元線WL(n+k)之間的向下耦合的通道電位，進而抑制熱載子電流造成的讀取干擾。可參見第5圖所示之記憶體串100之電壓位準分布圖，以能帶間熱電洞電流消除第一字元線WL(n)及第二字元線WL(n+k)之間的通道區域的向下耦合的通道電位後，通道電位Vch仍大致保持為正電壓位準，並未向下耦合。因此，不致於在第一字元線WL(n)與相鄰字元線WL(n-1)之間(或第二字元線WL(n+k)與相鄰字元線WL(n+k+1)之間)產生熱載子電流。

雖然本揭示已以較佳實施例及範例詳細揭露如上，可理解的是，此些範例意指說明而非限制之意義。可預期的是，所屬技術領域中具有通常知識者可想到多種修改及組合，其多種修改及組合落在本揭示之精神以及後附之申請專利範圍之範圍內。

1000:記憶體裝置 100:記憶體串 100(0)~100(N):電晶體 GSM:接地選擇電晶體 SSM:串列選擇電晶體 WL(P):選擇的字元線 WL(0)~WL(N):字元線 WL(n):第一字元線 WL(n+k):第二字元線 GSL:接地選擇線 GSLd:虛置接地選擇線 SSL:串列選擇線 SSLd:虛置串列選擇線 BL1:位元線 PWI:P型井區 CSL:公共源極線 Vread,Vread1,Vread2:讀取電壓 Vpass:通過電壓 VBL:第一預充電電壓 VCSL:第二預充電電壓 VPWI:P型井區的電壓 T1~T4:時段 S110~S160:步驟

第1圖為本揭示一實施例之記憶體裝置之等效電路之示意圖。第2、3A、3B圖為本揭示一實施例之記憶體裝置的操作電壓之時序圖。第4、5圖為本揭示一實施例之記憶體裝置的記憶體串之電壓位準分布圖。第6A、6B圖為本揭示一實施例之記憶體裝置的操作方法之流程圖。

WL(P):選擇的字元線

GSL:接地選擇線

GSLd:虛置接地選擇線

SSL:串列選擇線

SSLd:虛置串列選擇線

BL1:位元線

PWI:P型井區

CSL:公共源極線

Vread1,Vread2:讀取電壓

Vpass:通過電壓

VBL:第一預充電電壓

VCSL:第二預充電電壓

VPWI:P型井區的電壓

T1~T4:時段

Claims

一種記憶體裝置，包括：一P型井區、一公共源極線、一接地選擇線、至少一虛置接地選擇線、複數條字元線、至少一虛置串列選擇線、一串列選擇線以及至少一位元線，其中該公共源極線設置於相鄰該P型井區，該些字元線設置於該至少一虛置接地選擇線與該至少一虛置串列選擇線之間；至少一記憶體串，設置於該公共源極線與該至少一位元線之間，該至少一記憶體串的複數個記憶晶胞的閘極分別連接於該些字元線；以及一控制電路，用於在該些字元線中選擇一字元線以進行一讀取操作，以施加一讀取電壓至選擇的該字元線，並且施加一通過電壓至未選擇的其他字元線、該接地選擇線、該至少一虛置接地選擇線、該串列選擇線以及該至少一虛置串列選擇線，該通過電壓大於該讀取電壓，其中，在該讀取操作結束之前，首先該控制電路預先降低該串列選擇線與該至少一虛置串列選擇線的電壓，在該串列選擇線與該至少一虛置串列選擇線的電壓降低之後，提升該至少一位元線的電壓。
如請求項1所述之記憶體裝置，其中，在進行該讀取操作之前，該些字元線中的一第一字元線與一第二字元線連接的複數個記憶晶胞已進行一編程操作而具有較高的臨界電壓，並且該第一字元線與該第二字元線不相鄰，該至少一記憶體串位於該第一字元線與該第二字元線之間的一通道區域具有一通道電位。
如請求項2所述之記憶體裝置，其中，在該讀取操作結束之前，該控制電路預先提升該至少一位元線的電壓以使該至少一位元線之一接面區域產生一能帶間熱電洞電流，並且使該能帶間熱電洞電流注入該至少一記憶體串的該通道區域以消除向下耦合的通道電位。
如請求項3所述之記憶體裝置，其中，在該讀取操作結束之前，首先該控制電路預先將該串列選擇線與該至少一虛置串列選擇線的電壓由該通過電壓降低至零(0V)或一負電壓位準，在該串列選擇線與該至少一虛置串列選擇線的電壓降低之後，將該至少一位元線的電壓由一第一預充電電壓提升至一第一正電壓位準或一第二正電壓位準。
如請求項4所述之記憶體裝置，其中，若該串列選擇線與該至少一虛置串列選擇線的電壓預先由該通過電壓降低至零(0V)，而後，則該至少一位元線的電壓由一第一預充電電壓提升至該第一正電壓位準，若該串列選擇線與該至少一虛置串列選擇線的電壓預先由該通過電壓降低至該負電壓位準，而後，則該至少一位元線的電壓由一第一預充電電壓提升至該第二正電壓位準，該第二正電壓位準低於該第一正電壓位準。
如請求項4所述之記憶體裝置，其中，該控制電路將選擇的該字元線的電壓維持在該讀取電壓並且將未選擇的該些其他字元線、該接地選擇線及該至少一虛置接地選擇線的電壓維持在該通過電壓直到該讀取操作結束，並且在該讀取操作結束時，該控制電路將選擇的該字元線、未選擇的該些其他字元線、該接地選擇線及該至少一虛置接地選擇線的電壓斜降至零(0V)。
如請求項6所述之記憶體裝置，其中，在該讀取操作結束時，在選擇的該字元線、未選擇的該些其他字元線、該接地選擇線及該至少一虛置接地選擇線的電壓斜降至零(0V)的期間，該控制電路將該串列選擇線與該至少一虛置串列選擇線的電壓維持在零(0V)或該負電壓位準，並且將該至少一位元線的電壓維持在該第一正電壓位準或該第二正電壓位準。
如請求項4所述之記憶體裝置，其中，在該讀取操作結束之前，該控制電路預先將該串列選擇線與該至少一虛置串列選擇線的電壓由該通過電壓降低至零(0V)或該負電壓位準，以關閉該串列選擇線或該至少一虛置串列選擇線上的至少一串列選擇電晶體。
如請求項4所述之記憶體裝置，其中，連接該公共源極線與該P型井區以具有等電位，並且該控制電路將該公共源極線與該P型井區的電壓維持在一第二預充電電壓。
一種記憶體裝置之操作方法，其中，該記憶體裝置包括一P型井區、一公共源極線、一接地選擇線、至少一虛置接地選擇線、複數條字元線、至少一虛置串列選擇線、一串列選擇線、至少一位元線以及至少一記憶體串，該公共源極線設置於相鄰該P型井區，該些字元線設置於該至少一虛置接地選擇線與該至少一虛置串列選擇線之間，該至少一記憶體串設置於該公共源極線與該至少一位元線之間，並且該至少一記憶體串的複數個記憶晶胞的閘極分別連接於該些字元線，該操作方法包括：在該些字元線中選擇一字元線以進行一讀取操作；施加一讀取電壓至選擇的該字元線；施加一通過電壓至未選擇的其他字元線、該接地選擇線、該至少一虛置接地選擇線、該串列選擇線以及該至少一虛置串列選擇線，該通過電壓大於該讀取電壓；以及在該讀取操作結束之前，首先預先降低該串列選擇線與該至少一虛置串列選擇線的電壓，在該串列選擇線與該至少一虛置串列選擇線的電壓降低之後，提升該至少一位元線的電壓。
如請求項10所述之操作方法，其中，在進行該讀取操作之前，該些字元線中的一第一字元線與一第二字元線連接的複數個記憶晶胞已進行一編程操作而具有較高的臨界電壓，並且該第一字元線與該第二字元線不相鄰，該至少一記憶體串位於該第一字元線與該第二字元線之間的一通道區域具有一通道電位。
如請求項11所述之操作方法，其中，在該讀取操作結束之前，該操作方法包括：預先提升該至少一位元線的電壓以使該至少一位元線之一接面區域產生一能帶間熱電洞電流；以及使該能帶間熱電洞電流注入該至少一記憶體串的該通道區域以消除向下耦合的通道電位。
如請求項12所述之操作方法，其中，在該讀取操作結束之前，該操作方法包括：首先，預先將該串列選擇線與該至少一虛置串列選擇線的電壓由該通過電壓降低至零(0V)或一負電壓位準；以及在該串列選擇線與該至少一虛置串列選擇線的電壓降低之後，將該至少一位元線的電壓由一第一預充電電壓提升至一第一正電壓位準或一第二正電壓位準。
如請求項13所述之操作方法，其中，若該串列選擇線與該至少一虛置串列選擇線的電壓預先由該通過電壓降低至零(0V)，則而後該至少一位元線的電壓由一第一預充電電壓提升至該第一正電壓位準，若該串列選擇線與該至少一虛置串列選擇線的電壓預先由該通過電壓降低至該負電壓位準，則而後該至少一位元線的電壓由一第一預充電電壓提升至該第二正電壓位準，該第二正電壓位準低於該第一正電壓位準。
如請求項13所述之操作方法，包括：將選擇的該字元線的電壓維持在該讀取電壓；將未選擇的該些其他字元線、該接地選擇線及該至少一虛置接地選擇線的電壓維持在該通過電壓；以及當該讀取操作結束時，將選擇的該字元線、未選擇的該些其他字元線、該接地選擇線及該至少一虛置接地選擇線的電壓斜降至零(0V)。
如請求項15所述之操作方法，其中，在該讀取操作結束時，該操作方法包括：在選擇的該字元線、未選擇的該些其他字元線、該接地選擇線及該至少一虛置接地選擇線的電壓斜降至零(0V)的期間，將該串列選擇線與該至少一虛置串列選擇線的電壓維持在零(0V)或該負電壓位準，並且將該至少一位元線的電壓維持在該第一正電壓位準或該第二正電壓位準。
如請求項13所述之操作方法，其中，在該讀取操作結束之前，該操作方法包括：預先將該串列選擇線與該至少一虛置串列選擇線的電壓由該通過電壓降低至零(0V)或該負電壓位準，以關閉該串列選擇線或該至少一虛置串列選擇線上的至少一串列選擇電晶體。
如請求項13所述之操作方法，包括：連接該公共源極線與該P型井區以具有等電位；以及將該公共源極線與該P型井區的電壓維持在一第二預充電電壓。