TWI412040B - 非揮發記憶體單元之低電壓程式化系統與方法 - Google Patents

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Description

非揮發記憶體單元之低電壓程式化系統與方法
本發明一般係關於程式化記憶體裝置的技術。更明確言之，本發明係關於使用源極側注入的低電壓程式化結構。
非揮發半導體記憶體裝置，且特別是快閃記憶體裝置，已漸增地變成用於小型裝置，如數位相機、MP3播放器、蜂巢式電話、個人數位助理(PDA)、膝上型電腦等等之儲存的普及構件。非揮發記憶體的其他形式包括EPROM(電可程式化唯讀記憶體)及EEPROM(電可抹除及可程式化唯讀記憶體)。
不同於標準的MOS電晶體，快閃記憶體單元電晶體包含一電絕緣的浮動閘極，且位於一控制閘極與一典型p型基板之間。一記憶體單元的程式化導致電晶體的臨界值上升至一正值，其係由於電子透過絕緣介電層而注入浮動閘極中。相反地，抹除會導致電晶體的臨界值降低至一負值，其係由於電子自浮動閘極移除。以此方式，記憶體單元的臨界值指示其對應的邏輯狀態。程式化通常係藉由使用三個主要機制之一而達成：Fowler-Nordheim (FN)穿隧，源極側[熱電子]注入(SSI)及通道，或基板、熱電子注入(CHEI或SHEI)。
當程式化一記憶體單元串時，有各種不同的干擾機制會傾向導致不經意的程式化或抹除。當試著程式化在一字線上的一個單元且沒有程式化在相同字線上的其他單元時， 特別需要注意此問題。由於在程式化一選定單元期間程式電壓係施加在一字線上的所有單元上，所以存在了未被選定的單元可能會不小心也被程式化(或抹除)的可能性。另外，隨著裝置尺寸規格縮小且源極及汲極接面變得更急劇，產生更高的電場會導致干擾，如源極接面崩潰招致閘極引發汲極漏電流(GIDL)，藉此電子洩入升壓通道(boosted channel)中，且特別會洩入汲極接面。另外，高電場亦會透過FN穿隧、SSI及CHEI而導致不經意地程式化未選定的單元。
如自行升壓、局部自行升壓(LSB)及經抹除區自行升壓(EASB)的各種技術已改善了抑制程式干擾，但是仍會因為其本身的問題而遭受損失且無法防止所有執行個體的程式干擾。例如，在EASB中，若施加於未選定字線上的電壓太低，則通道升壓會不足以防止程式干擾。相反地，若此電壓太高，則未選定字線上的記憶體單元由於穿隊會不經意地被程式化。此述的三種技術(及其他已知技術但未在此描述)亦會遭受一干擾機制的損失，其取決於源極側鄰接單元是否經程式化。例如，若源極側鄰接單元經程式化，其在浮動閘極上將會有一負電荷。由於源極側鄰接單元的控制閘極係0V，所以會在閘極下產生一高度反向偏壓接面。此會導致GIDL現象，招致一減少的升壓電位，其最後會導致程式干擾(於此例子中為抺除)。相反地，若源極側鄰接單元被抹除，則其臨界電壓很可能會負值，且該單元的電晶體不會被關閉。
這些程式化問題及其他，因為高電壓及產生的高電場，在某種程度上由於閘極應力及通道而對於選定及經抑制的單元如NAND記憶體裝置規格縮減成更小的幾何形狀，甚至變得更加困難。典型的NAND記憶體製造者嘗試使用數個方法，如收緊分佈、選擇性的不照比例調整特定特徵或外來材料的引入，來管理高電壓及電場。仍有其他方法利用低電壓的源極側接面，但不幸的是其需求大型記憶體單元、複雜的製造程序，或兩者皆需要。
因此，所需求的是低電壓的非揮發記憶體程式化協定。
為了達到本發明之上述及其他目的，說明一種非揮發記憶體單元之程式化低電壓方法。所說明的低電壓程式化方法係一種更加穩健的協定，適用於可靠地程式化選定記憶體單元且同時消除程式化干擾。
在本發明的一態樣中，說明一種程式化在一記憶體陣列中一選定非揮發記憶體單元的低電壓方法，其中該記憶體陣列具有一閘極節點耦合至一字線WL(n)及一汲極節點連接至一選定位元線，該方法包括至少下列操作：自一注入記憶體單元的一汲極區域將熱載子注入該字線WL(n)上該選定非揮發記憶體單元的一浮動閘極中，該記憶體單元具有一閘極節點耦合至一下一鄰接字線WL(n-1)。
在一具體實施例中，Vpgm 施加至該選定字線WL(n)，該選定位元線保持在接地；一高通過電壓VpassH 施加至所有未被選定的字線，除了下一鄰接字線WL(n-1)之外，該高 通過電壓VpassH 亦施加至一源極閘極選擇(SGS)線，所有未被選定的位元線為接地；高電壓Vpp 係施加至一共源極線，及下一鄰接字線WL(n-1)閘極節點電壓自約0 V急速掠到約Vread V。
在另一具體實施例中，Vpgm 施加至該選定字線WL(n)，該選定位元線保持在Vpp ；一高通過電壓VpassH 施加至所有未被選定的字線，除了下一鄰接字線WL(n-1)之外，該高通過電壓VpassH 亦施加至一汲極閘極選擇(SGD)線，所有未被選定的位元線為接地；一共源極線為接地，及下一鄰接字線WL(n-1)閘極節點電壓自約0 V急速掠到約Vread V。
在本發明的另一態樣中，說明一種程式化在一記憶體陣列中一選定非揮發記憶體單元的低電壓方法，其中該記憶體陣列具有一閘極節點耦合至一字線WL(n)及一汲極節點連接至一選定位元線，該方法包括至少下列操作：若該選定非揮發記憶體單元的一臨界電壓低於一目標臨界電壓，則藉由下列操作而程式化該選定非揮發記憶體單元：將該選定位元線保持在接地；施加Vdd 至所有未被選定的位元線；施加低通過電壓VpassL 至SGD線；施加Vpp 至共源極線；施加一高通過電壓VpassH 至所有未被選定的字線，除了下一鄰接字線WL(n-1)之外；施加該高通過電壓VpassH 至一源極閘極選擇(SGS)線；施加Vpgm 至該選定字線WL(n)；及將一下一鄰接字線WL(n-1)閘極節點電壓自約0 V急速掠到約Vread ；其中熱載子自一注入記憶體單元的一汲極區域 注入至該字線WL(n)上該選定非揮發記憶體單元的一浮動閘極中，該記憶體單元具有一閘極節點耦合至一下一鄰接字線WL(n-1)。
在本發明的又另一態樣中，說明一種程式化在一記憶體陣列中一選定非揮發記憶體單元的低電壓方法，其中該記憶體陣列具有一閘極節點耦合至一字線WL(n)及一汲極節點連接至一選定位元線，該方法包括至少下列操作：若該選定非揮發記憶體單元的一臨界電壓低於一目標臨界電壓，則藉由下列操作而程式化該選定非揮發記憶體單元：將該選定位元線保持在Vpp ；將所有未被選定的位元線接地；施加高通過電壓VpassH 至SGD線及未被選定的字線，除了下一鄰接字線WL(n-1)之外，施加低通過電壓VpassL 至SGS線；將共源極線接地；施加Vpgm 至該選定字線WL(n)；及將一下一鄰接字線WL(n-1)閘極節點電壓自約0 V急速掠到約Vread ，其中熱載子自一注入記憶體單元的一汲極區域注入至該字線WL(n)上該選定非揮發記憶體單元的一浮動閘極中，該記憶體單元具有一閘極節點耦合至一下一鄰接字線WL(n-1)。在本發明的一態樣中，說明一種用於提供在一記憶體陣列中一選定非揮發記憶體單元之低電壓程式化系統，其中該記憶體陣列具有一閘極節點耦合至一字線WL(n)及一汲極節點連接至一選定位元線，該系統包括一程式化模組；一介面，其經配置以電耦合該記憶體陣列及該程式化模組；及一處理器，其包括在該程式化模組中且電耦合至該介面以執行程式化指令，使熱載子自 一注入記憶體單元的一汲極區域注入該字線WL(n)上該選定非揮發記憶體單元之一浮動閘極中，其中該記憶體單元具有一閘極節點耦合至一下一鄰接字線WL(n-1)。
在一具體實施例中，Vpgm 施加至該選定字線WL(n)，該選定位元線保持在接地；一高通過電壓VpassH 施加至所有未被選定的字線，除了下一鄰接字線WL(n-1)之外，該高通過電壓VpassH 亦施加至一源極閘極選擇(SGS)線，所有未被選定的位元線為接地；高電壓Vpp 係施加至一共源極線，及下一鄰接字線WL(n-1)閘極節點電壓自約0V急速掠到約Vread V。
在另一具體實施例中，Vpgm 施加至該選定字線WL(n)，該選定位元線保持在Vpp ；一高通過電壓VpassH 施加至所有未被選定的字線，除了下一鄰接字線WL(n-1)之外，該高通過電壓VpassH 亦施加至一汲極閘極選擇(SGD)線，所有未被選定的位元線為接地；一共源極線為接地，及下一鄰接字線WL(n-1)閘極節點電壓自約0 V急速掠到約Vread V。
在本發明的另一態樣中，說明一種用於提供在一記憶體陣列中一選定非揮發記憶體單元之低電壓程式化系統，其中該記憶體陣列具有一閘極節點耦合至一字線WL(n)及一汲極節點連接至一選定位元線，該系統包括至少一程式化模組；一介面，其經配置以電耦合該記憶體陣列及該程式化模組；及一處理器，其包括在該程式化模組中且電耦合至該介面以僅當該選定非揮發記憶體單元的一臨界電壓低 於一目標臨界電壓時才執行下列程式化指令，其包括：將該選定位元線保持在接地，施加Vdd 至所有未被選定的位元線，施加低通過電壓VpassL 至SGD線，施加Vpp 至共源極線，施加一高通過電壓VpassH 至所有未被選定的字線，除了下一鄰接字線WL(n-1)之外；施加該高通過電壓VpassH 至一源極閘極選擇(SGS)線，施加Vpgm 至該選定字線WL(n)，及將一下一鄰接字線WL(n-1)閘極節點電壓自約0 V急速掠到約Vread ，藉此使熱載子自一注入記憶體單元的一汲極區域注入至該字線WL(n)上該選定非揮發記憶體單元的一浮動閘極中，其中該記憶體單元具有一閘極節點耦合至一下一鄰接字線WL(n-1)；否則，若該臨界電壓大於一目標臨界電壓時，閉鎖該非揮發記憶體單元。
在本發明的又一態樣中，說明一種用於提供在一記憶體陣列中一選定非揮發記憶體單元之低電壓程式化系統，其中該記憶體陣列具有一閘極節點耦合至一字線WL(n)及一汲極節點連接至一選定位元線，該系統包括至少一程式化模組；一介面，其經配置以電耦合該記憶體陣列及該程式化模組；及一處理器，其包括在該程式化模組中且電耦合至該介面以僅當該選定非揮發記憶體單元的一臨界電壓低於一目標臨界電壓時才執行下列程式化指令，其包括：將該選定位元線保持在Vpp ，將所有未被選定的位元線接地，施加高通過電壓VpassH 至SGD線及未被選定的字線，除了下一鄰接字線WL(n-1)之外，施加低通過電壓VpassL 至SGS線；將共源極線接地，施加Vpgm 至該選定字線 WL(n)，及若該臨界電壓係低於該目標電壓時，將一下一鄰接字線WL(n-1)閘極節點電壓自約0V急速掠到約Vread ，藉此使熱載子自一注入記憶體單元的一汲極區域注入至該字線WL(n)上該選定非揮發記憶體單元的一浮動閘極中，其中該記憶體單元具有一閘極節點耦合至一下一鄰接字線WL(n-1)；否則，若該臨界電壓大於一目標臨界電壓時，閉鎖該非揮發記憶體單元。
在所說明的具體實施例中，該非揮發記憶體單元係數個經配置以形成適用於儲存資料的非揮發記憶體陣列之非揮發記憶體單元其中之一。該非揮發記憶體陣列經配置在一NAND型記憶體陣列架構中，具有數個字線及位元線。另外，所說明的方法係預期用在一多層級型記憶體陣列上，其在經程式化時以至少一下頁及至少一關連上頁的形式儲存資料。
在以下說明中提出許多特定細節，以便對本發明有完整的瞭解。然而，熟悉本技術者人士應明白，不應用此等某些或全部具體細節，仍可實行本發明。在以下的說明中，使用一下一鄰接字線作為一用於提供熱載子的注入器而程式化一記憶體單元。本目的係使用低電壓偏壓以防止及因此實質上消除關於高電壓、小幾何形狀及產生高電場的程式化問題。
參考圖1、2及3說明一代表性非揮發記憶體儲存陣列。在所說明的具體實施例中，該非揮發記憶體儲存系統係一 具有一NAND架構的快閃記憶體晶片，但是本發明可應用於包含EPROM及EEPROM及額外地NOR架構之非揮發記憶體的其他形式。在所說明的具體實施例中，該陣列由非揮發記憶體儲存元件組成，其為p型基板浮動閘極金氧半導體場效電晶體(MOSFET)。圖1闡述一代表性浮動閘極MOSFET，如使用於此架構中的浮動閘極MOSFET，其具有一基板102、一源極104、一汲極106、一控制閘極108、一浮動閘極110及一圍繞該浮動閘極的介電質112。
在NAND快閃記憶體中，數個此種電晶體，以下亦稱為單元、記憶體單元或記憶體儲存元件，係串聯配置。在該串聯記憶體單元的任一側上係一額外電晶體，已知作為一選擇電晶體或閘極。該等記憶體單元及兩個選擇閘極共同稱為NAND串。經由圖示，圖2闡述一4電晶體NAND串的等效電路。四個記憶體單元標示為206、208、210及212。第一選擇閘極204，稱為選擇閘極汲極(SGD)，連接該NAND串及位元線202。第二選擇閘極214，稱為選擇閘極源極(SGS)，連接該NAND串及源極線216。選擇閘極204及214分別由控制閘極218及236所控制。一SGD線控制用於該選擇閘極204的控制閘極218，而一SGS線控制用於該選擇閘極214的控制閘極236。該四個串聯的電晶體206-212各具有一控制閘極及一浮動閘極兩者。例如，電晶體206具有一控制閘極220及一浮動閘極222；電晶體208具有一控制閘極224及一浮動閘極226；電晶體210具有一控制閘極228及一浮動閘極230；及電晶體212具有一控制閘極 232及一浮動閘極234。控制閘極220、224、228及232分別地連接至字線WL(3)、WL(2)、WL(1)及WL(0)。應注意，雖然提供的範例說明一包括四個記憶體單元的NAND串，但也可串聯配置其他數量的單元，且其為允許的。
圖3闡述一NAND串陣列的範例，其顯示一具有許多更多未示出之NAND串之記憶體陣列的三個NAND串301、302及303。如同圖2的NAND串，圖3的NAND串各包括兩個選擇閘極及四個記憶體單元。例如，NAND串301包括選擇閘極304及314與記憶體單元306、308、310及312。同樣地，NAND串302包括選擇閘極316及326與記憶體單元318、320、322及324。最後，NAND串303包括選擇閘極328及338與記憶體單元330、332、334及336。應注意，所有的控制閘極係連接在一給定列或字線中。例如，WL0連接記憶體單元312、324及336的控制閘極。各個NAND串亦經由選擇閘極314、326及338連接至相同的源極線340。SGS線控制源極側選擇閘極314、326及338，而SGD線控制連接NAND串與其個自位元線的選擇閘極304、316及328。
雖然需求程式化操作處理儘可能地快，然而亦需求Vt分佈收緊(變窄)，以致獲得一較寬廣的讀取範圍(分佈之間的距離)。亦應注意，若發生多個如SSI、GIDL或SHEI的效果，此等效果會協同合作。即是，SSI、GIDL及SHEI會在相同方向中移動所有選定分佈。因此，即使出現多個效果，亦不會發生未預料到的干擾。這些效果最多將會使程式化速率產生變化。另外，由於未被選定的位元線為零或 低偏壓(Vdd )，GIDL、SSI及SHEI應不會發生在未被選定的位元線上。然而，存在一種需求以確保Vpgm 及Vpass 足夠低，以防止由於穿隧作用造成的Vpass 干擾。
圖4顯示根據本發明之一具體實施例，闡述使用一下一鄰接字線WL(n-1)作為使用源極側注入(SSI)之熱載子注入器而程式化位於一字線WL(n)上之非揮發記憶體單元之方法的流程圖。應注意，SSI係一種程式化方法，藉此電子自一個電晶體的汲極注入一相鄰電晶體之源極上方的閘極中。在所說明的具體實施例中，被程式化的單元首先遭受到一讀取操作402。在該讀取操作期間，會驗證該記憶體單元的臨界電壓。在步驟404，其接著決定是否達到一目標驗證電壓位準Vtarget 。在步驟406中，若該記憶體單元的臨界電壓大於或等於Vtarget ，則閉鎖該單元。若該臨界電壓小於Vtarget ，則接著在步驟408中將未被選定的位元線保持在Vdd ，同時在步驟410中將該選定位元線接地。在步驟412中，SGD線係保持在低通過電壓VpassL 處(約為2V)，而在步驟414中，源極線係保持在Vpp (約5V)。在步驟416中，未被選定的字線及SGS線係保持在一高通過電壓VpassH 處(約8V)，及在步驟418中，一正的高程式電壓Vpgm 係藉由偏壓字線WL(n)施加至該選定記憶體單元的控制閘極，且在步驟420中，下一鄰接字線WL(n-1)係自約0V急速持到約Vread 。以此方式，字線WL(n)上該選定單元的浮動閘極作為電子的集中器，及該下一鄰接字線WL(n-1)作為注入器。接著，在步驟422中增量Vpgm 及Vpas _ x (VpassH 及VpassL 兩者)，且重覆程序直到滿足條件404為止。應注意，取樣偏壓條件包括：Vpgm 的範圍自約8V至約14V，VpassL 的範圍自約4V至約10V，VpassH 的範圍自約5V至約10V，Vpp 的範圍自約3.5V至約5.5V，及Vdd 的範圍自約1.8V至約3.6V。
圖5闡述相對於關於上述程序400所說明之具體實施例所說明用於下一鄰接字線WL(n-1)的程式化的偏壓條件，其中藉由在下一鄰接字線WL(n-1)上之記憶體單元330提供的電子來程式化WL(n)上的一選定記憶體單元332。相鄰於單元330的是一選擇閘極汲極328，其連接至一施加有電壓VSGD的SGD線。箭頭502指示構成程式化電流Ipgm 之電子的行進方向。當字線WL(n-1)自0提高至Vread 時，在其源極及汲極間會產生電子的傳導通道。將大的Vpgm 施加至單元332的控制閘極會引起記憶體單元330之源極中的電子注入該單元332的浮動閘極中。
圖6闡述根據圖4及5中所說明之本發明的具體實施例的一代表性低電壓程式化偏壓電壓值。
圖7顯示根據本發明之一具體實施例，闡述使用一下一鄰接字線WL(n-1)作為使用源極側注入(SSI)之熱載子注入器而程式化位於一字線WL(n)上之非揮發記憶體單元之方法的流程圖。應注意，在"SSI"中的"S"實際上指"WL(n)的源極區域"，其恰巧為"WL(n-1)之汲極區域"的相同電節點。在所說明的具體實施例中，被程式化的記憶體單元首先遭受到一讀取操作702。在該讀取操作期間，會驗證該記憶體單元的臨界電壓。在步驟704，其接著決定是否達 到一目標驗證電壓位準Vtarget 。若該記憶體單元的臨界電壓大於或等於Vtarget ，則在步驟706中閉鎖該單元。若該臨界電壓係小於Vtarget ，則在步驟708中將選定位元線保持在Vpp ；在步驟710中，未被選定的位元線係保持在接地或其他低電壓Vdd 處；及在步驟712中，未被選定的字線及SGD線係保持在一高通過電壓VpassH (約8V)。在步驟714中，SGS線係保持在一低通過電壓VpassL 處(約2V)，而在步驟716中，源極線係保持在接地，及在步驟718中，一正的高程式電壓Vpgm 係藉由偏壓字線WL(n)施加至該選定記憶體單元的控制閘極，且在步驟720中，下一鄰接字線WL(n-1)係自約0V急速掠到約Vread 。以此方式，字線WL(n)上該選定單元的浮動閘極作為電子的集中器，及該下一鄰接字線WL(n-1)作為注入器。接著，在步驟722中增量Vpgm 及Vpass_x (VpassH 及VpassL 兩者)，且重覆程序直到滿足條件704為止。
圖8闡述相對於關於上述程序800所說明之具體實施例所說明用於下一鄰接字線WL(n-1)的程式化的偏壓條件，其中藉由在下一鄰接字線WL(n-1)上之記憶體單元330提供的電子來程式化字線WL(n)上的該選定記憶體單元332。箭頭802指示構成程式化電流Ipgm 之電子的行進方向。以上關於程序400，隨著字線WL(n-1)自0提高至Vread 時，在其源極及汲極間會產生電子的傳導通道。將大的Vpgm 施加至單元332的控制閘極會引起記憶體單元330之源極中的電子注入該單元332的浮動閘極中。
應注意，以SSI用於程式化的其他偏壓結構在此項技術中已為人熟知且亦為允許的。例如，用於升壓一選定記憶體單元中之通道電壓的以升壓為主結構(boost-based scheme)。在此結構中，該選定字線通常偏壓至Vdd ，而未被選定的字線會偏壓一大於Vpass 的電壓，Vboost。此一升壓結構利用未被選定單元的通道電容量。因此，當數個字線增加時，升壓的強度隨之增加，且當裝置的幾何形狀規格縮減時其規格亦會縮減。或者，可使用更多的大BL電容量來提供升壓。
圖9A及9B闡述根據圖7及8中所說明之本發明的具體實施例的代表性低電壓程式化波形及對應偏壓電壓。
另外應注意到，SSI在該選定電晶體接收電子的通道中產生熱電子時係具很高效率的，且在將這些通道熱電子集合在該浮動閘極時亦提供很高的效率。SSI亦要求明顯少於其他程式化模式的電流，提升可靠性且允許重新程式化使用在晶片上電荷泵。另外，藉由使用一下一鄰接字線作為一注入器，該程式化電壓Vpgm 會比使用習知FN程式化方法要減少的多，該通道電壓Vpp 亦會減少、不會在已經存在的NAND架構中產生變化、在穿隧氧化物規模調整(tunnel oxide scaling)中沒有可靠性，且數個程式化協定的任何一個皆可用。
雖然僅詳細說明本發明的少數具體實施例，但應瞭解在不脫離本發明的精神或範疇內仍可以許多其他形式實施本發明。雖然已說明特定特徵及條件，應瞭解可修改及運用 各種不同的實施方案，如偏壓條件及方法組合。另外，雖然本發明在實體構造上係應用於一未修改的習知非揮發記憶體系統，但熟知本技術者人士應理解可修改該結構以增強本發明的效果。所以，本發明的具體實施例應被視為具解釋性而不具限制性，且本發明亦不限於本文提出的細節，確切地說，可在隨附申請專利範圍的範疇內進行修飾。
102‧‧‧基板
104‧‧‧源極
106‧‧‧汲極
108‧‧‧控制閘極
110‧‧‧浮動閘極
112‧‧‧介電質
202‧‧‧位元線
204‧‧‧第一選擇閘極
206‧‧‧記憶體單元/電晶體
208‧‧‧記憶體單元/電晶體
210‧‧‧記憶體單元/電晶體
212‧‧‧記憶體單元/電晶體
214‧‧‧第二選擇閘極
216‧‧‧源極線
218‧‧‧控制閘極
220‧‧‧控制閘極
222‧‧‧浮動閘極
224‧‧‧控制閘極
226‧‧‧浮動閘極
228‧‧‧控制閘極
230‧‧‧浮動閘極
232‧‧‧控制閘極
234‧‧‧浮動閘極
236‧‧‧控制閘極
301、302、303‧‧‧NAND串
304‧‧‧選擇閘極
306‧‧‧記憶體單元
308‧‧‧記憶體單元
310‧‧‧記憶體單元
312‧‧‧記憶體單元
314‧‧‧選擇閘極
316‧‧‧選擇閘極
318‧‧‧記憶體單元
320‧‧‧記憶體單元
322‧‧‧記憶體單元
324‧‧‧記憶體單元
326‧‧‧選擇閘極
328‧‧‧選擇閘極
330‧‧‧記憶體單元
332‧‧‧記憶體單元
334‧‧‧記憶體單元
336‧‧‧記憶體單元
338‧‧‧選擇閘極
340‧‧‧源極線
藉由參考隨後說明，並連同各隨附圖式，可最佳瞭解本發明及其進一步的目的與優點。
圖1闡述一具有一浮動閘極的例示性MOSFET。
圖2闡述一例示性非揮發記憶體串。
圖3闡述一例示性非揮發記憶體串。
圖4顯示根據本發明之一具體實施例，闡述程式化一非揮發記憶體單元之低電壓方法的流程圖。
圖5顯示圖4中所說明的程式化的示意性表示。
圖6闡述根據圖4及5中所說明之本發明的具體實施例的一代表性低電壓程式化電壓偏壓值。
圖7顯示根據本發明之一具體實施例，闡述使用一下一鄰接字線WL(n-1)作為使用源極側注入(SSI)之熱載子注入器而程式化位於一字線WL(n)上之非揮發記憶體單元之方法的流程圖。
圖8顯示圖7中所說明的程式化的示意性表示。
圖9A及9B闡述根據圖7及8中所說明之本發明的具體實 施例的代表性低電壓程式化波形。
在該等圖式中，相似的參考符號代表相似的結構元件。同樣，應瞭解並未依比例繪製圖式中的描述。
301、302、303‧‧‧NAND串
304‧‧‧選擇閘極
306‧‧‧記憶體單元
308‧‧‧記憶體單元
310‧‧‧記憶體單元
312‧‧‧記憶體單元
314‧‧‧選擇閘極
316‧‧‧選擇閘極
318‧‧‧記憶體單元
320‧‧‧記憶體單元
322‧‧‧記憶體單元
324‧‧‧記憶體單元
326‧‧‧選擇閘極
328‧‧‧選擇閘極
330‧‧‧記憶體單元
332‧‧‧記憶體單元
334‧‧‧記憶體單元
336‧‧‧記憶體單元
338‧‧‧選擇閘極
340‧‧‧源極線

Claims (34)

  1. 一種程式化在一記憶體陣列中一選定非揮發記憶體單元的低電壓方法，該記憶體陣列具有一閘極節點耦合至一字線WL(n)及一汲極節點連接至一選定位元線，該方法包括：(a)將熱載子自一注入記憶體單元的一汲極區域注入至在該字線WL(n)上該選定非揮發記憶體單元的一浮動閘極中，其中該注入記憶體單元具有一閘極節點耦合至一下一鄰接字線WL(n-1)，包含：施加一高通過電壓VpassH 至所有未被選定的字線，但該下一鄰接字線WL(n-1)除外；施加程式電壓Vpgm 至該選定字線WL(n)；以及將一下一鄰接字線WL(n-1)閘極節點電壓自約0V急速掠到約一讀取電壓Vread 。
  2. 如請求項1之低電壓方法，進一步包括：(b)決定該選定非揮發記憶體單元的一臨界電壓；以及(c)若該臨界電壓大於一目標臨界電壓，則閉鎖該非揮發記憶體單元。
  3. 如請求項2之低電壓方法，當該臨界電壓小於該目標臨界電壓時，該方法進一步包括：將該選定位元線保持在接地；施加低偏壓Vdd 至所有未被選定的位元線；施加低通過電壓VpassL 至一汲極閘極選擇(SGD)線；施加高電壓Vpp 至共源極線；及 施加該高通過電壓VpassH 至一源極閘極選擇(SGS)線。
  4. 如請求項3之低電壓方法，其進一步包含：增量該程式電壓Vpgm 及該VpassH 和VpassL 電壓；以及返回決定步驟(b)。
  5. 如請求項3之低電壓方法，其中程式電壓Vpgm 的範圍自約8V至約14 V，VpassL 的範圍自約4 V至約10 V，VpassH 的範圍自約5 V至約10 V，高電壓Vpp 的範圍自約3.5 V至約5.5 V，及低偏壓Vdd 的範圍自約1.8 V至約3.6 V。
  6. 如請求項2之低電壓方法，當該臨界電壓小於該目標臨界電壓時，該方法進一步包括：將該選定位元線保持在高電壓Vpp ；將所有未被選定的位元線接地；施加高通過電壓VpassH 至一汲極閘極選擇(SGD)線；施加低通過電壓VpassL 至一源極閘極選擇(SGS)線；及將共源極線接地。
  7. 如請求項5之低電壓方法，其進一步包含：增量該程式電壓Vpgm 及該VpassH 和VpassL 電壓；以及返回決定步驟(b)。
  8. 如請求項6之低電壓方法，其中程式電壓Vpgm 的範圍自約8 V至約14 V，VpassL 的範圍自約4 V至約10 V，VpassH 的範圍自約5 V至約10 V，高電壓Vpp 的範圍自約3.5 V至約5.5 V，及低偏壓Vdd 的範圍自約1.8 V至約3.6 V。
  9. 如請求項1之低電壓方法，其中該記憶體陣列係一NAND型記憶體陣列。
  10. 一種程式化在一記憶體陣列中一選定非揮發記憶體單元的低電壓方法，該記憶體陣列具有一閘極節點耦合至一字線WL(n)及一汲極節點連接至一選定位元線，該方法包括：若該選定非揮發記憶體單元的一臨界電壓小於一目標臨界電壓，藉由下列操作而程式化該選定非揮發記憶體單元：將該選定位元線保持在接地；施加低偏壓Vdd 至所有未被選定的位元線；施加低通過電壓VpassL 至一汲極閘極選擇(SGD)線；施加高電壓Vpp 至共源極線；施加一高通過電壓VpassH 至所有未被選定的字線，但該下一鄰接字線WL(n-1)除外；施加該高通過電壓VpassH 至一源極閘極選擇(SGS)線；施加程式電壓Vpgm 至該選定字線WL(n)；以及將一下一鄰接字線WL(n-1)閘極節點電壓自約0V急速掠到約一讀取電壓Vread ；其中熱載子自一注入記憶體單元的一汲極區域注入至該字線WL(n)上該選定非揮發記憶體單元的一浮動閘極中，該注入記憶體單元具有一閘極節點耦合至一下一鄰接字線WL(n-1)。
  11. 如請求項10之低電壓方法，進一步包括：若該臨界電壓大於該目標臨界電壓，則閉鎖該非揮發記憶體單元。
  12. 如請求項11之低電壓方法，其進一步包含： 增量該程式電壓Vpgm 及該VpassH 和VpassL 電壓；以及若該臨界電壓小於該目標臨界電壓，持續該非揮發記憶體單元的該程式化，否則閉鎖該非揮發記憶體單元。
  13. 如請求項12之低電壓方法，其中程式電壓Vpgm 的範圍自約8 V至約14 V，VpassL 的範圍自約4 V至約10 V，VpassH 的範圍自約5 V至約10 V，高電壓Vpp 的範圍自約3.5 V至約5.5 V，及低偏壓Vdd 的範圍自約1.8 V至約3.6 V。
  14. 一種程式化在一記憶體陣列中一選定非揮發記憶體單元的低電壓方法，該記憶體陣列具有一閘極節點耦合至一字線WL(n)及一汲極節點連接至一選定位元線，該方法包括：若該選定非揮發記憶體單元的一臨界電壓小於一目標臨界電壓，藉由下列操作程式化該選定非揮發記憶體單元：將該選定位元線保持在高電壓Vpp ；將所有未被選定的位元線接地；施加高通過電壓VpassH 至一汲極閘極選擇(SGD)線及未被選定的字線，但該下一鄰接字線WL(n-1)除外；施加低通過電壓VpassL 至一源極閘極選擇(SGS)線；將共源極線接地；施加程式電壓Vpgm 至該選定字線WL(n)；以及將一下一鄰接字線WL(n-1)閘極節點電壓自約0V急速掠到約一讀取電壓Vread ；其中熱載子自一注入記憶體單元的一汲極區域注入至該字線WL(n)上該選定非揮發記 憶體單元的一浮動閘極中，該注入記憶體單元具有一閘極節點耦合至一下一鄰接字線WL(n-1)。
  15. 如請求項14之低電壓方法，進一步包括：若該臨界電壓大於該目標臨界電壓，則閉鎖該非揮發記憶體單元。
  16. 如請求項15之低電壓方法，其進一步包含：增量該程式電壓Vpgm 及該VpassH 和VpassL 電壓；以及若該臨界電壓小於該目標臨界電壓，持續該非揮發記憶體單元的該程式化，否則閉鎖該非揮發記憶體單元。
  17. 如請求項16之低電壓方法，其中程式電壓Vpgm 的範圍自約8V至約14 V，VpassL 的範圍自約4 V至約10 V，VpassH 的範圍自約5 V至約10 V，高電壓Vpp 的範圍自約3.5 V至約5.5 V，及低偏壓Vdd 的範圍自約1.8 V至約3.6 V。
  18. 如請求項14之低電壓方法，其中該記憶體陣列係一NAND型記憶體陣列。
  19. 一種用於提供一記憶體陣列中一選定非揮發記憶體單元之低電壓程式化的系統，該記憶體陣列具有一閘極節點耦合至一字線WL(n)及一汲極節點連接至一選定位元線，該系統包括：一程式化模組；一介面，其經配置以電耦合該記憶體陣列至該程式化模組；以及一處理器，其包括在該程式化模組中且電耦合至該介面以執行程式化指令，使熱載子自一注入記憶體單元的 一汲極區域注入該字線WL(n)上該選定非揮發記憶體單元之一浮動閘極中，其中該注入記憶體單元具有一閘極節點耦合至一下一鄰接字線WL(n-1)，包含：施加一高通過電壓VpassH 至所有未被選定的字線，但該下一鄰接字線WL(n-1)除外；施加程式電壓Vpgm 至該選定字線WL(n)；以及將一下一鄰接字線WL(n-1)閘極節點電壓自約0V急速掠到約一讀取電壓Vread 。
  20. 如請求項19之系統，其中該等程式化指令包括可由該處理器執行的電腦程式碼，用於：(b)決定該選定非揮發記憶體單元的一臨界電壓；以及(c)若該臨界電壓大於一目標臨界電壓，則閉鎖該非揮發記憶體單元。
  21. 如請求項20之系統，其中該等程式化指令進一步包括可由該處理器執行的電腦程式碼，用於：將該選定位元線保持在接地；施加低偏壓Vdd 至所有未被選定的位元線；施加低通過電壓VpassL 至一汲極閘極選擇(SGD)線；施加高電壓Vpp 至共源極線；施加一高通過電壓VpassH 至所有未被選定的字線，但該下一鄰接字線WL(n-1)除外；施加該高通過電壓VpassH 至一源極閘極選擇(SGS)線；施加程式電壓Vpgm 至該選定字線WL(n)；以及當該臨界電壓小於該目標電壓時，將一下一鄰接字線 WL(n-1)閘極節點電壓自約0 V急速掠到約一讀取電壓Vread 。
  22. 如請求項21之系統，其中該等程式化指令進一步包括可由該處理器執行的電腦程式碼，用於：增量該程式電壓Vpgm 及該VpassH 和VpassL 電壓；以及返回決定指令(b)。
  23. 如請求項21之系統，其中程式電壓Vpgm 的範圍自約8 V至約14 V，VpassL 的範圍自約4 V至約10 V，VpassH 的範圍自約5 V至約10 V，高電壓Vpp 的範圍自約3.5 V至約5.5 V，及低偏壓Vdd 的範圍自約1.8 V至約3.6 V。
  24. 如請求項20之系統，其中該等程式化指令進一步包括可由該處理器執行的電腦程式碼，用於：將該選定位元線保持在高電壓Vpp ；將所有未被選定的位元線接地；施加高通過電壓VpassH 至一汲極閘極選擇(SGD)線及未被選定的字線，但該下一鄰接字線WL(n-1)除外；施加低通過電壓VpassL 至一源極閘極選擇(SGS)線；將共源極線接地；施加程式電壓Vpgm 至該選定字線WL(n)；以及當該臨界電壓小於該目標電壓時，將一下一鄰接字線WL(n-1)閘極節點電壓自約0 V急速掠到約一讀取電壓Vread 。
  25. 如請求項23之系統，其中該等程式化指令進一步包括可由該處理器執行的電腦程式碼，用於： 增量該程式電壓Vpgm 及該VpassH 和VpassL 電壓；以及返回決定指令(b)。
  26. 如請求項24之系統，其中程式電壓Vpgm 的範圍自約8 V至約14 V，VpassL 的範圍自約4 V至約10 V，VpassH 的範圍自約5 V至約10 V，高電壓Vpp 的範圍自約3.5 V至約5.5 V，及低偏壓Vdd 的範圍自約1.8 V至約3.6 V。
  27. 一種用於提供一記憶體陣列中一選定非揮發記憶體單元之低電壓程式化的系統，該記憶體陣列具有一閘極節點耦合至一字線WL(n)及一汲極節點連接至一選定位元線，該系統包括：一程式化模組；一介面，其經配置以電耦合該記憶體陣列至該程式化模組；以及一處理器，其包括在該程式化模組中，且電耦合至該介面以僅當該選定非揮發記憶體單元的一臨界電壓低於一目標臨界電壓時才執行下列程式化指令：將該選定位元線保持在接地；施加低偏壓Vdd 至所有未被選定的位元線；施加低通過電壓VpassL 至一汲極閘極選擇(SGD)線；施加高電壓Vpp 至共源極線；施加一高通過電壓VpassH 至所有未被選定的字線，但該下一鄰接字線WL(n-1)除外；施加該高通過電壓VpassH 至一源極閘極選擇(SGS)線；施加程式電壓Vpgm 至該選定字線WL(n)，及將一下一鄰接字線WL(n-1)閘極節點電壓自約0 V急速掠到約一讀取電壓Vread ，藉此使熱載子自一注入記憶體單元的一 汲極區域注入至該字線WL(n)上該選定非揮發記憶體單元的一浮動閘極中，其中該注入記憶體單元具有一閘極節點耦合至一下一鄰接字線WL(n-1)；否則，若該臨界電壓大於一目標臨界電壓，閉鎖該非揮發記憶體單元。
  28. 如請求項27之系統，其中該等程式化指令進一步包括增量該程式電壓Vpgm 及該VpassH 和VpassL 電壓；以及若該臨界電壓小於該目標臨界電壓，持續該非揮發記憶體單元的該程式化。
  29. 如請求項27之系統，其中程式電壓Vpgm 的範圍自約8 V至約14 V，VpassL 的範圍自約4 V至約10 V，VpassH 的範圍自約5 V至約10 V，高電壓Vpp 的範圍自約3.5 V至約5.5 V，及低偏壓Vdd 的範圍自約1.8 V至約3.6 V。
  30. 如請求項27之系統，其中該記憶體陣列係一NAND型記憶體陣列。
  31. 一種用於提供一記憶體陣列中一選定非揮發記憶體單元之低電壓程式化的系統，該記憶體陣列具有一閘極節點耦合至一字線WL(n)及一汲極節點連接至一選定位元線，該系統包括：一程式化模組；一介面，其經配置以電耦合該記憶體陣列至該程式化模組；以及一處理器，其包括在該程式化模組中，且電耦合至該介面以僅當該選定非揮發記憶體單元的一臨界電壓低於一目標臨界電壓時才執行下列程式化指令：將該選定位 元線保持在高電壓Vpp ；將所有未被選定的位元線接地；施加高通過電壓VpassH 至一汲極閘極選擇(SGD)線及未被選定的字線，但該下一鄰接字線WL(n-1)除外；施加低通過電壓VpassL 至一源極閘極選擇(SGS)線；將共源極線接地；施加程式電壓Vpgm 至該選定字線WL(n)；以及當該臨界電壓係低於該目標電壓時，將一下一鄰接字線WL(n-1)閘極節點電壓自約0 V急速掠到約一讀取電壓Vread ，藉此使熱載子自一注入記憶體單元的一汲極區域注入至該字線WL(n)上該選定非揮發記憶體單元的一浮動閘極中，其中該注入記憶體單元具有一閘極節點耦合至一下一鄰接字線WL(n-1)；否則，若該臨界電壓大於一目標臨界電壓，閉鎖該非揮發記憶體單元。
  32. 如請求項31之系統，其中該等程式化指令進一步包括增量該程式電壓Vpgm 及該VpassH 和VpassL 電壓；以及若該臨界電壓小於該目標臨界電壓，持續該非揮發記憶體單元的該程式化。
  33. 如請求項31之系統，其中程式電壓Vpgm 的範圍自約8 V至約14 V，VpassL 的範圍自約4 V至約10 V，VpassH 的範圍自約5 V至約10 V，高電壓Vpp 的範圍自約3.5 V至約5.5 V，及低偏壓Vdd 的範圍自約1.8 V至約3.6 V。
  34. 如請求項31之系統，其中該記憶體陣列係一NAND型記憶體陣列。
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