KR101402076B1 - 비휘발성 메모리 셀의 저 전압 프로그래밍 방법과 시스템 - Google Patents

비휘발성 메모리 셀의 저 전압 프로그래밍 방법과 시스템 Download PDF

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Abstract

본 발명은, 다음의 인접한 워드선(WL(n-1))에 결합된 게이트 노드를 갖는 주입 메모리 셀의 드레인 영역으로부터 핫 캐리어들을 워드선(WL(n)) 상의 선택된 비휘발성 메모리 셀의 플로우팅 게이트로 주입함으로써 워드선(WL(n))에 결합된 게이트 노드 및 선택된 비트선에 접속된 드레인 노드를 갖는 메모리 어레이 내의 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법 및 시스템에 관한 것이다.
워드선, 드레인 영역, 플로우팅 게이트, 드레인 노드, 메모리 어레이

Description

비휘발성 메모리 셀의 저 전압 프로그래밍 방법과 시스템{METHOD AND SYSTEM OF LOW VOLTAGE PROGRAMMING OF NON-VOLATILE MEMORY CELLS}
본 발명은, 일반적으로 메모리 디바이스를 프로그래밍하기 위한 기술에 관한 것이다. 보다 구체적으로, 본 발명은 소스 측 주입(source side injection)을 이용하는 저 전압 프로그래밍 방식에 관한 것이다.
비휘발성 반도체 메모리 디바이스들 및 플래시 메모리 디바이스들은 디지털 카메라들, MP3 플레이어들, 셀룰러 전화들, 개인 휴대 정보 단말기들(PDAs), 랩탑 컴퓨터들 등과 같은 소형 디바이스들을 위한 저장 수단으로 점점 대중화되고 있다. 다른 형태들의 비휘발성 메모리는 EPROM(전기적으로 프로그램 가능한 판독 전용 메모리) 및 EEPROM (전기적으로 소거가능하고 프로그램 가능한 판독 전용 메모리)을 포함한다.
표준 MOS 트래지스터들과 달리, 플래시 메모리 셀 트랜지스터들은 제어 게이트 및 전형적으로 p-형 기판 사이에 전기적으로 절연되고 위치되는 플로우팅 게이트를 포함한다. 절연된 유전층을 통해서 플로우팅 게이트로 주입되는 전자들에 따라서 트랜지스터의 임계값을 포지티브 값으로 증가시켜 메모리 셀을 프로그램시킨다. 역으로, 플로우팅 게이트로부터 제거되는 전자들에 따라서 트랜지스터의 임계 값을 네거티브 값으로 낮춰서 소거한다. 이 방식으로, 메모리 셀의 임계값은 대응하는 논리 상태를 표시한다. 프로그래밍은 3개의 주요 메커니즘, Fowler-Nordheim(FN) 터널링, 소스 측(hot-전자) 주입(SSI) 및 채널, 또는 기판, 기판, 핫-전자 주입(CHEI 또는 SHEI)들 중 하나를 이용함으로써 일반적으로 성취된다.
메모리 셀 스트링을 프로그래밍할 때, 의도적인 프로그래밍 또는 소거시키는 경향이 있는 다양한 왜곡 메커니즘들이 존재한다. 동일한 워드선 상의 다른 셀들을 프로그래밍함이 없이 워드선상에 하나의 셀을 프로그램하도록 시도할 때 이 문제는 특히 관심을 받는다. 선택된 셀의 프로그래밍 동안 워드선 상에 모든 셀들에 프로그램 전압이 인가되기 때문에, 선택되지 않은 셀들이 또한 우발적으로 프로그램될 가능성이 존재한다. 게다가, 디바이스들이 크기 면에서 스케일링 다운되고 소스 및 드레인 접합들이 더욱 급작스럽게 됨으로써 발생하는 더 높은 전계들은 드레인 접합 항복과 같은 왜곡을 일으켜 게이트 유도된 드레인 누설(GIDL)을 발생시킴으로써, 전자들은 부스트된 채널, 특히 드레인 접합으로 누설된다. 게다가, 고전계들은 또한 FN 터널링, SSI 및 CHEI를 통해서 선택되지 않은 셀들의 비의도적인 프로그래밍을 야기할 수 있다.
자체 부스팅, 로컬 자체 부스팅(LSB), 및 소거된 에어리어 자체 부스팅(EASB)과 같은 각종 기술들은 프로그램 왜곡 억제를 개선시키지만, 자체 문제들을 겪고 모든 예들에서 프로그램 왜곡을 방지하는데 실패한다. 예를 들어, EASB에서, 선택되지 않은 워드선들에 인가되는 전압이 너무 낮게되면, 채널 부스팅은 프로그램 왜곡을 방지하도록 하는데 불충분할 수 있다. 역으로, 이 전압이 너무 높으 면, 터널링에 따라서 선택되지 않은 워드선들 상에 메모리 셀들을 비의도적으로 프로그래밍할 것이다. 3개의 상술된 기술들(및 본원에 서술되어 있지만 다른 것들에 공지되어 있다)은 또한 소스-측 이웃 셀이 프로그램되는지 여부에 따른 왜곡 메커니즘을 겪는다. 예를 들어, 소스-측 이웃 셀이 프로그램되면, 이는 플로우팅 게이트 상에 네거티브 전하를 가질 것이다. 소스 측 이웃의 제어 게이트가 0V에 있기 때문에, 매우 높게 역 바이어스된 접합은 게이트 아래에서 생성된다. 이는 감소된 부스트 전위를 발생시키는 GIDL 현상을 야기하여, 결국 프로그램 왜곡(이 경우에 소거)을 야기할 수 있다. 역으로, 소스-측 이웃이 소거되면, 이의 임계 전압은 거의 부이고 셀의 트랜지스터는 턴오프될 수 없다.
이들 프로그래밍 문제들 및 이외 다른 문제들은 고전압 및 이로 인한 고 전계들로 인해 부분적으로 게이트들 및 채널들 상의 스트레스들로 인해 NAND 메모리 디바이스들로서 선택되고 금지된 셀들 둘 다를 더 작은 기하형태들(geometries)로 스케일 다운시키는데 더욱 많은 문제가 된다. 전형적인 NAND 메모리 제조자들은 타이트한 분포들(tightening distributions), 특정 특징들의 선택적인 비-스케일링 또는 외래 물질들의 도입과 같은 다수의 방식들을 이용하여 고전압들 및 전계들을 관리하도록 시도한다. 또 다른 방식들은 불행하게도 대메모리 셀들, 복잡화된 제조 프로세스들 또는 둘 다를 필요로 하는 저 전압들에서 소스 측 주입을 이용한다.
그러므로, 필요한 것은 저 전압 비휘발성 메모리 프로그래밍 프로토콜이다.
본 발명의 상술된 바와 다른 목적들을 성취하기 위하여, 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법이 설명된다. 서술된 저 전압 프로그래밍 방법은 프로그래밍 왜곡들을 제거하면서 선택된 메모리 셀들을 신뢰할 수 있게 프로그래밍하는데 적합한 더욱 신뢰성 있는 프로토콜이다.
본 발명의 한 양상에서, 워드선{WL(n)}에 결합된 게이트 노드 및 선택된 비트선에 연결된 드레인 노드를 갖는 메모리 어레이 내의 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법은 적어도 다음 동작, 즉 다음의 인접한 워드선(WL(n-1))에 결합된 게이트 노드를 갖는 주입 메모리 셀의 드레인 영역으로부터 핫 캐리어들을 워드선(WL(n))상의 선택된 비휘발성 메모리의 플로우팅 게이트로 주입하는 것을 포함한다.
일 실시예에서, Vpgm이 선택된 워드선(WL(n))에 인가되며, 선택된 비트선이 접지에 유지되며, 높은 통과 전압(VpassH)이 다음의 인접한 워드선(WL(n-1))을 제외하고 선택되지 않은 모든 워드선들에 인가되며, 높은 통과 전압(VpassH)은 또한 소스 게이트 선택(SGS)에 인가되며, 선택되지 않은 모든 비트선들이 접지되며, 고전압(Vpp)은 공통 소스선에 인가되고, 다음의 인접한 워드선(WL(n-1)) 게이트 노드 전압은 약 0V에서 약 Vread V로 스윕된다.
또 다른 실시예에서, Vpgm이 선택된 워드선(WL(n))에 인가되며, 선택된 비트선은 Vpp에서 유지되며, 높은 통과 전압(VpassH)이 다음의 인접한 워드선(WL(n-1))을 제외하고 모든 선택된 워드선들에 인가되며, 높은 통과 전압(VpassH)은 또한 드레인 게이트 선택(SGD) 선에 인가되며, 선택되지 않은 모든 비트선들은 접지되며, 공통 소스선이 접지되고, 다음의 인접한 워드선(WL(n-1)) 게이트 노드 전압은 약 0V부터 약 Vread V로 스윕된다.
본 발명의 또 다른 양상에서, 워드선(WL(n))에 결합된 게이트 노드 및 선택된 비트선에 결합된 드레인 노드를 갖는 메모리 어레이 내의 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법은 적어도 다음 동작들, 선택된 비휘발성 메모리 셀의 임계 전압이 목표 임계 전압보다 작게 되면, 접지에서 선택된 비트선을 유지함으로써 선택된 비휘발성 메모리 셀을 프로그래밍하는 동작; Vdd를 선택되지 않은 모든 비트선에 인가하는 동작; 낮은 통과 전압(VpassL)을 SGD 선에 인가하는 동작; Vpp를 공통 소스선에 인가하는 동작; 높은 통과 전압(VpassH)을 다음의 인접한 워드선(WL(n-1))을 제외하고 선택되지 않은 모든 워드선들에 인가하는 동작; 높은 통과 전압(VpassH)을 소스 게이트 선택(SGS) 선에 인가하는 동작; Vpgm을 선택된 워드선(WL(n))에 인가하는 동작; 및 약 0V부터 약 Vread로 다음의 인접한 워드선(WL(n-1)) 게이트 노드 전압을 스윕하는 동작을 포함하는데, 다음의 인접한 워드선(WL(n-1))에 결합된 게이트 노드를 갖는 주입 메모리 셀의 드레인 영역으로부터 핫 캐리어들은 워드선(WL(n))상의 선택된 비휘발성 메모리 셀의 플로우팅 게이트로 주입된다.
본 발명의 또 다른 양상에서, 워드선(WL(n))에 결합된 게이트 노드 및 선택된 비트선에 접속된 드레인 노드를 갖는 메모리 어레이 내 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법은 적어도 다음 동작들, 선택된 비휘발성 메모리 셀의 임계 전압이 타깃 임계 전압보다 작으면, 선택된 비트선을 Vpp에 유지함으로써 선택된 비휘발성 메모리 셀을 프로그래밍하는 동작; 선택되지 않은 모든 비트선으로 접지시키는 동작; 높은 통과 전압(VpassH)을 다음의 인접한 워드선(WL(n-1))을 제외하고 선택되지 않은 워드선들 및 SGD 선에 인가하는 동작; 낮은 통과 전압(VpassL)을 SGS 선에 인가하는 동작; 공통 소스선을 접지시키는 동작; Vpgm을 선택된 워드선(WL(n))에 인가하는 동작; 및 약 0V부터 약 Vread로 다음의 인접한 워드선(WL(n-1)) 게이트 노드 전압을 스윕하는 동작을 포함하는데, 다음의 인접한 워드선(WL(n-1))에 결합된 게이트 노드를 갖는 주입 메모리 셀의 드레인 영역으로부터 핫 캐리어들은 워드선(WL(n))상의 선택된 비휘발성 메모리 셀의 플로우팅 게이트로 주입된다. 본 발명의 양상에서, 워드선(WL(n))에 결합된 게이트 노드 및 선택된 비트선에 접속된 드레인 노드를 갖는 메모리 어레이 내의 선택된 비휘발성 메모리 셀의 저 전압 프로그래밍하는 시스템은 프로그래밍 모듈, 상기 프로그래밍 모듈에 메모리 어레이에 전기적으로 결합시키도록 배열된 인터페이스, 및 상기 프로그램 가능한 모듈에 포함되고 다음의 인접한 워드선(WL(n-1))에 결합된 게이트 노드를 갖는 주입 메모리 셀의 드레인 영역으로부터 워드선(WL(n))상의 선택된 비휘발성 메모리 셀의 플로우팅 게이트로 핫 캐리어들을 주입시키는 프로그래밍 명령들을 실행하기 위한 인터페이스에 전기적으로 결합되는 프로세서를 포함한다.
일 실시예에서, Vpgm은 선택된 워드선(WL(n))에 인가되며, 상기 선택된 비트선은 접지에 유지되며, 높은 통과 전압(VpassH)은 다음의 인접한 워드선(WL(n-1))을 제외하고 선택되지 않은 모든 워드선들에 인가되며, 높은 통과 전압(VpassH)은 또한, 소스 게이트 선택(SGS)선에 인가되며, 선택되지 않은 모든 비트선들은 접지되며, 고 전압(Vpp)은 공통 소스선에 인가되고, 다음의 인접한 워드선(WL(n-1)) 게이트 노드 전압은 약 0V부터 약 Vread V로 스윕된다.
또 다른 실시예에서, Vpgm은 선택된 워드선(WL(n))에 인가되며, 선택된 비트선은 Vpp에서 유지되며, 높은 통과 전압(VpassH)은 다음의 인접한 워드선(WL(n-1))을 제외하고 선택되지 않은 모든 워드선들에 인가되며, 높은 통과 전압(VpassH)은 또한, 드레인 게이트 선택(SGD)선에 인가되며, 선택되지 않은 모든 비트선들은 접지되며, 공통 소스선은 접지되고, 다음의 인접한 워드선(WL(n-1)) 게이트 노드 전압은 약 0V부터 약 Vread V로 스윕된다.
본 발명의 또 다른 양상에서, 워드선(WL(n))에 결합된 게이트 노드 및 선택된 비트선에 연결된 드레인 노드를 갖는 메모리 어레이 내 선택된 비휘발성 메모리 셀의 저 전압 프로그래밍을 제공하기 위한 시스템은 적어도 프로그래밍 모듈; 상기 프로그래밍 모듈에 상기 메모리 어레이를 전기적으로 결합시키도록 배열된 인터페이스; 및 프로그래밍 모듈에 포함되고 인터페이스에 전기적으로 결합되고, 선택된 비휘발성 메모리 셀의 임계 전압이 타깃 임계 전압보다 작은 경우에만, 프로그래밍 명령들을 실행하기 위한 프로세서를 포함하는데, 상기 프로그램 명령은 선택되지 않은 모든 비트선들에 Vdd를 인가하며, 낮은 통과 전압(VpassL)을 SGD 선에 인가하며, Vpp를 공통 소스선에 인가하며, 높은 통과 전압(VpassH)을 다음의 인접한 워드선(WL(n-1))을 제외하고 선택되지 않은 모든 워드선들을 인가하며, 높은 통과 전압(VpassH)을 소스 게이트 선택(SGS) 선에 인가하며, Vpgm을 선택된 워드선(WL(n))에 인가하고 약 0V부터 약 Vread로 다음의 인접한 워드선(WL(n-1)) 게이트 노드 전압을 스윕하는 것을 포함함으로써, 다음의 인접한 워드선(WL(n-1))에 결합된 게이트 노드를 갖는 주입 메모리 셀의 드레인 영역으로부터 워드선(WL(n))상의 선택된 비휘발성 메모리 셀의 플로우팅 게이트로 핫 캐리어들을 주입하거나, 그렇지 않으면, 임계 전압이 타깃 임계 전압보다 높으면, 비휘발성 메모리 셀이 록킹 아웃된다.
본 발명의 또 다른 양상에서, 워드선(WL(n))에 결합된 게이트 노드 및 선택된 비트선에 접속된 드레인 노드를 갖는 메모리 어레이 내 선택된 비휘발성 메모리 셀의 저 전압 프로그래밍을 위한 시스템은 적어도 프로그래밍 모듈; 상기 프로그래밍 모듈에 상기 메모리 어레이를 전기적으로 결합시키도록 배열되는 인터페이스; 및 프로그래밍 모듈에 포함되고 인터페이스에 전기적으로 결합되고, 선택된 비휘발성 메모리 셀의 임계 전압이 타깃 임계 전압보다 작은 경우에만, 프로그래밍 명령들을 실행하기 위한 프로세서를 포함하는데, 상기 프로그램 명령은 선택된 비트선을 Vpp에 유지하며, 선택되지 않은 모든 비트선들로 접지하며, 높은 통과 전압(VpassH)을 다음의 인접한 워드선(WL(n-1))을 제외하고 선택되지 않은 워드선들 및 SGD 선에 인가하며, 낮은 통과 전압(VpassL)을 SGS 선에 인가하며, 공통 소스선을 접지시키며, Vpgm을 선택된 워드선(WL(n))에 인가하고, 임계 전압이 타깃 전압보다 작을 때 약 0V부터 약 Vread로 다음의 인접한 워드선(WL(n-1)) 게이트 노드 전압을 스윕하는 것을 포함함으로써, 다음의 인접한 워드선(WL(n-1))에 결합된 게이트 노드를 갖는 주입 메모리 셀의 드레인 영역으로부터 워드선(WL(n))상의 선택된 비휘발성 메모리 셀의 플로우팅 게이트로 핫 캐리어들을 주입하거나, 그렇지 않으면, 임계 전압이 타깃 임계 전압보다 높으면, 비휘발성 메모리 셀이 록킹 아웃된다.
서술된 실시예들에서, 비휘발성 메모리 셀은 데이터를 저장하는데 적합한 비휘발성 메모리 어레이를 형성하도록 배열된 다수의 비휘발성 메모리 셀들 중 하나이다. 비휘발성 메모리 어레이는 다수의 워드선들 및 비트선들을 갖는 NAND-형 메모리 어레이 아키텍쳐에 배열된다. 게다가, 서술된 방법은 프로그램될 때 적어도 하나의 하부 페이지 및 적어도 하나의 관련된 상부 페이지의 형태로 데이터를 저장하는 멀티레벨 형 메모리 어레이에 사용하도록 고려된다.
본 발명의 목적 및 장점은 첨부한 도면과 관련한 이하의 설명을 통해서 더 잘 이해할 수 있을 것이다.
도 1은 플로우팅 게이트를 갖는 예시적인 MOSFET를 도시한 도면.
도 2는 예시적인 비휘발성 메모리 스트링을 도시한 도면.
도 3은 예시적인 비휘발성 메모리 어레이를 도시한 도면.
도 4는 본 발명의 실시예에 따라서 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법을 도시한 순서도.
도 5는 도 4에 설명된 프로그래밍의 개요도.
도 6은 도 4 및 도 5에 설명된 본 발명의 실시예에 따라서 대표적인 저 전압 프로그래밍 전압 바이어스 값들을 도시한 도면.
도 7은 본 발명의 실시예에 따라서 소스 측 주입(SSI)을 이용하여 핫 캐리어 인젝터로서 다음의 인접한 워드선(WL(n-1))을 이용하여 워드선(WL(n)) 상에 위치되는 비휘발성 메모리 셀을 프로그래밍하는 방법을 도시한 순서도.
도 8은 도 7에 설명된 프로그래밍의 개요적인 대표도.
도 9a 및 도 9b는 도 7 및 도 8과 관련하여 설명된 본 발명의 실시예에 따라서 대표적인 저 전압 프로그래밍 파형들을 도시한 도면.
도면에서, 동일한 구성 요소들에는 동일한 참조 번호가 병가된다. 또한, 도면에서 도시된 것은 원래 크기대로 도시되지 않았다는 점을 이해하여야 한다.
이하의 설명에서, 본 발명의 철저한 이해를 제공하기 위하여 수많은 특정 상세설명들이 설명된다. 그러나 당업자는 본 발명이 일부 또는 모든 이들 특정 상세사항들 없이도 실시될 수 없다는 것이 명백할 것이다. 이하의 설명에서, 메모리 셀은 핫 캐리어들을 제공하기 위한 인젝터로서 다음의 인접한 워드선을 이용하여 프로그램된다. 이 목적은 저 전압 바이어싱을 방지함으로, 고전압, 작은 기하형태들 및 이로 인한 고 전계들과 관련된 프로그래밍 문제들을 실질적으로 제거한다.
도 1, 2, 및 3과 관련하여, 대표적인 비휘발성 메모리 저장 어레이가 설명될 것이다. 서술된 실시예에서, 본 발명이 EPROM 및 EEPROM을 포함한 비휘발성 메모리의 다른 형태들에 그리고 부가적으로 NOR 아키텍쳐들에 또한 적용될 수 있지만, 비 휘발성 메모리 저장 시스템은 NAND 아키텍쳐를 갖는 플래시 메모리 칩이다. 서술된 실시예에서, 어레이는 p-형 기판 플로우팅 게이트 MOSFETs인 비휘발성 메모리 저장 소자들을 포함한다. 도 1은 기판(102), 소스(104), 드레인(106), 제어 게이트(108), 플로우팅 게이트(110), 및 상기 플로우팅 게이트를 둘러싸는 유전체(112)를 갖는 이 아키텍쳐에 사용되는 바와 같은 대표적인 플로우팅 게이트 MOSFET를 도시한다.
NAND 플래시 메모리에서, 셀들, 메모리 셀들 또는 메모리 저장 소자들과 같은 이하에 공지된 다수의 이와 같은 트랜지스터들은 직렬로 배열된다. 일련의 메모리 셀들의 양측 상에는 선택 트랜지스터 또는 게이트로서 공지된 부가적인 트랜지스터이다. 총괄적으로, 메모리 셀들 및 2개의 선택 게이트들은 NAND 스트링이라 칭한다. 도시에 따르면, 4-트랜지스터 NAND 스트링의 등가 회로는 도 2에 도시된다. 4개의 메모리 셀들은 (206, 208, 210, 및 212)로 표시된다. 선택 게이트 드레인(SGD)이라 칭하는 제1 선택 게이트(204)는 비트선(202)에 NAND 스트링을 접속시킨다. 선택 게이트 소스(SGS)이라 칭하는 제2 선택 게이트(214)는 NAND 스트링을 소스선(216)에 접속시킨다. 선택 게이트들(204 및 214)은 제어 게이트들(218 및 236) 각각에 의해 제어된다. SGD 선은 선택 게이트(204)를 위한 제어 게이트(218)를 제어하는 반면, SGS 선은 선택 게이트(214)를 위한 제어 게이트(236)를 제어한다. 4개의 직렬 트랜지스터들(206-212) 각각은 제어 게이트 및 플로우팅 게이트 둘 다를 갖는다. 예를 들어, 트랜지스터(206)는 제어 게이트(220) 및 플로우팅 게이트(222)를 가지며, 트랜지스터(208)는 제어 게이트(224) 및 플로우팅 게이트(226)를 가지며, 트랜지스터(210)는 제어 게이트(228) 및 플로우팅 게이트(230)를 가지고, 트랜지스터(212)는 제어 게이트(232) 및 플로우팅 게이트(234)를 갖는다. 제어 게이트들(220, 224, 228 및 232)은 워드선들 {WL(3), WL(2), WL(1), 및 WL(0)} 각각에 접속된다. 제공된 예는 4개의 메모리 셀들을 포함하는 NAND 스트링을 설명하지만, 다른 셀들의 수들은 직렬로 배열되고 또한 허용가능하다는 점에 유의하여야 한다.
도 3은 도시되지 않은 더 많은 NAND 스트링들을 갖는 메모리 어레이의 3개의 NAND 스트링들(301, 302, 및 303)을 도시한 NAND 스트링 어레이의 예를 도시한다. 도 2의 스트링과 같이, 도 3의 NAND 스트링들 각각은 2개의 선택 게이트들 및 4개의 메모리 셀들을 포함한다. 예를 들어, NAND 스트링(301)은 선택 게이트들(304 및 314) 뿐만 아니라 메모리 셀들(306, 308, 310, 및 312)을 포함한다. 유사하게, NAND 스트링(302)은 선택 게이트들(316 및 326)뿐만 아니라 메모리 셀들(318, 320, 322, 및 324)을 포함한다. 최종적으로, NAND 스트링(303)은 선택 게이트들(328 및 338) 뿐만 아니라 메모리 셀들(330, 332, 334 및 336)을 포함한다. 제공된 로우 또는 워드선에서 모든 제어 게이트들이 접속되어야 한다는 점에 유의하여야 한다. 예를 들어, WLO은 메모리 셀들(312, 324 및 336)의 제어 게이트들을 접속시킨다. NAND 스트링들 각각은 선택 게이트들(314, 326 및 338)을 통해서 동일한 소스선(340)에 접속된다. SGS 선은 소스측 선택 게이트들(314, 326 및 338)을 제어하는 반면, SGD 선은 NAND 스트링들을 자신들의 각 비트선들에 접속시키는 선택 게이트들(304, 316, 및 328)을 제어한다.
가능한 고속으로 프로그래밍 동작이 진행하는 것이 바람직하지만, Vt 분포들은 더 넓은 판독 마진(분포들 간의 거리)이 얻어지도록 타이트(협)하게 되는 것이 바람직하다. SSI, GIDL, 또는 SHEI와 같은 다수의 영향들이 발생되면, 이들 효과들은 협동적이라는 점에 유의하여야 한다. 즉, SSI, GIDL 및 SHEI 모두는 동일한 방향으로 선택된 분포들을 이동시킨다. 그러므로 다수의 영향들의 존재에서조차도, 기대되지 않은 왜곡이 발생되지 않을 것이다. 기껏해야, 이들 영향들은 프로그래밍 레이트에서 변화들을 발생시킨다. 게다가, 선택되지 않은 비트선들은 제로 또는 저 바이어스(Vdd)에 있기 때문에, GIDL, SSI 및 SHEI는 선택되지 않은 비트선들 상에서 발생되지 않아야 한다. 그러나 Vpgm 및 Vpass는 터널링으로 인한 Vpass 분포들을 방지할 정도로 충분히 낮게 할 필요가 있다.
도 4는 본 발명의 실시예를 따라서 소스측 주입(SSI)을 이용하는 핫 캐리어 인젝터로서 다음의 인접한 워드선(WL(n-1))을 이용하는 워드선(WL(n))상에 위치되는 비휘발성 메모리 셀을 프로그래밍하는 방법을 도시한 순서도를 도시한다. SSI는 프로그래밍하는 방법으로서, 이 방법에 의해 전자들은 한 트랜지스터의 드레인으로부터 인접 트랜지스터의 소스 위의 게이트로 주입된다는 점에 유의하여야 한다. 서술된 실시예에서, 프로그램될 셀은 우선 판독 동작(402)을 겪는다. 판독 동작 중에, 메모리 셀의 임계 전압이 검증된다. 단계(404)에서, 타깃 증명 전압 레벨 Vtarget 이 도달되는지 여부가 결정된다. 메모리 셀의 임계 전압이 Vtarget보다 크거나 같으면, 셀은 단계(406)에서 록킹 아웃된다. 임계 전압이 Vtarget 보다 작으면, 단계(408)에서 선택되지 않은 비트선들은 Vdd에서 유지되는 반면, 단계(410)에서, 선택된 비트선은 접지된다. 단계(412)에서, SGD 선은 낮은 통과 전압(VpassL)(약 2V)으로 유지되는 반면, 단계(414)에서, 소스선은 Vpp(약 5V)에서 유지된다. 단계(416)에서, 선택되지 않은 워드선들 및 SGS 선은 높은 통과 전압(VpassH)(약 8V)에서 유지되고 단계(418)에서 높은 포지티브 프로그램 전압(Vpgm)은 워드선(WL(n))을 바이어싱함으로써 선택된 메모리 셀의 제어 게이트에 인가되고 단계(420)에서 다음의 인접한 워드선(WL(n-1))은 약 0V에서 약 Vread로 스윕된다. 이 방식으로, 워드선(WL(n))상의 선택된 셀의 플로우팅 게이트는 전자들의 콜렉터로서 작용하고 다음의 인접한 워드선(WL(n-1))은 인젝터로서 작용한다. 다음에, Vpgm 및 Vpass_x(VpassH 및 VpassL)는 단계(422)에서 증분되고 이 프로세스는 이 상태(404)가 충족될 때까지 반복된다. 샘플 바이어스 조건은 약 8V 내지 약 14V에 이르는 Vpgm 범위들, 약 4V 내지 약 10V의 VpassL 범위들, 약 5V 내지 약 10V의 VpassH 범위들, 약 3.5V 내지 약 5.5V의 Vpp 범위들, 및 약 1.8V 내지 약 3.6V의 Vdd 범위들을 포함한다는 점에 유의하여야 한다.
다음의 인접한 워드선{WL(n-1)} 프로그래밍을 위한 상기 프로세스(400)에 관하여 설명된 실시예에 대해 서술된 바이어스 조건이 도 5에 도시되는데, 이 도면에 서 WL(n) 상의 선택된 메모리 셀(332)은 다음의 인접한 워드선(WL(n-1))상의 메모리 셀(330)에 의해 제공되는 전자들에 의해 프로그램되고 있다. 셀(330)에 인접한 것은 전압(VSGD)이 인가되는 SGD 선에 접속된 선택 게이트 드레인(328)이다. 화살표(502)는 프로그래밍 전류(Ipgm)를 구성하는 전자들이 주행하는 방향을 나타낸다. 워드선(WL(n-1))이 0에서 Vread로 램프될 때, 전자들의 도통 채널은 소스 및 드레인 사이에서 생성된다. 셀(332)의 제어 게이트에 인가된 큰 (Vpgm)은 메모리 셀(330)의 소스 내 전자들이 셀(332)의 플로우팅 게이트로 주입되도록 한다.
도 6은 도 4 및 도 5에 설명된 본 발명의 실시예를 따른 대표적인 저 전압 프로그래밍 바이어스 전압 값들을 도시한다.
도 7은 본 발명의 실시예를 따른 소스 측 주입(SSI)을 이용한 핫 캐리어 인젝터로서 다음의 인접한 워드선(WL(n-1))을 이용하는 워드선(WL(n)) 상에 위치된 비휘발성 메모리 셀을 프로그램하는 방법을 도시한 순서도이다. "SSI"에서 "S"는 실질적으로 "WL(n-1)의 드레인 영역"과 동일한 전기 노드가 되도록 하는 "WL(n)의 소스 영역"이라 칭한다. 서술된 실시예에서, 프로그램될 메모리 셀은 우선 판독 동작(702)을 겪는다. 판독 동작 동안, 메모리 셀의 임계전압이 검증된다. 단계(704)에서, 타깃 검증 전압 레벨(Vtarget)이 도달되는지 여부가 결정된다. 메모리 셀의 임계 전압이 Vtarget 보다 크거나 같다면, 셀은 단계(706)에서 록킹 아웃된다. 임계 전압이 Vtarget 보다 작다면, 단계(708)에서 선택된 비트선은 단계(710)에서 Vpp에서 유 지되며, 선택되지 않은 워드선들 및 SGD 선은 높은 통과 전압(VpassH)(약 8V)에서 유지된다. 단계(714)에서, SGS 선은 낮은 통과 전압(VpassH)(약 2V)에서 유지되는 반면, 단계(716)에서, 소스선은 접지에서 유지되고 단계(718)에서, 높은 포지티브 프로그램 전압(Vpgm)은 워드선(WL(n))을 바이어싱시킴으로써 선택된 메모리 셀의 제어 게이트에 인가되고 단계(720)에서 다음의 인접한 워드선(WL(n-1))은 약 0V에서 약 Vread로 스윕된다. 이 방식으로, 워드선(WL(n)) 상의 선택된 셀의 플로우팅 게이트는 전자들의 콜렉터로서 작용하고 다음의 인접한 워드선(WL(n-1))은 인젝터로서 작용한다. 다음에, Vpgm and Vpass_x(VpassH 및 VpassL)는 단계(722)에서 증분되고 이 프로세스는 이 상태(704)가 충족될 때까지 반복된다.
다음의 인접한 워드선(WL(n-1)) 프로그래밍을 위한 상기 프로세스(800)에 관하여 설명된 실시예에 대해 서술된 바이어스 조건이 도 8에 도시되는데, 이 도면에서 WL(n-1) 상의 선택된 메모리 셀(333)은 다음의 인접한 워드선(WL(n-1))상의 메모리 셀(330)에 의해 제공되는 전자들에 의해 프로그램되고 있다. 화살표(802)는 프로그래밍 전류(Ipgm)을 구성하는 전자들이 주행하는 방향을 나타낸다. 프로세스(400)에 대한 상술된 바와 같이, 워드선(WL(n-1))이 0에서 Vread로 램프될 때, 전자들의 도통 채널은 소스 및 드레인 사이에서 생성된다. 셀(332)의 제어 게이트에 인가된 큰 (Vpgm)은 메모리 셀(330)의 소스 내 전자들이 셀(332)의 플로우팅 게이트로 주입되도록 한다.
SSI로 프로그램하는 다른 바이어싱 방식들이 종래 기술에 널리 공지되고 또한 허용된다는 점에 유의하여야 한다. 예를 들어, 선택된 메모리 셀에서 채널 전압을 부스트하기 위한 부스트-기반의 방식들이 존재한다. 이와 같은 방식들에서, 선택된 워드선은 종종 Vdd로 바이어스되는 반면에, 선택되지 않은 워드선들은 Vpass보다 큰 전압 Vboost로 바이어스된다. 이와 같은 부스팅 방식들은 선택되지 않은 셀들의 채널 용량을 이용한다. 그러므로 부스팅의 세기는 워드선들의 수가 증가됨에 따라서 증가되고 디바이스 기하형태들이 스케일링 다운됨에 따라서 스케일링 다운된다. 대안적으로, 더 많은 BL 용량이 부스트를 제공하는데 사용될 수 있다.
도 9a 및 9b는 도 7 및 도 8과 관련하여 설명된 발명의 실시예에 따라서 대표적인 저 전압 프로그래밍 파형들 및 대응하는 바이어스 전압들을 도시한다.
SSI는 전자들을 수신하는 선택된 트랜지스터의 채널에서 핫 전자들을 발생시 매우 효율적이고 또한 이들 채널 핫 전자들을 플로우팅 게이트로 수집시 매우 높은 효율을 제공한다는 점에 더욱 유의하여야 한다. SSI는 또한 다른 프로그래밍 모드들 보다 상당히 적은 전류를 필요로 하며, 신뢰성을 개선시키고 온-칩 챠지 펌프들을 이용하여 재프로그래밍하도록 한다. 게다가, 다음의 인접한 워드선을 인젝터로서 이용함으로써, 프로그래밍 전압(Vpgmm)은 종래의 프로그래밍 방법들에 비해서 감소되며, 채널 전압(Vpp)은 감소되며, 이미 기존의 NAND 아키텍쳐를 변경시키지 않고 터널 산화물 스케일링에 의존하지 않고 임의의 다수의 프로그래밍 프로토코들을 이용할 수 있다.
비록 본 발명의 몇몇 실시예들이 상세히 설명되었지만, 본 발명은 본 발명의 원리 또는 범위를 벗어남이 없이 많은 다양한 형태들로 구현될 수 있다는 점을 인지하여야 한다. 특정 특징들 및 조건들이 설명되었지만, 바이어스 조건들 및 방법 조합들과 같은 광범위의 다양한 구현방식들이 또한 수정되고 사용될 수 있다. 게다가, 물리적인 구성에서, 본 발명은 수정 없이 종래의 비휘발성 메모리 시스템에 적용되며, 당업자는 본 발명의 영향들을 향상시키도록 그 구조를 수정할 수 있다는 점에 유의하여야 한다. 따라서, 본 실시예들은 예시로서 간주되고 제한되지 않으며, 본 발명은 본원에 주어진 상세 사항들로 제한되는 것이 아니라 첨부된 청구범위 내에서 수정될 수 있다.
상술한 바와 같이, 본 발명은, 일반적으로 메모리 디바이스를 프로그래밍하기 위한 기술을 제공하고. 보다 구체적으로는, 소스 측 주입(source side injection)을 이용하는 저 전압 프로그래밍 방식을 제공하는데 사용된다.

Claims (34)

  1. 워드선(WL(n))에 결합된 게이트 노드와 선택된 비트선에 연결된 드레인 노드를 갖는 메모리 어레이 내의 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법에 있어서,
    (a) 다음의 인접한 워드선(WL(n-1))에 결합된 게이트 노드를 갖는 주입 메모리 셀의 드레인 영역으로부터 핫 캐리어를 상기 워드선(WL(n)) 상의 선택된 비휘발성 메모리 셀의 플로우팅 게이트에 주입하는 단계를
    포함하고, 상기 주입 단계는,
    상기 다음의 인접한 워드선(WL(n-1))을 제외하고 선택되지 않은 모든 워드선에 높은 통과 전압(VpassH)을 인가하는 단계와,
    상기 선택된 워드선(WL(n-1))에 Vpgm을 인가하는 단계와,
    0V부터 Vread로 다음의 인접한 워드선(WL(n-1)) 게이트 노드 전압을 스윕(sweeping)하는 단계를
    포함하는, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
  2. 제 1항에 있어서,
    (b) 상기 선택된 비휘발성 메모리 셀의 임계 전압을 결정하는 단계와,
    (c) 상기 임계 전압이 타깃 임계 전압보다 크면 상기 비휘발성 메모리 셀을 록킹 아웃(locking out)하는 단계를
    더 포함하는, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
  3. 워드선(WL(n))에 결합된 게이트 노드와 선택된 비트선에 연결된 드레인 노드를 갖는 메모리 어레이 내의 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법에 있어서,
    (a) 다음의 인접한 워드선(WL(n-1))에 결합된 게이트 노드를 갖는 주입 메모리 셀의 드레인 영역으로부터 핫 캐리어를 상기 워드선(WL(n)) 상의 선택된 비휘발성 메모리 셀의 플로우팅 게이트에 주입하는 단계와,
    (b) 상기 선택된 비휘발성 메모리 셀의 임계 전압을 결정하는 단계와,
    (c) 상기 임계 전압이 타깃 임계 전압보다 크면 상기 비휘발성 메모리 셀을 록킹 아웃하는 단계를
    포함하고,
    상기 임계 전압이 타깃 전압보다 작으면,
    상기 선택된 비트선을 접지에 유지하는 단계와,
    선택되지 않은 모든 비트선에 Vdd를 인가하는 단계와,
    드레인 게이트 선택(SGD) 선에 낮은 통과 전압(VpassL)을 인가하는 단계와,
    공통 소스선에 Vpp를 인가하는 단계와,
    다음의 인접한 워드선(WL(n-1))을 제외하고 선택되지 않은 모든 워드선에 높은 통과 전압(VpassH)을 인가하는 단계와,
    소스 게이트 선택(SGS) 선에 상기 높은 통과 전압(VpassH)을 인가하는 단계와,
    선택된 상기 워드선(WL(n))에 Vpgm을 인가하는 단계와,
    0V부터 Vread로 다음의 인접한 워드선(WL(n-1)) 게이트 노드 전압을 스윕하는 단계를
    더 포함하는, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
  4. 제 3항에 있어서,
    상기 프로그램 전압 Vpgm 및 VpassH 및 VpassL 전압을 증분시키는 단계와,
    결정 단계(b)로 복귀시키는 단계를
    더 포함하는, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
  5. 제 3항에 있어서, Vpgm은 8V 내지 14V이고, VpassL은 4V 내지 10V이며, VpassH는 5V 내지 10V이고, Vpp는 3.5V 내지 5.5V이며, Vdd는 1.8V 내지 3.6V인, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
  6. 제 2항에 있어서, 상기 임계 전압이 상기 타깃 전압보다 낮으면,
    선택된 상기 비트선을 Vpp에 유지하는 단계와,
    선택되지 않은 모든 비트선에 접지하는 단계와,
    다음의 인접한 워드선(WL(n-1))을 제외하고 SGD 선과 선택되지 않은 워드선에 높은 통과 전압(VpassH)을 인가하는 단계와,
    SGS 선에 낮은 통과 전압(VpassL)을 인가하는 단계와,
    공통 소스선을 접지하는 단계와,
    선택된 워드선(WL(n))에 Vpgm을 인가하는 단계와,
    0V부터 Vread로 다음의 인접한 워드선(WL(n-1)) 게이트 노드 전압을 스윕하는 단계를
    더 포함하는, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
  7. 제 5항에 있어서,
    상기 프로그램 전압 Vpgm 및 VpassH 및 VpassL 전압을 증분시키는 단계와,
    결정 단계(b)로 복귀시키는 단계를
    더 포함하는, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
  8. 제 6항에 있어서, Vpgm은 8V 내지 14V이고, VpassL은 4V 내지 10V이며, VpassH는 5V 내지 10V이고, Vpp는 3.5V 내지 5.5V이며, Vdd는 1.8V 내지 3.6V인, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
  9. 제 1항에 있어서, 상기 메모리 어레이는 NAND 형 메모리 어레이인, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
  10. 워드선(WL(n))에 결합된 게이트 노드와 선택된 비트선에 연결된 드레인 노드를 갖는 메모리 어레이 내의 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법에 있어서,
    상기 선택된 비휘발성 메모리 셀의 임계 전압이 타깃 임계 전압보다 낮으면,
    상기 선택된 비트선을 접지에 유지하는 단계와,
    선택되지 않은 모든 비트선에 Vdd를 인가하는 단계와,
    드레인 게이트 선택(SGD) 선에 낮은 통과 전압(VpassL)을 인가하는 단계와,
    공통 소스선에 Vpp를 인가하는 단계와,
    다음의 인접한 워드선(WL(n-1))을 제외하고 선택되지 않은 모든 워드선에 높은 통과 전압(VpassH)을 인가하는 단계와,
    소스 게이트 선택(SGS) 선에 높은 통과 전압(VpassH)을 인가하는 단계와,
    선택된 워드선(WL(n))에 Vpgm을 인가하는 단계와,
    0V부터 Vread로 다음의 인접한 워드선(WL(n-1)) 게이트 노드 전압을 스윕하는 단계에
    의해 상기 선택된 비휘발성 메모리 셀을 프로그래밍하는 단계를
    포함하고,
    다음의 인접한 워드선(WL(n-1))에 결합된 게이트 노드를 갖는 주입 메모리 셀의 드레인 영역으로부터 핫 캐리어는, 워드선(WL(n)) 상의 선택된 비휘발성 메모리 셀의 플로우팅 게이트에 주입되는, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
  11. 제 10항에 있어서,
    상기 임계 전압이 상기 타깃 임계 전압보다 크면, 상기 비휘발성 메모리 셀을 록킹 아웃하는 단계를
    더 포함하는, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
  12. 제 11항에 있어서,
    상기 프로그램 전압 Vpgm 및 VpassH 및 VpassL 전압을 증분시키는 단계와,
    상기 임계 전압이 상기 타깃 임계 전압보다 낮으면 상기 비휘발성 메모리 셀의 프로그래밍을 계속하고, 낮지 않으면, 상기 비휘발성 메모리 셀을 록킹 아웃하는 단계를
    더 포함하는, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
  13. 제 12항에 있어서, Vpgm은 8V 내지 14V이고, VpassL은 4V 내지 10V이며, VpassH는 5V 내지 10V이고, Vpp는 3.5V 내지 5.5V이며, Vdd는 1.8V 내지 3.6V인, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
  14. 워드선(WL(n))에 결합된 게이트 노드와 선택된 비트선에 연결된 드레인 노드를 갖는 메모리 어레이 내의 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법에 있어서,
    상기 선택된 비휘발성 메모리 셀의 임계 전압이 타깃 임계 전압보다 낮으면,
    선택된 비트선을 Vpp에 유지하는 단계와,
    선택되지 않은 모든 비트선에 접지하는 단계와,
    다음의 인접한 워드선(WL(n-1))을 제외하고 SGD 선과 선택되지 않은 워드선에 높은 통과 전압(VpassH)을 인가하는 단계와,
    SGS 선에 낮은 통과 전압(VpassL)을 인가하는 단계와,
    공통 소스선을 접지하는 단계와,
    선택된 워드선(WL(n))에 Vpgm을 인가하는 단계와,
    0V부터 Vread로 다음의 인접한 워드선(WL(n-1)) 게이트 노드 전압을 스윕하는 단계에
    의해 상기 선택된 비휘발성 메모리 셀을 프로그래밍하는 단계를
    포함하고,
    다음의 인접한 워드선(WL(n-1))에 결합된 게이트 노드를 갖는 주입 메모리 셀의 드레인 영역으로부터 핫 캐리어는 워드선(WL(n)) 상의 선택된 비휘발성 메모리의 플로우팅 게이트에 주입되는, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
  15. 제 14항에 있어서,
    상기 임계 전압이 상기 타깃 임계 전압보다 높으면 상기 비휘발성 메모리 셀을 록킹 아웃하는 단계를
    더 포함하는, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
  16. 제 15항에 있어서,
    상기 프로그램 전압 Vpgm 및 VpassH 및 VpassL 전압을 증분시키는 단계와,
    상기 임계 전압이 상기 타깃 임계 전압보다 낮으면 상기 비휘발성 메모리 셀의 프로그래밍을 계속하고, 낮지 않으면, 상기 비휘발성 메모리 셀을 록킹 아웃하는 단계를
    더 포함하는, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
  17. 제 16항에 있어서, Vpgm은 8V 내지 14V이고, VpassL은 4V 내지 10V이며, VpassH는 5V 내지 10V이고, Vpp는 3.5V 내지 5.5V이며, Vdd는 1.8V 내지 3.6V인, 선택된 비휘발성 메모리 셀을 프로그래밍하는 저 전압 방법.
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  19. 삭제
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5657063B2 (ja) * 2013-07-01 2015-01-21 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10332593B2 (en) * 2015-09-14 2019-06-25 Toshiba Memory Corporation Semiconductor memory device configured to sense memory cell threshold voltages in ascending order
US10707226B1 (en) * 2019-06-26 2020-07-07 Sandisk Technologies Llc Source side program, method, and apparatus for 3D NAND

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6894924B2 (en) 2001-10-22 2005-05-17 Samsung Electronics Co., Ltd. Operating a non-volatile memory device
US7002843B2 (en) 2004-01-27 2006-02-21 Sandisk Corporation Variable current sinking for coarse/fine programming of non-volatile memory
US7057940B2 (en) 2003-08-19 2006-06-06 Powerchip Semiconductor Corp. Flash memory cell, flash memory cell array and manufacturing method thereof
US7460405B2 (en) 2005-07-15 2008-12-02 Nec Electronics Corporation Method for controlling nonvolatile memory device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002056316A1 (fr) * 2001-01-12 2002-07-18 Hitachi, Ltd. Memoire remanente a semi-conducteur
US6522585B2 (en) 2001-05-25 2003-02-18 Sandisk Corporation Dual-cell soft programming for virtual-ground memory arrays
KR100502412B1 (ko) * 2002-10-23 2005-07-19 삼성전자주식회사 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US6822909B1 (en) * 2003-04-24 2004-11-23 Advanced Micro Devices, Inc. Method of controlling program threshold voltage distribution of a dual cell memory device
US7099193B2 (en) * 2003-09-08 2006-08-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device, electronic card and electronic apparatus
US20060017085A1 (en) * 2004-07-26 2006-01-26 Prateep Tuntasood NAND flash memory with densely packed memory gates and fabrication process
JP2007058964A (ja) * 2005-08-23 2007-03-08 Renesas Technology Corp 不揮発性半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6894924B2 (en) 2001-10-22 2005-05-17 Samsung Electronics Co., Ltd. Operating a non-volatile memory device
US7057940B2 (en) 2003-08-19 2006-06-06 Powerchip Semiconductor Corp. Flash memory cell, flash memory cell array and manufacturing method thereof
US7002843B2 (en) 2004-01-27 2006-02-21 Sandisk Corporation Variable current sinking for coarse/fine programming of non-volatile memory
US7460405B2 (en) 2005-07-15 2008-12-02 Nec Electronics Corporation Method for controlling nonvolatile memory device

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