JP2010514089A - 不揮発性メモリセルの低電圧プログラミングの方法およびシステム - Google Patents

不揮発性メモリセルの低電圧プログラミングの方法およびシステム Download PDF

Info

Publication number
JP2010514089A
JP2010514089A JP2009543093A JP2009543093A JP2010514089A JP 2010514089 A JP2010514089 A JP 2010514089A JP 2009543093 A JP2009543093 A JP 2009543093A JP 2009543093 A JP2009543093 A JP 2009543093A JP 2010514089 A JP2010514089 A JP 2010514089A
Authority
JP
Japan
Prior art keywords
voltage
word line
line
memory cell
ranges
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009543093A
Other languages
English (en)
Other versions
JP5166442B2 (ja
JP2010514089A5 (ja
Inventor
リー，ダナ
ルッツェ，ジェフリー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Corp
Original Assignee
SanDisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/614,879 external-priority patent/US7944749B2/en
Priority claimed from US11/614,884 external-priority patent/US7623389B2/en
Application filed by SanDisk Corp filed Critical SanDisk Corp
Publication of JP2010514089A publication Critical patent/JP2010514089A/ja
Publication of JP2010514089A5 publication Critical patent/JP2010514089A5/ja
Application granted granted Critical
Publication of JP5166442B2 publication Critical patent/JP5166442B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

ワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートに、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からホットキャリアを注入することによって、ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルをプログラムする低電圧方法およびシステム。

Description

本発明は、一般的に、メモリ素子をプログラムするための技術に関する。より詳細には、本発明は、ソース側注入を使用する低電圧プログラミング方式に関する。
不揮発性半導体メモリ素子、特にフラッシュメモリ素子が、デジタルカメラ、ＭＰ３プレーヤ、携帯電話、個人用携帯情報端末（ＰＤＡ）、ラップトップコンピュータなどの小型素子用のますますポピュラーな記憶手段になってきている。不揮発性メモリの他の形態としては、ＥＰＲＯＭ（電気的にプログラム可能な読み出し専用メモリ）およびＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読み出し専用メモリ）が挙げられる。
標準ＭＯＳ形トランジスタと異なり、フラッシュメモリセルトランジスタは、コントロールゲートと典型的にはｐ形基板との間で電気的に絶縁されて位置するフローティングゲートを含む。メモリセルのプログラミングは、電子が絶縁誘電体層を介してフローティングゲートに注入される結果として、トランジスタのしきい値を正の値に上昇させることをもたらす。反対に、消去することは、電子がフローティングゲートから取り除かれた結果、トランジスタのしきい値を負の値に低下させることをもたらす。このように、メモリセルのしきい値は、その対応するロジック状態を示す。プログラミングは、３つの主なメカニズム（ファウラーノルドハイム（ＦＮ）トンネル現象、ソース側［ホットエレクトロン］注入（ＳＳＩ）およびチャネル、または基板、ホットエレクトロン注入（ＣＨＥＩまたはＳＨＥＩ））のうちの１つを使用することにより一般的になされる。
メモリセル列をプログラムする場合、意図的でないプログラミングまたは消去をもたらす傾向がある様々な阻害メカニズムがある。この問題は、同じワード線上で他のセルをプログラムすることなく、ワード線上で１つのセルをプログラムしようとする場合に特別に重要になる。プログラム電圧が、選択されたセルのプログラミングの間に、ワード線上のセルのすべてに印加されるので、選択されていないセルが不注意にプログラムされる（または消去される）可能性がある。さらに、素子が小さくなるので、より高い電場が生じ、ソースドレイン接合部はより急になり、Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ（ＧＩＤＬ）を引き起こすドレイン接合ブレークダウンなどの阻害をもたらす可能性があり、それによって、電子がブーストチャンネルに、特にドレイン接合に漏れる。さらに、高い電場が、ＦＮトンネリング、ＳＳＩおよびＣＨＥＩによって、選択されていないセルの意図的でないプログラミングをもたらす場合がある。
セルフブースティング、ローカルセルフブースティング（ＬＳＢ）、消去エリアセルフブースティング（ＥＡＳＢ）などの様々な技術が、プログラム阻害の防止を改善したが、それら自身の問題を受け、すべての場合においてプログラム阻害を防ぐことができない。例えば、ＥＡＳＢにおいて、選択されていないワード線に印加された電圧が低すぎるなら、チャンネルブースティングは、プログラム阻害を防ぐのに不十分である可能性がある。反対に、この電圧が高すぎれば、トンネリングの結果、選択されていないワード線上にメモリセルの意図的でないプログラミングがある。３つの前述した技術（他のものは公知であるが、本願明細書には記載されていない）は、ソース側の隣接するセルがプログラムされるかどうかに依存する阻害メカニズムを受ける。例えば、ソース側の隣接するセルがプログラムされれば、フローティングゲート上に負の電荷を有する。ソース側隣のコントロールゲートが０Ｖであるため、高逆バイアス接合がゲート下に生成される。これは、低減されたブーストポテンシャルをもたらすＧＩＤＬの現象をもたらす可能性があり、結局、プログラム阻害をもたらす可能性がある（この場合は消去）。反対に、ソース側隣が消去されるなら、そのしきい値電圧は、おそらく負であり、セルのトランジスタは止まらなくてもよい。
これらのプログラミングの問題および他の問題は、ＮＡＮＤメモリ素子が、一部分、高電圧によるゲートおよびチャンネルへのストレス、結果として起こる高電場によって、より小さな構造まで小さくなるため、選択されたセルおよび禁止されたセルの両方にはさらに問題になる。例示のＮＡＮＤメモリ製造者は、厳しくなる分布、ある特徴の選択的非スケーリングまたは新材料の導入などの多くのアプローチを使用して、高電圧および電場を管理することを試みる。さらに他のアプローチは、大きなメモリセル、複雑な組立てプロセス、またはその両方を必要とする、低電圧でソース側注入を利用する。
したがって、低電圧不揮発性メモリプログラミングプロトコルが要求される。
本発明の先の目的および他の目的を達成するために、不揮発性メモリセルをプログラムする低電圧方法が記載される。記載される低電圧プログラミング方法は、プログラミング阻害を除去しながら、選択されたメモリセルを確実にプログラムするのに適切なより強固なプロトコルである。
本発明の１つの態様では、ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルをプログラムする低電圧方法は、ワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートに、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からホットキャリアを注入する操作を少なくとも含む。
１つの実施形態では、Ｖpgm が選択されたワード線ＷＬ（ｎ）に印加され、選択されたビット線が接地で保持され、ハイパス電圧ＶpassH が次の隣接するワード線ＷＬ（ｎ−１）を除いて、すべての選択されていないワード線に印加され、ハイパス電圧ＶpassH は、ソースゲート選択（ＳＧＳ）線にも印加され、すべての選択されていないビット線が接地され、高電圧Ｖppが共通ソース線に印加され、次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧が約０Ｖから約ＶreadＶに掃引される。
他の実施形態では、Ｖpgm が選択されたワード線ＷＬ（ｎ）に印加され、選択されたビット線がＶppで保持され、ハイパス電圧ＶpassH が、次の隣接するワード線ＷＬ（ｎ−１）を除いて、すべての選択されていないワード線に印加され、ハイパス電圧ＶpassH がドレインゲート選択（ＳＧＤ）線にも印加され、すべての選択されていないビット線が接地され、共通ソース線が接地され、次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧が約０Ｖから約ＶreadＶに掃引される。
本発明の他の態様では、ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルをプログラムする低電圧方法は、選択された不揮発性メモリセルのしきい値電圧が目標しきい値電圧未満であるなら、選択されたビット線を接地で保持し、すべての選択されていないビット線にＶddを印加し、ＳＧＤ線にローパス電圧ＶpassL を印加し、共通ソース線にＶppを印加し、次の隣接するワード線ＷＬ（ｎ−１）を除いて、すべての選択されていないワード線にハイパス電圧ＶpassH を印加し、ソースゲート選択（ＳＧＳ）線にハイパス電圧ＶpassH を印加し、選択されたワード線ＷＬ（ｎ）にＶpgm を印加し、次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を約０Ｖから約Ｖreadに掃引することによって、選択された不揮発性メモリセルをプログラムする操作を少なくとも含み、ワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートに、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からホットキャリアが注入される。
本発明のさらに他の態様では、ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルをプログラムする低電圧方法は、選択された不揮発性メモリセルのしきい値電圧が目標しきい値電圧未満であるなら、選択されたビット線をＶppで保持し、すべての選択されていないビット線に接地し、次の隣接するワード線ＷＬ（ｎ−１）を除いて、ＳＧＤ線および選択されていないワード線にハイパス電圧ＶpassH を印加し、ＳＧＳ線にローパス電圧ＶpassL を印加し、共通ソース線を接地し、選択されたワード線ＷＬ（ｎ）にＶpgm を印加し、次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を約０Ｖから約Ｖreadに掃引することによって、選択された不揮発性メモリセルをプログラムする操作を少なくとも含み、ワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートに、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からホットキャリアが注入される。本発明の１つの態様では、ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルの低電圧プログラミングを提供するためのシステムが記載され、システムは、プログラミングモジュールと、プログラミングモジュールにメモリアレイを電気的に結合するように配置されたインターフェイスと、プログラミングモジュールに含まれ、ワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートに、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からホットキャリアを注入するプログラミング命令を実行するためのインターフェイスに電気的に結合されたプロセッサと、を含む。
１つの実施形態では、Ｖpgm が選択されたワード線ＷＬ（ｎ）に印加され、選択されたビット線が接地で保持され、ハイパス電圧ＶpassH が次の隣接するワード線ＷＬ（ｎ−１）を除いて、すべての選択されていないワード線に印加され、ハイパス電圧ＶpassH は、ソースゲート選択（ＳＧＳ）線にも印加され、すべての選択されていないビット線が接地され、高電圧Ｖppが共通ソース線に印加され、次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧が約０Ｖから約ＶreadＶに掃引される。
他の実施形態では、Ｖpgm が選択されたワード線ＷＬ（ｎ）に印加され、選択されたビット線がＶppで保持され、次の隣接するワード線ＷＬ（ｎ−１）を除いて、すべての選択されていないワード線にハイパス電圧ＶpassH が印加され、ハイパス電圧ＶpassH がドレインゲート選択（ＳＧＤ）線にも印加され、すべての選択されていないビット線が接地され、共通ソース線が接地され、次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧が約０Ｖから約ＶreadＶに掃引される。
本発明の他の態様では、ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルの低電圧プログラミングを提供するためのシステムは、プログラミングモジュールと、プログラミングモジュールにメモリアレイを電気的に結合するように配置されたインターフェイスと、プログラミングモジュールに含まれ、選択された不揮発性メモリセルのしきい値電圧が目標しきい値電圧未満である場合のみ、選択されたビット線を接地で保持し、すべての選択されていないビット線にＶddを印加し、ＳＧＤ線にローパス電圧ＶpassL を印加し、共通ソース線にＶppを印加し、次の隣接するワード線ＷＬ（ｎ−１）を除いて、すべての選択されていないワード線にハイパス電圧ＶpassH を印加し、ソースゲート選択（ＳＧＳ）線にハイパス電圧ＶpassH を印加し、選択されたワード線ＷＬ（ｎ）にＶpgm を印加し、次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を約０Ｖから約Ｖreadに掃引し、それによって、ワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートに、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からホットキャリアが注入され、そうでなく、しきい値電圧が目標しきい値電圧より大きいなら、不揮発性メモリセルはロックアウトされるプログラミング命令を実行するためのインターフェイスに電気的に結合されたプロセッサと、を少なくとも含む。
本発明のさらに他の態様では、ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルの低電圧プログラミングを提供するためのシステムは、プログラミングモジュールと、プログラミングモジュールにメモリアレイを電気的に結合するように配置されたインターフェイスと、プログラミングモジュールに含まれ、選択された不揮発性メモリセルのしきい値電圧が目標しきい値電圧未満である場合のみ、選択されたビット線をＶppで保持し、すべての選択されていないビット線に接地し、次の隣接するワード線ＷＬ（ｎ−１）を除いて、ＳＧＤ線および未選択ワード線にハイパス電圧ＶpassH を印加し、ＳＧＳ線にローパス電圧ＶpassL を印加し、共通ソース線を接地し、選択されたワード線ＷＬ（ｎ）にＶpgm を印加し、しきい値電圧が目標電圧未満である場合、次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を約０Ｖから約Ｖreadに掃引し、それによって、ワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートに、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からホットキャリアが注入され、そうでなく、しきい値電圧が目標しきい値電圧より大きいなら、不揮発性メモリセルはロックアウトされるプログラミング命令を実行するためのインターフェイスに電気的に結合されたプロセッサと、を少なくとも含む。
記載された実施形態では、不揮発性メモリセルは、データを記憶するために適切な不揮発性メモリアレイを形成するように配置された多くの不揮発性メモリセルのうちの１つである。不揮発性メモリアレイは、多くのワード線およびビット線を有するＮＡＮＤタイプメモリアレイアーキテクチャで配置される。さらに、記載された方法は、プログラムされた場合、少なくとも１つの下位ページおよび少なくとも１つの関連する上位ページの形態でデータを記憶する多層タイプメモリアレイでの使用のために検討される。
本発明は、そのさらなる目的および利点とともに、添付の図面と併せて次の説明を参照してもっとも良く理解することができる。
図面において、同じ参照数字は同じ構造要素を示す。また、図面における描画は、縮尺どおりではないことは当然である。
フローティングゲートを有する例示のＭＯＳＦＥＴを説明する。 例示の不揮発性メモリ列を説明する。 例示の不揮発性メモリアレイを説明する。 本発明の実施形態による不揮発性メモリセルをプログラムする低電圧方法を説明するフローチャートを示す。 図４に記載されたプログラミングの概略説明を示す。 図４、図５に記載された本発明の実施形態による電圧バイアス値をプログラムする代表的な低電圧を説明する。 本発明の実施形態によるソース側注入（ＳＳＩ）を使用するホットキャリアインジェクタとして次の隣接するワード線ＷＬ（ｎ−１）を使用して、ワード線ＷＬ（ｎ）に位置する不揮発性メモリセルをプログラムする方法を説明するフローチャートを示す。 図７に記載されたプログラミングの概略説明を示す。 図７、図８について記載された本発明の実施形態による代表的な低電圧プログラミング波形を説明する。 図７、図８について記載された本発明の実施形態による代表的な低電圧プログラミング波形を説明する。
次の説明では、多くの具体的な詳説が、本発明についての十分な理解をもたらすために示されている。しかし、本発明は、これらの具体的な詳説のいくつかまたはすべてなしで実行してもよいことは当業者には明らかである。以下の説明では、メモリセルは、ホットキャリアをもたらすためのインジェクタとして次の隣接するワード線を使用してプログラムされる。目的は、高電圧、小さな構造、および結果として起こる高い電場と関係するプログラミングの問題を防ぎ、従って実質的にそれを取り除くために低電圧バイアスを使用することである。
図１、図２、図３を参照すると、代表的な不揮発性メモリ記憶アレイが記載されている。記載された実施形態では、不揮発性メモリ記憶システムは、ＮＡＮＤアーキテクチャを有するフラッシュメモリチップであるが、本発明は、ＥＰＲＯＭおよびＥＥＰＲＯＭを含む不揮発性メモリの他の形態、さらにＮＯＲアーキテクチャにも同様に適用可能である。記載された実施形態では、アレイは、ｐ形基板フローティングゲートＭＯＳＦＥＴである不揮発性メモリ記憶素子からなる。図１は、このアーキテクチャで使用され、基板１０２、ソース１０４、ドレイン１０６、コントロールゲート１０８、フローティングゲート１１０、およびフローティングゲートを囲む誘電体１１２を有するなどの代表的フローティングゲートＭＯＳＦＥＴを説明する。
ＮＡＮＤフラッシュメモリでは、以下のセル、メモリセルまたはメモリ記憶素子としても公知のそのような多くのトランジスタは、直列に配置されている。一連のメモリセルの一方の側に、選択トランジスタまたはゲートとして公知のさらなるトランジスタがある。まとめて、メモリセルおよび２つの選択ゲートは、ＮＡＮＤ列と称する。実例として、４−トランジスタＮＡＮＤ列の等価回路が図２で説明されている。４つのメモリセルは、２０６、２０８、２１０および２１２と表示されている。選択ゲートドレイン（ＳＧＤ）と称する第１の選択ゲート２０４は、ビット線２０２にＮＡＮＤ列を接続する。選択ゲートソース（ＳＧＳ）と称する第２の選択ゲート２１４は、ソース線２１６にＮＡＮＤ列を接続する。選択ゲート２０４および２１４は、コントロールゲート２１８および２３６によってそれぞれ制御される。ＳＧＤ線が、選択ゲート２０４用のコントロールゲート２１８を制御する一方で、ＳＧＳ線は、選択ゲート２１４用のコントロールゲート２３６を制御する。４つの各直列トランジスタ２０６〜２１２は、コントロールゲートおよびフローティングゲートの両方を有する。例えば、トランジスタ２０６は、コントロールゲート２２０およびフローティングゲート２２２を有し、トランジスタ２０８は、コントロールゲート２２４およびフローティングゲート２２６を有し、トランジスタ２１０は、コントロールゲート２２８およびフローティングゲート２３０を有し、トランジスタ２１２は、コントロールゲート２３２およびフローティングゲート２３４を有する。コントロールゲート２２０、２２４、２２８、２３２は、ワード線ＷＬ（３）、ＷＬ（２）、ＷＬ（１）およびＷＬ（０）にそれぞれ接続されている。設けられた例は、４個のメモリセルを含むＮＡＮＤ列について記載するが、他の数のセルが直列に配置されてもよく、同様に許容されることが注目される。
図３は、図に示されていないさらに多くのＮＡＮＤ列を有するメモリアレイの３つのＮＡＮＤ列３０１、３０２、３０３を示すＮＡＮＤ列アレイの例を説明する。図２の列と同じように、図３の各ＮＡＮＤ列は、２つの選択ゲートおよび４つのメモリセルを含む。例えば、ＮＡＮＤ列３０１は、選択ゲート３０４、３１４およびメモリセル３０６、３０８、３１０、３１２を含む。同様に、ＮＡＮＤ列３０２は、選択ゲート３１６、３２６およびメモリセル３１８、３２０、３２２、３２４を含む。最後に、ＮＡＮＤ列３０３は、選択ゲート３２８、３３８およびメモリセル３３０、３３２、３３４、３３６を含む。所定の列、すなわち、ワード線のコントロールゲートがすべて接続されていることが注目される。例えば、ＷＬ０は、メモリセル３１２、３２４、３３６のコントロールゲートを接続する。各ＮＡＮＤ列も、選択ゲート３１４、３２６、３３８を介して同じソース線３４０に接続されている。ＳＧＳ線が、ソース側選択ゲート３１４、３２６、３３８を制御する一方で、ＳＧＤ線は、選択ゲート３０４、３１６、３２８を制御し、それらは、それぞれのビット線にＮＡＮＤ列を接続する。
プログラミング操作ができるだけ速く進むことが望まれる一方で、より広い読み出しマージン（分布間距離）が得られるように、Ｖｔ分布がきつい（狭い）ことも望ましい。ＳＳＩ、ＧＩＤＬまたはＳＨＥＩなどの多数の効果が生じるなら、これらの効果は協調することも注目される。すなわち、ＳＳＩ、ＧＩＤＬおよびＳＨＥＩは、すべて、同じ方向に選択された分布を移動する。したがって、多数の効果がある状態でも、予期しない阻害は生じない。多くても、これらの効果は、プログラミング割合において変化を引き起こす。さらに、選択されていないビット線が０または低いバイアス（Ｖdd）であるため、ＧＩＤＬ、ＳＳＩおよびＳＨＥＩは、選択されていないビット線に生じない。しかし、Ｖpgm およびＶpassはトンネリングによるＶpass阻害を防ぐために十分に低いことを保証する必要性が存在する。
図４は、本発明の実施形態によるソース側注入（ＳＳＩ）を使用するホットキャリアインジェクタとして次の隣接するワード線ＷＬ（ｎ−１）を使用して、ワード線ＷＬ（ｎ）に位置する不揮発性メモリセルをプログラムする方法を説明するフローチャートを示す。ＳＳＩは、プログラムし、それによって１つのトランジスタのドレインから隣接したトランジスタのソース上のゲートに電子が注入される方法であることが注目される。記載された実施形態では、プログラムされるセルが、まず、読み出し操作４０２を受ける。読み出し操作中に、メモリセルのしきい値電圧が確認される。ステップ４０４において、次いで、目標確認電圧レベルＶtargetが到達されているかどうかが決定される。メモリセルのしきい値電圧がＶtarget以上であるなら、セルはステップ４０６でロットアウトされる。しきい値電圧がＶtarget未満であるなら、ステップ４０８において、選択されていないビット線がＶddで保持される一方で、ステップ４１０において、選択されたビット線は接地される。ステップ４１２において、ＳＧＤ線がローパス電圧ＶpassL （約２Ｖ）で保持される一方で、ステップ４１４において、ソース線はＶpp（約５Ｖ）で保持される。ステップ４１６において、選択されていないワード線およびＳＧＳ線がハイパス電圧ＶpassH （約８Ｖ）で保持され、ステップ４１８において、高い正のプログラム電圧Ｖpgm が、ワード線ＷＬ（ｎ）にバイアスをかけることにより、選択されたメモリセルのコントロールゲートに印加され、ステップ４２０において、次の隣接するワード線ＷＬ（ｎ−１）が約０Ｖから約Ｖreadに掃引される。このように、ワード線ＷＬ（ｎ）上の選択されたセルのフローティングゲートは、電子のコレクタとして機能し、次の隣接するワード線ＷＬ（ｎ−１）は、インジェクタとして機能する。次に、Ｖpgm およびＶpass#x（ＶpassH およびＶpassL の両方）は、ステップ４２２において増加され、条件４０４が満たされるまでプロセスが繰り返される。サンプルバイアス条件は以下を含むことが注目される。Ｖpgm は約８Ｖから約１４Ｖに及び、ＶpassL は約４Ｖから約１０Ｖに及び、ＶpassH は約５Ｖから約１０Ｖに及び、Ｖppは約３．５Ｖから約５．５Ｖに及び、Ｖddは約１．８Ｖから約３．６Ｖに及ぶ。
次の隣接するワード線ＷＬ（ｎ−１）プログラミングのための前述したプロセス４００について記載された実施形態に関して記載されたバイアス条件が図５で説明され、ここで、ＷＬ（ｎ）上の選択されたメモリセル３３２は、次の隣接するワード線ＷＬ（ｎ−１）上のメモリセル３３０によってもたらされる電子によってプログラムされる。セル３３０に隣接して、電圧ＶＳＧＤが印加されるＳＧＤ線に接続された選択ゲートドレイン３２８がある。矢印５０２はプログラミング電流Ｉpgm を構成する電子が移動している方向を示す。ワード線ＷＬ（ｎ−１）が０からＶreadに傾斜される場合、電子の導電性チャンネルはそのソースとドレインとの間で生成される。セル３３２のコントロールゲートに印加された大きなＶpgm は、セル３３２のフローティングゲートにメモリセル３３０のソースの電子を注入する。
図６は、図４、図５に記載された本発明の実施形態によるバイアス電圧値をプログラムする代表的な低電圧を説明する。
図７は、本発明の実施形態によるソース側注入（ＳＳＩ）を使用するホットキャリアインジェクタとして次の隣接するワード線ＷＬ（ｎ−１）を使用して、ワード線ＷＬ（ｎ）上に位置する不揮発性メモリセルをプログラムする方法を説明するフローチャートを示す。「ＳＳＩ」の「Ｓ」が、偶然、ＷＬ（ｎ−１）のドレイン領域と同じ電気的ノードである「ＷＬ（ｎ）のソース領域」を実際に参照することは注目される。記載された実施形態では、プログラムされるメモリセルは、まず、読み出し操作７０２を受ける。読み出し操作中に、メモリセルのしきい値電圧が確認される。ステップ７０４において、次いで、目標確認電圧レベルＶtargetが到達されているかどうかが決定される。メモリセルのしきい値電圧がＶtarget以上であるなら、セルがステップ７０６においてロットアウトされる。しきい値電圧がＶtarget未満であるなら、ステップ７０８において、選択されたビット線がＶppで保持され、ステップ７１０において、選択されていないビット線が接地または他の低電圧Ｖddで保持され、７１２において、選択されていないワード線およびＳＧＤ線がハイパス電圧ＶpassH （約８Ｖ）で保持される。ステップ７１４において、ＳＧＳ線がローパス電圧ＶpassL （約２Ｖ）で保持される一方で、ステップ７１６において、ソース線が接地で保持され、ステップ７１８において、高い正のプログラム電圧Ｖpgm が、ワード線ＷＬ（ｎ）にバイアスをかけることによって、選択されたメモリセルのコントロールゲートに印加され、ステップ７２０において、次の隣接するワード線ＷＬ（ｎ−１）が約０Ｖから約Ｖreadに掃引される。このように、ワード線ＷＬ（ｎ）上の選択されたセルのフローティングゲートは電子のコレクタとして機能し、次の隣接するワード線ＷＬ（ｎ−１）はインジェクタとして機能する。次に、Ｖpgm およびＶpass#x（ＶpassH およびＶpassL の両方）がステップ７２２で増加され、条件７０４が満たされるまで、プロセスが繰り返される。
次の隣接するワード線ＷＬ（ｎ−１）プログラミングのための前述したプロセス８００について記載された実施形態に関して記載されたバイアス条件が図８で説明され、ここで、ＷＬ（ｎ）上の選択されたメモリセル３３２は、次の隣接するワード線ＷＬ（ｎ−１）上のメモリセル３３０によって提供される電子によってプログラムされる。矢印８０２はプログラミング電流Ｉpgm を構成する電子が移動している方向を示す。プロセス４００に関しての前述したように、ワード線ＷＬ（ｎ−１）が０からＶreadに傾斜される場合、電子の導電性チャンネルがそのソースとドレインとの間で生成される。セル３３２のコントロールゲートに印加された大きなＶpgm は、セル３３２のフローティングゲートにメモリセル３３０のソースの電子を注入する。
ＳＳＩでプログラムするための他のバイアススキームが本技術分野で公知であり、同様に可能とされることが注目される。例えば、選択されたメモリセルのチャンネル電圧を上げるためのブースト系スキームがある。そのようなスキームでは、選択されたワード線が、多くの場合、Ｖddにバイアスをかけられる一方で、選択されていないワード線がＶpassより大きな電圧Ｖboost でバイアスをかけられる。そのようなブーストスキームは選択されていないセルのチャンネル電気容量を利用する。従って、ワード線の数が増加する場合ブーストの強度は増大し、素子構造がスケールダウンする場合スケールダウンする。または、はるかに大きなＢＬ電気容量はブーストをもたらすために使用することができる。
図９Ａ、図９Ｂは、図７、図８に対して記載された本発明の実施形態による代表的な低電圧プログラミング波形および対応するバイアス電圧を説明する。
ＳＳＩは、電子を受ける、選択されたトランジスタのチャンネルにおいてホット電子を生成することに非常に効率的であり、さらにフローティングゲートにこれらのチャンネルホット電子を集めることに非常に高効率をもたらすことがさらに注目される。ＳＳＩは、さらに、プログラミングの他のモードより著しく少ない電流を必要とし、信頼度を改善し、オンチップチャージポンプを使用して、再プログラミングを可能にする。さらに、インジェクタとして次の隣接するワード線を使用することによって、プログラミング電圧Ｖpgm は従来のＦＮプログラミング方法に対して低減され、チャンネル電圧Ｖppは低減され、既存ＮＡＮＤアーキテクチャに変化はなく、トンネル酸化物スケーリングに信頼性はなく、多くのプログラミングプロトコルのいずれかが利用可能である。
本発明の２、３の実施形態のみが詳細に記載されたが、本発明は、本発明の趣旨や範囲から逸脱することなく、他の多くの形態で実行されてもよいことは当然である。特定の特徴および条件が記載されたが、バイアス条件や方法の組み合わせなどの種々様々の実行が同様に変更、使用されてもよいことは当然である。さらに、物理構造において、本発明は、変更なく従来の不揮発性メモリシステムに適用されるが、当業者は、本発明の効果を向上するために構造を変更することができることは当然である。従って、実施形態は、実例であり限定的でないと考えられ、本発明は、本明細書に付与された詳細な説明に限定されず、添付の請求の範囲内で変更可能である。

Claims (34)

  1. ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルをプログラムする低電圧方法であって、
    （ａ）ワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートに、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からホットキャリアを注入するステップを含む低電圧方法。
  2. 請求項１記載の低電圧方法において、
    （ｂ）選択された不揮発性メモリセルのしきい値電圧を決定するステップと、
    （ｃ）しきい値電圧が目標しきい値電圧より大きいなら、不揮発性メモリセルをロックアウトするステップと、
    をさらに含む低電圧方法。
  3. 請求項２記載の低電圧方法において、
    しきい値電圧が目標電圧未満である場合、
    選択されたビット線を接地で保持するステップと、
    すべての選択されていないビット線にＶddを印加するステップと、
    ＳＧＤ線にローパス電圧ＶpassL を印加するステップと、
    共通ソース線にＶppを印加するステップと、
    次の隣接するワード線ＷＬ（ｎ−１）を除いて、すべての選択されていないワード線にハイパス電圧ＶpassH を印加するステップと、
    ソースゲート選択（ＳＧＳ）線にハイパス電圧ＶpassH を印加するステップと、
    選択されたワード線ＷＬ（ｎ）にＶpgm を印加するステップと、
    次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を約０Ｖから約Ｖreadに掃引するステップと、
    をさらに含む低電圧方法。
  4. 請求項３記載の低電圧方法において、
    プログラム電圧Ｖpgm 、ＶpassH 、およびＶpassL 電圧を増加するステップと、
    （ｂ）の決定するステップに戻るステップと、
    をさらに含む低電圧方法。
  5. 請求項３記載の低電圧方法において、
    Ｖpgm は約８Ｖから約１４Ｖに及び、ＶpassL は約４Ｖから約１０Ｖに及び、ＶpassH は約５Ｖから約１０Ｖに及び、Ｖppは約３．５Ｖから約５．５Ｖに及び、Ｖddは約１．８Ｖから約３．６Ｖに及ぶ低電圧方法。
  6. 請求項２記載のプログラムする低電圧方法において、
    しきい値電圧が目標電圧未満である場合、
    選択されたビット線をＶppで保持するステップと、
    すべての選択されていないビット線に接地するステップと、
    次の隣接するワード線ＷＬ（ｎ−１）を除いて、ＳＧＤ線および選択されていないワード線にハイパス電圧ＶpassH を印加するステップと、
    ＳＧＳ線にローパス電圧ＶpassL を印加するステップと、
    共通ソース線を接地するステップと、
    選択されたワード線ＷＬ（ｎ）にＶpgm を印加するステップと、
    次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を約０Ｖから約Ｖreadに掃引するステップと、
    をさらに含む低電圧方法。
  7. 請求項５記載の低電圧方法において、
    プログラム電圧Ｖpgm 、ＶpassH 、およびＶpassL 電圧を増加するステップと、
    （ｂ）の決定するステップに戻るステップと、
    をさらに含む低電圧方法。
  8. 請求項６記載の低電圧方法において、
    Ｖpgm は約８Ｖから約１４Ｖに及び、ＶpassL は約４Ｖから約１０Ｖに及び、ＶpassH は約５Ｖから約１０Ｖに及び、Ｖppは約３．５Ｖから約５．５Ｖに及び、Ｖddは約１．８Ｖから約３．６Ｖに及ぶ低電圧方法。
  9. 請求項１記載の低電圧方法において、
    メモリアレイは、ＮＡＮＤタイプメモリアレイである低電圧方法。
  10. ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルをプログラムする低電圧方法であって、
    選択された不揮発性メモリセルのしきい値電圧が目標しきい値電圧未満であるなら、
    選択されたビット線を接地で保持し、
    すべての選択されていないビット線にＶddを印加し、
    ＳＧＤ線にローパス電圧ＶpassL を印加し、
    共通ソース線にＶppを印加し、
    次の隣接するワード線ＷＬ（ｎ−１）を除いて、すべての選択されていないワード線にハイパス電圧ＶpassH を印加し、
    ソースゲート選択（ＳＧＳ）線にハイパス電圧ＶpassH を印加し、
    選択されたワード線ＷＬ（ｎ）にＶpgm を印加し、
    次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を約０Ｖから約Ｖreadに掃引することによって、選択された不揮発性メモリセルをプログラムするステップと、を含み、 ワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートに、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からホットキャリアが注入される低電圧方法。
  11. 請求項１０記載の低電圧方法において、
    しきい値電圧が目標しきい値電圧より大きいなら、不揮発性メモリセルをロックアウトするステップをさらに含む方法。
  12. 請求項１１記載の低電圧方法において、
    プログラム電圧Ｖpgm 、ＶpassH 、およびＶpassL 電圧を増加するステップと、
    しきい値電圧が目標しきい値電圧未満であるなら、不揮発性メモリセルのプログラミングを継続し、さもなければ、不揮発性メモリセルをロックアウトするステップと、
    をさらに含む低電圧方法。
  13. 請求項１２記載の低電圧方法において、
    Ｖpgm は約８Ｖから約１４Ｖに及び、ＶpassL は約４Ｖから約１０Ｖに及び、ＶpassH は約５Ｖから約１０Ｖに及び、Ｖppは約３．５Ｖから約５．５Ｖに及び、Ｖddは約１．８Ｖから約３．６Ｖに及ぶ低電圧方法。
  14. ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルをプログラムする低電圧方法であって、
    選択された不揮発性メモリセルのしきい値電圧が目標しきい値電圧未満であるなら、
    選択されたビット線をＶppで保持し、
    すべての選択されていないビット線に接地し、
    次の隣接するワード線ＷＬ（ｎ−１）を除いて、ＳＧＤ線および選択されていないワード線にハイパス電圧ＶpassH を印加し、
    ＳＧＳ線にローパス電圧ＶpassL を印加し、
    共通ソース線を接地し、
    選択されたワード線ＷＬ（ｎ）にＶpgm を印加し、
    次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を約０Ｖから約Ｖreadに掃引することによって、選択された不揮発性メモリセルをプログラムするステップを含み、
    ワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートに、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からホットキャリアが注入される低電圧方法。
  15. 請求項１４記載の不揮発性メモリセルをプログラムする低電圧方法において、
    しきい値電圧が目標しきい値電圧より大きいなら、不揮発性メモリセルをロックアウトするステップをさらに含む低電圧方法。
  16. 請求項１５記載の低電圧方法において、
    プログラム電圧Ｖpgm 、ＶpassH 、およびＶpassL 電圧を増加するステップと、
    しきい値電圧が目標しきい値電圧未満であるなら、不揮発性メモリセルのプログラミングを継続し、さもなければ、不揮発性メモリセルをロックアウトするステップと、
    をさらに含む低電圧方法。
  17. 請求項１６記載の低電圧方法において、
    Ｖpgm は約８Ｖから約１４Ｖに及び、ＶpassL は約４Ｖから約１０Ｖに及び、ＶpassH は約５Ｖから約１０Ｖに及び、Ｖppは約３．５Ｖから約５．５Ｖに及び、Ｖddは約１．８Ｖから約３．６Ｖに及ぶ低電圧方法。
  18. 請求項１４記載の低電圧方法において、
    メモリアレイは、ＮＡＮＤタイプメモリアレイである低電圧方法。
  19. ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルの低電圧プログラミングを提供するためのシステムであって、
    プログラミングモジュールと、
    プログラミングモジュールにメモリアレイを電気的に結合するように配置されたインターフェイスと、
    プログラミングモジュールに含まれ、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートにホットキャリアを注入する、プログラミング命令を実行するためのインターフェイスに電気的に結合されたプロセッサと、
    を含むシステム。
  20. 請求項１９記載のシステムにおいて、
    プログラミング命令は、
    （ｂ）選択された不揮発性メモリセルのしきい値電圧を決定し、
    （ｃ）しきい値電圧が目標しきい値電圧より大きいなら、不揮発性メモリセルをロックアウトするためのプロセッサによって実行可能なコンピューターコードを含むシステム。
  21. 請求項２０記載のシステムにおいて、
    プログラミング命令は、
    選択されたビット線を接地で保持し、
    すべての選択されていないビット線にＶddを印加し、
    ＳＧＤ線にローパス電圧ＶpassL を印加し、
    共通ソース線にＶppを印加し、
    次の隣接するワード線ＷＬ（ｎ−１）を除いて、すべての選択されていないワード線にハイパス電圧ＶpassH を印加し、
    ソースゲート選択（ＳＧＳ）線にハイパス電圧ＶpassH を印加し、
    選択されたワード線ＷＬ（ｎ）にＶpgm を印加し、
    しきい値電圧が目標電圧未満である場合、次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を約０Ｖから約Ｖreadに掃引するためのプロセッサによって実行可能なコンピューターコードをさらに含むシステム。
  22. 請求項２１記載のシステムにおいて、
    プログラミング命令は、
    プログラム電圧Ｖpgm 、ＶpassH 、およびＶpassL 電圧を増加し、
    決定（ｂ）に戻るためのプロセッサによって実行可能なコンピューターコードをさらに含むシステム。
  23. 請求項２１記載のシステムにおいて、
    Ｖpgm は約８Ｖから約１４Ｖに及び、ＶpassL は約４Ｖから約１０Ｖに及び、ＶpassH は約５Ｖから約１０Ｖに及び、Ｖppは約３．５Ｖから約５．５Ｖに及び、Ｖddは約１．８Ｖから約３．６Ｖに及ぶシステム。
  24. 請求項２０記載のシステムにおいて、
    プログラミング命令は、
    選択されたビット線をＶppで保持し、
    すべての選択されていないビット線に接地し、
    次の隣接するワード線ＷＬ（ｎ−１）を除いて、ＳＧＤ線および選択されていないワード線にハイパス電圧ＶpassH を印加し、
    ＳＧＳ線にローパス電圧ＶpassL を印加し、
    共通ソース線を接地し、
    選択されたワード線ＷＬ（ｎ）にＶpgm を印加し、
    しきい値電圧が目標電圧未満である場合、次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を約０Ｖから約Ｖreadに掃引するためのプロセッサによって実行可能なコンピューターコードをさらに含むシステム。
  25. 請求項２３記載のシステムにおいて、
    プログラミング命令は、
    プログラム電圧Ｖpgm 、ＶpassH 、およびＶpassL 電圧を増加し、
    決定（ｂ）に戻るためのプロセッサによって実行可能なコンピューターコードをさらに含むシステム。
  26. 請求項２４記載のシステムにおいて、
    Ｖpgm は約８Ｖから約１４Ｖに及び、ＶpassL は約４Ｖから約１０Ｖに及び、ＶpassH は約５Ｖから約１０Ｖに及び、Ｖppは約３．５Ｖから約５．５Ｖに及び、Ｖddは約１．８Ｖから約３．６Ｖに及ぶシステム。
  27. ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルの低電圧プログラミングを提供するためのシステムであって、
    プログラミングモジュールと、
    プログラミングモジュールにメモリアレイを電気的に結合するように配置されたインターフェイスと、
    プログラミングモジュールに含まれ、選択された不揮発性メモリセルのしきい値電圧が目標しきい値電圧未満である場合のみ、選択されたビット線を接地で保持し、すべての選択されていないビット線にＶddを印加し、ＳＧＤ線にローパス電圧ＶpassL を印加し、共通ソース線にＶppを印加し、次の隣接するワード線ＷＬ（ｎ−１）を除いて、すべての選択されていないワード線にハイパス電圧ＶpassH を印加し、ソースゲート選択（ＳＧＳ）線にハイパス電圧ＶpassH を印加し、選択されたワード線ＷＬ（ｎ）にＶpgm を印加し、次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を約０Ｖから約Ｖreadに掃引し、それによって、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートにホットキャリアが注入され、そうでなく、しきい値電圧が目標しきい値電圧より大きいなら、不揮発性メモリセルはロックアウトされるプログラミング命令を実行するためのインターフェイスに電気的に結合されたプロセッサと、
    を含むシステム。
  28. 請求項２７記載のシステムにおいて、
    プログラミング命令は、プログラム電圧Ｖpgm 、ＶpassH 、およびＶpassL 電圧を増加することと、しきい値電圧が目標しきい値電圧未満なら、不揮発性メモリセルのプログラミングを継続することとをさらに含むシステム。
  29. 請求項２７記載のシステムにおいて、
    Ｖpgm は約８Ｖから約１４Ｖに及び、ＶpassL は約４Ｖから約１０Ｖに及び、ＶpassH は約５Ｖから約１０Ｖに及び、Ｖppは約３．５Ｖから約５．５Ｖに及び、Ｖddは約１．８Ｖから約３．６Ｖに及ぶシステム。
  30. 請求項２７記載のシステムにおいて、
    メモリアレイは、ＮＡＮＤタイプメモリアレイであるシステム。
  31. ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルの低電圧プログラミングを提供するためのシステムであって、
    プログラミングモジュールと、
    プログラミングモジュールにメモリアレイを電気的に結合するように配置されたインターフェイスと、
    プログラミングモジュールに含まれ、選択された不揮発性メモリセルのしきい値電圧が目標しきい値電圧未満である場合のみ、選択されたビット線をＶppで保持し、すべての選択されていないビット線に接地し、次の隣接するワード線ＷＬ（ｎ−１）を除いて、ＳＧＤ線および未選択ワード線にハイパス電圧ＶpassH を印加し、ＳＧＳ線にローパス電圧ＶpassL を印加し、共通ソース線を接地し、選択されたワード線ＷＬ（ｎ）にＶpgm を印加し、しきい値電圧が目標電圧未満である場合、次の隣接するワード線ＷＬ（ｎ−１）ゲートノード電圧を約０Ｖから約Ｖreadに掃引し、それによって、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートにホットキャリアが注入され、そうでなく、しきい値電圧が目標しきい値電圧より大きいなら、不揮発性メモリセルはロックアウトされるプログラミング命令を実行するためのインターフェイスに電気的に結合されたプロセッサと、
    を含むシステム。
  32. 請求項３１記載のシステムにおいて、
    プログラミング命令は、
    プログラム電圧Ｖpgm 、ＶpassH 、およびＶpassL 電圧を増加することと、しきい値電圧が目標しきい値電圧未満であるなら、不揮発性メモリセルのプログラミングを継続することとをさらに含むシステム。
  33. 請求項３１記載のシステムにおいて、
    Ｖpgm は約８Ｖから約１４Ｖに及び、ＶpassL は約４Ｖから約１０Ｖに及び、ＶpassH は約５Ｖから約１０Ｖに及び、Ｖppは約３．５Ｖから約５．５Ｖに及び、Ｖddは約１．８Ｖから約３．６Ｖに及ぶシステム。
  34. 請求項３１記載のシステムにおいて、
    メモリアレイは、ＮＡＮＤタイプメモリアレイであるシステム。
JP2009543093A 2006-12-21 2007-12-13 不揮発性メモリセルの低電圧プログラミングの方法およびシステム Expired - Fee Related JP5166442B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US11/614,879 US7944749B2 (en) 2006-12-21 2006-12-21 Method of low voltage programming of non-volatile memory cells
US11/614,884 US7623389B2 (en) 2006-12-21 2006-12-21 System for low voltage programming of non-volatile memory cells
US11/614,884 2006-12-21
US11/614,879 2006-12-21
PCT/US2007/087481 WO2008079725A2 (en) 2006-12-21 2007-12-13 Method and system of low voltage programming of non-volatile memory cells

Publications (3)

Publication Number Publication Date
JP2010514089A true JP2010514089A (ja) 2010-04-30
JP2010514089A5 JP2010514089A5 (ja) 2011-01-27
JP5166442B2 JP5166442B2 (ja) 2013-03-21

Family

ID=39462459

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009543093A Expired - Fee Related JP5166442B2 (ja) 2006-12-21 2007-12-13 不揮発性メモリセルの低電圧プログラミングの方法およびシステム

Country Status (5)

Country Link
EP (1) EP2102868B1 (ja)
JP (1) JP5166442B2 (ja)
KR (1) KR101402076B1 (ja)
TW (1) TWI412040B (ja)
WO (1) WO2008079725A2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5657063B2 (ja) * 2013-07-01 2015-01-21 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10332593B2 (en) * 2015-09-14 2019-06-25 Toshiba Memory Corporation Semiconductor memory device configured to sense memory cell threshold voltages in ascending order
US10707226B1 (en) * 2019-06-26 2020-07-07 Sandisk Technologies Llc Source side program, method, and apparatus for 3D NAND

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002073623A1 (fr) * 2001-01-12 2002-09-19 Hitachi, Ltd. Dispositif de stockage permanent semi-conducteur
JP2007027369A (ja) * 2005-07-15 2007-02-01 Nec Electronics Corp 不揮発性記憶素子の制御方法
JP2007058964A (ja) * 2005-08-23 2007-03-08 Renesas Technology Corp 不揮発性半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6522585B2 (en) 2001-05-25 2003-02-18 Sandisk Corporation Dual-cell soft programming for virtual-ground memory arrays
KR100454117B1 (ko) 2001-10-22 2004-10-26 삼성전자주식회사 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리소자의구동방법
KR100502412B1 (ko) * 2002-10-23 2005-07-19 삼성전자주식회사 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US6822909B1 (en) * 2003-04-24 2004-11-23 Advanced Micro Devices, Inc. Method of controlling program threshold voltage distribution of a dual cell memory device
US7057940B2 (en) 2003-08-19 2006-06-06 Powerchip Semiconductor Corp. Flash memory cell, flash memory cell array and manufacturing method thereof
US7099193B2 (en) * 2003-09-08 2006-08-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device, electronic card and electronic apparatus
US7002843B2 (en) 2004-01-27 2006-02-21 Sandisk Corporation Variable current sinking for coarse/fine programming of non-volatile memory
US20060017085A1 (en) * 2004-07-26 2006-01-26 Prateep Tuntasood NAND flash memory with densely packed memory gates and fabrication process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002073623A1 (fr) * 2001-01-12 2002-09-19 Hitachi, Ltd. Dispositif de stockage permanent semi-conducteur
JP2007027369A (ja) * 2005-07-15 2007-02-01 Nec Electronics Corp 不揮発性記憶素子の制御方法
JP2007058964A (ja) * 2005-08-23 2007-03-08 Renesas Technology Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
WO2008079725A3 (en) 2008-08-14
TWI412040B (zh) 2013-10-11
TW200842891A (en) 2008-11-01
EP2102868B1 (en) 2016-02-24
KR20090101163A (ko) 2009-09-24
WO2008079725A2 (en) 2008-07-03
JP5166442B2 (ja) 2013-03-21
KR101402076B1 (ko) 2014-05-30
EP2102868A2 (en) 2009-09-23

Similar Documents

Publication Publication Date Title
US7944749B2 (en) Method of low voltage programming of non-volatile memory cells
US7916545B2 (en) Semiconductor memory device including stacked gate having charge accumulation layer and control gate and method of writing data to semiconductor memory device
US7742338B2 (en) Local self-boost inhibit scheme with shielded word line
US7961511B2 (en) Hybrid programming methods and systems for non-volatile memory storage elements
US7751243B2 (en) Semiconductor memory device provided with MOS transistor having charge accumulation layer and control gate and data write method of NAND flash memory
JP5127439B2 (ja) 半導体記憶装置
US7379335B2 (en) Nonvolatile semiconductor memory device and a method for programming NAND type flash memory
US20130314995A1 (en) Controlling Dummy Word Line Bias During Erase In Non-Volatile Memory
JP2010514196A (ja) ２ｔｎｏｒ型不揮発性メモリセルアレイ及び２ｔｎｏｒ型不揮発性メモリのデータ処理方法
US7924620B2 (en) Nonvolatile semiconductor memory including charge accumulation layer and control gate
US7839694B2 (en) Nonvolatile memory devices and data reading methods
US7623389B2 (en) System for low voltage programming of non-volatile memory cells
US8050088B2 (en) Programming method of non-volatile memory device
JP5166442B2 (ja) 不揮発性メモリセルの低電圧プログラミングの方法およびシステム
KR101405405B1 (ko) 더미 셀들을 갖는 불휘발성 반도체 메모리 장치 및 더미셀들의 문턱전압 조절방법
JP2011040166A (ja) 半導体記憶装置
US6768683B1 (en) Low column leakage flash memory array

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101122

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101122

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20120614

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120614

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120904

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121101

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121127

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121220

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151228

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5166442

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees