JP5657063B2

JP5657063B2 - 半導体記憶装置

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Publication number: JP5657063B2
Application number: JP2013137997A
Authority: JP
Inventors: 白田　理一郎; 理一郎白田
Original assignee: ウィンボンドエレクトロニクスコーポレーション
Priority date: 2013-07-01
Filing date: 2013-07-01
Publication date: 2015-01-21
Anticipated expiration: 2033-07-01
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Description

本発明は、半導体記憶装置に関し、特に、ＮＡＮＤ型フラッシュメモリのプログラム方法に関する。

典型的なＮＡＮＤ型フラッシュメモリは、複数のＮＡＮＤストリングが形成されたメモリアレイを含み、ＮＡＮＤストリングは、直列に接続された複数のメモリセルとその両端に接続されたビット選択トランジスタおよびソース線選択トランジスタとを含んでいる。図１は、メモリブロック内に形成されるＮＡＮＤストリングの構成の一例を示す回路図である。メモリブロック内には、複数のメモリセルを直列に接続したＮＡＮＤストリング（以下、セルユニットＮＵという）が行列方向に複数形成される。図に示す例では、１つのセルユニットＮＵは、直列に接続された３２個のメモリセルMCi(i=０、１、・・・、３１)と、その一方の端部に接続されたビット線選択トランジスタTDと、その他方の端部に接続されたソース線選択トランジスタTSとを含んで構成される。ビット線選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続され、ソース線選択トランジスタTSのソースは、共通ソース線SLに接続される。メモリセルMCiのコントロールゲートは、ワード線WLiに接続される。ビット線選択トランジスタTD、ソース線選択トランジスタTSの各ゲートには、ワード線WLiと並行に延在する選択ゲート線SGD、SGSがそれぞれ接続される。

メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。

図２は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧を印加し、非選択ワード線に読み出しパス電圧（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線選択トランジスタTD、ソース線選択トランジスタTSをオンし、共通ソース線に０Ｖを印加する。こうして、選択されたワード線のページデータがビット線を介して読み出され、読み出しセルの閾値が選択ワード線に与えられた電圧より高いか否かを検知する。

プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vprog（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線選択トランジスタTDをオンさせ、ソース線選択トランジスタTSをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。このようなＮＡＮＤ型のフラッシュメモリは、例えば、特許文献１に記載されている。

特開２０１１−２５３５９１号公報

フラッシュメモリには、一定のエンデュランス（データ書換え回数）やデータ保持特性が求められる。ＦＮトンネル電流がゲート酸化膜を流れるとき、酸化膜に一部の電子がトラップされ、それが蓄積されると、コントロールゲートに電圧を印加してもＦＮトンネル電流が流れ難くなり、これがデータ書換え回数に制限を与える。また、フローティングゲートに蓄積された電荷が時間経過に伴い漏洩すると、記憶されたデータが失われる。このため、フローティングゲートを取り囲む絶縁膜は、特性が劣化しないように工夫されることが望ましい。しかしながら、従来のプログラム方式では、コントロールゲートに高電圧を印加し、基板（Ｐウエル）を０Ｖにし、トンネル酸化膜に高電界を与えてＦＮトンネリングにより電子を注入させるため、酸化膜に高電界が印加され、プログラム・消去が繰り返されることで酸化膜の信頼性が劣化してしまう。

本発明は、上記従来の課題を解決し、新規なプログラム方式によりメモリセルの絶縁膜の信頼性を改善した半導体記憶装置を提供することを目的とする。

本発明に係るプログラム方法は、第１導電型の第１の半導体領域内に複数のＮＡＮＤ型のストリングが形成されたメモリアレイを含むフラッシュメモリで行われるものであって、プログラムされるプログラムセルを含むストリングをビット線から電気的に隔離し、プログラムされない非プログラムセルを含むストリングをビット線に電気的に結合し、選択されたワード線にプログラム電圧を印加し、かつ非選択されたワード線にパス電圧を印加し、プログラム電圧を印加している間に、前記第１の半導体領域内にキャリアを発生させ、前記プログラムセルにホットエレクトロンを注入することを可能にする。

好ましくは前記キャリアの発生は、前記第１の半導体領域に順方向バイアスを印加することを含む。好ましくは前記キャリアの発生は、前記第１の半導体領域内に形成された第２導電型の第２の半導体領域を介して順方向バイアスを印加する。好ましくはＰ型のシリコン基板上にＮウエル領域が形成され、前記Ｎウエル領域内に複数のＰウエル領域が形成され、前記ＮＡＮＤ型のストリングが前記Ｐウエル領域内に形成され、前記Ｐウエル領域に前記Ｎウエル領域よりも高い電位が印加される。好ましくは前記複数のＰウエル領域のうち、プログラムを行うブロックを含むＰウエル領域に前記Ｎウエル領域よりも高い電位が印加される。好ましくは前記ストリングの一方の端部は、ビット線選択トランジスタを介してビット線に接続され、他方の端部は、ソース線選択トランジスタを介してソース線に接続され、プログラムセルを含むストリングは、ビット線選択トランジスタおよびソース線選択トランジスタを非導通することによりビット線およびソース線から電気的に隔離され、前記非プログラムセルを含むストリングは、ビット線選択トランジスタを導通することによりビット線に電気的に結合される。好ましくはプログラムセルを含むストリングに対応するビット線には、第１の電位が印加され、非プログラムセルを含むストリングに対応するビット線には、第２の電位が印加され、ビット線選択トランジスタのゲートには第３の電位が印加され、第１の電位は、第２の電位よりも大きく、第３の電位は、第１の電位と第２の電位の間である。好ましくはソース線選択トランジスタの拡散領域に順方向バイアスを生じさせる電圧が印加される。好ましくは前記キャリアを発生させる期間は、選択されたワード線の位置に応じて可変される。好ましくは前記キャリアを発生させる期間は、選択されたワード線の位置が第１のしきい値以下であるとき、第１の期間であり、選択されたワード線の位置が第１のしきい値よりも大きいとき、第１の期間よりも大きい第２の期間である。好ましくは前記プログラムセルのチャンネルには、空乏領域が形成される。

本発明に係る半導体記憶装置は、第１導電型の第１の半導体領域内に複数のＮＡＮＤ型のストリングが形成されたメモリアレイを含むものであって、プログラムされるプログラムセルを含むストリングをビット線から電気的に隔離し、プログラムされない非プログラムセルを含むストリングをビット線に電気的に結合し、選択されたワード線にプログラム電圧を印加し、非選択のワード線にパス電圧を印加し、前記プログラム電圧を印加している間に、前記第１の半導体領域内にキャリアを発生させ、前記プログラムセルにホットエレクトロンを注入することを可能にするプログラム手段を含む。

本発明によれば、ホットエレクトロンの注入によりプログラムを可能とすることで、ＦＮトンネリングによる電子の注入と比較して、メモリセルの絶縁膜に印加される電界を減少させ、絶縁膜の劣化を抑制し信頼性を改善することができる。

フラッシュメモリのＮＡＮＤストリングの構成の一例を示す回路図である。フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示す図である。本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。本発明の第１の実施例に係るフラッシュメモリのプログラム時に各部に印加される電圧の一例を示す図である。本発明の第１の実施例に係るプログラムされるメモリセルに結合されたストリングユニットの概略断面を示す図である。本発明の第１の実施例に係るプログラムされないメモリセル（書込み禁止セル）に結合されたストリングユニットの概略断面を示す図である。本発明の第１の実施例に係るプログラム時に各部に印加される電圧のタイミングチャートを示す図である。本発明の第２の実施例に係るフラッシュメモリの動作を説明するフローチャートである。本発明の第２の実施例における順方向バイアスの電圧を印加する期間を説明する図である。本発明の第３の実施例に係るフラッシュメモリの概略構成を示す平面図とそのＡ−Ａ線断面図である。本発明の第３の実施例に係るフラッシュメモリのプログラム時に各部に印加される電圧の一例を示す図である。本発明の第３の実施例に係るプログラムされるメモリセルに結合されたストリングユニットの概略断面を示す図である。本発明の第１の実施例に係るプログラムされないメモリセル（書込み禁止セル）に結合されたストリングユニットの概略断面を示す図である。本発明の第１の実施例に係るプログラム時に各部に印加される電圧のタイミングチャートを示す図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。

図３は、本発明の実施例に係るフラッシュメモリの構成を示すブロック図である。但し、ここに示すフラッシュメモリの構成は、例示であって、本発明は、必ずしもこのような構成に限定されるものではない。

本実施例のフラッシュメモリ１０は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１００と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１１０と、入出力バッファ１１０からのアドレスデータを受け取るアドレスレジスタ１２０と、入出力されるデータを保持するデータレジスタ１３０、入出力バッファ１１０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルやアドレスラッチイネーブル等）に基づき各部を制御する制御信号C1、C2、C3等を供給するコントローラ１４０と、アドレスレジスタ１２０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１２０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきページバッファ１６０内の列データを選択する列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な電圧（プログラム電圧Vprog、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１８０とを含んで構成される。

メモリアレイ１００は、列方向に配置された複数のブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。ブロックの一方の端部には、ページバッファ／センス回路１６０が配置される。但し、ページバッファ／センス回路１６０は、ブロックの他方の端部、あるいはの両側の端部に配置されるものであってもよい。

１つのメモリブロックには、図１に示したように、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットＮＵが複数形成され、１つのメモリブロック内にｎ＋１個のストリングユニットＮＵが行方向に配列されている。セルユニットＮＵは、直列に接続された複数のメモリセルMCi(i=０、１、・・・、３１)と、一方の端部であるメモリセルMC31のドレイン側に接続された選択トランジスタTDと、他方の端部であるメモリセルMC0のソース側に接続された選択トランジスタTSとを含み、選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続され、選択トランジスタTSのソースは、共通のソース線SLに接続される。

メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、選択トランジスタTD、TSのゲートは、ワード線WLと並行する選択ゲート線SGD、SGSに接続される。ワード線選択回路１５０は、行アドレスＡｘに基づきメモリブロックを選択するとき、当該メモリブロックの選択ゲート信号SGS、SGDを介して選択トランジスタTD、TSを選択的に駆動する。

メモリセルは、従来のフラッシュメモリと同様に構成される。すなわち、１つのＰウエル内に１つのブロックが形成され、メモリセルは、Ｎ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成された酸化膜と、酸化膜上に形成された電荷と蓄積するフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないときまたは消去されたとき、つまりデータ「１」が保持されているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたときまたはプログラムされたとき、つまりデータ「０」が保持されているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。

本実施例のフラッシュメモリは、従来のフラッシュメモリと異なるプログラム方式を採用する。従来のフラッシュメモリのプログラムでは、ＦＮトンネリングにより基板からの電子をフローティングゲートに注入するが、本実施例では、ホットエレクトロンを基板からフローティングゲートに注入することによりプログラムを行う。それ以外の読出し、消去、ベリファイ等の動作は、従来のフラッシュメモリの動作と実質的に同様に行われる。

次に、本実施例のフラッシュメモリのプログラム動作について説明する。図４は、ページプログラミングするときに各部に印加される電圧の一例を示し、図５は、プログラムされるメモリセルを含むストリングユニットの概略断面図を示し、図６は、プログラム禁止のメモリセルを含むストリングユニットの概略断面図を示し、図７は、プログラムの際に各部に印加される信号のタイミングチャートを示している。

図４ないし図６に示すように、本実施例のフラッシュメモリは、Ｎ型のシリコン半導体基板またはＮウエルの半導体領域上に、Ｐウエルの半導体領域２００を形成する。プログラムが行われるとき、Ｐウエルには0Vが印加される。Ｐウエル２００内には、ＮＭＯＳ構造のトランジスタを直列に接続したＮＡＮＤ型のストリングユニットが形成され、すなわち、ビット線選択トランジスタTD、メモリセルMC0〜MC31、ソース線選択トランジスタTSが形成される。ビット線選択トランジスタTDのコントロールゲートとフローティングゲートは電気的に結合されており、そのコントロールゲートには選択ゲート線SGDが結合され、ドレイン領域にはビット線BLが結合され、ソース領域はメモリセルMC31のドレイン領域と共用される。メモリセルMC0〜MC31のコントロールゲートにはワード線WL0〜WL31がそれぞれ結合される。ソース線選択トランジスタTSのコントロールゲートとフローティングゲートは電気的に結合されており、そのコントロールゲートには選択ゲート線SGSが結合され、ドレイン領域は、メモリセルMC0のソース領域と共用され、ソース領域には共通ソース線SLが結合される。

図４は、選択されたブロック内のワード線WL29が選択され、このページがプログラムされる例を示している。ビット線選択トランジスタTDの選択ゲート線SGDに或る正の電位（VSGD>0V）が印加され、ソース線選択トランジスタTSの選択ゲート線SGSに0Vが印加される。プログラムされるセルすなわち電子がフローティングゲートに注入されるセル（以下、便宜上、プログラムセルという）に対応するビット線BLに或る正の電位（VBL>0V）が印加され、プログラムされないセルすなわち電子がフローティングゲートに注入されないセル（以下、便宜上、非プログラムセルという）に対応するビット線BLに0Vが印加される。共通ソース線SLには、0Vまたは正の電位、例えば1.2Vが印加される。

ここで、選択ゲート線SGDに印加される電圧VSGDと、ビット線に印加される電圧VBLの関係は、次のように設定される。すなわち、プログラムセルを含むストリングユニットのビット線選択トランジスタTDがオフし、非プログラムセルを含むストリングユニットのビット線選択トランジスタTDがオンするように設定される。具体的には、ビット線選択トランジスタTDの選択ゲート線SGDのゲート電位VSGDは、0＜VSGD＜（VBL＋Vth）に設定される。ここで、Vthは、ビット線選択トランジスタTDのしきい値である。故に、VBLが印加されたビット線に繋がるビット線選択トランジスタTDはオフし、0Vが印加されたビット線に繋がるビット線選択トランジスタTDはオンする。従って、ソース線選択トランジスタTSはオフされるため、プログラムセルを含むストリングユニットは、ビット線BLおよびソース線SLから電気的に切り離され、非プログラムセルを含むストリングユニットは、ビット線BLに電気的に結合される。

選択されたワード線WL29には、比較的高い正のプログラム電圧Vprogが印加される。このプログラム電圧Vprogは、従来のフラッシュメモリにおいて印加されるプログラム電圧、例えば２０Ｖよりも低い電圧とすることができる。非選択のワード線WLには、正のパス電圧Vpassが印加される。パス電圧Vpassは、プログラム電圧Vprogより低く、かつ0V以上であり、データ「０」が保持されたメモリセルがオンするのに十分な大きさである。ワード線WL29の電位がプログラム電圧Vprogにより上昇され、これによりプログラムセルのシリコン表面の電位がブートされ上昇する。また、パス電圧の印加により非選択のワード線に接続されたメモリセルのシリコン表面の電位も幾分上昇する。こうして、図５に示すように、プログラムセルを含むストリングユニットは、フローティング状態にあるため、ビット線選択トランジスタTD、メモリセルMC0〜MC31のチャンネルおよびソース／ドレイン領域の近傍に空乏領域２１０が形成される。

他方、非プログラムセルを含むストリングユニットでは、ビット線BLに0Vが印加され、ビット線選択トランジスタTDがオンする。このため、選択されたワード線に印加されたプログラム電圧Vprogおよび非選択のワード線に印加されたパス電圧Vpassにより反転層２３０が形成され、セルユニットのメモリセルのチャンネルの電位は、ビット線電位と同じ0Vとなり、非プログラムセルのチャンネルには空乏領域は形成されない。

次に、図７に示すように、共通ソース線SLに負の電圧VSLを印加し、ゲート選択線SGSに負の電圧VSGSを印加する。好ましい例では、共通ソース線SLおよびゲート選択線SGSが負にバイアスされるプログラム期間Tpは同一である。または、プログラム当初からゲート選択線SGSを負にバイアスするようにしてもよい。共通ソース線SLに結合されたｎ＋拡散のコンタクト領域２２０に負の電位が印加されることで、Ｐウエル（Vpwell＝0V）との間に順方向バイアスが形成され、コンタクト領域２２０からＰウエル中に電子が流れる。このとき、ゲート選択線SGSに負の電位が印加されているため、ソース選択トランジスタTSはオンされない。コンタクト領域２２０より流出した電子は、Ｐウエル２００内を拡散し、プログラムセルに到着する。このとき、プログラムセルのシリコン表面の電位が上昇され、そこに空乏領域２１０が形成されているため、電子は、その電界によりエネルギー的に加速されてホットエレクトロンとなり、ゲート酸化膜を超えてフローティングゲート（電荷蓄積層）に注入される。電子の加速エネルギーが酸化膜のバリアーより高ければ、酸化膜の電界があまり高くなくても電荷蓄積層への電子注入は可能であり、その際、酸化膜への電界が低くなるため、酸化膜質の劣化を抑えることができる。一方、非プログラムセルには空乏領域が形成されておらず、ホットエレクトロンは発生されない。また、選択されたワード線WL29に印加されるプログラム電圧Vprogがあまり高くなければ、非プログラムセルの電荷蓄積層にはＦＮトンネリングによる電子注入は起こらない。

尚、フラッシュメモリの消去動作は、従来と同様に行われる。すなわち、選択されたブロックのＰウエルに高電圧の消去電圧を印加し、ブロック内のすべてのワード線に0Vを印加し、電荷蓄積層に保持された電子が、シリコン表面と電荷蓄積層の間の絶縁膜を通ってシリコン表面に放出される。勿論、消去動作時にも絶縁膜の劣化は起こるが、それは従来と同様の方式で抑制することが可能である。消去動作の際、絶縁膜への電界が高ければ、メモリセルの絶縁膜の信頼性は劣化する。しかし、消去時間を長くし、絶縁膜への電界を低下させれば、絶縁膜の信頼性の劣化を低減させることができる。消去時間を、例えば0.1sec程度にすれば、酸化膜の電界を２／３程度に低減することができ、信頼性の劣化を抑制することができる。

なお、上記実施例では、ソース線SLが接続された拡散領域２２０に負の電圧を印加する例を示したが、負の電圧は、必ずしもソース線SLを介して行う必要はない。例えば、Ｐウエル２００内に別のＮ型の拡散領域を形成し、当該拡散領域に、順方向バイアスを発生させるための負の電圧を印加するようにしてもよい。この場合、ソース線SLは負にバイアスされることを要しない。

次に、本発明の第２の実施例について説明する。図８は、第２の実施例によるフラッシュメモリのプログラム動作を説明するフローチャートである。好ましくは、コントローラ１４０（図３）が実行するプログラムによって制御される。コントローラ１４０は、プログラム命令を受け取るとこれを解読し（Ｓ１００）、プログラムを開始する。プログラム命令に続いて受信したアドレス情報からページプログラムを行う行アドレスＡｘを取得し（Ｓ１０２）、行アドレスＡｘがしきい値以上であるか否かを判定する（Ｓ１０４）。しきい値は、ストリングユニットを構成するメモリセルの数によって決定される。例えば、本実施例のようにストリングユニットが３２個のメモリセルを有する場合、しきい値は、例えば、その半分の１６に設定される。言い換えれば、プログラムセルとソース線との間の距離が半分以上にあるか否かを判定している。

コントローラ１４０は、行アドレスＡｘがしきい値未満であるとき、つまりソース線SLから相対的に近いとき、ソース線SLに負のバイアス電圧を印加するプログラム期間Tp＝Taに設定する。図９（Ａ）は、プログラム期間Taの様子を示している。他方、行アドレスＡｘがしきい値以上のとき、つまりソース線SLから相対的に遠いとき、ソース線SLに負のバイアス電圧を印加するプログラム期間Tp＝Tb（Tb>Ta）に設定する。図９（Ｂ）は、プログラム期間Tbの様子を示している。プログラムセルの位置がソース線SLから離れている場合には、電子が拡散する距離または時間が長くなる。このため、拡散距離に応じたプログラム期間Ta、Tbを設定することで、プログラムセルへの電子の注入量のバラツキを抑制し、これによりメモリセルのしきい値分布幅を狭帯化させることができる。

上記実施例では、行アドレスＡｘがしきい値以上か否かに応じてプログラム期間Ta、Tbを設定したが、さらに細分化したプログラム期間を設定するようにしてもよい。例えば、ストリングユニットに含まれるメモリセルの数が６４、１２８と大きくなれば、ソース線からプログラムセルまでの拡散距離の差がより大きくなる。したがって、複数のしきい値を用意し、例えば、行アドレスＡｘが、ワード線WL0〜15、WL16〜31、WL32〜47、WL48〜63の４つのいずれに該当するかを判定し、４つのプログラム期間Ta＜Tb＜Tc＜Tdの中から該当するプログラム期間を選択するようにしてもよい。

次に、本発明の第３の実施例について説明する。図１０は、本発明の第３の実施例に係るフラッシュメモリのチップの概略を示す平面図とそのＡ−Ａ線断面図である。本実施例のフラッシュメモリチップには、Ｐ型のシリコン基板３００が用いられる。基板３００の周辺領域３１０Ａには、アドレスレジスタ１２０、データレジスタ１３０、コントローラ１４０、ワード線選択回路１５０、ページバッファ／センス回路１６０、列選択回路１７０および内部電圧発生回路１８０等が形成される。周辺領域３１０Ａより内側のセルアレイ領域３１０Ｂには、メモリアレイ１００が形成される。セルアレイ領域３１０Ｂにおいて、基板３００には、Ｎ型の所定の不純物濃度を有するＮウエル領域３２０、Ｎウエル領域３２０内にＰ型の所定の不純物濃度を有するＰウエル領域３３０が形成される。Ｎウエル領域３２０、Ｐウエル領域３３０は、例えば、公知のイオン注入法によって形成される。１つのＰウエル領域３３０は、メモリブロック３４０を規定し、メモリブロック３４０内には、図１に示すような複数のストリングユニットＮＵが配置される。

図１１は、第３の実施例のページプログラミングするときに各部に印加される電圧の一例を示し、図１２は、プログラムセルを含むストリングユニットの概略断面図を示し、図１３は、非プログラムセルを含むストリングユニットの概略断面図を示し、図１４は、プログラムの際に各部に印加される信号のタイミングチャートを示している。

図１４の時刻ｔ１において、ビット線BLには、プログラムするデータ「０」、「１」に応じてV1またはV2の電圧が印加される。すなわち、データ「０」をプログラムすることによりしきい値を正にシフトさせるメモリセル（プログラムセル）に対応するビット線には、V2が印加され、データ「１」によりしきい値を負に維持するメモリセル（非プログラムセル）に対応するビット線には、V1が印加される。好ましい態様では、V1は、プログラムの際に、Ｐウエル領域３３０に印加される順方向バイアス電位Vxと等しいかそれよりも高い電位であり（V1≧Vx）、V2は、V1よりも高い電位（V2＞V1）である。時刻ｔ１では、Ｐウエル領域３３０には0Vが印加され、Ｎウエル領域３２０には、VN-wellの電位が印加される。VN-wellの電位は、好ましくは、Vx＞VN-well≧0Vである。

さらに、ビット線BLにV1またはV2の電位が印加される時刻とほぼ同時刻において、選択されたブロックのビット線選択トランジスタTDの選択ゲート線SGDに或る正の電位VSGD（VSGD>0V）が印加され、ソース線選択トランジスタTSの選択ゲート線SGSには0Vが印加される。選択ゲート線SGDに印加される電位VSGDと、ビット線に印加される電位V1、V2の関係は、V2が印加されたビット線に対応するビット線選択トランジスタTDがオフし、V1が印加さえたビット線に対応するビット線選択トランジスタTDがオンするように設定される。具体的には、ビット線選択トランジスタTDの選択ゲート線SGDのVSGDは、Vt(SGD)+V1≦VSGD＜Vt(SGD)+V2に設定される。ここで、Vthは、ビット線選択トランジスタTDのしきい値である。故に、V2が印加されたビット線に繋がるビット線選択トランジスタTDはオフし、V1が印加されたビット線に繋がるビット線選択トランジスタTDはオンする。また、ソース線選択トランジスタTSはオフされるため、V2が印加されたビット線に対応するストリングユニットは、ビット線BLおよびソース線SLから電気的に切り離され、V1が印加されたビット線に対応するストリングユニットは、ビット線BLに電気的に結合される。

図１１は、ワード線WL29のページプログラムが行われる例であり、この例では、ビット線BL-1にV2が印加され、ビット線BL-2、BL-3にV1が印加される。その結果、ビット線BL-1に繋がるビット線選択トランジスタTD-1がオフし、このストリングユニットはフローティング状態となる。他方、ビット線BL-2、BL-3に繋がるビット線選択トランジスタTD-2、TD-3がオンし、これらのストリングユニットはビット線BL-2、BL-2に電気的に接続される。

次に、時刻ｔ２において、選択されたワード線に比較的高い正のプログラム電位Vprogが印加され、非選択のワード線にパス電位Vpassが印加される。プログラム電圧Vprogおよびパス電圧Vpassは、時刻ｔ５まで印加される。プログラム電位Vprogは、従来のフラッシュメモリにおいて印加されるプログラム電位、例えば２０Ｖよりも低い電位とすることができる。また、パス電位Vpassは、プログラム電位Vprogより低く、データ「０」が保持されたメモリセルがオンするのに十分な大きさの電位である。図１１に例示されるように、選択されたワード線WL29にプログラム電位Vprogが印加され、それ以外の非選択のワード線にパス電位Vpassが印加される。

プログラム電圧Vprog、パス電圧Vpassが印加されている期間中の時刻ｔ３から時刻ｔ４において、Ｐウエル領域３３０には、Ｎウエル領域３２０よりも高い順方向バイアスの電位Vxが印加される。これにより、選択されたプログラムセルには、データ「０」が書き込まれる。

図１２は、図１１のビット線BL-1のプログラム動作を説明する概略断面図である。Ｎウエル領域３２０のｎ＋コンタクト領域３２２にVN-wellの電位が印加され、Ｐウエル領域３３０のｐ＋のコンタクト領域３３２にVxの電位が印加されると、Ｐウエル領域３３０とＮウエル領域３２０間の接合は順方向バイアスとなり、Ｎウエル領域３２０からＰウエル領域３３０に電子が注入される。このとき、V2を印加されたビット線に対応するストリングユニットは、フローティング状態にあるため、プログラム電圧Vprogが印加されたプログラムセルのシリコン表面の電位が上昇する。また、パス電圧Vpassが印加された、非選択のメモリセルのシリコン表面の電位も幾分上昇する。こうして、図１２に示すように、V2が印加されたビット線に対応するメモリセルMC0〜MC31のチャンネルには空乏領域３５０が形成される。その結果、Ｎウエル領域３２０からＰウエル領域３３０に注入された或る電子は、プログラムセルのチャンネルの深い空乏層３５０によって電界加速され、プログラムセルのフローティングゲート（電荷蓄積層）に注入される。これにより、プログラムセルのしきい値Vtが正方向にシフトされ、データ「０」が書き込まれる。

図１３は、図１１のビット線BL-2の状態を説明する概略断面図である。Ｐウエル領域３３０にVxの電位を与えている期間中、図１２のときと同様に、電子は、Ｎウエル領域３２０からＰウエル領域３３０へ注入される。ビット線BL-2にV1の電位が与えられている場合、ビット線選択トランジスタTD-2がオン状態になるため、ストリングセルユニットのメモリセルのチャンネルには反転層３６０が形成され、チャンネルの電位がV1と同電位となる。Ｎウエル領域３２０から来た電子の幾つかは、非プログラムセル（WL29のプログラム電位Vprogが印加されたメモリセル）のチャンネル近傍に到達するけれども、非プログラムセルのチャンネルには空乏層が形成されておらず、電子が空乏層によって電界加速されない。このため、非プログラムセルのフローティングゲート内に電子は注入されない。よって、非プログラムセルのしきい値Vtは変化せず、データ「１」である。

このように本実施例では、セルアレイ領域３１０Ｂ内でＰウエル領域３３０を幾つかに分割し、選択されたブロックにプログラムを行う際は、選択されたブロックが含まれるＰウエル領域の電位を、プログラム中にＮウエル領域３２０に比べて正の電位にし、他のＰウエル領域２３０は、プログラム中に0Vに固定する。Ｐウエル領域３３０を分割することにより、Ｎウエル領域３２０からＰウエル領域３３０に流れる順方向電流を低減することができる。

上記第１ないし第３の実施例を詳細に説明したが、本発明は、第１ないし第３の実施例の各々を包含し、さらに第１ないし第３の実施例の組合せの態様も包含する。例えば、第３の実施例においても、第２の実施例のときと同様に、プログラムする行アドレスの位置に応じて、Ｐウエル領域３３０に印加する順方向のバイアス電圧の印加期間を可変するようにしてもよい。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０：フラッシュメモリ
１００：メモリアレイ
１１０：入出力バッファ
１２０：アドレスレジスタ
１３０：データレジスタ
１４０：コントローラ
１５０：ワード線選択回路
１６０：ページバッファ／センス回路
１７０：列選択回路
１８０：内部電圧発生回路
２００：Ｐウエル領域
２１０：空乏領域
２２０：コンタクト領域
２３０：反転領域
３００：シリコン基板
３１０Ａ：周辺領域
３１０Ｂ：セルアレイ領域
３２０：Ｎウエル領域
３２２：コンタクト領域
３３０：Ｐウエル領域
３３２：コンタクト領域
３４０：ブロック
３５０：空乏領域
３６０：反転領域
BL:ビット線
SL：共通ソース線
TD:ビット線選択トランジスタ
TS:ソース線選択トランジスタ
SGD、SGS：選択ゲート線

Claims

第１導電型の第１の半導体領域内に複数のＮＡＮＤ型のストリングが形成されたメモリアレイを含むフラッシュメモリのプログラム方法であって、
プログラムされるプログラムセルを含むストリングをビット線から電気的に隔離し、プログラムされない非プログラムセルを含むストリングをビット線に電気的に結合し、
選択されたワード線にプログラム電圧を印加し、かつ非選択されたワード線にパス電圧を印加し、
プログラム電圧を印加している間に、前記第１の半導体領域内にキャリアを発生させ、
前記プログラムセルにホットエレクトロンを注入することを可能にする、プログラム方法。
前記キャリアの発生は、前記第１の半導体領域に順方向バイアスを印加することを含む、請求項１に記載のプログラム方法。
前記キャリアの発生は、前記第１の半導体領域内に形成された第２導電型の第２の半導体領域を介して順方向バイアスを印加する、請求項２に記載のプログラム方法。
Ｐ型のシリコン基板上にＮウエル領域が形成され、前記Ｎウエル領域内に複数のＰウエル領域が形成され、前記ＮＡＮＤ型のストリングが前記Ｐウエル領域内に形成され、前記Ｐウエル領域に前記Ｎウエル領域よりも高い電位が印加される、請求項１ないし３いずれか１つに記載のプログラム方法。
前記複数のＰウエル領域のうち、プログラムを行うブロックを含むＰウエル領域に前記Ｎウエル領域よりも高い電位が印加される、請求項４に記載のプログラム方法。
前記ストリングの一方の端部は、ビット線選択トランジスタを介してビット線に接続され、他方の端部は、ソース線選択トランジスタを介してソース線に接続され、プログラムセルを含むストリングは、ビット線選択トランジスタおよびソース線選択トランジスタを非導通することによりビット線およびソース線から電気的に隔離され、前記非プログラムセルを含むストリングは、ビット線選択トランジスタを導通することによりビット線に電気的に結合される、請求項１ないし５いずれか１つに記載のプログラム方法。
プログラムセルを含むストリングに対応するビット線には、第１の電位が印加され、非プログラムセルを含むストリングに対応するビット線には、第２の電位が印加され、ビット線選択トランジスタのゲートには第３の電位が印加され、第１の電位は、第２の電位よりも大きく、第３の電位は、第１の電位と第２の電位の間である、請求項６に記載のプログラム方法。
ソース線選択トランジスタの拡散領域に順方向バイアスを生じさせる電圧が印加される、請求項６に記載のプログラム方法。
前記キャリアを発生させる期間は、選択されたワード線の位置に応じて可変される、請求項１ないし３いずれか１つに記載のプログラム方法。
前記キャリアを発生させる期間は、選択されたワード線の位置が第１のしきい値以下であるとき、第１の期間であり、選択されたワード線の位置が第１のしきい値よりも大きいとき、第１の期間よりも大きい第２の期間である、請求項９に記載のプログラム方法。
前記プログラムセルのチャンネルには、空乏領域が形成される、請求項１ないし１０いずれか１つに記載のプログラム方法。
第１導電型の第１の半導体領域内に複数のＮＡＮＤ型のストリングが形成されたメモリアレイを含む半導体記憶装置であって、
プログラムされるプログラムセルを含むストリングをビット線から電気的に隔離し、プログラムされない非プログラムセルを含むストリングをビット線に電気的に結合し、選択されたワード線にプログラム電圧を印加し、非選択のワード線にパス電圧を印加し、前記プログラム電圧を印加している間に、前記第１の半導体領域内にキャリアを発生させ、前記プログラムセルにホットエレクトロンを注入することを可能にするプログラム手段を含む、半導体記憶装置。
前記プログラム手段は、第１の半導体領域に順方向バイアスを印加する手段を含む、請求項１２に記載の半導体記憶装置。
Ｐ型のシリコン基板上にＮウエル領域が形成され、前記Ｎウエル領域内に複数のＰウエル領域が形成され、前記ＮＡＮＤ型のストリングが前記Ｐウエル領域内に形成され、前記プログラム手段は、前記Ｐウエル領域に前記Ｎウエル領域よりも高い電位を印加する、請求項１２または１３に記載の半導体記憶装置。
前記プログラム手段は、前記複数のＰウエル領域のうち、プログラムを行うブロックを含むＰウエル領域に前記Ｎウエル領域よりも高い電位を印加する、請求項１４に記載の半導体記憶装置。
前記ストリングの一方の端部は、ビット線選択トランジスタを介してビット線に接続され、他方の端部は、ソース線選択トランジスタを介してソース線に接続され、プログラムセルを含むストリングは、ビット線選択トランジスタおよびソース線選択トランジスタを非導通することによりビット線およびソース線から電気的に隔離され、前記非プログラムセルを含むストリングは、ビット線選択トランジスタを導通することによりビット線に電気的に結合される、請求項１２ないし１５いずれか１つに記載の半導体記憶装置。
プログラムセルを含むストリングに対応するビット線には、第１の電位が印加され、非プログラムセルを含むストリングに対応するビット線には、第２の電位が印加され、ビット線選択トランジスタのゲートには第３の電位が印加され、第１の電位は、第２の電位よりも大きく、第３の電位は、第１の電位と第２の電位の間である、請求項１６に記載の半導体記憶装置。
前記プログラム手段は、前記キャリアを発生させる期間を、選択されたワード線の位置に応じて可変する、請求項１２に記載の半導体記憶装置。