KR20150003664A

KR20150003664A - 반도체 기억장치 및 플래시 메모리의 프로그래밍 방법

Info

Publication number: KR20150003664A
Application number: KR20140053288A
Authority: KR
Inventors: 리치로 시로다
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2013-07-01
Filing date: 2014-05-02
Publication date: 2015-01-09
Also published as: CN104282336B; JP2015011748A; US20150003163A1; KR101582304B1; JP5657063B2; US9136004B2; CN104282336A

Abstract

메모리 셀의 절연막의 열화를 억제한 신규 프로그래밍 방법을 제공한다.
본 발명의 플래시 메모리의 프로그래밍 방법은, 프로그래밍되는 프로그래밍 셀을 포함한 셀 유닛을 비트선(BL)으로부터 전기적으로 격리하고, 프로그래밍 셀을 포함하지 않는 셀 유닛을 비트선(BL)에 전기적으로 결합하고, 선택된 워드선에 프로그래밍 전압을 인가하고 또한 비선택된 워드선에 패스 전압을 인가한다. 그리고 프로그래밍 전압을 인가하는 동안에 P웰 내에 캐리어를 발생시켜 공핍 영역에 의해 전계 가속된 핫 캐리어를 메모리 셀에 주입한다.

Description

반도체 기억장치 및 플래시 메모리의 프로그래밍 방법{Semiconductor memory device and programming method of flash memory}

본 발명은 반도체 기억장치에 관한 것으로서, 특히 NAND형 플래시 메모리의 프로그래밍 방법에 관한 것이다.

전형적인 NAND형 플래시 메모리는 복수의 NAND 스트링이 형성된 메모리 어레이를 포함하고, NAND 스트링은 직렬로 접속된 복수의 메모리 셀과 그 양단에 접속된 비트 선택 트랜지스터 및 소스선 선택 트랜지스터를 포함하고 있다. 도 1은, 메모리 블록 내에 형성되는 NAND 스트링 구성의 일례를 도시한 회로도이다. 메모리 블록 내에는 복수의 메모리 셀을 직렬로 접속한 NAND 스트링(이하, 셀 유닛(NU)이라고 한다)이 행렬 방향으로 복수 형성된다. 도면에 도시한 예에서는 1개의 셀 유닛(NU)은 직렬로 접속된 32개의 메모리 셀(MCi)(i=0, 1,…, 31)과 그 양방 단부에 접속된 비트선 선택 트랜지스터(TD) 및 소스선 선택 트랜지스터(TS)를 포함하여 구성된다. 비트선 선택 트랜지스터(TD)의 드레인은 대응하는 1개의 비트선(BL)에 접속되고 소스선 선택 트랜지스터(TS)의 소스는 공통 소스선(SL)에 접속된다. 메모리 셀(MCi)의 컨트롤 게이트는 워드선(WLi)에 접속된다. 비트선 선택 트랜지스터(TD), 소스선 선택 트랜지스터(TS)의 각 게이트에는 워드선(WLi)와 나란히 연장되는 선택 게이트선(SGD),(SGS)이 각각 접속된다.

메모리 셀은, 일반적으로 P웰 내에 형성된 N형 확산 영역인 소스/드레인과, 소스/드레인 사이의 채널 상에 형성된 터널 산화막과, 터널 산화막 상에 형성된 플로팅 게이트(전하 축적층)와, 플로팅 게이트상에 유전체막을 사이에 두고 형성된 컨트롤 게이트를 가진다. 일반적으로 플로팅 게이트에 전하가 축적되어 있지 않을 때, 즉 데이터「1」이 기입되어 있을 때 문턱값은 음(陰) 상태에 있으며 메모리 셀은 노멀리 온이다. 플로팅 게이트에 전자가 축적되었을 때, 즉 데이터「0」이 기입되어 있을 때 문턱값은 양(陽)으로 시프트되고 메모리 셀은 노멀리 오프이다.

도 2는, 플래시 메모리의 각 동작시에 인가되는 바이어스 전압의 일례를 도시한 테이블이다. 독출 동작에서는, 비트선에 어느 양의 전압을 인가하고, 선택된 워드선에 어느 전압을 인가하고, 비선택 워드선에 독출하는 패스 전압(예를 들면 4.5V)를 인가하고, 선택 게이트선(SGD),(SGS)에 양의 전압(예를 들면 4.5V)를 인가하고, 비트선 선택 트랜지스터(TD), 소스선 선택 트랜지스터(TS)를 온하여 공통 소스선(SL)에 0V를 인가한다. 이렇게 하여 선택된 워드선의 페이지 데이터가 비트선을 통해 독출되어 독출 셀의 문턱값이 선택 워드선에 주어진 전압보다 높은지 여부를 검지한다.

프로그래밍(기입) 동작에서는, 선택된 워드선에 고전압의 프로그래밍 전압(Vprg)(15∼20V)을 인가하고, 비선택 워드선에 중간 전위(예를 들면 10V)를 인가하고, 비트선 선택 트랜지스터(TD)를 온시키고 소스선 선택 트랜지스터(TS)를 오프시켜 「0」 또는 「1」의 데이터에 따른 전위를 비트선(BL)에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드선에 0V를 인가하고, P웰에 고전압(예를 들면 20V)을 인가하고, 플로팅 게이트의 전자를 기판에 뽑아냄으로써 블록 단위로 데이터를 소거한다. 이러한 NAND형 플래시 메모리는, 예를 들면 특허문헌 1에 기재되어 있다.

특허문헌 1: 일본 특개2011-253591호 공보

플래시 메모리에는, 일정한 내구성(데이터 갱신 횟수)이나 데이터 보존 유지 특성이 요구된다. FN터널 전류가 게이트 산화막을 흐를 때 산화막에 일부 전자가 트래핑되고 그것이 축적되면 컨트롤 게이트에 전압을 인가해도 FN터널 전류가 흐르기 힘들어져 이것이 데이터 갱신 횟수에 제한을 준다. 또 플로팅 게이트에 축적된 전하가 시간 경과에 따라 누설되면 기억된 데이터가 없어진다. 따라서 플로팅 게이트를 둘러싸는 절연막은 특성이 열화되지 않도록 연구되는 것이 바람직하다. 그러나 종래의 프로그램 방식으로는, 컨트롤 게이트에 고전압을 인가하여 기판(P웰)을 0V로 하고 터널 산화막에 고전계를 주어 FN터널링에 의해 전자를 주입시키기 때문에 산화막에 고전계가 인가되어 프로그래밍·소거가 반복됨으로써 산화막의 신뢰성이 열화된다.

본 발명은 상기 종래의 과제를 해결하여 메모리 셀의 절연막의 신뢰성을 개선한 프로그래밍 방법 및 반도체 기억장치를 제공하는 것을 목적으로 한다.

본 발명은 프로그래밍 방법을 제공하는데, 프로그래밍 방법은 제1 도전형의 제1 반도체 영역 내에 복수의 NAND형 셀 유닛이 형성된 메모리 어레이를 포함한 플래시 메모리에서 행해지는 것으로서, 프로그래밍 셀을 포함한 셀 유닛을 대응되는 비트선으로부터 전기적으로 격리하고, 프로그래밍 셀을 포함하지 않는 셀 유닛을 대응되는 비트선에 전기적으로 결합하고 선택된 워드선에 프로그래밍 전압을 인가하고 또한 비선택된 워드선에 패스 전압을 인가하고, 프로그래밍 전압을 인가하는 동안에 상기 제1 반도체 영역 내에 캐리어를 발생시켜 상기 프로그래밍 셀에 핫 캐리어를 주입할 수 있게 한다.

본 발명의 다른 일례는 반도체 기억장치를 제공하는데, 반도체 기억장치는 제1 도전형의 제1 반도체 영역이 형성된 메모리 어레이와, 상기 메모리 어레이에 형성되어 복수의 직렬 접속된 메모리 셀을 가진 복수의 셀 유닛을 포함한 것으로서, 상기 복수의 셀 유닛 중 하나는 프로그래밍된 프로그래밍 셀을 포함하고 있는데, 프로그래밍 기간에는 상기 프로그래밍 셀을 포함한 상기 셀 유닛을 비트선으로부터 전기적으로 격리하고, 상기 프로그래밍 셀을 포함하지 않는 상기 셀 유닛을 비트선에 전기적으로 결합하고 선택된 워드선에 프로그래밍 전압을 인가하고, 비선택 워드선에 패스 전압을 인가하여 상기 제1 반도체 영역 내에 캐리어를 발생시키고, 상기 프로그래밍 기간에는 상기 프로그래밍 셀을 포함한 상기 셀 유닛에 공핍 영역이 형성되어 상기 캐리어가 해당 공핍 영역에 핫 캐리어를 형성하고 상기 프로그래밍 셀에 핫 캐리어를 주입한다.

본 발명에 의하면, 핫 캐리어의 주입에 의해 프로그래밍을 가능하게 함으로써 FN 터널링에 의한 전자의 주입과 비교하여 메모리 셀의 절연막에 인가되는 전계를 감소시키고 절연막의 열화를 억제하여 신뢰성을 개선할 수 있다.

도 1은, 플래시 메모리의 NAND 스트링 구성의 일례를 도시한 회로도이다.
도 2는, 플래시 메모리의 각 동작시에 인가되는 바이어스 전압의 일례를 도시한 도표이다.
도 3은, 본 발명의 실시예에 관한 플래시 메모리의 일 구성예를 도시한 블록도이다.
도 4는, 본 발명의 제1 실시예에 관한 플래시 메모리의 프로그래밍시에 각 부에 인가되는 전압의 일례를 도시한 도면이다.
도 5는, 도 4에 프로그래밍 셀을 포함한 셀 유닛의 개략 단면을 도시한 도면이다.
도 6은, 도 4에 프로그래밍 셀을 포함하지 않는 셀 유닛의 개략 단면을 도시한 도면이다.
도 7은, 도 4의 프로그래밍 동작의 타이밍 차트를 도시한 도면이다.
도 8은, 본 발명의 제2 실시예에 관한 플래시 메모리의 프로그래밍 동작의 흐름도를 도시한 도면이다.
도 9는, 본 발명의 제2 실시예에서의 프로그래밍 기간(Ta),(Tb)을 설명하는 도면이다.
도 10은, 본 발명의 제3 실시예에 관한 플래시 메모리의 개략 구성을 도시한 평면도와 그 A-A선의 단면 부분 확대도이다.
도 11은, 본 발명의 제3 실시예에 관한 프로그래밍시에 각 부에 인가되는 전압의 일례를 도시한 도면이다.
도 12는, 도 11의 비트선(BL-1)의 프로그래밍 동작을 설명하는 개략 단면을 도시한 도면이다.
도 13은, 도 11의 비트선(BL-2) 상태를 설명하는 개략 단면을 도시한 도면이다.
도 14는, 도 11의 프로그래밍 동작의 타이밍 차트를 도시한 도면이다.

이하, 본 발명의 실시형태에 대해 도면을 참조하여 상세히 설명하기로 한다. 아울러 도면은 알기 쉽게 하기 위해 각 부를 강조하여 도시하였으며 도면에 각 부의 사이즈와 비례가 실제 디바이스의 스케일과는 다르다는 것에 유의해야 한다.

[실시예]

도 3은, 본 발명의 실시예에 관한 플래시 메모리의 구성을 도시한 블록도이다. 단, 여기에 도시한 플래시 메모리의 구성은 단순히 예시라는 것에 유의해야 하며 본 발명은 반드시 이러한 구성으로 한정되지는 않는다.

도 3을 참조한 본 실시예의 플래시 메모리(10)는, 행렬형으로 배열된 복수의 메모리 셀이 형성된 메모리 어레이(100)와, 외부 입출력 단자(I/O)에 접속되어 입출력 데이터를 보존 유지하는 입출력 버퍼(110)와, 입출력 버퍼(110)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(120)와, 입출력되는 데이터를 보존 유지하는 데이터 레지스터(130), 입출력 버퍼(110)로부터의 코맨드 데이터 및 외부 제어 신호(예를 들면, 미도시된 칩 인에이블이나 어드레스 래치 인에이블 등)에 기초하여 각 부를 제어하는 제어 신호(C1),(C2),(C3) 등을 공급하는 콘트롤러(140)와, 어드레스 레지스터(120)로부터의 행 어드레스 정보(Ax)를 디코딩하고 디코딩 결과에 기초하여 블록 및 워드선을 선택하는 워드선 선택 회로(150)와, 워드선 선택 회로(150)에 의해 선택된 페이지로부터 독출된 데이터를 보존 유지하거나 선택된 페이지로의 기입 데이터를 보존 유지하는 페이지 버퍼/센싱 회로(160)와, 어드레스 레지스터(120)로부터의 열 어드레스 정보(Ay)를 디코딩하고 해당 디코딩 결과에 기초하여 페이지 버퍼(160) 내의 열 데이터를 선택하는 열(列) 선택 회로(170)와, 데이터의 독출, 프로그래밍 및 소거 등을 위해 필요한 전압(프로그래밍 전압(Vprg), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(180)를 포함하여 구성된다.

메모리 어레이(100)는 열방향으로 배치된 복수의 메모리 블록(BLK(0)), (BLK(1)),…, (BLK(m))을 가진다. 본 실시예에는 블록의 일방 단부에 페이지 버퍼/센싱 회로(160)가 배치된다. 단, 본 발명은 이에 한정되지 않으며 하나의 가능한 실시예에서는, 페이지 버퍼/센싱 회로(160)는 블록의 일방 단부 혹은 양측 단부에 배치되는 것이어도 좋다.

도 1 및 도 3을 함께 참조하면, 1개의 메모리 블록 내에 n＋1개의 셀 유닛(NU)이 행방향으로 배열되어 있다. 셀 유닛(NU)은 직렬로 접속된 복수의 메모리 셀(MCi)(i=0, 1,…, 31)과 일방 단부인 메모리 셀(MC31)의 드레인측에 접속된 비트선 선택 트랜지스터(TD)와, 타방 단부인 메모리 셀(MC0)의 소스측에 접속된 선택 트랜지스터(TS)를 포함하고, 비트선 선택 트랜지스터(TD)의 드레인은 대응하는 1개의 비트선(BL)에 접속되고 소스선 선택 트랜지스터(TS)의 소스는 공통의 소스선(SL)에 접속된다.

메모리 셀(MCi)의 컨트롤 게이트는 대응되는 워드선(WLi)에 접속되고, 비트선 선택 트랜지스터(TD), 소스선 선택 트랜지스터(TS)의 게이트는 각각 워드선(WL)과 나란한 선택 게이트선(SGD),(SGS)에 접속된다. 워드선 선택 회로(150)는 행 어드레스(Ax)에 기초하여 메모리 블록을 선택할 때 해당 메모리 블록의 선택 게이트 신호(SGS),(SGD)를 통해 비트선 선택 트랜지스터(TD), 소스선 선택 트랜지스터(TS)를 선택적으로 구동한다.

메모리 셀은 일반적인 플래시 메모리와 동일하게 구성된다. 즉, 메모리 셀은 P웰 내에 N형 확산 영역인 소스/드레인과, 소스/드레인 사이의 채널 상에 형성된 터널 산화막과, 터널 산화막 상에 형성된 플로팅 게이트(전하 축적층)와, 플로팅 게이트 상에 유전체막을 사이에 두고 형성된 컨트롤 게이트를 포함하고 있다. 플로팅 게이트에 전하가 축적되어 있지 않을 때 또는 소거되었을 때, 즉 데이터「1」이 보존 유지되어 있을 때 문턱값은 음 상태에 있으며 메모리 셀은 노멀리 온이다. 플로팅 게이트에 전자가 축적되었을 때, 즉 데이터「0」이 보존 유지되어있을 때 문턱값은 양으로 시프트되고 메모리 셀은 노멀리 오프이다.

본 발명은 플래시 메모리의 프로그래밍 방법을 제공한다. 종래의 프로그래밍 방법은, FN 터널링에 의해 기판으로부터의 전자를 플로팅 게이트에 주입하여 프로그래밍을 하는데, 본 실시예에 제공되는 프로그래밍 방법은, 열전자를 기판으로부터 플로팅 게이트에 주입함으로써 프로그래밍한다.

다음으로 본 발명의 제1 실시예의 플래시 메모리의 프로그래밍 동작에 대해 설명하기로 한다. 도 4는, 본 발명의 제1 실시예에 관한 플래시 메모리의 프로그래밍시에 각 부에 인가되는 전압의 일례를 도시한 도면이고, 도 5는, 도 4에 프로그래밍되는 메모리 셀(이하, 편의상 프로그래밍 셀이라고 한다)을 포함한 셀 유닛(NU)의 개략 단면을 도시한 도면이고, 도 6은, 도 4에 프로그래밍 셀을 포함하지 않는 셀 유닛(NU)의 개략 단면을 도시한 도면이고, 도 7은, 도 4의 프로그래밍 동작의 타이밍 차트를 도시한 도면이다.

도 4 내지 도 6을 참조한 본 실시예의 플래시 메모리는, N형 실리콘 기판 또는 N웰의 반도체 영역 상에 P웰의 반도체 영역(200)을 형성한다. 프로그래밍이 이루어질 때 P웰에는 0V가 인가된다. P웰(200) 내에는 NMOS의 트랜지스터를 직렬로 접속한 셀 유닛(NU)이 형성되고, 즉, 비트선 선택 트랜지스터(TD), 메모리 셀(MC0)∼(MC31), 소스선 선택 트랜지스터(TS)가 형성된다. 비트선 선택 트랜지스터(TD)의 컨트롤 게이트와 플로팅 게이트는 전기적으로 결합되어 있으며, 비트선 선택 트랜지스터(TD)의 컨트롤 게이트에는 선택 게이트선(SGD)이 결합되고, 비트선 선택 트랜지스터(TD)의 드레인 영역에는 비트선(BL)이 결합되고, 비트선 선택 트랜지스터(TD)의 소스 영역은 메모리 셀(MC31)의 드레인 영역과 공용된다. 메모리 셀(MC0)∼(MC31)의 컨트롤 게이트에는 워드선(WL0)∼(WL31)이 각각 결합된다. 소스선 선택 트랜지스터(TS)의 컨트롤 게이트와 플로팅 게이트는 전기적으로 결합되어 있으며, 소스선 선택 트랜지스터(TS)의 컨트롤 게이트에는 선택 게이트선(SGS)이 결합되고, 소스선 선택 트랜지스터(TS)의 드레인 영역은 메모리 셀(MC0)의 소스 영역과 공용되고 소스선 선택 트랜지스터(TS)의 소스 영역에는 공통 소스선(SL)이 결합된다.

도 4는, 선택된 블록 내의 워드선(WL29)이 선택되어 이 페이지가 프로그래밍되는 예를 도시한다. 도 4를 참조하면, 비트선 선택 트랜지스터(TD)의 선택 게이트선(SGD)에 어느 양의 전위가 인가되고(즉, VSGD>0V), 소스선 선택 트랜지스터(TS)의 선택 게이트선(SGS)에 0V가 인가된다(VSGD=0V). 프로그래밍 셀을 포함한 셀 유닛(NU)에 대응하는 비트선(BL)에 어느 양의 전위(VBL>0V)가 인가되고, 프로그래밍 셀을 포함하지 않는 셀 유닛(NU)에 대응하는 비트선(BL)에 0V가 인가된다(VBL=0V). 공통 소스선(SL)에는 0V 또는 양의 전위, 예를 들면 1.2V가 인가된다.

여기서 선택 게이트선(SGD)에 인가되는 전압(VSGD)과 비트선에 인가되는 전압(VBL)의 관계는 다음과 같이 설정된다. 즉, 프로그래밍 셀을 포함한 셀 유닛(NU)의 비트선 선택 트랜지스터(TD)가 오프되고 프로그래밍 셀을 포함하지 않는 셀 유닛(NU)의 비트선 선택 트랜지스터(TD)가 온되도록 설정된다. 구체적으로는, 선택 게이트선(SGD)에 인가되는 게이트 전위(VSGD)는 VBL+Vth＞VSGD＞0V로 설정된다. 여기서 Vth는, 비트선 선택 트랜지스터(TD)의 문턱값이다. 따라서 VBL＞0V가 인가된 비트선에 연결되는 비트선 선택 트랜지스터(TD)는 오프되고 VBL=0V가 인가된 비트선에 연결되는 비트선 선택 트랜지스터(TD)는 온된다. 따라서 소스선 선택 트랜지스터(TS)는 오프되기 때문에 프로그래밍 셀을 포함한 셀 유닛(NU)은 비트선(BL) 및 소스선(SL)으로부터 전기적으로 분리되고 프로그래밍 셀을 포함하지 않는 셀 유닛(NU)은 비트선(BL)에 전기적으로 결합된다.

선택된 워드선(WL29)에는 비교적 높은 양의 프로그래밍 전압(Vprg)이 인가된다. 이 프로그래밍 전압(Vprg)은 종래의 플래시 메모리에서 인가되는 프로그래밍 전압(예를 들면 20V보다 낮은 전압)으로 할 수 있다. 비선택 워드선(WL)에는 패스 전압(Vpass)이 인가된다. 패스 전압(Vpass)은 프로그래밍 전압(Vprg)보다 낮고 또한 0V이상이며, 데이터「0」이 보존 유지된 메모리 셀이 온되기에 충분한 큰 전압이다. 이 때 워드선(WL29)의 전위가 프로그래밍 전압(Vprg)에 의해 상승되고 이로써 프로그래밍 셀의 실리콘 표면의 전위가 부팅되어 상승한다. 또 패스 전압의 인가에 의해 비선택 워드선에 접속된 메모리 셀의 실리콘 표면의 전위도 약간 상승한다. 이렇게 하여 도 5에 도시한 것처럼 프로그래밍 셀을 포함한 셀 유닛(NU)은 플로팅 상태에 있기 때문에 비트선 선택 트랜지스터(TD), 메모리 셀(MC0)∼(MC31)의 채널 및 소스/드레인 영역 근방에 공핍 영역(210)이 형성된다.

한편, 비프로그래밍 셀을 포함하지 않는 셀 유닛(NU)에서는 비트선(BL)에 0V가 인가되고(VBL=0V), 비트선 선택 트랜지스터(TD)가 온된다. 따라서 선택된 워드선에 인가된 프로그래밍 전압(Vprg) 및 비선택 워드선에 인가된 패스 전압(Vpass)에 의해 반전층(230)이 형성되어 셀 유닛(NU)의 메모리 셀의 채널의 전위는 비트선 전위와 같은 0V가 되고 프로그래밍 셀을 포함하지 않는 셀 유닛(NU)의 채널에는 공핍 영역은 형성되지 않는다.

다음으로 도 7에 도시한 것처럼 공통 소스선(SL)에 음의 전압을 인가하고(VSL<0V), 게이트 선택선(SGS)에 음의 전압을 인가한다(VSGS<0V). 바람직한 예에서는, 공통 소스선(SL) 및 게이트 선택선(SGS)에 음의 전압이 인가되는 프로그래밍 기간(Tp)은 동일하다. 또는 프로그래밍 당초부터 게이트 선택선(SGS)에 음의 전압을 인가하도록 해도 좋다. 도 5 및 도 7을 함께 참조하는 공통 소스선(SL)에 결합된 콘택 영역(220)에 음의 전압이 인가됨으로써 P웰(Vpwell=0V)과의 사이에 순방향 바이어스가 형성되어 콘택 영역(220)에서 P웰 중으로 전자가 흐른다. 이 때 게이트 선택선(SGS)에 음의 전압이 인가되어 있기 때문에 소스 선택 트랜지스터(TS)는 온되지 않는다. 콘택 영역(220)에서 유출된 전자는 P웰(200) 내에서 확산되어 프로그래밍 셀에 도착한다. 이 때 프로그래밍 셀의 실리콘 표면의 전위가 상승되고 거기에 공핍 영역(210)이 형성되어 있기 때문에 전자는 그 전계에 의해 에너지적으로 가속되어 열전자가 되고, 게이트 산화막을 넘어 플로팅 게이트(전하 축적층)에 주입된다. 전자의 가속 에너지가 산화막의 배리어보다 높으면 산화막의 전계가 별로 높지 않아도 전하 축적층으로의 전자 주입은 가능하고, 그 때 산화막의 전계가 낮아지기 때문에 산화막질의 열화를 억제할 수 있다. 다음으로 도 6 및 도 7을 함께 참조하면, 프로그래밍 셀을 포함하지 않는 셀 유닛에는 공핍 영역이 형성되지 않아 열전자는 발생되지 않는다. 또 선택된 워드선(WL29)에 인가되는 프로그래밍 전압(Vprg)이 별로 높지 않으면, 대응되는 메모리 셀의 전하 축적층에는 FN 터널링에 의한 전자 주입은 일어나지 않는다.

플래시 메모리의 소거 동작에는, 선택된 블록의 P웰에 고전압의 소거 전압을 인가하고 블록 내의 모든 워드선에 0V를 인가하는데 이 때 전하 축적층에 보존 유지된 전자가 실리콘 표면과 전하 축적층 사이의 산화막을 통해 실리콘 표면에 방출된다. 소거 동작시 산화막으로의 전계가 높으면 메모리 셀의 산화막의 신뢰성은 열화된다. 이 때 소거 시간을 길게 하여 산화막으로의 전계를 저하시키면 산화막의 신뢰성 열화를 줄일 수 있다. 소거 시간을, 예를 들면 0.1sec정도로 하면 산화막의 전계를 2/3정도로 줄일 수 있어 신뢰성 열화를 억제할 수 있다.

아울러 상기 실시예에서는 공통 소스선(SL)이 접속된 확산 영역(220)에 음의 전압을 인가하는 예를 나타냈으나, 음의 전압은 반드시 공통 소스선(SL)을 통해 인가할 필요는 없다. 예를 들면 P웰(200) 내에 다른 N형 확산 영역을 형성하고 해당 확산 영역에 순방향 바이어스를 발생시키기 위한 음의 전압을 인가하도록 해도 좋다. 이 경우 공통 소스선(SL)은 음으로 바이어스될 필요는 없다.

다음으로 본 발명의 제2 실시예의 플래시 메모리의 프로그래밍 동작에 대해 설명하기로 한다. 도 8은, 제2 실시예에 의한 플래시 메모리의 프로그래밍 동작의 흐름도이다. 이 프로그래밍 동작은 콘트롤러(140)(도 3)에 의해 실행된다. 도 8을 참조하면, 콘트롤러(140)는 프로그램 명령을 수취하고 이것을 해독하여(S100), 프로그램을 개시한다. 프로그램 명령에 이어 수신한 어드레스 정보로부터 프로그래밍을 하는 행 어드레스(Ax)를 취득하고(S102), 행 어드레스(Ax)가 문턱값보다 큰지 여부를 판정한다(S104). 문턱값은 셀 유닛(NU)을 구성하는 메모리 셀의 수에 의해 결정된다. 예를 들면 셀 유닛(NU)이 32개의 메모리 셀을 가진 경우, 문턱값은, 예를 들면 그 반(즉, 16)으로 설정된다. 바꾸어 말하면 프로그래밍 셀과 소스선 사이의 거리가 메모리 셀의 수의 반보다 큰지 여부를 판정한다.

도 9(A)를 참조하면, 콘트롤러(140)는 행 어드레스(Ax)가 문턱값 미만일 때, 즉 공통 소스선(SL)에서 상대적으로 가까울 때 공통 소스선(SL)에 음의 바이어스 전압을 인가하는 프로그래밍 기간(Tp)=Ta로 설정한다(도 8, S106). 한편, 도 9(B)를 참조하면, 행 어드레스(Ax)가 문턱값보다 클 때, 즉 공통 소스선(SL)에서 상대적으로 멀 때 공통 소스선(SL)에 음의 바이어스 전압을 인가하는 프로그래밍 기간(Tp)=Tb(Tb>Ta)로 설정한다(도 8, S108). 프로그래밍 셀의 위치가 공통 소스선(SL)으로부터 떨어져 있는 경우에는 전자가 확산되는 거리 또는 시간이 길어진다. 따라서 확산 거리에 따른 프로그래밍 기간(Ta),(Tb)을 설정함으로써 프로그래밍 셀로의 전자 주입량의 불균형을 억제하고 이로써 메모리 셀의 문턱값 분포폭을 협대화(狹帶化)시킬 수 있다.

상기 실시예에서는 행 어드레스(Ax)가 문턱값보다 큰지 여부에 따라 프로그래밍 기간(Ta),(Tb)을 설정하였으나, 더 세분화된 프로그래밍 기간을 설정하도록 해도 좋다. 예를 들면, 셀 유닛(NU)에 포함되는 메모리 셀의 수가 64, 128로 커지면 소스선에서 프로그래밍 셀까지의 확산 거리 차이가 더욱 커진다. 따라서 복수의 문턱값을 준비하고, 예를 들면 행 어드레스(Ax)가 워드선(WL0∼15), (WL16∼31), (WL32∼47), (WL48∼63)의 4개 중 어디에 해당하는지를 판정하여 4개의 프로그래밍 기간(Ta＜Tb＜Tc＜Td)중에서 해당하는 프로그래밍 기간을 선택하도록 해도 좋다.

다음으로 본 발명의 제3 실시예에 대해 설명하기로 한다. 도 10(A)는, 본 발명의 제3 실시예에 관한 플래시 메모리 칩의 개략을 도시한 평면도이고, 도 10(B)는, 도 10(A)의 A-A선의 부분 확대도이다. 도 3 및 도 10(A)를 함께 참조하면, 기판(300)의 주변 영역(310A)에는 어드레스 레지스터(120), 데이터 레지스터(130), 콘트롤러(140), 워드선 선택 회로(150), 페이지 버퍼/센싱 회로(160), 열 선택 회로(170) 및 내부 전압 발생 회로(180) 등이 형성된다. 기판(300)은, 예를 들면 P형 기판. 셀 어레이 영역(310B)에는 메모리 어레이(100)가 형성된다. 셀 어레이 영역(310B)에서 기판(300)에는 N웰 영역(320), N웰 영역(320) 내에 P웰 영역(330)이 형성된다. N웰 영역(320), P웰 영역(330)이 형성되는 방법은, 예를 들면 이온 주입법이다. P웰 영역(330)은 메모리 블록(340)을 규정하고 메모리 블록(340) 내에는 도 1에 도시한 복수의 셀 유닛(NU)이 배치된다.

도 11은, 본 발명의 제3 실시예에 관한 프로그래밍시에 각 부에 인가되는 전압을 도시한 도면이고, 도 12는, 도 11의 비트선(BL-1)의 프로그래밍 동작을 설명하는 개략 단면도이고, 도 13은, 도 11의 비트선(BL-2) 상태를 설명하는 개략 단면도이고, 도 14는, 도 11의 프로그래밍 동작의 타이밍 차트를 도시한 도면이다.

도 14를 참조하면, 시각(t1)에서 프로그래밍 셀을 포함한 셀 유닛에 대응하는 비트선에 V1이 인가되고, 다른 프로그래밍 셀을 포함하지 않는 셀 유닛에 대응하는 비트선에 V2가 인가된다. 바람직한 형태에서는, V1은 프로그래밍시에 P웰 영역(330)에 인가되는 순방향 바이어스 전위(Vx)와 동일하거나 그보다 높은 전위이며(V1=Vx), V2는 V1보다 높은 전위(V2＞V1)이다. 시각(t1)에서는, P웰 영역(330)에는 0V가 인가되고 N웰 영역(320)에는 VN-well의 전위가 인가된다. VN-well의 전위는, 바람직하게는 Vx＞VN-well=0V이다.

도 14의 참조를 계속하면, 비트선(BL)에 V1 또는 V2의 전위가 인가되는 시각과 거의 동시각에 선택된 블록의 비트선 선택 트랜지스터(TD)의 선택 게이트선(SGD)에 어느 양의 전위(VSGD>0V)가 인가되고, 소스선 선택 트랜지스터(TS)의 선택 게이트선(SGS)에는 0V가 인가된다(VSGS>0V). 선택 게이트선(SGD)에 인가되는 전위(VSGD)와 비트선에 인가되는 전위(V1),(V2)의 관계는, V2가 인가된 비트선에 대응하는 비트선 선택 트랜지스터(TD)가 오프되고 V1이 인가된 비트선에 대응하는 비트선 선택 트랜지스터(TD)가 온되도록 설정된다. 구체적으로는, 비트선 선택 트랜지스터(TD)의 선택 게이트선(SGD)의 전위(VSGD)는, Vth+V1=VSGD＜Vth+V2로 설정된다. 여기서 Vth는, 비트선 선택 트랜지스터(TD)의 문턱값이다. 따라서 V2가 인가된 비트선에 연결되는 비트선 선택 트랜지스터(TD)는 오프되고 V1이 인가된 비트선에 연결되는 비트선 선택 트랜지스터(TD)는 온된다. 또 소스선 선택 트랜지스터(TS)는 오프되기 때문에 V2가 인가된 비트선에 대응하는 셀 유닛(NU)은 비트선(BL) 및 공통 소스선(SL)으로부터 전기적으로 분리되고, V1이 인가된 비트선에 대응하는 셀 유닛(NU)은 비트선(BL)에 전기적으로 결합된다.

도 11은, 본 발명의 제3 실시예에 관한 프로그래밍시에 각 부에 인가되는 전압을 도시한 도면이다. 도 11을 참조하면, 비트선(BL-1)에 V2가 인가되어 비트선(BL-1)에 연결되는 비트선 선택 트랜지스터(TD-1)가 오프되고, 이 때 대응되는 셀 유닛(NU)은 플로팅이 된다. 한편 비트선(BL-2),(BL-3)에 연결되는 비트선 선택 트랜지스터(TD-2),(TD-3)가 온되고, 이 때 대응되는 셀 유닛(NU)은 비트선(BL-2),(BL-3)에 전기적으로 접속된다.

다음으로 시각(t2)에서, 선택된 워드선에 비교적 높은 양의 프로그래밍 전위(Vprg)가 인가되고 비선택 워드선에 패스 전압(Vpass)가 인가된다. 프로그래밍 전압(Vprg) 및 패스 전압(Vpass)은 시각(t5)까지 인가된다. 프로그래밍 전위(Vprg)는 종래의 플래시 메모리에서 인가되는 프로그래밍 전압(예를 들면 20V보다 낮은 전압)으로 할 수 있다. 또 패스 전압(Vpass)은, 프로그래밍 전위(Vprg)보다 낮고 데이터「0」이 보존 유지된 메모리 셀이 온되기에 충분한 크기의 전위이다. 도 11에 도시한 바와 같이. 선택된 워드선(WL29)에 프로그래밍 전위(Vprg)가 인가되고 그 이외의 비선택 워드선에 패스 전위(Vpass)가 인가된다.

프로그래밍 전압(Vprg), 패스 전압(Vpass)이 인가되는 기간 중의 시각(t3)∼시각(t4)에서, P웰 영역(330)에는 N웰 영역(320)보다 높은 순방향 바이어스의 전위(Vx)가 인가되어 순방향 바이어스가 형성된다. 이로써 선택된 프로그래밍 셀에는 데이터「0」이 기입된다.

도 12는, 도 11의 비트선(BL-1)의 프로그래밍 동작을 설명하는 개략 단면도이다. 도 12를 참조하면, N웰 영역(320)의 콘택 영역(322)에 전위(VN-well)가 인가되고 P웰 영역(330)의 콘택 영역(332)에 VN-well의 전위보다 높은 전위(Vx)가 인가되면, P웰 영역(330)과 N웰 영역(320)간의 접합은 순방향 바이어스가 되어 N웰 영역(320)에서 P웰 영역(330)으로 전자가 주입된다. 이 때 전위(V2)가 인가된 비트선에 대응하는 셀 유닛(NU)은 플로팅 상태에 있기 때문에 프로그래밍 전압(Vprg)이 인가된 프로그래밍 셀의 실리콘 표면의 전위가 상승한다. 또 패스 전압(Vpass)이 인가된 메모리 셀의 실리콘 표면의 전위도 약간 상승한다. 이렇게 하여 도 12에 도시한 것처럼, V2가 인가된 비트선에 대응하는 메모리 셀(MC0)∼(MC31)의 채널에는 공핍 영역(350)이 형성된다. 그 때 N웰 영역(320)에서 P웰 영역(330)에 주입된 어느 전자는 프로그래밍 셀 채널의 깊은 곳의 공핍 영역(350)에서 전계 가속되어 프로그래밍 셀의 플로팅 게이트(전하 축적층)에 주입된다. 이로써 프로그래밍 셀의 문턱값이 양(陽)방향으로 시프트되어 데이터「0」이 기입된다.

도 13은, 도 11의 비트선(BL-2) 상태를 설명하는 개략 단면도이다. P웰 영역(330)에 Vx의 전위를 주는 기간 중에 도 12의 때와 동일하게 전자는 N웰 영역(320)에서 P웰 영역(330)으로 주입된다. 비트선(BL-2)에 V1의 전위가 주어지는 경우, 비트선 선택 트랜지스터(TD-2)가 온 상태가 되므로 셀 유닛(NU)의 메모리 셀의 채널에는 반전층(360)이 형성되어 채널의 전위가 V1과 같은 전위가 된다. N웰 영역(320)으로부터 온 전자 몇 개는 프로그래밍 전압(Vprg)(비트(WL29)에 대응한다)이 인가된 메모리 셀의 채널 근방에 도달하지만 채널에는 공핍층이 형성되지 않아 전자가 전계 가속되지 않는다. 따라서 선택되는 비트(WL29)에 대응하는 메모리 셀의 플로팅 게이트 내에 전자는 주입되지 않는다. 따라서 문턱값(Vt)은 변화되지 않고 데이터「1」이다.

본 실시예에서는, 셀 어레이 영역(310B) 내에서 P웰 영역(330)을 몇 개로 분할하여 선택된 블록에 프로그래밍할 때에는 선택된 블록이 포함되는 P웰 영역의 전위를 N웰 영역(320)에 비해 양의 전위로 하고, 다른 P웰 영역은 프로그래밍 중에 0V로 고정하여 N웰 영역(320)에서 P웰 영역(330)으로 흐르는 순방향 전류를 줄일 수 있다.

상기 제1 내지 제3 실시예를 상세히 설명하였으나 본 발명은 제1 내지 제3 실시예 각각을 포함하고 나아가 제1 내지 제3 실시예의 조합 형태도 포함한다. 예를 들면, 제3 실시예에서도 제2 실시예의 때와 동일하게 프로그래밍하는 행 어드레스의 위치에 따라 P웰 영역(330)에 인가하는 순방향 바이어스 전압의 인가 기간을 가변시켜도 좋다.

본 발명의 바람직한 실시형태에 대해 상술하였으나, 본 발명은 특정 실시형태로 한정되지 않으며 특허청구범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변형·변경이 가능하다.

10：플래시 메모리 100：메모리 어레이
110：입출력 버퍼 120：어드레스 레지스터
130：데이터 레지스터 140：콘트롤러
150：워드선 선택 회로 160：페이지 버퍼/센싱 회로
170：열 선택 회로 180：내부 전압 발생 회로
200：P웰 영역 210：공핍 영역
220：콘택 영역 230：반전 영역
300：실리콘 기판 310A：주변 영역
310B：셀 어레이 영역 320：N웰 영역
322：콘택 영역 330：P웰 영역
332：콘택 영역 340：블록
350：공핍 영역 360：반전 영역
BL:비트선 SL：공통 소스선
TD:비트선 선택 트랜지스터 TS:소스선 선택 트랜지스터
SGD, SGS：선택 게이트선

Claims

제1 도전형의 제1 반도체 영역 내에 복수의 NAND형 셀 유닛이 형성된 메모리 어레이를 포함한 플래시 메모리의 프로그래밍 방법으로서,
프로그래밍 셀을 포함한 셀 유닛을 대응되는 비트선으로부터 전기적으로 격리하고, 프로그래밍 셀을 포함하지 않는 셀 유닛을 대응되는 비트선에 전기적으로 결합하고,
선택된 워드선에 프로그래밍 전압을 인가하고 또한 비선택된 워드선에 패스 전압을 인가하고,
상기 프로그래밍 전압을 인가하는 동안에 상기 제1 반도체 영역 내에 캐리어를 발생시키고,
상기 프로그래밍 셀에 핫 캐리어를 주입할 수 있게 하는 프로그래밍 방법.
청구항 1에 있어서,
상기 캐리어의 발생은 상기 제1 반도체 영역에 순방향 바이어스를 형성하는 것을 포함한 프로그래밍 방법.
청구항 2에 있어서,
상기 순방향 바이어스의 형성은, 상기 제1 반도체 영역에 제1 전압을 인가하고, 상기 제1 반도체 영역 내에 형성되는 제2 반도체 영역에 제2 전압을 인가하는 것을 포함하고, 상기 제2 전압은 상기 제1 전압보다 큰 프로그래밍 방법.
청구항 1에 있어서,
P형 실리콘 기판 상에 상기 제1 반도체 영역이 형성되고, 상기 제1 반도체 영역 내에 제2 도전형의 복수의 제2 반도체 영역이 형성되고, 상기 제1 반도체 영역은 N형이 되고 상기 제2 반도체 영역은 P형이 되는 프로그래밍 방법.
청구항 4에 있어서,
상기 복수의 제2 반도체 영역 중 상기 프로그래밍 셀을 포함한 상기 제2 반도체 영역에 상기 제1 반도체 영역보다 높은 전위가 인가되는 프로그래밍 방법.
청구항 1에 있어서,
상기 셀 유닛의 일방 단부는 비트선 선택 트랜지스터를 통해 대응되는 비트선에 접속되고, 타방 단부는 소스선 선택 트랜지스터를 통해 소스선에 접속되고, 상기 프로그래밍 셀을 포함한 상기 셀 유닛은 상기 비트선 선택 트랜지스터 및 상기 소스선 선택 트랜지스터를 비도통함으로써 상기 비트선 및 상기 소스선으로부터 전기적으로 격리되고, 상기 프로그래밍 셀을 포함하지 않는 상기 셀 유닛은 상기 비트선 선택 트랜지스터를 도통함으로써 상기 비트선에 전기적으로 결합되는 프로그래밍 방법.
청구항 6에 있어서,
상기 프로그래밍 셀을 포함한 상기 셀 유닛에 대응하는 비트선에는 제1 전위가 인가되고, 상기 프로그래밍 셀을 포함하지 않는 상기 셀 유닛에 대응하는 비트선에는 제2 전위가 인가되고, 상기 비트선 선택 트랜지스터의 게이트에는 제3 전위가 인가되고, 상기 제1 전위는 상기 제2 전위보다 크고 상기 제3 전위는 상기 제1 전위와 상기 제2 전위 사이인 프로그래밍 방법.
청구항 6에 있어서,
상기 소스선 선택 트랜지스터의 확산 영역에 순방향 바이어스를 발생시키는 전압이 인가되는 프로그래밍 방법.
청구항 1에 있어서,
상기 캐리어를 발생시키는 기간은 선택된 워드선의 위치에 따라 가변되는 프로그래밍 방법.
청구항 9에 있어서,
상기 캐리어를 발생시키는 기간은, 선택된 워드선의 위치가 제1 문턱값 이하일 때 제1 기간이며, 선택된 워드선의 위치가 제1 문턱값보다 클 때 상기 제1 기간보다 큰 상기 제2 기간인 프로그래밍 방법.
청구항 1에 있어서,
상기 프로그래밍 셀의 채널에는 공핍 영역이 형성되는 프로그래밍 방법.
제1 도전형의 제1 반도체 영역이 형성된 메모리 어레이와, 상기 메모리 어레이에 형성되고 복수의 직렬 접속된 메모리 셀을 가진 복수의 셀 유닛을 포함한 반도체 기억장치로서,
상기 복수의 셀 유닛 중 하나는 프로그래밍된 프로그래밍 셀을 포함하고 있고,
프로그래밍 기간에는 상기 프로그래밍 셀을 포함한 상기 셀 유닛을 대응되는 비트선으로부터 전기적으로 격리하고, 상기 프로그래밍 셀을 포함하지 않는 상기 셀 유닛을 대응되는 비트선에 전기적으로 결합하고, 선택된 워드선에 프로그래밍 전압을 인가하고, 비선택 워드선에 패스 전압을 인가하여 상기 제1 반도체 영역 내에 캐리어를 발생시키고,
상기 프로그래밍 기간에는 상기 프로그래밍 셀을 포함한 상기 셀 유닛에 공핍 영역이 형성되어 상기 캐리어가 해당 공핍 영역에 핫 캐리어를 형성하고 상기 프로그래밍 셀에 핫 캐리어를 주입하는 반도체 기억장치.
청구항 12에 있어서,
상기 제1 도전형 실리콘 기판 상에 형성되는 제2 도전형의 제2 반도체 영역을 더 포함하고, 상기 제2 반도체 영역 내에 상기 제1 반도체 영역이 형성되는 반도체 기억장치.
청구항 13에 있어서,
상기 캐리어의 발생은 상기 제1 반도체 영역에 순방향 바이어스를 인가하는 반도체 기억장치.
청구항 14에 있어서,
상기 순방향 바이어스의 인가는, 상기 제1 반도체 영역에 상기 제2 반도체 영역보다 높은 전위를 인가하는 반도체 기억장치.
청구항 15에 있어서,
상기 캐리어를 발생시키는 기간은 선택된 워드선의 위치에 따라 설정되는 반도체 기억장치.
청구항 12에 있어서,
상기 셀 유닛의 일방 단부는 비트선 선택 트랜지스터를 통해 대응되는 비트선에 접속되고, 타방 단부는 소스선 선택 트랜지스터를 통해 소스선에 접속되고, 상기 프로그래밍 셀을 포함한 상기 셀 유닛은 상기 비트선 선택 트랜지스터 및 상기 소스선 선택 트랜지스터를 비도통함으로써 상기 비트선 및 상기 소스선으로부터 전기적으로 격리되고, 상기 프로그래밍 셀을 포함하지 않는 상기 스트링은 상기 비트선 선택 트랜지스터를 도통함으로써 상기 비트선에 전기적으로 결합되는 반도체 기억장치.
청구항 17에 있어서,
상기 프로그래밍 셀을 포함한 상기 셀 유닛에 대응하는 비트선에는 제1 전위가 인가되고, 상기 프로그래밍 셀을 포함하지 않는 상기 셀 유닛에 대응하는 비트선에는 제2 전위가 인가되고, 상기 비트선 선택 트랜지스터의 게이트에는 제3 전위가 인가되고, 상기 제1 전위는 상기 제2 전위보다 크고 상기 제3 전위는 상기 제1 전위와 상기 제2 전위 사이인 반도체 기억장치.