TWI620188B - Semiconductor memory device - Google Patents

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TWI620188B
TWI620188B TW105103580A TW105103580A TWI620188B TW I620188 B TWI620188 B TW I620188B TW 105103580 A TW105103580 A TW 105103580A TW 105103580 A TW105103580 A TW 105103580A TW I620188 B TWI620188 B TW I620188B
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well
memory cell
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memory device
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Hiroshi Maejima
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Toshiba Memory Corp
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Abstract

本發明之實施形態提供一種可降低消耗電力之半導體記憶裝置。
實施形態之半導體記憶裝置具備第1導電型之第1井21、設置於第1井21之上方且包含第1記憶胞電晶體MT之記憶胞陣列111、及與第1記憶胞電晶體MT連接之第1配線。於第1記憶胞電晶體之資料之抹除時，對第1配線施加正的第1電位，且於資料之抹除時，第1井21於電性浮動之狀態下上升至正的第2電位。

Description

半導體記憶裝置 [相關申請案]
本申請案享有以日本專利申請案2015-42540號(申請日：2015年3月4日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體記憶裝置。
已知將記憶胞電晶體三維排列而成之NAND(Not AND，反及)型快閃記憶體。
本發明之實施形態提供一種可降低消耗電力之半導體記憶裝置。
實施形態之半導體記憶裝置具備第1導電型之第1井、設置於第1井之上方且包含第1記憶胞電晶體之記憶胞陣列、及與第1記憶胞電晶體連接之第1配線。於第1記憶胞電晶體之資料之抹除時，對第1配線施加正的第1電位，且於資料之抹除時，第1井於電性浮動之狀態下上升至正的第2電位。
20‧‧‧p型半導體基板
21‧‧‧n型井
22‧‧‧p型井
23‧‧‧元件區域
24‧‧‧p+擴散層
25‧‧‧n+擴散層
26‧‧‧接觸插塞
27‧‧‧接觸插塞
28‧‧‧配線層
29‧‧‧配線層
30‧‧‧配線層
31a‧‧‧半導體層
31b‧‧‧半導體層
31c‧‧‧半導體層
31d‧‧‧半導體層
32‧‧‧配線層
33‧‧‧配線層
34‧‧‧配線層
35‧‧‧配線層
36‧‧‧配線層
37‧‧‧配線層
38‧‧‧配線層
39‧‧‧配線層
40‧‧‧閘極電極
42‧‧‧接觸插塞
43‧‧‧配線層
44‧‧‧接觸插塞
45‧‧‧配線層
51‧‧‧n通道MOS電晶體
52‧‧‧p通道MOS電晶體
53‧‧‧n通道MOS電晶體
61‧‧‧絕緣膜
62‧‧‧絕緣膜
62-1‧‧‧絕緣膜
62-2‧‧‧絕緣膜
62-3‧‧‧絕緣膜
62-4‧‧‧絕緣膜
63‧‧‧半導體層
63-1‧‧‧半導體層
63-2‧‧‧半導體層
63-3‧‧‧半導體層
64‧‧‧積層體
64-1‧‧‧積層體
64-3‧‧‧積層體
65‧‧‧隧道絕緣膜
66‧‧‧電荷蓄積層
67‧‧‧區塊絕緣膜
68‧‧‧導電膜
100‧‧‧NAND型快閃記憶體
110‧‧‧芯部
111‧‧‧記憶胞陣列
112‧‧‧列解碼器
113‧‧‧感測放大器
116‧‧‧NAND串
120‧‧‧周邊電路部
121‧‧‧定序器
122‧‧‧電壓產生電路
123‧‧‧驅動器
130‧‧‧感測放大器單元
131‧‧‧感測放大器部
132‧‧‧鎖存電路
140‧‧‧連接部
150‧‧‧區域
151‧‧‧區域
160‧‧‧開關電路
200‧‧‧n通道MOS電晶體
201‧‧‧n通道MOS電晶體
202‧‧‧n通道MOS電晶體
203‧‧‧n通道MOS電晶體
204‧‧‧n通道MOS電晶體
205‧‧‧n通道MOS電晶體
206‧‧‧n通道MOS電晶體
207‧‧‧n通道MOS電晶體
208‧‧‧n通道MOS電晶體
209‧‧‧n通道MOS電晶體
210‧‧‧p通道MOS電晶體
211‧‧‧p通道MOS電晶體
212‧‧‧p通道MOS電晶體
213‧‧‧p通道MOS電晶體
214‧‧‧電容器元件
215‧‧‧n通道MOS電晶體
216‧‧‧n通道MOS電晶體
217‧‧‧n通道MOS電晶體
218‧‧‧p通道MOS電晶體
219‧‧‧p通道MOS電晶體
220‧‧‧p通道MOS電晶體
260‧‧‧n通道MOS電晶體
261‧‧‧n通道MOS電晶體
262‧‧‧n通道MOS電晶體
262a‧‧‧n通道MOS電晶體
262b‧‧‧n通道MOS電晶體
263‧‧‧n通道MOS電晶體
264‧‧‧n通道MOS電晶體
265‧‧‧n通道MOS電晶體
266‧‧‧n通道MOS電晶體
267‧‧‧n通道MOS晶體
268‧‧‧n通道MOS電晶體
269‧‧‧n通道MOS電晶體
270‧‧‧n通道MOS電晶體
271‧‧‧n通道MOS電晶體
272‧‧‧n通道MOS電晶體
273‧‧‧n通道MOS電晶體
274‧‧‧n通道MOS電晶體
275‧‧‧n通道MOS電晶體
276‧‧‧n通道MOS電晶體
277‧‧‧n通道MOS電晶體
278‧‧‧n通道MOS電晶體
280‧‧‧n通道MOS電晶體
281‧‧‧n通道MOS電晶體
282‧‧‧n通道MOS電晶體
283‧‧‧n通道MOS電晶體
284‧‧‧n通道MOS電晶體
285‧‧‧n通道MOS電晶體
286‧‧‧n通道MOS電晶體
287‧‧‧n通道MOS電晶體
300‧‧‧三井區域
301‧‧‧三井區域
400‧‧‧區域
410‧‧‧區域
420‧‧‧區域
430‧‧‧區域
AA‧‧‧活性區
BC1‧‧‧接觸插塞
BC2‧‧‧接觸插塞
BC3‧‧‧接觸插塞
BC4‧‧‧接觸插塞
BC5‧‧‧接觸插塞
BC6‧‧‧接觸插塞
BG‧‧‧背閘極線
BIAS‧‧‧信號
BL‧‧‧位元線
BL0‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BL4‧‧‧位元線
BL5‧‧‧位元線
BL6‧‧‧位元線
BLBIAS‧‧‧節點
BLBIAS_SW‧‧‧信號
BLC‧‧‧信號
BLI‧‧‧節點
BLK(BLK0、BLK1、…)‧‧‧區塊
BLS‧‧‧信號
BLX‧‧‧信號
BT‧‧‧背閘極電晶體
CLK‧‧‧時脈信號
CNWELL‧‧‧井配線
COM1‧‧‧節點
COM2‧‧‧節點
CSG‧‧‧行選擇電晶體
CSG1‧‧‧行選擇電晶體
CSG2‧‧‧行選擇電晶體
CSG3‧‧‧行選擇電晶體
CSG4‧‧‧行選擇電晶體
FT‧‧‧傳輸線
GR‧‧‧串組
GR1‧‧‧串組
GR2‧‧‧串組
GR3‧‧‧串組
GR4‧‧‧串組
GSL‧‧‧全域源極線
GSL1‧‧‧選擇閘極線
GSL2‧‧‧選擇閘極線
HLL‧‧‧信號
INV‧‧‧節點
LAT‧‧‧節點
LBUS‧‧‧匯流排
M0‧‧‧配線
M1‧‧‧配線
MT‧‧‧記憶胞電晶體
MT0‧‧‧記憶胞電晶體
MT1‧‧‧記憶胞電晶體
MT2‧‧‧記憶胞電晶體
MT3‧‧‧記憶胞電晶體
MT4‧‧‧記憶胞電晶體
MT5‧‧‧記憶胞電晶體
MT6‧‧‧記憶胞電晶體
MT7‧‧‧記憶胞電晶體
MT_D‧‧‧虛設之記憶胞電晶體
MU‧‧‧記憶體單元
MU1‧‧‧記憶體單元
MU2‧‧‧記憶體單元
RST_N‧‧‧信號
RST_P‧‧‧信號
SEN‧‧‧節點
SET‧‧‧信號
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
SL<0>‧‧‧源極線
SL<1>‧‧‧源極線
SR‧‧‧NAND串
SR1‧‧‧NAND串
SR2‧‧‧NAND串
SR3‧‧‧NAND串
SRCGND‧‧‧節點
SSL1‧‧‧控制信號線
SSL2‧‧‧控制信號線
SSL3‧‧‧控制信號線
SSL4‧‧‧控制信號線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
STBn‧‧‧信號
SU(SU0、SU1、…)‧‧‧串單元
SW_S0VH‧‧‧信號
SW_S0VL‧‧‧信號
SW_S1VH‧‧‧信號
SW_S1VL‧‧‧信號
t0‧‧‧時刻
t1‧‧‧時刻
t2‧‧‧時刻
VBG‧‧‧電壓
VDD‧‧‧電源電壓
VDDSA‧‧‧電壓
VDDSA_SW‧‧‧信號
VERA‧‧‧電壓
VERA_GIDL‧‧‧電壓
VERA_SW‧‧‧信號
VERA_WL‧‧‧電壓
VHSA‧‧‧節點
VLSA‧‧‧節點
VSS‧‧‧接地電位
VSSSA_SW‧‧‧信號
WL‧‧‧字元線
WL0‧‧‧字元線
WL1‧‧‧字元線
WL2‧‧‧字元線
WL3‧‧‧字元線
WL4‧‧‧字元線
WL5‧‧‧字元線
WL6‧‧‧字元線
WL7‧‧‧字元線
WL_D‧‧‧虛設字元線
XXL‧‧‧信號
Z0‧‧‧區
Z1‧‧‧區
圖1係第1實施形態之半導體記憶裝置之方塊圖。
圖2係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。
圖3係第1實施形態之半導體記憶裝置所具備之記憶胞陣列及半導體基板之剖視圖。
圖4係第1實施形態之半導體記憶裝置所具備之感測放大器單元之電路圖。
圖5係表示第1實施形態之半導體記憶裝置於抹除時之各配線之電位之時序圖。
圖6係表示第1實施形態之半導體記憶裝置於抹除時之電容耦合之記憶胞陣列及半導體基板之剖視圖。
圖7係第2實施形態之半導體記憶裝置所具備之感測放大器單元之電路圖。
圖8係第2實施形態之半導體記憶裝置所具備之驅動器之方塊圖。
圖9係第2實施形態之半導體記憶裝置所具備之記憶胞陣列及半導體基板之剖視圖。
圖10係表示第2實施形態之半導體記憶裝置於抹除時之各配線之電位之時序圖。
圖11係表示第2實施形態之半導體記憶裝置於抹除時之驅動器之連接之方塊圖。
圖12係表示第2實施形態之半導體記憶裝置於抹除時之電容耦合之記憶胞陣列及半導體基板之剖視圖。
圖13係第3實施形態之半導體記憶裝置所具備之驅動器之方塊圖。
圖14係表示第3實施形態之半導體記憶裝置之源極線、感測放大器之電源線、及驅動器之信號線之狀態之表格。
圖15係表示第3實施形態之半導體記憶裝置於抹除時之驅動器之連接之方塊圖。
圖16係表示第3實施形態之半導體記憶裝置之源極線、感測放大器之電源線、及驅動器之信號線之狀態之表格。
圖17係第4實施形態之半導體記憶裝置所具備之記憶胞陣列及半導體基板之剖視圖。
圖18係第5實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。
圖19係第5實施形態之半導體記憶裝置所具備之記憶胞陣列之立體圖。
圖20係第5實施形態之半導體記憶裝置所具備之記憶胞陣列之俯視圖。
圖21係沿圖20之21-21線之剖視圖。
圖22係沿圖20之22-22線之剖視圖。
圖23係沿圖20之23-23線之剖視圖。
圖24係表示第5實施形態之半導體記憶裝置於抹除時之各配線之電位之時序圖。
圖25係第1實施形態之變化例之半導體記憶裝置所具備之記憶胞陣列及半導體基板的剖視圖。
圖26係表示第2實施形態之變化例之半導體記憶裝置於抹除時之各配線之電位的時序圖。
以下，參照圖式對實施形態進行說明。於該說明時，遍及所有圖對共通之部分標註共通之參照符號。
1.第1實施形態
對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉將記憶胞電晶體積層於半導體基板上而成之三維積層型NAND型快閃記憶體為例進行說明。
1.1關於構成
1.1.1關於半導體記憶裝置之整體構成
首先，使用圖1對半導體記憶裝置之整體構成進行說明。NAND型快閃記憶體100係由未圖示之外部控制器控制，且自該控制器被供給電源電壓VDD(例如3.3V)而動作。如圖所示，NAND型快閃記憶體100大致具備芯部110及周邊電路部120。
芯部110具備記憶胞陣列111、列解碼器112、及感測放大器113。
記憶胞陣列111具備複數個非揮發性記憶胞電晶體之集合即複數個區塊BLK(BLK0、BLK1、…)。區塊BLK之各者具備分別與字元線及位元線建立關聯之記憶胞電晶體之集合即複數個串單元SU(SU0、SU1、…)。串單元SU之各者具備將記憶胞電晶體串聯連接而成之複數個NAND串116。當然，NAND串116之數量為任意。關於記憶胞陣列111之詳情將於以下敍述。
列解碼器112例如於資料之寫入及讀出時，對區塊BLK之位址或頁之位址進行解碼，選擇與成為對象之頁對應之字元線。然後，列解碼器112對選擇字元線及非選擇字元線施加適當之電壓。
感測放大器113於資料之讀出時，感測自記憶胞電晶體讀出至位元線之資料。又，於資料之寫入時，將寫入資料傳送至記憶胞電晶體。
周邊電路部120具備定序器121、電壓產生電路122、及驅動器123。
定序器121控制NAND型快閃記憶體100整體之動作。
電壓產生電路122藉由使電源電壓VDD升壓或降壓而產生於資料之寫入、讀出、及抹除中必要之電壓，且供給至驅動器123。
驅動器123將電壓產生電路122所產生之電壓供給至列解碼器112、感測放大器113、未圖示之源極線、及井等。
1.1.2關於記憶胞陣列之電路構成
其次，使用圖2對記憶胞陣列111之電路構成進行說明。
如圖所示，區塊BLK具有例如4個包含NAND串116之串單元SU。存在於同一區塊BLK內之記憶胞電晶體MT之資料例如被一次抹除。再者，資料之抹除範圍並不限定於1個區塊BLK，亦可一次抹除複數個區塊BLK，還可一次抹除1個區塊BLK內之一部分區域。
又，關於資料之抹除，記載於例如“非揮發性半導體記憶裝置”該2010年1月27日提出申請之美國專利申請案12/694,690號中。又，記載於“非揮發性半導體記憶裝置”該2011年9月18日提出申請之美國專利申請案13/235,389號中。該等專利申請案之整體於本案說明書中藉由參照而被引用。
相對於此，本實施形態之資料之讀出及寫入係對與任一區塊BLK之任一串單元SU中之任一字元線WL共通地連接之複數個記憶胞電晶體MT一次進行。以下，將一次讀出或寫入之資料之單位稱為「頁」。
NAND串116之各者包含記憶胞電晶體MT(MT0~MT7)、虛設之記憶胞電晶體MT_D、選擇電晶體ST1、ST2、及背閘極電晶體BT，且其等串聯連接。再者，各電晶體之個數為任意，虛設之記憶胞電晶體MT_D亦可取消。
同一串單元SU內之選擇電晶體ST1之閘極連接於同一選擇閘極線SGD，且選擇電晶體ST2之閘極連接於同一選擇閘極線SGS。同一區塊BLK內之記憶胞電晶體MT~MT7分別連接於同一字元線WL0~WL7，背閘極電晶體BT之控制閘極連接於同一背閘極線BG。
於複數個區塊BLK間位於同一列之NAND串116之選擇電晶體ST1連接於同一位元線BL(BL0~BL(N-1)之任一者，N為1以上之自然數)。或者，位於複數個區塊BLK間之NAND串116連接於同一源極線SL。
1.1.3關於記憶胞陣列及半導體基板之剖面構成
其次，使用圖3對記憶胞陣列111及半導體基板之剖面構成詳細地進行說明。
如圖所示，於p型半導體基板20之表面附近設置有n型井21，於n型井21之表面區域配置有藉由未圖示之元件分離區域分離後之元件區域23(Active Area(活性區)：AA)。再者，於圖3之例中，於元件區域23上未形成電晶體。進而，元件區域23既可為n型井，亦可為p型井。
又，於n型井21之表面區域設有n+擴散層25，且經由接觸插塞26而與配線層28連接。配線層28係作為將自驅動器123供給之電壓傳送至n型井21之井配線CNWELL發揮功能。又，於半導體基板20，設置有p+擴散層24，且經由接觸插塞27而與配線層29連接。配線層29係作為將自驅動器123供給之電壓傳送至半導體基板20之配線CSUB發揮功能。
於半導體基板20上形成有未圖示之絕緣膜，且於該未圖示之絕緣膜之上方形成有記憶胞陣列111。具體而言，將作為背閘極線BG發揮功能之配線層30、作為字元線WL及虛設字元線WL_D發揮功能之配線層32、及作為選擇閘極線SGS發揮功能之配線層33或作為選擇閘極線SGD發揮功能之配線層34朝與半導體基板20之表面垂直之第1方向依序設置。而且，將成為NAND串116之電流路徑之半導體層31a及31b設置成U字型，電流路徑之兩端分別連接於作為源極線SL發揮功能之配線層35及作為位元線BL發揮功能之配線層36。而且，於配線層36之上方形成有配線層37及38。以下，於本實施形態中，將第1方向上之記憶胞陣列111之下方之區域稱為「區域150」。又，以配線層37作為將驅動器123與源極線SL連接之全域源極線GSL發揮功能，且配線層38作為對n型井21或元件區域23傳送電壓或信號之傳輸線FT發揮功能之情形為例進行說明。由此，全域源極線GSL於未圖示之區域 連接於源極線SL，傳輸線FT於未圖示之區域連接於井配線CNWELL或元件區域23。
關於記憶胞陣列111之構成，記載於例如“三維積層非揮發性半導體記憶體”該2009年3月19日提出申請之美國專利申請案12/407,403號中。又，記載於“三維積層非揮發性半導體記憶體”該2009年3月18日提出申請之美國專利申請案12/406,524號、“非揮發性半導體記憶裝置及其製造方法”該2010年3月25日提出申請之美國專利申請案12/679,991號、及“半導體記憶體及其製造方法”該2009年3月23日提出申請之美國專利申請案12/532,030號中。該等專利申請案之整體於本案說明書中藉由參照而被引用。
1.1.4關於感測放大器之構成
其次，使用圖4對感測放大器113之構成進行說明。於本實施形態中，以感測流動於位元線BL之電流之電流感測方式之感測放大器113為例進行說明。
本實施形態之感測放大器113針對每一位元線具備圖4所示之感測放大器單元130及連接(hookup)部140。而且，感測放大器單元130包含感測放大器部131及鎖存電路132。
感測放大器部131於資料之讀出動作時，感測讀出至位元線BL之資料，並將其暫時保持於鎖存電路132。又，感測放大器部131於資料之寫入動作時，將自外部賦予之寫入資料暫時保持於鎖存電路132，且將與寫入資料相應之電壓施加至位元線BL。再者，鎖存電路132例如於處理多值資料之情形等時亦可設置複數個而並不限定於1個。
連接部140設置於感測放大器單元130與位元線BL之間。連接部140於資料之寫入及讀出時，將位元線BL與感測放大器單元130連接，於抹除時，將抹除所需之高電壓自驅動器123傳送至位元線BL。
其次，對感測放大器單元130及連接部140之電路構成進行說 明。
如圖4所示，感測放大器部131具備低耐壓n通道MOS(metal oxide semiconductor，金氧半導體)電晶體202~209、低耐壓p通道MOS電晶體210~213、及電容器元件214。
電晶體202係於閘極被輸入信號BLC，源極或汲極之任一者連接於節點BLI，且另一者連接於節點COM1。電晶體202係用以將對應之位元線BL箝位至與信號BLC相應之電位者。
電晶體203係於閘極被輸入信號BLX，源極或汲極之任一者連接於節點VHSA，且另一者連接於節點COM2。節點VHSA連接於例如驅動器123，且傳送例如電壓VDDSA。
電晶體204係於閘極連接有節點LAT，源極或汲極之任一者連接於節點COM2，且另一者連接於節點COM1。電晶體210係於閘極連接有節點INV，源極或汲極之任一者連接於節點COM2，且另一者連接於節點COM1。而且，電晶體204及210成為根據保持於鎖存電路132中之資料而進行接通/斷開之切換之第1開關。
電晶體205係於閘極連接有節點INV，源極或汲極之任一者連接於節點COM1，且另一者連接於節點SRCGND。節點SRCGND連接於例如驅動器123，且傳送例如接地電位VSS。電晶體211係於閘極連接有節點LAT，源極或汲極之任一者連接於節點COM1，且另一者連接於節點SRCGND。而且，電晶體205及211成為根據保持於鎖存電路132中之資料而進行接通/斷開之切換之第2開關。
電晶體206係於閘極被輸入信號HLL，源極或汲極之任一者連接於節點VHSA，且另一者連接於節點SEN。電晶體207係於閘極被輸入信號XXL，源極或汲極之任一者連接於節點SEN，且另一者連接於節點COM2。電容器元件214係一電極連接於節點SEN，且於另一電極被輸入時脈信號CLK。電晶體208係於閘極被輸入信號SET，源極或汲 極之任一者連接於節點COM2，且另一者連接於匯流排LBUS。電晶體212係於閘極被輸入信號STBn，源極或汲極之任一者連接於節點VHSA，且另一者連接於電晶體213之源極或汲極之其中一者。電晶體213係於閘極連接有節點SEN，源極或汲極之其中另一者連接於節點INV。電晶體209係於閘極被輸入信號RST_N，源極或汲極之任一者連接於節點INV，且另一者連接於匯流排LBUS。
其次，對鎖存電路132進行說明。鎖存電路132具備低耐壓n通道MOS電晶體215~217及低耐壓p通道MOS電晶體218~220。
電晶體218係於閘極被輸入信號RST_P，源極或汲極之任一者連接於節點VHSA，且另一者連接於電晶體219之源極或汲極之其中一者。電晶體219係於閘極連接有節點LAT，源極或汲極之其中另一者連接於節點INV。電晶體215係於閘極連接有節點LAT，源極或汲極之任一者連接於節點INV，且另一者連接於電晶體216之源極或汲極之其中一者。電晶體216係於閘極被輸入信號STBn，源極或汲極之其中另一者連接於節點VLSA。節點VLSA連接於例如驅動器123，且傳送例如VSS。電晶體220係於閘極連接有節點INV，源極或汲極之任一者連接於節點VHSA，且另一者連接於節點LAT。電晶體217係於閘極連接有節點INV，源極或汲極之任一者連接於節點LAT，且另一者連接於節點VLSA。
鎖存電路132中，由電晶體215、219構成第1反相器，由電晶體217、220構成第2反相器。而且，將節點INV連接於第1反相器之輸出及第2反相器之輸入，將節點LAT連接於第1反相器之輸入及第2反相器之輸出。因此，鎖存電路132中，於節點LAT保持資料，且於節點INV保持其反轉資料。
其次，對連接部140進行說明。連接部140具備高耐壓n通道MOS電晶體200及201。電晶體200及201係耐性較之前說明之電晶體202~ 213及215~220高的電晶體，且以可施加高於該等電晶體之電壓之方式進行設計。具體而言，若對高耐壓電晶體與低耐壓電晶體進行比較，則例如高耐壓電晶體之閘極氧化膜之膜厚較厚，電晶體尺寸較大。
電晶體200係於閘極被輸入信號BLS，源極或汲極之任一者連接於對應之位元線BL，且另一者經由節點BLI而連接於感測放大器部131。電晶體201係於閘極被輸入信號BIAS，源極或汲極之任一者連接於對應之位元線BL，且另一者連接於節點BLBIAS。節點BLBIAS連接於例如驅動器123，且例如於資料之抹除時，傳送施加至位元線BL之高電壓。由此，連接部140於將位元線BL與感測放大器單元130連接時，使電晶體200為接通狀態，且使電晶體201為斷開狀態。又，連接部140於對位元線BL施加高電壓時，藉由使電晶體200為斷開狀態且使電晶體201為接通狀態而將位元線BL與節點BLBIAS電性連接，對位元線BL傳送高電壓。
1.2關於資料之抹除動作
其次，對本實施形態之資料之抹除動作、尤其著眼於各配線之電壓及因電容耦合產生之電壓上升詳細地進行說明。
1.2.1關於抹除時之電壓
首先，使用圖5對資料之抹除時之各配線之電位關係進行說明。
如圖所示，感測放大器113對位元線BL施加電壓VERA(例如24V)。更具體而言，於連接部140，將自驅動器123供給至節點BLBIAS之電壓VERA經由電晶體201而傳送至位元線BL。電壓VERA係於抹除時用以使選擇電晶體ST1及ST2中產生GIDL(Gate Induced Drain leakage，閘極引發汲極漏電流)之高電壓。同樣地，驅動器123對源極線SL施加VERA。而且，列解碼器112對選擇區塊BLK之選擇閘極線SGD及SGS施加電壓VERA_GIDL(例如18V)。電壓VERA_GIDL係用 以產生GIDL之高電壓，且處於VERA>VERA_GIDL之關係。
於該狀態下，列解碼器112對選擇區塊BLK之背閘極線BG施加電壓VBG(例如7V)。電壓VBG係使背閘極電晶體BT為接通狀態且能夠傳送由GIDL產生之電洞之電壓，且係不將由GIDL產生之電洞注入至背閘極電晶體BT之電荷蓄積層中之電壓。同樣地，列解碼器112對虛設字元線WL_D施加VBG，使虛設之記憶胞電晶體MT_D為接通狀態。而且，列解碼器112對字元線WL0~WL7施加電壓VERA_WL(例如0.5V)。VERA_WL設為較VERA充分低之電壓，以便將由GIDL產生之電洞注入至記憶胞電晶體MT之電荷蓄積層。藉此，對連接於字元線WL0~WL7之記憶胞電晶體MT0~MT7之電荷蓄積層供給由GIDL產生之電洞，將資料抹除。
又，於非選擇區塊BLK，列解碼器112對背閘極線BG施加VERA(例如24V)，使背閘極電晶體BT為斷開狀態。此時，背閘極電晶體BT中未產生GIDL。而且，使字元線(包含虛設字元線)、選擇閘極線SGD、及SGS為浮動狀態。藉此，字元線WL、選擇閘極線SGD、及SGS之電位藉由位元線BL、源極線SL、及背閘極線BG之電容耦合而上升至例如VERA左右。
又，驅動器123將電壓產生電路122與連接於n型井21及元件區域23之配線電性阻斷，使n型井21、元件區域23、及與其等連接之配線為電性浮動狀態。其結果為，n型井21及元件區域23之電位藉由與被施加有VERA之位元線BL、源極線SL、及非選擇區塊BLK之背閘極線BG之電容耦合而高於例如電源電壓VDD，上升至VERA左右。再者，n型井21及元件區域23之電位亦可為電源電壓VDD以下，只要藉由電容耦合而上升即可。
1.2.2關於抹除時之電壓之具體例
其次，使用圖6，對抹除時之各配線之電壓之具體例、尤其著眼 於與n型井21及元件區域23有關之電容耦合進行說明。
如圖所示，於選擇區塊BLK，區域420表示使GIDL產生之選擇電晶體ST1及ST2。區域410表示虛設之記憶胞電晶體MT_D，區域400表示抹除對象之記憶胞電晶體MT。
於非選擇區塊BLK，區域430表示設為浮動狀態之配線區域，將選擇閘極線SGD、SGS、虛設字元線WL_D、及字元線WL設為浮動狀態。
於區域150，將n型井21及元件區域23設為浮動狀態，於半導體基板20施加有VSS(例如0V)。
於記憶胞陣列111之上方，將與n型井21或元件區域23連接之傳輸線FT設為浮動狀態。
於該狀態下，於區域150，n型井21及元件區域23受到與背閘極線BG之電容耦合之影響。該情形時，非選擇區塊BLK之背閘極線BG之電壓高於選擇區塊BLK之背閘極線BG之電壓，故較大程度地有助於因電容耦合產生之n型井21及元件區域23之電位之上升。又，於記憶胞陣列111之上方，傳輸線FT受到與相鄰之全域源極線GSL、位於下方之位元線BL及源極線SL之電容耦合之影響。由此，n型井21及元件區域23藉由與背閘極線BG、全域源極線GSL、位元線BL、及源極線SL之電容耦合而電位上升。
1.3關於本實施形態之效果
若為本實施形態之構成，則可降低消耗電力。以下對本效果進行說明。
於資料之抹除動作中，例如對位元線BL、源極線SL(及全域源極線GSL)、及非選擇區塊BLK之背閘極線BG施加VERA。此時，於記憶胞陣列111之上方，於位元線BL及源極線SL、與傳輸線FT之間存在寄生電容。又，於記憶胞陣列111之下方，於非選擇區塊BLK之背閘極 線BG與元件區域23或n型井21之間存在寄生電容。因此，為了對位元線BL、源極線SL、及非選擇區塊BLK之背閘極線BG施加VERA，必須充入對應該等寄生電容量之電荷，因此會使抹除動作中之消耗電流增加，從而導致半導體記憶裝置之消耗電力增加。
相對於此，本實施形態之構成中，將元件區域23、n型井21、及與其等連接之傳輸線FT設為浮動狀態。而且，使元件區域23、n型井21、及傳輸線FT之電位藉由與被施加有VERA之位元線SL、源極線SL、及非選擇區塊BLK之背閘極線BG之電容耦合而高於例如電源電壓VDD，上升至VERA左右(再者，亦可為VDD以下，只要上升至0V以上即可)。藉此，可減小位元線SL、源極線SL、及非選擇區塊BLK之背閘極線BG之電位與元件區域23、n型井21、及傳輸線FT之電位之電位差。由此，可降低用以充入對應寄生電容量之電荷量。因此，可降低抹除動作時之消耗電流，而可削減半導體記憶裝置之消耗電力。
又，本實施形態中，使n型井21之電位藉由電容耦合而上升，且高於半導體基板20之電位(例如VSS)。藉此，成為於n型井21與半導體基板20之間施加有逆偏壓之狀態，故可抑制電荷自n型井21向p型半導體基板之移動。
再者，元件區域23亦可形成於被設置在n型井21之表面區域之p型井內，該情形時，將元件區域23與p型井、及n型井21設為浮動狀態。
進而，本實施形態中將n型井21設為浮動狀態，但亦可對n型井21施加VERA。又，於在n型井21之表面區域設置有p型井之情形時，亦可對p型井及n型井21施加VERA。
進而，亦可對元件區域23施加VERA。
進而，設置於區域150之n型井21亦可被分割成複數個。
進而，元件區域23亦可為虛設之元件區域23。
2.第2實施形態
其次，對第2實施形態之半導體記憶裝置進行說明。本實施形態係於第1實施形態中在記憶胞陣列111之下方配置有感測放大器113者。以下，僅對與第1實施形態之不同點進行說明。
2.1關於感測放大器之構成
首先，使用圖7對感測放大器113之構成進行說明。
如圖所示，本實施形態之感測放大器單元130中，低耐壓n通道MOS電晶體202~209及215~217與低耐壓p通道MOS電晶體210~213及218~219形成於三井區域300上。以下，本說明書中，將於表面區域之一部分包含p型井(由p型半導體基板20、n型井21、及p型井形成三井)之n型井21之區域定義為「三井區域」。
又，於連接部140，取消於第1實施形態中所配置之高耐壓n通道MOS電晶體200，將電晶體202之源極或汲極之任一者不經由高耐壓n通道MOS電晶體便連接於位元線BL。
2.2關於驅動器之構成
其次，使用圖8對驅動器123之構成進行說明。本實施形態中，驅動器123為了控制自電壓產生電路122供給至源極線SL、感測放大器113、及半導體基板20之電壓及信號而具備高耐壓n通道MOS電晶體。又，本實施形態中，對周邊電路部120設置於記憶胞陣列之周邊之情形進行說明。
如圖所示，驅動器123包含高耐壓n通道MOS電晶體260~278。
電晶體260~262係源極或汲極之其中一者連接於源極線SL。而且，電晶體260係於閘極被輸入信號SL_SWH，且於源極或汲極之其中另一者被施加VDDSA。電晶體261係於閘極被輸入信號SL_SWL，且於源極或汲極之其中另一者被施加VSS。電晶體262係於閘極被輸入信號VERA_SW，且於源極或汲極之其中另一者被施加VERA。 即，電晶體260~262共通地連接於源極線SL，若將信號SL_SWH、SL_SWL、或VERA_SW之任一者設為“H”狀態，則與之相應地將VDDSA、VSS、或VERA傳送至源極線SL。
電晶體263係於閘極被輸入信號VDDSA_SW，源極或汲極之任一者連接於節點VHSA，且於另一者被施加VDDSA。電晶體264係於閘極被輸入信號VSSSA_SW，源極或汲極之任一者連接於節點VLSA，且於另一者被施加VSS。電晶體265係於閘極被輸入信號BLBIAS_SW，源極或汲極之任一者連接於節點BLBIAS，且於另一者被施加例如VERA。
電晶體266係源極或汲極之任一者連接於連接部140之電晶體201之閘極，且用於控制要傳送至電晶體201之信號BIAS。
電晶體267係源極或汲極之任一者連接於各感測放大器單元130(圖9之參照符號SAU)之節點SRCGND，且用於控制要傳送至節點SRCGND之電壓。
電晶體268~275係源極或汲極之任一者分別連接於各感測放大器單元130。而且，電晶體268~275用於信號BLC、BLX、HLL、XXL、SET、RST_N、RST_P、STBn之控制。電晶體276係源極或汲極之任一者連接於各感測放大器單元130內之電容器元件214之電極，且用於時脈信號CLK之控制。
電晶體277係源極或汲極之任一者連接於被設置在三井區域300之n型井。又，電晶體278係源極或汲極之任一者連接於被設置在三井區域300之p型井。而且，電晶體277及278用於三井區域300之n型井及p型井之電壓控制。
2.3關於記憶胞陣列及半導體基板之剖面構成
其次，使用圖9對本實施形態之記憶胞陣列111及半導體基板之剖面構成進行說明。
如圖所示，於區域150之半導體基板20之表面區域設置有三井區域300，三井區域300包含n型井21及p型井22。
於n型井21上形成有低耐壓p通道MOS電晶體52，於p型井22上形成有低耐壓n通道MOS電晶體51。該等電晶體51及52用於感測放大器單元130。電晶體51包含作為源極及汲極發揮功能之n+擴散層25及閘極電極40。電晶體52包含作為源極或汲極發揮功能之p+擴散層24及閘極電極40。而且，電晶體51及電晶體52之源極、汲極、及閘極電極40係經由接觸插塞42而分別連接於配線層43。又，於p型井22形成有p+擴散層24，且經由接觸插塞41而連接於配線層43。而且，配線層43經由接觸插塞44而連接於配線層45。以下，本實施形態中，將配線層43稱為「M0配線」，將配線層45稱為「M1配線」。M1配線係位於較M0配線更靠半導體基板上方之配線。M0配線及M1配線用於形成於區域150之電晶體之連接。例如用於感測放大器單元130內之電晶體間之連接、或對感測放大器單元130之電壓供給及信號等之收發，例如利用未圖示之接觸插塞而連接於傳輸線FT。再者，本實施形態中，設為M0配線與M1配線之雙層構造，但亦可僅為M0配線，還可為3層以上之配線構造。進而，亦可於區域150中之除三井區域300以外之區域形成高耐壓電晶體。
又，於記憶胞陣列111之周邊之區域151，例如於未形成井之區域形成有n通道MOS電晶體53。
再者，亦可於區域150及區域151設置高耐壓電晶體用之三井區域，且於內部配置高耐壓電晶體。該情形時，形成有低耐壓電晶體之三井區域設為分離之不同之井區域。
進而，亦可於區域151設置三井區域，且於內部配置低耐壓電晶體。
2.4關於資料之抹除動作
其次，使用圖10~圖12對本實施形態之資料之抹除動作、尤其著眼於各配線之電壓及因電容耦合產生之電壓上升進行說明。以下，在對連接於感測放大器單元130之節點VHSA、節點VLSA、及節點SRCGND不加區分之情形時，將其等簡稱為「電源線」。
首先，使用圖10對各配線之電壓進行說明。再者，時刻t1之記憶胞陣列111之選擇區塊BLK及非選擇區塊BLK之電位與第1實施形態之圖5相同。以下，僅對與第1實施形態之不同點進行說明。
如圖所示，於時刻t0，驅動器123將信號BIAS之電壓設為VSS，將連接部140之電晶體201設為斷開狀態。又，驅動器123對節點BLBIAS、節點VLSA、及節點SRCGND施加VSS，對節點VHSA施加VDDSA。進而，驅動器123將時脈信號CLK之電壓設為VSS。
於該狀態下，驅動器123將信號RST_P之電壓自VDDSA設為VSS，將感測放大器單元130之電晶體218設為接通狀態。藉此，將連結電晶體218與219之節點充電至VDDSA。其後，驅動器123再次將信號RST_P之電壓設為VDDSA，使電晶體218為斷開狀態。其後，驅動器123將信號BLC、BLX、XXL、HLL、SET、RST_N、及STBn之電位自VSS設為VDDSA。藉此，將與各個信號對應之電晶體202、203、206~209、216設為接通狀態，將節點SEN、節點COM2、節點INV、及匯流排LBUS充電至VDDSA-Vt(Vt為n通道MOS電晶體之閾值)。另一方面，將節點LAT、節點SRCGND、節點COM1、及位元線BL之電位設為VSS。又，被輸入信號STBn之p通道MOS電晶體212自接通狀態設為斷開狀態。此時，將連接電晶體212與213之節點充電至VDDSA。如此，於感測放大器部131與鎖存電路132中，將n通道MOS電晶體204、215設為斷開狀態，且將其他n通道MOS電晶體202、203、205~209、216、及217設為接通狀態。又，將p通道MOS電晶體211、219設為接通狀態，且將其他p通道MOS電晶體210、212、213、 218、及220設為斷開狀態。
其次，進而使用圖11及圖12對時刻t1之配線之電壓進行說明。
如圖10所示，將與n型井21、p型井22、及感測放大器單元130連接之各電源線(節點VHSA、節點VLSA、及節點SRCGND)與各信號線(BLC、BLX、HLL、XLL、SET、RST_N、RST_P、STBn、及CLK)設為浮動狀態。具體而言，如圖11所示，定序器121使驅動器123中之電晶體263、264、267~278為斷開狀態。
又，定序器121使電晶體260、261為斷開狀態，且使電晶體262為接通狀態，而對源極線SL施加VERA。又，定序器121藉由使電晶體265及266為接通狀態而對節點BLBIAS施加VERA，使信號BIAS之電壓例如為VERA+Vt。該結果為，連接部140自節點BLBIAS向位元線BL傳送VERA。
於該狀態下，如圖10所示，與n型井21、p型井22、及感測放大器單元130連接之各電源線與各配線之電位藉由電容耦合而高於電源電壓VDD，例如上升至VERA左右。此時，感測放大器單元130內之各節點(節點SEN、節點COM1、節點COM2、LAT、INV等)之電位亦同樣地上升。
其次，使用圖12對關於感測放大器單元130之電容耦合具體地進行說明。將形成於三井區域300上之電晶體、連接於n型井21及p型井22之傳輸線FT、M1配線、及M0配線設為浮動狀態。又，對連接未圖示之連接部140與位元線BL之M1配線及M0配線、與作為節點BLBIAS發揮功能之傳輸線FT、M1配線、及M0配線施加有VERA。又，對作為信號BIAS之信號線發揮功能之傳輸線FT、M1配線、及M0配線施加VERA+Vt。
於該狀態下，處於浮動狀態之傳輸線FT受到與被施加有VERA之全域源極線GSL(即源極線SL)及位元線BL之間電容耦合之影響。又， 浮動狀態之M1配線受到與背閘極線BG之間電容耦合之影響。進而，浮動狀態之傳輸線FT、M1配線、及M0配線受到與被施加有VERA或VERA+Vt之傳輸線FT、M1配線、及M0配線之間電容耦合之影響。由此，傳輸線FT、M1配線、及M0配線之電位藉由電容耦合而上升，且連接於該等配線之感測放大器單元130內之各節點、n型井21及p型井22之電位亦上升。
2.5關於本實施形態之效果
若為本實施形態之構成，則可取得與上述第1實施形態相同之效果。
又，本實施形態之構成中，於在記憶胞陣列111之下方配置有電路之情形時，亦可削減消耗電力。以下對本效果進行說明。
考慮於三維積層型NAND型快閃記憶體中，藉由將大面積之感測放大器113配置於記憶胞陣列111之下方而減小晶片面積，降低製造成本之方法。於在記憶胞陣列111之下方配置有感測放大器113之情形時，於資料之抹除動作中，施加VERA之源極線SL及位元線BL在與傳輸線FT之間存在寄生電容。又，施加VERA之非選擇區塊BLK之背閘極線BG在與M1配線之間存在寄生電容。因此，與將感測放大器113配置於記憶胞陣列111之周邊之情形相比較，存在消耗電流增加之傾向。
相對於此，本實施形態之構成中，於資料之抹除動作中，使連接於感測放大器單元130之電源線及信號線為浮動狀態。而且，使傳輸線FT及M1配線之電位藉由與源極線SL、位元線BL、及非選擇區塊BLK之背閘極線BG之間之電容耦合而上升。藉此，可減小源極線SL、位元線BL、及非選擇區塊BLK之背閘極線BG、與傳輸線FT及M1配線之電位差。由此，可降低用以充入寄生電容量之電荷量。因此，可降低抹除動作時之消耗電流，故可降低消耗電力。
又，本實施形態之構成中，藉由將構成感測放大器113之電晶體形成於三井區域300上而可由低耐壓之電晶體構成。對本效果具體地進行說明。
於資料之抹除動作中，感測放大器單元130中，使與各電晶體之閘極、源極及汲極連接之配線之電位、與形成有各電晶體之p型井22及n型井21之電位藉由電容耦合而上升。藉此，即便連接於電晶體之各配線之電位藉由電容耦合而上升，但因基板偏壓之電位亦同樣地上升，故仍可防止於電晶體內部產生較高之電壓差。由此，可由低耐壓電晶體構成感測放大器單元130。藉此，可使低耐壓電晶體之面積小於高耐壓電晶體，故可抑制感測放大器113之面積增加。因此可抑制晶片面積之增加。
又，本實施形態之構成中，於資料之抹除動作中，使感測放大器單元130之電位藉由電容耦合而上升至VERA左右。因此，於對位元線BL施加VERA時，於感測放大器單元130之電晶體202之內部難以產生較高之電壓差。由此，可取消於連接部140將位元線BL與感測放大器單元130連接之高耐壓電晶體。因此可抑制晶片面積之增加。
再者，本實施形態中，將對感測放大器單元130傳送電源之節點VHSA、節點VLSA、或節點SRCGND設為浮動，但亦可施加VERA。進而，亦可對連接於感測放大器單元130之各信號施加VERA。
進而，將p型井22及n型井21設為浮動，但亦可對p型井22及n型井21施加VERA。
進而，記憶胞陣列111之下方之區域150之三井區域300亦可被分割成複數個。
進而，連接部140之電晶體201亦可形成於與低耐壓n通道MOS電晶體分離之不同之三井內。
3.第3實施形態
其次，對第3實施形態之半導體記憶裝置進行說明。本實施形態係將第2實施形態中與感測放大器單元130連接之節點VHSA及節點VLSA連接於源極線SL者。以下，僅對與第2實施形態之不同點進行說明。
3.1關於驅動器之構成
首先，使用圖13對本實施形態之驅動器123之構成、尤其著眼於驅動器123與源極線SL及電源線之連接進行說明。本實施形態之構成中，記憶胞陣列111分為2個區Z0及Z1，分別包含至少1個以上之區塊BLK。而且，區Z0及Z1連接於各不相同之源極線SL<0>及SL<1>。再者，區之數量並不限於2個，亦可為3個以上。進而，例如亦可連接於針對每一區塊BLK或每一串單元SU不同之源極線SL。
如圖所示，驅動器123包含5個高耐壓n通道MOS電晶體262a、262b、263~265、及形成於三井區域301之4個低耐壓n通道MOS電晶體280~283。
電晶體262a及262b係於閘極被輸入信號VERA_SW，源極或汲極之任一者分別連接於源極線SL<0>及SL<1>，且於另一者被施加VERA。
電晶體263係源極或汲極之任一者連接於電晶體280及281之源極及汲極之其中一者。電晶體280係於閘極被輸入信號SW_S0VH，源極或汲極之其中另一者連接於源極線SL<0>。電晶體281係於閘極信號被輸入SW_S1VH，源極或汲極之其中另一者連接於源極線SL<1>。
電晶體264係源極或汲極之任一者連接於電晶體282及283之源極或汲極之其中一者。電晶體282係於閘極被輸入信號SW_S0VL，且源極或汲極之其中另一者連接於源極線SL<0>。電晶體283係於閘極被輸入信號SW_S1VL，且源極或汲極之其中另一者連接於源極線SL <1>。
其次，對區域150之源極線與電源線之連接進行說明。於三井區域300，設置有對源極線SL<0>與節點VHSA及節點VLSA之連接、及源極線SL<1>與節點VHSA及節點VLSA之連接進行控制的開關電路160，且包含低耐壓n通道MOS電晶體284~287。電晶體284係於閘極被輸入信號SW_S0VH，源極或汲極之任一者連接於節點VHSA，且另一者連接於源極線SL<0>。電晶體285係於閘極被輸入信號SW_S1VH，源極或汲極之任一者連接於節點VHSA，且另一者連接於源極線SL<1>。電晶體286係於閘極被輸入信號SW_S0VL，源極或汲極之任一者連接於節點VLSA，且另一者連接於源極線SL<0>。電晶體287係於閘極被輸入信號SW_S1VL，源極或汲極之任一者連接於節點VLSA，且另一者連接於源極線SL<1>。
例如，若定序器121將SW_S0VH與SW_S1VL設為“H”位準，則將電晶體280、283、284、及287設為接通狀態，對源極線SL<0>與節點VHSA施加VDDSA，且對源極線SL<1>與節點VLSA施加VSS。又，若定序器121將SW_S1VH與SW_S0VL設為“H”位準，則將電晶體281、282、285、及286設為接通狀態，對源極線SL<0>與節點VLSA施加VSS，且對源極線SL<1>與節點VLSA施加VSS。
再者，本實施形態中，取消第1實施形態之圖7中所說明之電晶體260及261。具體而言，節點VHSA及節點VLSA係自源極線SL傳送電壓，故於驅動器123中，取消控制向節點VHSA及節點VLSA進行電壓傳送之高耐壓電晶體。進而，本實施形態中，與第1實施形態同樣地，節點BLBIAS連接於驅動器123之電晶體265，但節點BLBIAS亦可連接於源極線SL<0>或SL<1>，該情形時，亦可於開關電路160內設置對節點BLBIAS與源極線SL<0>及SL<1>之連接進行控制之電晶體。
3.2關於感測放大器及源極線之電壓
其次，使用圖14~圖16對在資料之讀出、寫入、及抹除時施加至感測放大器113及源極線SL之電壓進行說明。本實施形態中，於包含選擇區塊BLK之區與不包含選擇區塊BLK之區，施加至源極線SL之電壓不同。以下，於寫入動作中，將向記憶胞電晶體MT之電荷蓄積層注入電荷而使閾值電壓上升之動作稱為「編程」，將判定閾值電壓是否達到目標值之動作稱為「驗證」。
首先，使用圖14對選擇區塊BLK包含於區Z0之情形進行說明。於資料之讀出及驗證之情形(圖14之參照符號“Read/Verify”)時，於選擇區塊BLK，為使根據記憶胞電晶體之狀態而對位元線BL預充電之電荷流動於源極線SL，對源極線SL施加VSS。因此，對連接於區Z0之源極線SL<0>施加VSS。另一方面，於非選擇區塊BLK並未自位元線BL向源極線SL流動電流。由此，為將選擇電晶體ST2設為斷開狀態，更佳為對源極線SL施加VDDSA。因此，對連接於不包含選擇區塊BLK之區Z1之源極線SL<1>施加VDDSA。又，感測放大器113為感測自記憶胞電晶體MT讀出至位元線BL之資料，對節點VHSA施加VDDSA，且對節點VLSA施加VSS。又，於資料之讀出及驗證中，不存在施加VERA之配線。
因此，定序器121將信號VDDSA_SW、VSSSA_SW、SW_S1VH、及SW_S0VL設為“H”位準，且將信號VERA_SW、SW_S0VH、及SW_S1VL設為“L”位準。藉此，對源極線SL<0>及節點VLSA施加VSS，且對源極線SL<1>及節點VHSA施加VDDSA。又，定序器121將信號BLBIAS_SW設為“L”位準。
其次，對將資料編程之情形(圖14之參照符號“Program”)進行說明。於將資料編程之情形時，於選擇區塊BLK，自位元線BL對編程對象之記憶胞電晶體MT供給電荷。此時，將選擇電晶體ST2設為斷 開狀態，且對源極線SL施加VDDSA。因此，對連接於區Z0之源極線SL<0>施加VDDSA。另一方面，對連接於不包含選擇區塊BLK之區Z1之源極線SL<1>施加VSS。又，感測放大器113為將寫入資料傳送至記憶胞電晶體MT，而對節點VHSA施加VDDSA，且對節點VLSA施加VSS。又，於資料之編程中，不存在施加VERA之配線。
因此，定序器121將信號VDDSA_SW、VSSSA_SW、SW_S0VH、及SW_S1VL設為“H”位準，且將信號VERA_SW、SW_S1VH、及SW_S0VL設為“L”位準。藉此，對源極線SL<0>及節點VHSA施加VDDSA，且對源極線SL<1>及節點VLSA施加VSS。又，定序器121將信號BLBIAS_SW亦設為“L”位準。
其次，進而又加入圖15對抹除資料之情形(圖14之參照符號“Erase”)進行說明。於抹除資料之情形時，對源極線SL<0>及SL<1>施加VERA。又，將節點VHSA及節點VLSA設為浮動狀態。
具體而言，如圖15所示，定序器121將信號VERA_SW設為“H”位準，將電晶體262a及262b設為接通狀態。又，定序器121將信號VDDSA_SW及VSSSA_SW設為“L”位準，將電晶體263及264設為斷開狀態。而且，定序器121將傳送信號SW_S0VH、SW_S1VH、SW_S0VL、及SW_S1VL之配線設為浮動狀態，將電晶體280~287設為斷開狀態。藉此，對源極線SL<0>及SL<1>施加VERA，且將節點VHSA及節點VLSA設為浮動狀態。
而且，如第2實施形態所說明般，傳送信號SW_S0VH、SW_S1VH、SW_S0VL、及SW_S1VL之配線、節點VHSA、及節點VLSA藉由與位元線BL、源極線SL、非選擇區塊之背閘極線BG、節點BLBIAS、及節點BIAS之電容耦合而使電位高於電源電壓VDD，電位上升至例如VERA左右。又，於三井區域301中，將n型井21、p型井22、電晶體280及281與電晶體263之間之配線、及電晶體282及283 與電晶體264之間之配線設為浮動狀態。而且，該等井及配線藉由與被施加有VERA之配線、例如連接於電晶體262a、262b、及265之配線之電容耦合而使電位上升至例如VERA左右。
其次，使用圖16對成為資料之處理對象之選擇區塊BLK包含於區Z1之情形進行說明。如圖所示，圖16係將圖14之源極線SL<0>與源極線SL<1>之電位互換者。因此，資料之讀出及寫入中之信號SW_S0VH、SW_S1VH、SW_S0VL、及SW_S1VL之“H”/“L”位準反轉。又，抹除時之各信號(信號VDDSA_SW、VSSSA_SW、VERA_SW、SW_S0VH、SW_S1VH、SW_S0VL、及SW_S1VL)之狀態於源極線SL<0>與源極線SL<1>相同。
3.3關於本實施形態之效果
若為本實施形態之構成，則可取得與上述第1及第2實施形態相同之效果。
又，本實施形態之構成中，可將源極線SL<0>或SL<1>之任一者連接於節點VHSA及節點VLSA，且傳送源極線SL之電壓。因此於驅動器123中，可取消用以對節點VHSA及節點VLSA傳送電壓之高耐壓電晶體。藉此，可削減高耐壓電晶體數量。因此可削減晶片面積。
進而，本實施形態中，於驅動器123設置有三井區域301，且於該三井區域301上配置有控制與源極線SL<0>及SL<1>之連接之低耐壓n通道MOS電晶體280~283。藉此，例如於資料之抹除時，即便對電晶體280~283之源極及汲極之其中一者施加VERA，仍可藉由使閘極、源極及汲極之其中另一者、及基板偏壓(n型井21及p型井22)之電位因電容耦合上升至VERA左右來防止於電晶體內部產生較高之電壓差。由此，可由低耐壓電晶體而構成電晶體280~283，故可抑制驅動器123之面積增加。因此可抑制晶片面積之增加。
再者，已對將三井區域301之n型井21及p型井22設為浮動狀態之情形進行了說明，但亦可對三井區域301之n型井21及p型井22施加VERA。
進而，三井區域301亦可被分割成複數個。
進而，三井區域301亦可設置於區域150。
4.第4實施形態
其次，對第4實施形態之半導體記憶裝置進行說明。本實施形態係使第1至第3實施形態中之記憶胞陣列111之構成變化而成者。於本實施形態中，對將不同之記憶胞陣列111應用於第1實施形態之情形進行說明。以下，僅對與第1實施形態之不同點進行說明。
4.1關於記憶胞陣列之構成
使用圖17對本實施形態中之記憶胞陣列111之剖面之構成進行說明。本實施形態之構成中，將構成NAND串116之選擇電晶體ST2、記憶胞電晶體MT、及選擇電晶體ST1朝第1方向積層。
如圖所示，於半導體基板20之上方，朝第1方向依序設置有配線層30(背閘極線BG)、33(選擇閘極線SGS)、32(字元線WL)、及34(選擇閘極線SGD)。而且，於配線層30形成有半導體層31c。又，於各配線間形成有未圖示之絕緣膜。再者，選擇閘極線SGS及SGD及字元線WL之配線數量可根據選擇電晶體ST1、ST2及記憶胞電晶體MT之數量而任意變更。
半導體層31c係作為將源極線SL與選擇電晶體ST2連接之節點之一部分發揮功能。再者，亦可取消配線層30。
又，以貫通配線層32~34而到達至半導體層31c之方式形成記憶洞，於內部形成有作為NAND串116之電流路徑發揮功能之半導體層31a。該半導體層31a之一端與半導體層31c連接，另一端與位元線BL連接，且形成NAND串116。又，於未形成配線層32~34之區域形成 有將配線層35(源極線SL)與半導體層31c連接之接觸孔，且於內部形成有半導體層31d。
4.2本實施形態之效果
若為本實施形態之構成，則可取得與上述第1至第3實施形態相同之效果。
5.第5實施形態
其次，對第5實施形態之半導體記憶裝置進行說明。本實施形態係使第1至第4實施形態中之記憶胞陣列111之構成變化而成者。本實施形態中，對將不同之記憶胞陣列111應用於第1實施形態之情形進行說明。以下，僅對與第1實施形態之不同點進行說明。
5.1關於記憶胞陣列之構成
首先，使用圖18對本實施形態之記憶胞陣列111之構成進行說明。
如圖所示，記憶胞陣列111於各區塊BLK內具備複數個記憶體單元MU(MU1、MU2)。圖18中僅圖示有2個記憶體單元MU，但亦可為3個以上，其數量並無限定。
記憶體單元MU之各者具備例如4個串組GR(GR1~GR4)。當然，串組GR之數量並不限於4個，亦可為3個以下，還可為5個以上。
串組GR之各者具備例如3個NAND串SR(SR1~SR3)。當然，NAND串SR之數量並不限於3個，亦可為4個以上。NAND串SR之各者具備選擇電晶體ST1及ST2以及4個記憶胞電晶體MT(MT1~MT4)。記憶胞電晶體MT之數量並不限於4個，亦可為5個以上，還可為3個以下。
於串組GR內，3個NAND串SR1~SR3依序積層於半導體基板20上方，NAND串SR1形成於最下層，NAND串SR2形成於中間層，且NAND串SR3形成於最上層。而且，包含於同一串組GR中之選擇電晶 體ST1及ST2之閘極分別連接於同一選擇閘極線GSL1及GSL2，位於同一行之記憶胞電晶體MT之控制閘極連接於同一字元線WL。進而，某串組GR內之3個選擇電晶體ST1之汲極經由行選擇電晶體CSG而連接於互不相同之位元線BL，選擇電晶體ST2之源極連接於同一源極線SL。
具體而言，第奇數個串組GR1及GR3之選擇電晶體ST1之汲極分別連接於行選擇電晶體CSG1及CSG3之源極，選擇電晶體ST2之源極共通地連接於源極線SL1。另一方面，第偶數個串組GR2及GR4之選擇電晶體ST1之汲極分別連接於行選擇電晶體CSG2及CSG4之源極，選擇電晶體ST2之源極共通地連接於源極線SL2。
而且，串組GR1及GR3之選擇電晶體ST1之閘極、以及串組GR2及GR4之選擇電晶體ST2之閘極共通地連接於同一選擇閘極線GSL1。又，串組GR1及GR3之選擇電晶體ST2之閘極、以及串組GR2及GR4之選擇電晶體ST1之閘極共通地連接於同一選擇閘極線GSL2。
又，串組GR1及GR3中，記憶胞電晶體MT1、MT2、MT3、及MT4之控制閘極分別連接於字元線WL1、WL2、WL3、及WL4。相對於此，串組GR2及GR4中，記憶胞電晶體MT4、MT3、MT2、及MT1之控制閘極分別連接於字元線WL1、WL2、WL3、及WL4。
又，包含於某記憶體單元MU中之4個串組GR1~GR4之NAND串SR1~SR3連接於彼此相同之位元線BL，不同之記憶體單元MU連接於互不相同之位元線BL。更具體而言，於記憶體單元MU1中，串組GR1~GR4中之NAND串SR1~SR3之選擇電晶體ST1之汲極分別經由行選擇電晶體CSG(CSG1~CSG4)而連接於位元線BL1~BL3。行選擇電晶體CSG具有例如與記憶胞電晶體MT或選擇電晶體ST1及ST2等相同之構成，於各記憶體單元MU中，選擇於位元線BL選擇之1個串組GR。因此，與各串組GR建立對應之行選擇電晶體CSG1~CSG4之閘 極分別由不同之控制信號線SSL1~SSL4控制。
將具有以上說明之構成之記憶體單元MU於記載有圖18之紙面上沿上下方向排列複數個。該等複數個記憶體單元MU共有記憶體單元MU1與字元線WL及選擇閘極線GSL1及GSL2。另一方面，位元線BL針對每個記憶體單元獨立，例如針對記憶體單元MU2，將與記憶體單元MU1不同之3條位元線BL4~BL6與記憶體單元MU2建立對應。亦即，與各記憶體單元MU建立對應之位元線BL之條數對應於包含於1個串組GR中之NAND串SR之總數。因此，若NAND串SR有4層，則與1個記憶體單元MU對應之位元線數量亦為4條，其他數量之情形時亦相同。又，控制信號線SSL1~SSL4於記憶體單元MU間共通。
圖19係記憶胞陣列111之立體圖，圖20係記憶胞陣列111之俯視圖，圖21係沿圖20之21-21線之剖視圖，圖22係沿圖20之22-22線之剖視圖，圖23係沿圖20之23-23線之剖視圖。圖19、圖21、及圖23圖示有記憶體單元MU1，圖20及圖22圖示有記憶體單元MU1及MU2。
如圖所示，於區域150，與第1實施形態之圖3同樣地，於半導體基板20之表面附近設置有例如n型井21，且於n型井21之表面區域設置有藉由未圖示之元件分離區域而分離之元件區域23。
於半導體基板20上形成有絕緣膜61。於絕緣膜61之上方形成有記憶胞陣列111。具體而言，將於半導體基板20表面朝水平之第2方向延伸之絕緣膜62(62-1~62-4)及半導體層63(63-1~63-3)交替積層而成之積層體64朝第3方向配置成條紋狀。該積層體64之各者相當於圖18中說明之串組GR。而且，最下層之半導體層63-1相當於NAND串SR1之電流路徑(供形成通道之區域)，最上層之半導體層63-3相當於NAND串SR3之電流路徑，位於其間之半導體層63-2相當於NAND串SR2之電流路徑。
於積層體64之上表面及側面，依序形成有隧道絕緣膜65、電荷 蓄積層66、區塊絕緣膜67、及導電膜68(參照圖21)。導電膜68係作為字元線WL或選擇閘極線GSL1及GSL2發揮功能。字元線WL及選擇閘極線GSL1及GSL2係於複數個記憶體單元MU間以跨及複數個積層體64之方式而形成。另一方面，控制信號線SSL1~SSL4針對各積層體64之每一個獨立。
積層體64係其一端部被引出至記憶胞陣列111之端部，且於引出之區域與位元線BL連接。即，作為一例著眼於記憶體單元MU1，將第奇數個積層體64-1及64-3之一端部沿第2方向引出至某區域且共通地連接，且於該區域形成有接觸插塞BC1~BC3。形成於該區域之接觸插塞BC1將串組GR1及GR3之半導體層63-1與位元線BL1連接，且與半導體層63-2及63-3絕緣。接觸插塞BC2將串組GR1及GR3之半導體層63-2與位元線BL2連接，且與半導體層63-1及63-3絕緣。接觸插塞BC3將串組GR1及GR3之半導體層63-3與位元線BL3連接，且與半導體層63-1及63-2絕緣。
另一方面，將第偶數個積層體64-2及64-4之一端部引出至與積層體64-1及64-3之一端部於第2方向對向之區域而共通地連接，且於該區域形成有接觸插塞BC1~BC3。形成於該區域之接觸插塞BC1將串組GR2及GR4之半導體層63-1與位元線BL1連接，且與半導體層63-2及63-3絕緣。接觸插塞BC2將串組GR2及GR4之半導體層63-2與位元線BL2連接，且與半導體層63-1及63-3絕緣。接觸插塞BC3將串組GR2及GR4之半導體層63-3與位元線BL3連接，且與半導體層63-1及63-2絕緣。
如上所述，第奇數個積層體64-1及64-3(即串組GR1及GR3)與第偶數個積層體64-2及64-4(即串組GR2及GR4)係以NAND串SR之排列相互相反之方式配置。例如於圖20中，第奇數個積層體64-1及64-3連接於圖式左側之位元線BL，控制信號線SSL1及SSL3配置於圖式左側。 因此，選擇電晶體ST1位於圖式左側，選擇電晶體ST2位於圖式右側。又，記憶胞電晶體MT1~MT4自圖式左側起以MT1~MT4之順序依序配置。相對於此，第偶數個積層體64-2及64-4連接於圖式右側之位元線BL，控制信號線SSL2及SSL4配置於圖式右側。因此，選擇電晶體ST1位於圖式右側，選擇電晶體ST2位於圖式左側。又，記憶胞電晶體MT1~MT4自圖式右側起以MT1~MT4之順序依序配置。
當然，上述說明為記憶體單元MU1之情形，例如於記憶體單元MU2之情形時，形成接觸插塞BC4~BC6，且該等接觸插塞將半導體層63-1~63-3分別連接於位元線BL4~BL6(參照圖22)。
又，於積層體64之另一端上形成接觸插塞SC。接觸插塞SC將半導體層63-1~63-3連接於源極線SL。
5.2關於抹除時之電壓
其次，使用圖24對資料之抹除時之各配線之電位關係進行說明。如圖所示，於選擇區塊BLK，施加至位元線BL、源極線SL(SL1及SL2)、及字元線WL之電壓與圖5相同。又，本實施形態中，於選擇電晶體ST1、ST2、及行選擇電晶體CSG中產生GIDL。由此，列解碼器112對選擇閘極線GSL1、GSL2、及控制信號線SSL施加VERA-GIDL(例如18V)。
於非選擇區塊BLK，將字元線WL、選擇閘極線GSL1、GSL2、及控制信號線SSL設為浮動狀態，藉由與源極線SL1、SL2、及位元線BL之電容耦合而使電位上升至例如VERA左右。
於區域150，將n型井21及元件區域23設為浮動狀態。而且，於本實施形態中，藉由與位元線BL、源極線SL、及連接於其等之半導體層63-1之電容耦合而使n型井21及元件區域23之電位上升至例如VERA左右。
5.3本實施形態之效果
若為本實施形態之構成，則可取得與上述第1至第4實施形態相同之效果。
6.變化例等
上述實施形態之半導體記憶裝置具備第1導電型之第1井21(圖3之21)、設置於第1井21之上方且包含第1記憶胞電晶體MT(圖3之MT)之記憶胞陣列111(圖3之111)、及與第1記憶胞電晶體MT連接之第1配線(圖3之例如36)。於資料之抹除時，對第1配線施加正的第1電壓(圖5之施加至BL之VERA)，第1井21之電位上升至正的第2電壓(圖5之陣列下半導體基板之n-well電位)。
可提供一種藉由應用上述實施形態而可降低消耗電力之半導體記憶裝置。
再者，實施形態並不限定於上述說明之形態，能夠進行各種變化。
例如於上述實施形態中，元件區域23亦可形成於被設置在n型井21之p型井22。將此種例示於圖25。如圖25所示，於區域150形成有三井，且於其中設置有元件區域23。
又，例如於上述實施形態中，於抹除時，亦可對三井區域300施加VERA，又，亦可對節點VHSA、節點VLSA、及節點SRCGND施加VERA。將此種例示於圖26。
如圖26所示，於抹除時，於時刻t1~t2之間，驅動器123對三井區域300之n型井21及p型井22施加VERA。
又，對節點VERA、節點VLSA、及節點SRCGND施加VERA。藉此，感測放大器113內之低耐壓電晶體係即便連接於各自之閘極之信號線之電位藉由電容耦合而上升至例如VERA，與電晶體之背閘極及電晶體之源極及汲極連接之節點之電位亦同樣地上升至VERA，故可防止對電晶體施加高電壓。
又，於上述實施形態中，可使用例如電壓感測方式之感測放大器。
進而，上述實施形態中之「連接」亦包含例如使電晶體或電阻等其他某物介存於其間而間接地連接之狀態。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意欲限定發明之範圍。該等實施形態能夠以其他各種形態實施，且可於不脫離發明主旨之範圍進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨，且同樣地包含於申請專利範圍所記載之發明及其均等之範圍。
再者，在關於本發明之各實施形態中，亦可如下。
(1)於讀出動作中，
作為讀出動作之時間(tR)，亦可設為例如25μs~38μs、38μs~70μs、70μs~80μs之間。
(2)寫入動作如上所述包含編程動作與驗證動作。於寫入動作中，
於編程動作時最初施加至所選擇之字元線之電壓例如為13.7V~14.3V之間。並不限定於此，亦可設為例如13.7V~14.0V、14.0V~14.6V之任一範圍之間。
亦可改變在對第奇數條字元線進行寫入時最初施加至所選擇之字元線之電壓、與在對第偶數個字元線進行寫入時最初施加至所選擇之字元線之電壓。
將編程動作設為ISPP方式(Incremental Step Pulse Program，增量步脈衝編程)時，作為升壓之電壓，可列舉例如0.5V左右。
作為施加至非選擇之字元線之電壓，亦可設為例如6.0V~7.3V之間。並不限定於該情形，例如亦可設為7.3V~8.4V之間，還可設為6.0V以下。
根據非選擇之字元線為第奇數條字元線或為第偶數條字元線，亦可改變施加之通路電壓。
作為寫入動作之時間(tProg)，亦可設為例如1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。
(3)於抹除動作中，
最初施加至形成於半導體基板上部、且將上述記憶胞配置於上方之井之電壓例如為12V~13.6V之間。並不限定於該情形，亦可為例如13.6V~14.8V、14.8V~19.0V、19.0V~19.8V、及19.8V~21V之間。
作為抹除動作之時間(tErase)，亦可設為例如3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
(4)記憶胞之構造
具有於半導體基板(矽基板)上經由膜厚4~10nm之隧道絕緣膜而配置之電荷蓄積層。該電荷蓄積層可設為膜厚2~3nm之SiN、或SiON等絕緣膜與膜厚3~8nm之多晶矽之積層構造。又，亦可於多晶矽中添加Ru等金屬。於電荷蓄積層之上具有絕緣膜。該絕緣膜具有例如夾在膜厚3~10nm之下層High-k膜與膜厚3~10nm之上層High-k膜之間的膜厚4~10nm之氧化矽膜。High-k膜可列舉HfO等。又，氧化矽膜之膜厚可較High-k膜之膜厚更厚。於絕緣膜上經由膜厚3~10nm之功函數調整用之材料而形成有膜厚為30nm~70nm之控制電極。此處功函數調整用之材料為TaO等金屬氧化膜、TaN等金屬氮化膜。對控制電極可使用W等。
又，於記憶胞間可形成氣隙。

Claims (14)

  1. 一種半導體記憶裝置，其特徵在於具備：第1導電型之第1井；記憶胞陣列，其設置於上述第1井之上方，且包含第1記憶胞電晶體；及第1配線，其與上述第1記憶胞電晶體連接；且於上述第1記憶胞電晶體之資料之抹除時，對上述第1配線施加正的第1電位，於上述資料之抹除時，上述第1井於電性浮動之狀態下藉由電容耦合而上升至正的第2電位。
  2. 一種半導體記憶裝置，其特徵在於具備：第1導電型之第1井；記憶體串，其設置於上述第1井上，且包含於第1方向延伸之第1及第2半導體層、及與上述第1半導體層之下端和上述第2半導體層之下端連接之第3半導體層；及第1配線，其與上述記憶體串連接；且上述半導體記憶裝置進而具備第1電路，該第1電路係於資料之抹除時，對上述第1配線施加正的第1電位，於上述資料之抹除時，對上述第1井施加正的第2電位，使上述第1井之電位上升至上述第2電位。
  3. 如請求項1或2之半導體記憶裝置，其中上述第2電位高於電源電壓。
  4. 如請求項1或2之半導體記憶裝置，其中上述第1導電型為n型。
  5. 如請求項1或2之半導體記憶裝置，其進而具備與上述第1導電型不同之第2導電型之第2井， 上述第1井係形成於上述第2井之表面內，上述第1導電型為p型，上述第2導電型為n型，於上述資料之抹除時，上述第2井之電位上升至正的第3電位。
  6. 如請求項1或2之半導體記憶裝置，其進而具備：第1電晶體，其形成於上述第1井上；及第2配線，其位於上述第1井與上述記憶胞陣列之間之區域，且與上述第1電晶體連接；且於上述資料之抹除時，上述第2配線之電位上升至正的第4電位。
  7. 如請求項6之半導體記憶裝置，其中於上述資料之抹除時，上述第2配線於電性浮動之狀態下藉由電容耦合而上升至上述第4電位。
  8. 如請求項6之半導體記憶裝置，其進而具備第2電路，該第2電路於上述資料之抹除時，對上述第2配線施加第4電位，使上述第2配線之電位上升至上述第4電位。
  9. 如請求項6之半導體記憶裝置，其中上述第4電位高於電源電壓。
  10. 如請求項6之半導體記憶裝置，其中上述第1電晶體為感測放大器之一部分。
  11. 一種半導體記憶裝置，其特徵在於具備：第1導電型之第1井；第1區塊，其包含具有第1記憶胞電晶體之第1NAND串；第2區塊，其包含具有第2記憶胞電晶體之第2NAND串；第1背閘極線，其位於上述第1記憶胞電晶體之下方；及第2背閘極線，其位於上述第2記憶胞電晶體之下方；且 上述第1NAND串設置於上述第1井上，且包含於第1方向延伸之第1及第2半導體層、及與上述第1半導體層之下端和上述第2半導體層之下端連接之第3半導體層，上述第2NAND串設置於上述第1井上，於上述第1區塊之資料之抹除時，上述第2背閘極線被施加正的第1電位，上述第1井於電性浮動之狀態下藉由電容耦合而上升至正的第2電位。
  12. 一種半導體記憶裝置，其特徵在於具備：第1導電型之第1井；第1區塊，其包含具有第1記憶胞電晶體之第1NAND串；第2區塊，其包含具有第2記憶胞電晶體之第2NAND串；第1背閘極線，其位於上述第1記憶胞電晶體之下方；及第2背閘極線，其位於上述第2記憶胞電晶體之下方；且上述第1NAND串設置於上述第1井上，且包含於第1方向延伸之第1及第2半導體層、及與上述第1半導體層之下端和上述第2半導體層之下端連接之第3半導體層，上述第2NAND串設置於上述第1井上，上述半導體記憶裝置進而具備第1電路，該第1電路於上述第1區塊之資料之抹除時，上述第2背閘極線被施加正的第1電位，對上述第1井施加正的第2電位，使上述第1井之電位上升至上述第2電位。
  13. 如請求項11或12之半導體記憶裝置，其進而具備：第1源極線，其與上述第1區塊連接；第2源極線，其與上述第2區塊連接；第1開關電路，其設置於感測放大器單元與上述第1源極線之間；及 第2開關電路，其設置於上述感測放大器單元與上述第2源極線之間。
  14. 如請求項13之半導體記憶裝置，其中上述第1開關電路及上述第2開關電路設置於上述第1井上。
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