TW202405815A - 半導體記憶裝置及對選擇閘極線之編程動作方法 - Google Patents

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Abstract

本發明提供一種可高集成化之半導體記憶裝置及對選擇閘極線之編程動作方法。 本發明之半導體記憶裝置具備位元線、選擇閘極線、感測放大器單元、及電壓產生電路。感測放大器單元包含：感測放大器電路；第1電晶體，其將位元線及感測放大器電路電性連接；及第2電晶體，其不經由第1電晶體而將第1位元線及電壓產生電路電性連接。於編程動作之第1期間，第1電晶體成為斷開狀態，第2電晶體成為接通狀態，第1位元線之電壓成為第1電壓，選擇閘極線之電壓成為第2電壓。於編程動作之第2期間，第1電晶體成為接通狀態，第2電晶體成為斷開狀態，第1位元線之電壓成為小於第1電壓之第3電壓，選擇閘極線之電壓成為大於第2電壓之第4電壓。

Description

半導體記憶裝置及對選擇閘極線之編程動作方法
本實施形態係關於一種半導體記憶裝置及對選擇閘極線之編程動作方法。
已知有一種半導體記憶裝置，其具備：記憶胞陣列，其具備複數個記憶胞及連接於複數個記憶胞之複數個位元線；及複數個感測放大器單元，其等分別連接於複數個位元線。
本發明提供一種可高集成化之半導體記憶裝置及對選擇閘極線之編程動作方法。
一實施形態之半導體記憶裝置具備：第1記憶體串，其具有串聯連接之第1選擇電晶體及複數個第1記憶胞電晶體；第1位元線，其連接於第1記憶體串；選擇閘極線，其連接於第1選擇電晶體之閘極電極；複數個字元線，其等連接於複數個第1記憶胞電晶體之閘極電極；第1感測放大器單元，其連接於第1位元線；控制電路，其可執行選擇閘極線之編程動作；及電壓產生電路，其產生電壓。第1感測放大器單元包含第1感測放大器電路、將第1位元線及第1感測放大器電路電性連接之第1電晶體、及不經由第1電晶體將第1位元線及電壓產生電路電性連接之第2電晶體。於編程動作之第1期間，對第1電晶體之閘極電極供給將第1電晶體設為斷開(OFF)狀態之電壓，對第2電晶體之閘極電極供給將第2電晶體設為接通(ON)狀態之電壓，於該狀態下，第1位元線之電壓成為第1電壓，選擇閘極線之電壓成為第2電壓。於編程動作中之第1期間後之第2期間，對第1電晶體之閘極電極供給將第1電晶體設為接通狀態之電壓，對第2電晶體之閘極電極供給將第2電晶體設為斷開狀態之電壓，於該狀態下，第1位元線之電壓成為小於第1電壓之第3電壓，選擇閘極線之電壓成為大於第2電壓之第4電壓。
接著，參照圖式詳細說明實施形態之半導體記憶裝置。另，以下之實施形態僅為一例，並非限定本發明之意圖而示者。
又，於本說明書中言及「半導體記憶裝置」之情形時，有時意指記憶體晶粒(記憶體晶片)，有時意指記憶卡、SSD(Solid State Drives：固態驅動器)等包含控制器晶粒之記憶體系統。再者，有時亦意指智能手機、平板終端、個人電腦等包含主機之構成。
又，於本說明書中，言及第1構成「電性連接」於第2構成之情形時，第1構成可直接連接於第2構成，第1構成亦可經由配線、半導體構件或電晶體等連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即使第2個電晶體為斷開(OFF)狀態，第1電晶體亦「電性連接」於第3個電晶體。
又，於本說明書中，言及第1構成於第2構成及第3構成「之間連接」之情形時，有意指將第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成之情形。
又，於本說明書中，言及電路等使2條配線「導通」之情形時，有時意指例如該電路等包含電晶體等，該電晶體等設置於2條配線之間之電流路徑，該電晶體等成為接通(ON)狀態。
[第1實施形態] [記憶體系統10] 圖1係顯示記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據自主機20發送之信號，進行使用者資料之讀出、寫入、抹除等。記憶體系統10為例如記憶卡、SSD或其他可記憶使用者資料之系統。記憶體系統10具備記憶使用者資料之複數個記憶體晶粒MD、與連接於該等複數個記憶體晶粒MD及主機20之控制器晶粒CD。控制器晶粒CD具備例如處理器、RAM(Random Access Memory：隨機存取記憶體)等，進行邏輯位址與物理位址之轉換、位元錯誤檢測/校正、垃圾回收(壓縮)、損耗均衡等處理。
圖2係顯示記憶體系統10之構成例之模式性側視圖。圖3係顯示該構成例之模式性俯視圖。為方便說明，於圖2及圖3中省略一部分構成。
如圖2所示，本實施形態之記憶體系統10具備安裝基板MSB、積層於安裝基板MSB之複數個記憶體晶粒MD、及積層於記憶體晶粒MD之控制器晶粒CD。於安裝基板MSB之上表面中之Y方向之端部之區域設置有焊墊電極P，其他一部分區域經由接著劑等接著於記憶體晶粒MD之下表面。於記憶體晶粒MD之上表面中之Y方向之端部之區域設置有焊墊電極P，其他區域經由接著劑等接著於其他記憶體晶粒MD或控制器晶粒CD之下表面。於控制器晶粒CD之上表面中之Y方向之端部之區域設置有焊墊電極P。
如圖3所示，安裝基板MSB、複數個記憶體晶粒MD、及控制器晶粒CD各自具備排列於X方向之複數個焊墊電極P。設置於安裝基板MSB、複數個記憶體晶粒MD、及控制器晶粒CD之複數個焊墊電極P分別經由接合線B相互連接。
另，圖2及圖3所示之構成僅為例示，可適當調整具體之構成。例如，於圖2及圖3所示之例中，於複數個記憶體晶粒MD上積層有控制器晶粒CD，該等構成藉由接合線B連接。於此種構成中，複數個記憶體晶粒MD及控制器晶粒CD包含於一個封裝內。然而，控制器晶粒CD亦可包含於與記憶體晶粒MD不同之封裝。又，複數個記憶體晶粒MD及控制器晶粒CD亦可經由貫通電極等而非接合線B相互連接。
[記憶體晶粒MD之構成] 圖4係顯示記憶體晶粒MD之構成之模式性方塊圖。圖5係顯示記憶體晶粒MD之一部分構成之模式性電路圖。圖6係顯示感測放大器模組SAM之構成之模式性方塊圖。圖7係顯示感測放大器單元SAU之構成之模式性電路圖。為方便說明，於圖4～圖7中省略一部分構成。
另，於圖4中圖示出複數個控制端子等。該等複數個控制端子有顯示為與高有效信號(正邏輯信號)對應之控制端子之情形、顯示為與低有效信號(負邏輯信號)對應之控制端子之情形、及顯示為與高有效信號及低有效信號之兩者對應之控制端子之情形。圖4中，與低有效信號對應之控制端子之符號包含上劃線(overline)。於本說明書中，與低有效信號對應之控制端子之符號包含斜杠(“/”)。另，圖4之記載為例示，可適當調整具體之態樣。例如，亦可將一部分或所有高有效信號設為低有效信號，或將一部分或所有低有效信號設為高有效信號。
如圖4所示，記憶體晶粒MD具備記憶使用者資料之記憶胞陣列MCA、與連接於記憶胞陣列MCA之周邊電路PC。
[記憶胞陣列MCA之構成] 記憶胞陣列MCA如圖5所示，具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK各自具備複數個串單元SU。該等複數個串單元SU各自具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備：串聯連接於位元線BL及源極線SL之間之汲極側選擇電晶體STD、複數個記憶胞MC(記憶胞電晶體)、源極側選擇電晶體STS、及源極側選擇電晶體STSB。以下，有時將汲極側選擇電晶體STD、源極側選擇電晶體STS、及源極側選擇電晶體STSB簡稱為選擇電晶體(STD、STS、STSB)、或選擇電晶體(STD、STS)。
記憶胞MC係具備半導體層、閘極絕緣膜、及閘極電極之場效型電晶體。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷蓄積膜。記憶胞MC之閾值電壓根據電荷蓄積膜中之電荷量變化。記憶胞MC記憶1位元或複數位元之使用者資料。另，字元線WL分別連接於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極。該等字元線WL分別共通地連接於1個記憶體區塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS、STSB)係具備半導體層、閘極絕緣膜、及閘極電極之場效型電晶體。半導體層作為通道區域發揮功能。於選擇電晶體(STD、STS、STSB)之閘極電極，分別連接有汲極側選擇閘極線SGD、源極側選擇閘極線SGS、及源極側選擇閘極線SGSB。汲極側選擇閘極線SGD與串單元SU對應設置，共通地連接於1個串單元SU中之所有記憶體串MS。源極側選擇閘極線SGS共通地連接於記憶體區塊BLK中之所有記憶體串MS。源極側選擇閘極線SGSB共通地連接於記憶體區塊BLK中之所有記憶體串MS。以下，有時將汲極側選擇閘極線SGD、源極側選擇閘極線SGS、及源極側選擇閘極線SGSB簡稱為選擇閘極線(SGD、SGS、SGSB)、或選擇閘極線(SGD、SGS)。
[周邊電路PC之構成] 周邊電路PC如圖4所示，具備列譯碼器RD、感測放大器模組SAM、快取記憶體CM、電壓產生電路VG、及定序器SQC。又，周邊電路PC具備位址暫存器ADR、指令暫存器CMR、及狀態暫存器STR。又，周邊電路PC具備輸入輸出控制電路I/O、與邏輯電路CTR。
[列譯碼器RD之構成] 列譯碼器RD(圖4)例如圖5所示，具備將位址資料ADD(圖4)進行譯碼之位址譯碼器22。又，列譯碼器RD(圖4)具有根據位址譯碼器22之輸出信號對記憶胞陣列MCA傳送動作電壓之區塊選擇電路23及電壓選擇電路24。
位址譯碼器22連接於複數個區塊選擇線BLKSEL、及複數個電壓選擇線33。位址譯碼器22例如依照來自定序器SQC之控制信號依序參照位址暫存器ADR(圖4)之列位址RA。
區塊選擇電路23具備與記憶體區塊BLK對應之複數個區塊選擇電路34。區塊選擇電路34各自具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個區塊選擇電晶體35。
區塊選擇電晶體35為例如場效型耐壓電晶體。區塊選擇電晶體35之汲極電極分別電性連接於對應之字元線WL或選擇閘極線(SGD、SGS)。區塊選擇電晶體35之源極電極分別經由配線CG及電壓選擇電路24電性連接於電壓供給線31。區塊選擇電晶體35之閘極電極共通地連接於對應之區塊選擇線BLKSEL。
電壓選擇電路24具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個電壓選擇部36。該等複數個電壓選擇部36各自具備複數個電壓選擇電晶體37。電壓選擇電晶體37為例如場效型耐壓電晶體。電壓選擇電晶體37之汲極端子分別經由配線CG及區塊選擇電路23，電性連接於對應之字元線WL或選擇閘極線(SGD、SGS)。源極端子分別電性連接於對應之電壓供給線31。閘極電極分別連接於對應之電壓選擇線33。
[感測放大器模組SAM之電路構成] 感測放大器模組SAM(圖4)例如圖6所示，具有複數個感測放大器單元SAU0～SAUm-1。複數個感測放大器單元SAU0～SAUm-1對應於複數個位元線BL0～BLm-1。m係1以上之整數。
有將第1個～第m個感測放大器單元SAU0～SAUm-1中與第奇數個位元線BL0、BL2、･･･、BLm-2對應之感測放大器單元稱為第奇數個感測放大器單元SAU0、SAU2、･･･、SAUm-2之情形。又，有將第奇數個感測放大器單元SAU0、SAU2、･･･、SAUm-2稱為第奇數個感測放大器單元SAU_O之情形。
有將第1個～第m個感測放大器單元SAU0～SAUm-1中與第偶數個位元線BL1、BL3、･･･、BLm-3、BLm-1對應之感測放大器單元稱為第偶數個感測放大器單元SAU1、SAU3、･･･、SAUm-3、SAUm-1之情形。又，有將第偶數個感測放大器單元SAU1、SAU3、･･･、SAUm-3、SAUm-1稱為第偶數個感測放大器單元SAU_E之情形。
感測放大器單元SAU0～SAUm-1例如圖7所示，各自具備感測放大器電路SA、耐壓電晶體45、高耐壓電晶體60、配線LBUS、鎖存電路SDL、DL0～DLn L(n L係自然數)。於配線LBUS連接預充電用之充電電晶體55(圖7)。配線LBUS經由開關電晶體DSW及配線DBUS，連接於快取記憶體CM中之鎖存電路XDL。
感測放大器電路SA如圖7所示，具備感測電晶體41。感測電晶體41根據流過位元線BL之電流將配線LBUS之電荷放電。感測電晶體41之源極電極連接於被供給接地電壓V SS之電壓供給線。汲極電極經由開關電晶體42連接於配線LBUS。閘極電極經由感測節點SEN、放電電晶體43、節點COM、箝位電晶體44及耐壓電晶體45連接於位元線BL。另，感測節點SEN經由電容器48連接於內部控制信號線CLKSA。
高耐壓電晶體60之閘極電極連接於信號線BIAS，源極端子連接於被供給電壓V ERA、Vinhibit之電壓供給線，汲極端子連接於位元線BL。
於抹除動作中，電壓產生電路VG產生抹除動作所需之電壓V ERA。電壓V ERA經由電壓供給線及高耐壓電晶體60，供給至位元線BL。又，此時，耐壓電晶體45成為斷開狀態。
又，於對稍後敘述之汲極側選擇閘極線SGD之編程動作中，電壓產生電路VG產生編程動作所需之電壓Vinhibit。電壓Vinhibit經由電壓供給線及高耐壓電晶體60，供給至位元線BL。
感測放大器電路SA具備電壓傳送電路。電壓傳送電路根據鎖存電路SDL中鎖存之資料，使節點COM及感測節點SEN與被供給電壓V DD之電壓供給線或被供給電壓V SRC之電壓供給線選擇性導通。電壓傳送電路具備節點N1、充電電晶體46、充電電晶體49、包含充電電晶體47及放電電晶體50之反相器。充電電晶體46連接於節點N1及感測節點SEN之間。充電電晶體49連接於節點N1及節點COM之間。充電電晶體47連接於節點N1及被供給電壓V DD之電壓供給線之間。放電電晶體50連接於節點N1及被供給電壓V SRC之電壓供給線之間。另，充電電晶體47及放電電晶體50之閘極電極共通地連接於鎖存電路SDL之節點INV_S。即，包含充電電晶體47及放電電晶體50之反相器之輸出端子連接於節點N1。又，該反相器之輸入端子連接於鎖存電路SDL之節點INV_S。
另，感測電晶體41、開關電晶體42、放電電晶體43、箝位電晶體44、充電電晶體46、充電電晶體49及放電電晶體50為例如增強型NMOS電晶體。耐壓電晶體45為例如耗盡型NMOS電晶體。充電電晶體47為例如PMOS電晶體。
又，開關電晶體42之閘極電極連接於信號線STB。放電電晶體43之閘極電極連接於信號線XXL。箝位電晶體44之閘極電極連接於信號線BLC。耐壓電晶體45之閘極電極連接於信號線BLS。充電電晶體46之閘極電極連接於信號線HLL。充電電晶體49之閘極電極連接於信號線BLX。該等信號線STB、XXL、BLC、BLS、HLL、BLX連接於定序器SQC。
鎖存電路SDL具備節點LAT_S、INV_S、反相器51、反相器52、開關電晶體53、及開關電晶體54。反相器51具備連接於節點LAT_S之輸出端子及連接於節點INV_S之輸入端子。反相器52具備連接於節點LAT_S之輸入端子及連接於節點INV_S之輸出端子。開關電晶體53設置於節點LAT_S及配線LBUS之間之電流路徑。開關電晶體54設置於節點INV_S及配線LBUS之間之電流路徑。開關電晶體53、54為例如NMOS電晶體。開關電晶體53之閘極電極經由信號線STL連接於定序器SQC。開關電晶體54之閘極電極經由信號線STI連接於定序器SQC。
鎖存電路DL0～DLn L與鎖存電路SDL大致類同地構成。然而，如上所述，鎖存電路SDL之節點INV_S與感測放大器電路SA中之充電電晶體47及放電電晶體50之閘極電極導通。鎖存電路DL0～DLn L於此點上與鎖存電路SDL不同。
開關電晶體DSW為例如NMOS電晶體。開關電晶體DSW連接於配線LBUS及配線DBUS之間。開關電晶體DSW之閘極電極經由信號線DBS連接於定序器SQC。
如圖6所例示，上述信號線STB、HLL、XXL、BLX、BLC分別共通連接於感測放大器模組SAM中包含之所有感測放大器單元SAU0～SAUm-1之間。又，上述被供給電壓V DD之電壓供給線及被供給電壓V SRC之電壓供給線分別共通連接於感測放大器模組SAM中包含之所有感測放大器單元SAU0～SAUm-1之間。又，鎖存電路SDL之信號線STI及信號線STL分別共通連接於感測放大器模組SAM中包含之所有感測放大器單元SAU0～SAUm-1之間。類同地，與鎖存電路DL0～DLn L中之信號線STI及信號線STL對應之信號線TI0～TIn L、TL0～TLn L分別共通連接於感測放大器模組SAM中包含之所有感測放大器單元SAU0～SAUm-1間。
另一方面，上述信號線BLS、BIAS被分為連接於第奇數個感測放大器單元SAU0、SAU2、･･･、SAUm-2之信號線BLS_O、BIAS_O、與連接於第偶數個感測放大器單元SAU1、SAU3、･･･、SAUm-3、SAUm-1之信號線BLS_E、BIAS_E。信號線BLS_O、BIAS_O共通連接於感測放大器模組SAM中包含之第奇數個感測放大器單元SAU0、SAU2、･･･、SAUm-2之間。信號線BLS_E、BIAS_E共通連接於感測放大器模組SAM中包含之第偶數個感測放大器單元SAU1、SAU3、･･･、SAUm-3、SAUm-1之間。
又，上述信號線DBS分別與感測放大器模組SAM中包含之所有感測放大器單元SAU對應設置複數個。
[電壓產生電路VG之構成] 電壓產生電路VG(圖4)例如圖5所示，連接於複數個電壓供給線31。電壓產生電路VG包含例如調節器等降壓電路及電荷泵電路32等升壓電路。該等降壓電路及升壓電路分別連接於被供給電源電壓V CC及接地電壓V SS(圖4)之電壓供給線。該等電壓供給線連接於例如參照圖2、圖3說明之焊墊電極P。
電壓產生電路VG例如依照來自定序器SQC之控制信號，於對記憶胞陣列MCA之讀出動作、編程動作及抹除動作時產生施加於位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS、SGSB)之複數個動作電壓。
又，電壓產生電路VG例如依照來自定序器SQC之控制信號，於對汲極側選擇閘極線SGD之編程動作時產生施加於位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS、SGSB)之複數個動作電壓。
電壓產生電路VG將產生之電壓輸出至複數條電壓供給線31。自電壓供給線31輸出之動作電壓依照來自定序器SQC之控制信號適當調整。
[定序器SQC之構成] 定序器SQC(圖4)依據存儲於指令暫存器CMR之指令資料CMD，向列譯碼器RD、感測放大器模組SAM、及電壓產生電路VG輸出內部控制信號。又，定序器SQC將表示記憶體晶粒MD之狀態之狀態資料Stt適當輸出至狀態暫存器STR。
又，定序器SQC產生就緒/忙碌信號RB，並將其輸出至端子RBn。於端子RBn為“L”狀態之期間(忙碌期間)，基本上禁止對記憶體晶粒MD之存取。又，於端子RBn為“H”狀態之期間(就緒期間)，允許對記憶體晶粒MD之存取。另，端子RBn由例如參照圖2、圖3說明之焊墊電極P實現。
[位址暫存器ADR之構成] 位址暫存器ADR如圖4所示，連接於輸入輸出控制電路I/O，且存儲自輸入輸出控制電路I/O輸入之位址資料ADD。位址暫存器ADR例如具備複數個8位元之暫存器行。暫存器行於例如執行讀出動作、編程動作或抹除動作等內部動作時，保持與執行中之內部動作對應之位址資料ADD。
另，位址資料ADD包含例如行位址CA(圖4)及列位址RA(圖4)。列位址RA包含例如特定記憶體區塊BLK(圖5)之區塊位址、特定串單元SU及字元線WL之頁面位址、特定記憶胞陣列MCA(平面)之平面位址、及特定記憶體晶粒MD之晶片位址。
[指令暫存器CMR之構成] 指令暫存器CMR連接於輸入輸出控制電路I/O，存儲自輸入輸出控制電路I/O輸入之指令資料CMD。指令暫存器CMR具備例如至少1組8位元之暫存器行。若指令資料CMD存儲於指令暫存器CMR，則對定序器SQC發送控制信號。
[狀態暫存器STR之構成] 狀態暫存器STR連接於輸入輸出控制電路I/O，存儲向輸入輸出控制電路I/O輸出之狀態資料Stt。狀態暫存器STR例如具備複數個8位元之暫存器行。暫存器行於例如執行讀出動作、編程動作或抹除動作等內部動作時，保持執行中之內部動作相關之狀態資料Stt。又，暫存器行保持例如記憶胞陣列MCA之就緒/忙碌資訊。
[輸入輸出控制電路I/O之構成] 輸入輸出控制電路I/O(圖4)具備資料信號輸入輸出端子DQ0～DQ7、資料選通信號輸入輸出端子DQS、/DQS、移位暫存器、及緩衝電路。
資料信號輸入輸出端子DQ0～DQ7、及資料選通信號輸入輸出端子DQS、/DQS各者由例如參照圖2、圖3說明之焊墊電極P實現。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料DAT根據來自邏輯電路CTR之內部控制信號，自緩衝電路輸入至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，經由資料信號輸入輸出端子DQ0～DQ7輸出之資料DAT根據來自邏輯電路CTR之內部控制信號，自快取記憶體CM或狀態暫存器STR輸入至緩衝電路。
經由資料選通信號輸入輸出端子DQS、/DQS輸入之信號(例如資料選通信號及其互補信號)使用於經由資料信號輸入輸出端子DQ0～DQ7之資料輸入。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料於資料選通信號輸入輸出端子DQS之電壓之上升沿(切換輸入信號)及資料選通信號輸入輸出端子/DQS之電壓之下降沿(切換輸入信號)之時序、以及資料選通信號輸入輸出端子DQS之電壓之下降沿(切換輸入信號)及資料選通信號輸入輸出端子/DQS之電壓之上升沿(切換輸入信號)之時序，被提取至輸入輸出控制電路I/O內之移位暫存器內。
[邏輯電路CTR之構成] 邏輯電路CTR(圖4)具備複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE、與連接於該等複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE之邏輯電路。邏輯電路CTR經由外部控制端子/CE、CLE、ALE、/WE、/RE、RE自控制器晶粒CD接收外部控制信號，據此對輸出輸出控制電路I/O輸出內部控制信號。
另，外部控制端子/CE、CLE、ALE、/WE、/RE、RE各者由例如參照圖2、圖3說明之焊墊電極P實現。
[記憶體晶粒MD之構造] 接著，參照圖8～圖11，對本實施形態之半導體記憶裝置之構成例進行說明。圖8係顯示記憶體晶粒MD之一部分構成之模式性立體圖。圖9及圖10係顯示記憶體晶粒MD之一部分構成之模式性剖視圖。圖11係沿C-C´線切斷圖10所示之構造，沿箭頭方向觀察之模式性剖視圖。圖12係顯示N型高電壓電晶體Tr NH之構成之模式性剖視圖。圖13係顯示P型高電壓電晶體Tr PH之構成之模式性剖視圖。圖14係顯示N型低電壓電晶體Tr NL之構成之模式性剖視圖。圖15係顯示P型低電壓電晶體Tr PL之構成之模式性剖視圖。圖16係顯示N型超低電壓電晶體Tr NVL之構成之模式性剖視圖。圖17係顯示P型超低電壓電晶體Tr PVL之構成之模式性剖視圖。另，圖8～圖17係顯示模式性之構成者，可適當變更具體之構成。又，於圖8～圖17中，省略一部分構成。
如圖8所示，記憶體晶粒MD具備半導體基板100、設置於半導體基板100上之電晶體層L TR、及設置於電晶體層L TR之上方之記憶胞陣列層L MCA。
[記憶胞陣列層L MCA之構造] 記憶胞陣列層L MCA具備排列於Y方向之複數個記憶體區塊BLK。於Y方向上相鄰之2個記憶體區塊BLK之間，例如圖8及圖10所示，設置有氧化矽(SiO 2)等區塊間絕緣層ST。於Y方向上相鄰之2個區塊間絕緣層ST之間，設置複數個串單元SU。於Y方向上相鄰之2個串單元SU之間，設置氧化矽(SiO 2)等串單元間絕緣層SHE。
另，於以下之說明中，例如圖10及圖11所例示，有將記憶體區塊BLK中之複數個串單元SU分別稱為串單元SUa、SUb、SUc、SUd、SUe之情形。
記憶體區塊BLK例如圖8所示，具備交替排列於Z方向之複數個導電層110及複數個絕緣層101、於Z方向延伸之複數個半導體柱120、及分別設置於複數個導電層110及複數個半導體柱120之間之複數個閘極絕緣膜130。
導電層110係於X方向延伸之大致板狀之導電層。導電層110亦可包含含有氮化鈦(TiN)等障壁導電膜、與鎢(W)等金屬膜之積層膜等。又，導電層110例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。於排列於Z方向之複數個導電層110之間，設置有氧化矽(SiO 2)等絕緣層101。
又，複數個導電層110中位於最下層之2個以上之導電層110例如圖11所示，作為源極側選擇閘極線SGS、SGSB(圖5)、及與其連接之複數個源極側選擇電晶體STS、STSB之閘極電極發揮功能。該等複數個導電層110按照每個記憶體區塊BLK電性獨立。
又，位於更上方之複數個導電層110作為字元線WL(圖5)、及與其連接之複數個記憶胞MC(圖5)之閘極電極發揮功能。該等複數個導電層110分別按照每個記憶體區塊BLK電性獨立。
又，位於更上方之1個或複數個導電層110作為汲極側選擇閘極線SGD、及與其連接之複數個汲極側選擇電晶體STD(圖5)之閘極電極發揮功能。該等複數個導電層110之Y方向之寬度小於其他導電層110。
於導電層110之下方，設置有半導體層112。半導體層112亦可包含含有例如磷(P)或硼(B)等雜質之多晶矽等。又，於半導體層112及導電層110之間，設置有氧化矽(SiO 2)等絕緣層101。
半導體層112作為源極線SL(圖5)發揮功能。源極線SL例如針對記憶胞陣列MCA中包含之所有記憶體區塊BLK共通設置。
半導體柱120例如圖8及圖10所示，以特定之圖案排列於X方向及Y方向。半導體柱120作為1個記憶體串MS(圖5)中包含之複數個記憶胞MC及選擇電晶體(STD、STS、STSB)之通道區域發揮功能。半導體柱120為例如多晶矽(Si)等半導體層。半導體柱120例如圖8所示，具有大致有底圓筒狀之形狀，中心部分設置有氧化矽等絕緣層125。又，半導體柱120之外周面分別由導電層110包圍，與導電層110對向。
於半導體柱120之上端部，設置有包含磷(P)等N型雜質之雜質區域121。雜質區域121經由接點Ch及接點Vy連接於位元線BL。半導體柱120之下端部連接於上述半導體層112。半導體柱120分別作為1個記憶體串MS(圖5)中包含之複數個記憶胞MC及選擇電晶體STD、STS、STSB之通道區域發揮功能。
閘極絕緣膜130具有覆蓋半導體柱120之外周面之大致有底圓筒狀之形狀。閘極絕緣膜130例如圖9所示，具備積層於半導體柱120及導電層110之間之隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133為例如氧化矽(SiO 2)等絕緣膜。電荷蓄積膜為可蓄積電荷之膜，例如氮化矽(SiN)等。隧道絕緣膜131、電荷蓄積膜132、及阻擋絕緣膜133具有大致圓筒狀之形狀，沿除半導體柱120與半導體層112之接觸部以外之半導體柱120之外周面於Z方向延伸。即，閘極絕緣膜130於與記憶胞MC對應之高度位置、及與汲極側選擇電晶體STD對應之高度位置，均具備類同之構成。
另，閘極絕緣膜130亦可具備例如包含N型或P型雜質之多晶矽等浮動閘極。
於複數個導電層110之X方向之端部，如圖8所示，設置有複數個接點CC。複數個導電層110經由該等複數個接點CC連接於周邊電路PC。該等複數個接點CC於Z方向延伸，下端與導電層110連接。接點CC亦可包含例如包含氮化鈦(TiN)等障壁導電膜、與鎢(W)等金屬膜之積層膜等。
[半導體基板100及電晶體層L TR之構造] 半導體基板100為例如包含含有硼(B)等P型雜質之P型矽(Si)之半導體基板。於半導體基板100之表面之一部分，設置有注入了磷(P)等N型雜質之N型井。又，於半導體基板100之表面之一部分，設置有注入了硼(B)等P型雜質之P型井。又，於半導體基板100之表面之一部分，既未設置N型井亦未設置P型井，而設置有半導體基板區域。又，於半導體基板100之表面之一部分，設置有絕緣區域100I。
於電晶體層L TR，設置有構成周邊電路PC之複數個電晶體Tr。電晶體Tr之源極區域、汲極區域及通道區域設置於半導體基板100之表面。電晶體Tr之閘極電極gc設置於電晶體層L TR中。於該等複數個電晶體Tr之源極區域、汲極區域及閘極電極gc，設置有接點CS。該等複數個接點CS經由電晶體層L TR中之配線D0、D1、D2，連接於其他電晶體Tr、記憶胞陣列層L MCA中之構成等。
作為電晶體Tr，設置有例如N型高電壓電晶體Tr NH、P型高電壓電晶體Tr PH、N型低電壓電晶體Tr NL、P型低電壓電晶體Tr PL、N型超低電壓電晶體Tr NVL、及P型超低電壓電晶體Tr PVL。
[N型高電壓電晶體Tr NH之構造] N型高電壓電晶體Tr NH例如圖12所示，設置於半導體基板100之半導體基板區域100S。高電壓電晶體Tr NH具備：氧化矽(SiO 2)等閘極絕緣層141，其設置於半導體基板區域100S之一部分與半導體基板100之表面；多晶矽(Si)等閘極電極構件142，其設置於閘極絕緣層141之上表面；鎢(W)等閘極電極構件143，其設置於閘極電極構件142之上表面；氧化矽(SiO 2)或氮化矽(Si 3N 4)等蓋絕緣層144，其設置於閘極電極構件143之上表面；及氧化矽(SiO 2)或氮化矽(Si 3N 4)等側壁絕緣層145，其設置於閘極電極構件143或蓋絕緣層144之X方向或Y方向之側面。另，閘極電極構件142包含例如磷(P)或砷(As)等N型雜質、或硼(B)等P型雜質。
另，於圖示之例中，厚度T 141與閘極絕緣層141之Z方向之厚度一致。
又，N型高電壓電晶體Tr NH具備：積層於半導體基板100之表面、閘極絕緣層141之X方向或Y方向之側面、側壁絕緣層145之X方向或Y方向之側面、及蓋絕緣層144之上表面之氧化矽(SiO 2)等襯墊絕緣層146及氮化矽(Si 3N 4)等襯墊絕緣層147。
又，於N型高電壓電晶體Tr NH，連接有於Z方向延伸之3個接點CS H。接點CS H亦可包含例如氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。3個接點CS H中之1個貫通襯墊絕緣層147、襯墊絕緣層146及蓋絕緣層144連接於閘極電極構件143之上表面，作為高電壓電晶體Tr NH之閘極電極之一部分發揮功能。3個接點CS H中之2個貫通襯墊絕緣層147及襯墊絕緣層146連接於半導體基板100之表面，作為高電壓電晶體Tr NH之源極電極或汲極電極發揮功能。
另，於圖示之例中，距離R CSH與自作為閘極電極之一部分發揮功能之接點CS H之中心軸至作為汲極電極之一部分發揮功能之接點CS H之中心軸之X方向或Y方向上之距離一致。又，距離R CSH與自作為閘極電極之一部分發揮功能之接點CS H之中心軸至作為源極電極之一部分發揮功能之接點CS H之中心軸之X方向或Y方向上之距離一致。
又，N型高電壓電晶體Tr NH中，半導體基板100表面之與閘極電極構件142之對向面作為通道區域。又，於半導體基板100表面之與接點CS H之連接部分，設置有高雜質濃度區域148。又，於半導體基板100表面之通道區域與高雜質濃度區域148之間之區域(不與閘極電極構件142對向之區域)，設置有低雜質濃度區域149。高雜質濃度區域148及低雜質濃度區域149包含例如磷(P)或砷(As)等N型雜質。又，高雜質濃度區域148中之N型雜質之雜質濃度大於低雜質濃度區域149中之N型雜質之雜質濃度。
N型高電壓電晶體Tr NH之閘極電極之Y方向之長度(閘極長度)為W H，閘極電極之X方向之寬度(閘極寬度)為L H。
[P型高電壓電晶體Tr PH之構造] P型高壓電晶體Tr PH例如圖13所示，基本上與N型高壓電晶體Tr NH類同地構成。然而，P型高電壓電晶體Tr PH設置於N型井區域100N，而非半導體基板區域100S。又，於半導體基板100表面之與接點CS H之連接部分，取代高雜質濃度區域148，設置有高雜質濃度區域158。又，於半導體基板100表面之通道區域與高雜質濃度區域158之間之區域(不與閘極電極構件142對向之區域)，取代低雜質濃度區域149，設置有低雜質濃度區域159。高雜質濃度區域158及低雜質濃度區域159包含例如硼(B)等P型雜質。又，高雜質濃度區域158中之P型雜質之雜質濃度大於低雜質濃度區域159中之P型雜質之雜質濃度。
P型高電壓電晶體Tr PH之閘極電極之Y方向之長度及X方向之寬度與N型高電壓電晶體Tr NH之閘極電極之Y方向之長度及X方向之寬度相同或大致相同。
[N型低電壓電晶體Tr NL之構造] N型低電壓電晶體Tr NL例如圖14所示，設置於半導體基板100之P型井區域100P。低電壓電晶體Tr NL具備：氧化矽(SiO 2)等閘極絕緣層241，其設置於P型井區域100P之一部分、與半導體基板100之表面；多晶矽(Si)等閘極電極構件242，其設置於閘極絕緣層241之上表面；鎢(W)等閘極電極構件243，其設置於閘極電極構件242之上表面；氮化矽(Si 3N 4)等蓋絕緣層244，其設置於閘極電極構件243之上表面；及氮化矽(Si 3N 4)等側壁絕緣層245，其設置於閘極電極構件242、閘極電極構件243及蓋絕緣層244之X方向或Y方向之側面。
另，於圖示之例中，厚度T 241與閘極絕緣層241之Z方向之厚度一致。厚度T 241小於厚度T 141(圖12)。
又，N型低電壓電晶體Tr NL具備：積層於半導體基板100之表面、閘極絕緣層241之X方向或Y方向之側面、側壁絕緣層245之X方向或Y方向之側面、及蓋絕緣層244之上表面之氧化矽(SiO 2)等襯墊絕緣層246及氮化矽(Si 3N 4)等襯墊絕緣層247。
又，於N型低電壓電晶體Tr NL，連接有於Z方向延伸之3個接點CS L。接點CS L亦可包含例如氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。3個接點CS L中之1個貫通襯墊絕緣層247、襯墊絕緣層246及蓋絕緣層244連接於閘極電極構件243之上表面，作為低電壓電晶體Tr NL之閘極電極之一部分發揮功能。3個接點CS L中之2個貫通襯墊絕緣層247及襯墊絕緣層246連接於半導體基板100之表面，作為低電壓電晶體Tr NL之源極電極或汲極電極發揮功能。
另，於圖示之例中，距離R CSL與自作為閘極電極之一部分發揮功能之接點CS L之中心軸至作為汲極電極之一部分發揮功能之接點CS L之中心軸之X方向或Y方向之距離一致。又，距離R CSL與自作為閘極電極之一部分發揮功能之接點CS L之中心軸至作為源極電極之一部分發揮功能之接點CS L之中心軸之X方向或Y方向之距離一致。距離R CSL小於距離R CSH(圖12)。
又，N型低電壓電晶體Tr NL中，半導體基板100之表面之與閘極電極構件242之對向面之一部分作為通道區域。於半導體基板100之表面之與接點CSL之連接部分至與閘極電極構件242之對向面之區域，設置有高雜質濃度區域248。高雜質濃度區域248包含例如磷(P)或砷(As)等N型雜質。
N型低電壓電晶體Tr NL之閘極電極之Y方向之長度為W L，閘極電極之X方向之寬度為L L。閘極電極之Y方向之長度W L小於閘極電極之Y方向之長度W H(圖12)，閘極電極之X方向之寬度L L小於閘極電極之X方向之寬度L H。
[P型低電壓電晶體Tr PL之構造] P型低電壓電晶體Tr PL例如圖15所示，基本上與N型低壓電晶體Tr NL類同地構成。然而，P型低電壓電晶體Tr PL設置於N型井區域100N，而非P型井區域100P。於半導體基板100之表面之與接點CS L之連接部分至與閘極電極構件242之對向面之區域，取代高雜質濃度區域248，設置有高雜質濃度區域258。高雜質濃度區域258包含例如硼(B)等P型雜質。
P型低電壓電晶體Tr PL之閘極電極之Y方向之長度及X方向之寬度與N型低電壓電晶體Tr NL之閘極電極之Y方向之長度及X方向之寬度相同或大致相同。
[N型超低電晶體Tr NVL之構造] N型超低電晶體Tr NVL例如圖16所示，基本上與圖14所示之N型低電壓電晶體Tr NL類同地構成。超低電壓電晶體Tr NVL中之閘極絕緣層341、閘極電極構件342、閘極電極構件343、蓋絕緣層344、及側壁絕緣層345對應於低電壓電晶體Tr NL中之閘極絕緣層241、閘極電極構件242、閘極電極構件243、蓋絕緣層244、及側壁絕緣層245。超低電壓電晶體Tr NVL中之襯墊絕緣層346及襯墊絕緣層347對應於低電壓電晶體Tr NL中之襯墊絕緣層246及襯墊絕緣層247。
然而，N型超低電壓電晶體Tr NVL中，於半導體基板100之表面之與接點CS L之連接部分至與閘極電極構件342之對向面之區域，設置有高雜質濃度區域348。於高雜質濃度區域348與通道區域之間，且半導體基板100之表面之與閘極電極構件342之對向面之一部分區域，設置有第1低雜質濃度區域349。於半導體基板100之表面附近之低於第1低雜質濃度區域349之半導體基板100之背面側之區域，設置有第2低雜質濃度區域350。高雜質濃度區域348及第1低雜質濃度區域349包含例如磷(P)或砷(As)等N型雜質。第1低雜質濃度區域349中之雜質濃度低於高雜質濃度區域348中之雜質濃度。第2低雜質濃度區域350包含例如硼(B)等P型雜質。另，亦可省略第2低雜質濃度區域350。
另，於圖示之例中，厚度T 341與閘極絕緣層341之Z方向之厚度一致。厚度T 341小於厚度T 241(圖14)。
另，於圖示之例中，距離R CSVL與自作為閘極電極之一部分發揮功能之接點CS L之中心軸至作為汲極電極之一部分發揮功能之接點CS L之中心軸之X方向或Y方向之距離一致。又，距離R CSVL與自作為閘極電極之一部分發揮功能之接點CS L之中心軸至作為源極電極之一部分發揮功能之接點CS L之中心軸之X方向或Y方向之距離一致。距離R CSVL小於距離R CSL(圖14)。
N型超低電壓電晶體Tr NVL之閘極電極之Y方向之長度為W VL，閘極電極之X方向之寬度為L VL。閘極電極之Y方向之長度W VL小於閘極電極之Y方向之長度W L(圖14)，閘極電極之X方向之寬度L VL小於閘極電極之X方向之寬度L L。
[P型超低電壓電晶體Tr PVL之構造] P型超低電壓電晶體Tr PVL例如圖17所示，基本上與N型超低電壓電晶體Tr NVL類同地構成。然而，P型超低電壓電晶體Tr PVL設置於N型井區域100N，而非P型井區域100P。於半導體基板100之表面之與接點CS L之連接部分至與閘極電極構件342之對向面之區域，取代高雜質濃度區域348，設置有高雜質濃度區域358。於高雜質濃度區域358與通道區域之間，且半導體基板100表面之與閘極電極構件342之對向面之一部分區域，取代第1低雜質濃度區域349，設置有第1低雜質濃度區域359。於半導體基板100之表面附近之低於第1低雜質濃度區域359之半導體基板100之背面側之區域，取代第2低雜質濃度區域350，設置有第2低雜質濃度區域360。高雜質濃度區域358及第1低雜質濃度區域359包含例如硼(B)等P型雜質。第1低雜質濃度區域359中之雜質濃度低於高雜質濃度區域358之雜質濃度。第2低雜質濃度區域360包含例如磷(P)或砷(As)等N型雜質。另，亦可省略第2低雜質濃度區域360。
P型超低電壓電晶體Tr PVL之閘極電極之Y方向之長度及X方向之寬度與N型超低電壓電晶體Tr NVL之閘極電極之Y方向之長度及X方向之寬度相同或大致相同。
超低電壓電晶體Tr NVL、Tr PVL(圖16及圖17)與低電壓電晶體Tr NL、Tr PL(圖14及圖15)比較，具有閘極絕緣層(241、341)之厚度較小、閘極長度較小、及井區域之雜質濃度較低之至少1者。
[動作] [編程動作] 接著，就對記憶胞MC之編程動作進行說明。圖18係用於對編程動作進行說明之模式性剖視圖。另，於以下之說明中，有將成為動作之對象之字元線WL稱為選擇字元線WL S，將其以外之字元線WL稱為非選擇字元線WL U之情形。又，於以下之說明中，對成為動作對象之串單元SU中包含之複數個記憶胞MC中連接於選擇字元線WL S者(以下，有稱為「選擇記憶胞MC」之情形。又，有將其以外之記憶胞MC稱為「非選擇記憶胞MC」之情形)執行讀出動作之例進行說明。又，於以下之說明中，有將此種包含複數個選擇記憶胞MC之構成稱為選擇頁面部PG之情形。
於編程動作中，對連接於進行編程(寫入)之選擇記憶胞MC(以下稱為寫入記憶胞MC)之位元線BL(以下稱為選擇位元線BL W)供給電壓V SRC。又，對連接於不進行編程之選擇記憶胞MC(以下稱為禁止記憶胞MC)之位元線BL(以下稱為非選擇位元線BL P)供給高於電壓V SRC之電壓V DD。又，對汲極側選擇閘極線SGD供給電壓V SGD。例如，使與選擇位元線BL W對應之鎖存電路SDL(圖7)鎖存“L”，使與非選擇位元線BL P對應之鎖存電路SDL(圖7)鎖存“H”。又，將信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、L、H、H、L、H”。
電壓V SGD大於電壓V SRC。又，電壓V SGD與電壓V SRC之電壓差大於使汲極側選擇電晶體STD作為NMOS電晶體發揮功能時之閾值電壓。因此，於連接於選擇位元線BL W之汲極側選擇電晶體STD之通道區域形成電子通道，傳送電壓V SRC。另一方面，電壓V SGD與電壓V DD之電壓差小於使汲極側選擇電晶體STD作為NMOS電晶體發揮功能時之閾值電壓。因此，連接於非選擇位元線BL P之汲極側選擇電晶體STD成為斷開狀態。
又，於編程動作中，對源極線SL供給電壓V SRC，對源極側選擇閘極線SGS、SGSB供給接地電壓V SS。藉此，源極側選擇電晶體STS、STSB成為斷開狀態。
又，於編程動作中，對非選擇字元線WL U供給寫入通路電壓V PASS。寫入通路電壓V PASS與電壓V SRC之電壓差不拘於記錄於記憶胞MC之資料，均大於使記憶胞MC作為NMOS電晶體發揮功能時之閾值電壓。因此，於非選擇記憶胞MC之通道區域形成電子通道，對寫入記憶胞MC傳送電壓V SRC。
又，於編程動作中，對選擇字元線WL S供給編程電壓V PGM。編程電壓V PGM大於寫入通路電壓V PASS。
此處，對連接於選擇位元線BL W之半導體柱120(記憶體串MS)之通道，供給電壓V SRC。於此種半導體柱120與選擇字元線WL S之間，產生相對較大之電場。藉此，半導體柱120之通道中之電子經由隧道絕緣膜131(圖9)穿隧至電荷蓄積膜132(圖9)中。藉此，寫入記憶胞MC之閾值電壓增大。
又，連接於非選擇位元線BL P之半導體柱120之通道成為電性浮動狀態，該通道之電位藉由與非選擇字元線WL U之電容耦合而上升(提高)至寫入通路電壓V PASS左右。於此種半導體柱120與選擇字元線WL S之間，僅產生小於上述電場之電場。因此，半導體柱120之通道中之電子不穿遂至電荷蓄積膜132(圖9)中。因此，禁止記憶胞MC之閾值電壓不增大。
[汲極側選擇電晶體STD之閾值電壓之調整] 如上所述，藉由汲極側選擇電晶體STD之接通/斷開執行記憶胞MC之寫入/禁止之選擇。然而，於製造記憶體晶粒MD之時點，汲極側選擇電晶體STD之閾值電壓有偏差。因此，有無法如期待般執行汲極側選擇電晶體STD之接通/斷開之虞。因此，於記憶體晶粒MD之出貨前，調整汲極側選擇電晶體STD之閾值電壓。於以下之說明中，有將汲極側選擇電晶體STD之閾值電壓之調整稱為對汲極側選擇閘極線SGD之編程動作之情形。
[選擇位元線BL W及非選擇位元線BL P] 接著，就本實施形態之對汲極側選擇閘極線SGD之編程動作進行說明。首先，參照圖19，對進行編程動作之選擇位元線BL W、及禁止編程動作之非選擇位元線BL P進行說明。圖19係顯示圖5之串單元SU之構成之模式性電路圖。另，有將進行編程動作之記憶體區塊BLK稱為選擇記憶體區塊BLK之情形。又，有將禁止編程動作之記憶體區塊BLK稱為非選擇記憶體區塊BLK之情形。
本實施形態之串單元SU如圖19所示，連接於n個字元線WL0～WLn-1。n為1以上之整數。n個字元線WL0～WLn-1為自源極側選擇閘極線SGS朝汲極側選擇閘極線SGD之方向數起第1個～第n個字元線WL。又，n個字元線WL0～WLn-1分別連接於記憶體串MS中之第1個～第n個記憶胞MC0～MCn-1之閘極電極。
本實施形態之串單元SU如圖19所示，連接於m個位元線BL0～BLm-1。m為1以上之整數。m個位元線BL0～BLm-1分別與串單元SU中之第1個～第m個記憶體串MS0～MSm-1連接。
有時將m個位元線BL0～BLm-1中之第奇數個位元線BL0、BL2、･･･、BLm-4、BLm-2稱為位元線BL_O。有時將連接於第奇數個位元線BL0、BL2、･･･、BLm-4、BLm-2之第奇數個記憶體串MS0、MS2、･･･、MSm-4、MSm-2稱為記憶體串MS_O。
又，有時將m個位元線BL0～BLm-1中之第偶數個位元線BL1、BL3、･･･、BLm-3、BLm-1稱為位元線BL_E。有時將連接於第偶數個位元線BL1、BL3、･･･、BLm-3、BLm-1之第偶數個記憶體串MS1、MS3、･･･、MSm-3、MSm-1稱為記憶體串MS_E。
例如圖19所示，第偶數個位元線BLm-3(BL_E)為選擇位元線BL W，第偶數個位元線BLm-1(BL_E)為非選擇位元線BL P。另，雖於圖19中未顯示，但第偶數個位元線BLm-5(BL_E)亦為非選擇位元線BL P。於進行第偶數個位元線BLm-3(BL_E)之編程動作時，與該位元線BLm-3(BL_E)相鄰之2個第奇數個位元線BLm-4(BL_O)、BLm-2(BL_O)禁止編程動作。
又，第奇數個位元線BLm-2(BL_O)為選擇位元線BL W，第奇數個位元線BLm-4(BL_O)為非選擇位元線BL P。於進行第奇數個位元線BLm-2(BL_O)之編程動作時，與該位元線BLm-2(BL_O)相鄰之2個第偶數個位元線BLm-3(BL_E)、BLm-1(BL_E)禁止編程動作。
於本實施形態中，於進行連接於第偶數個位元線BLm-3(BL_E)之汲極側選擇電晶體STD之編程動作之後，進行連接於第奇數個位元線BLm-2(BL_O)之汲極側選擇電晶體STD之編程動作。但，亦可於進行連接於第奇數個位元線BLm-2(BL_O)之汲極側選擇電晶體STD之編程動作之後，進行連接於第偶數個位元線BLm-3(BL_E)之汲極側選擇電晶體STD之編程動作。
[對汲極側選擇閘極線SGD之編程動作] 接著，就對汲極側選擇閘極線SGD之編程動作進行說明。圖20係用於說明第1實施形態之對汲極側選擇閘極線SGD之編程動作之模式性波形圖。圖21～圖26係用於說明第1實施形態之對汲極側選擇閘極線SGD之編程動作之感測放大器單元SAU之模式性電路圖。
另，圖21係圖20之時序t101～t102之連接於編程動作之對象之位元線BL_E(BLm-3)之感測放大器單元SAU_E之模式性電路圖。圖22係圖20之時序t101～t102之連接於禁止編程動作之位元線BL_O(BLm-4)之感測放大器單元SAU_O之模式性電路圖。圖23係圖20之時序t101～t102之連接於禁止編程動作之位元線BL_E(BLm-1)之感測放大器單元SAU_E之模式性電路圖。圖24係圖20之時序t101～t102之連接於編程動作之對象之位元線BL_O(BLm-2)之感測放大器單元SAU_O之模式性電路圖。
圖25係圖20之時序t102～t103之連接於編程動作之對象之位元線BL_E(BLm-3)之感測放大器單元SAU_E之模式性電路圖。圖26係圖20之時序t102～t103之連接於禁止編程動作之位元線BL_E(BLm-1)之感測放大器單元SAU_E之模式性電路圖。
另，時序t102～t103之連接於禁止編程動作之位元線BL_O(BLm-4)之感測放大器單元SAU_O之模式性電路圖與圖22類同。又，時序t101～t102之連接於編程動作之對象之位元線BL_O(BLm-2)之感測放大器單元SAU_O之模式性電路圖與圖24類同。因此，省略該等之圖。
於圖20之時序t101～t103，電壓V DD自電壓產生電路VG(圖4)供給至感測放大器單元SAU之電壓輸入端子。另，電壓V DD為例如1.5 V。
又，於時序t101，與位元線BL_E(BLm-3、BLm-1)對應之感測放大器單元SAU_E之信號線BIAS_E自“L”位準成為“H”位準，藉此，如圖21及圖23所示，高耐壓電晶體60成為接通狀態。於時序t101～t102之期間繼續高耐壓電晶體60之接通狀態。另，圖中之“〇”表示接通狀態。又，於時序t101中，信號線BLS_E為“L”位準，如圖21及圖23所示，耐壓電晶體45成為斷開狀態。於時序t101～t102之期間繼續耐壓電晶體45之斷開狀態。另，圖中之“×”表示斷開狀態。於時序t101～t102，高耐壓電晶體60成為接通狀態，藉此位元線BL_E(BLm-3、BLm-1)及電壓供給線導通。藉此，於時序t101～t102，來自電壓產生電路VG之電壓Vinhibit被供給至位元線BL_E(BLm-3、BLm-1)。電壓Vinhibit為例如8 V。
如此，位元線BLm-3、BLm-1藉由經由高耐壓電晶體60供給電壓Vinhibit而進行充電。
另，連接於圖21之位元線BLm-3之感測放大器單元SAU_E於鎖存電路SDL中鎖存“L”，節點INV_S為“H”。另一方面，連接於圖23之位元線BLm-1之感測放大器單元SAU_E於鎖存電路SDL中鎖存“H”，節點INV_S為“L”。
又，於時序t101，藉由與位元線BL_O(BLm-4、BLm-2)對應之感測放大器單元SAU_E之信號線BIAS_O自“L”位準成為“H”位準，如圖22及圖24所示，高耐壓電晶體60成為接通狀態。於時序t101～t102之期間繼續高耐壓電晶體60之接通狀態。又，於時序t101，信號線BLS_O為“L”位準，如圖22及圖24所示，耐壓電晶體45成為斷開狀態。於時序t101～t102之期間繼續耐壓電晶體45之斷開狀態。於時序t101～t102，高耐壓電晶體60成為接通狀態，藉此位元線BL_O(BLm-4、BLm-2)及電壓供給線導通。藉此，於時序t101～t102，來自電壓產生電路VG之電壓Vinhibit供給至位元線BL_O(BLm-4、BLm-2)。
如此，位元線BLm-4、BLm-2藉由經由高耐壓電晶體60供給電壓Vinhibit而進行充電。
另，連接於圖22之位元線BLm-4之感測放大器單元SAU_O於鎖存電路SDL中鎖存“H”，節點INV_S為“L”。另一方面，連接於圖24之位元線BLm-2之感測放大器單元SAU_O於鎖存電路SDL中鎖存“L”，節點INV_S為“H”。
又，如圖20所示，於時序t101～t102，信號線BLC為“L”位準，鉗位電晶體44為斷開狀態。
又，於時序t101～t102，對選擇記憶體區塊BLK之汲極側選擇閘極線SGD(圖20中，表述為「SGDsel」)供給電壓Vsg。電壓Vsg係高於接地電壓V SS，且低於寫入通路電壓V PASS之電壓。
又，於時序t101～t102，亦對非選擇記憶體區塊BLK之汲極側選擇閘極線SGD(圖20中，表述為「SGDusel」)及字元線WL供給電壓Vsg。又，對源極側選擇閘極線SGS供給接地電壓V SS。
於時序t102，藉由與位元線BL_E(BLm-3)對應之感測放大器單元SAU_E之信號線BIAS_E自“H”位準成為“L”位準，而如圖25所示，高耐壓電晶體60成為斷開狀態。於時序t102～t103之期間繼續高耐壓電晶體60之斷開狀態。又，藉由信號線BLS_E自“L”位準成為“H”位準，如圖25所示，耐壓電晶體45成為接通狀態。於時序t102～t103之期間繼續耐壓電晶體45之接通狀態。又，於時序t102，信號線BLC自“L”位準成為“H”位準。
此處，如圖25所示，因於與位元線BLm-3對應之鎖存電路SDL中鎖存“L”，節點INV_S為“H”，故充電電晶體47成為斷開狀態，放電電晶體50成為接通狀態。又，充電電晶體49為接通狀態。又，對鉗位電晶體44之閘極電極，施加“H”位準之電壓，對鉗位電晶體44之源極端子，經由放電電晶體50及充電電晶體49施加電壓V SRC。於該情形時，因於鉗位電晶體44中，閘極電極-源極端子間之電壓高於鉗位電晶體44之閾值電壓，故鉗位電晶體44成為接通狀態。其結果，被供給電壓V SRC之電壓供給線及位元線BL_E(BLm-3)導通，電壓V SRC被供給至位元線BL_E(BLm-3)。電壓V SRC為例如0 V。
又，於時序t102，與位元線BL_E(BLm-1)對應之感測放大器單元SAU_E之信號線BIAS_E自“H”位準成為“L”位準，如圖26所示，藉此高耐壓電晶體60成為斷開狀態。於時序t102～t103之期間繼續高耐壓電晶體60之斷開狀態。又，信號線BLS_E自“L”位準成為“H”位準，如圖26所示，藉此耐壓電晶體45成為接通狀態。於時序t102～t103之期間繼續耐壓電晶體45之接通狀態。又，於時序t102，信號線BLC自“L”位準成為“H”位準。
此處，如圖26所示，因於與位元線BLm-1對應之鎖存電路SDL中鎖存“H”，節點INV_S為“L”，故充電電晶體47成為接通狀態，放電電晶體50成為斷開狀態。又，充電電晶體49為接通狀態。又，對鉗位電晶體44之閘極電極，施加“H”位準之信號線BLC之電壓，對鉗位電晶體44之源極端子/汲極端子，經由充電電晶體47、49施加電壓V DD。於該情形時，因於鉗位電晶體44中，閘極電極-源極端子間之電壓低於鉗位電晶體44之閾值電壓，故鉗位電晶體44成為斷開狀態。其結果，位元線BL_E(BLm-1)成為浮動狀態。此時，位元線BL_E(BLm-1)之電位藉由與位元線BL_O(BLm-2)之電容耦合，上升至電壓Vinhibit與電壓VSRC之間之電壓(圖20)。
如此，因位元線BL_E(BLm-1)維持較高之電位，故於連接於位元線BL_O(BLm-1)之汲極側選擇電晶體STD之閘極電極、與半導體柱120之間電位差變小。藉此，禁止對該汲極側選擇電晶體STD之編程動作。
另，如圖20所示，於時序t102～t103，對選擇記憶體區塊BLK之汲極側選擇閘極線SGDsel供給編程電壓Vsg_prog。編程電壓Vsg_prog係高於電壓Vsg之電壓。
又，於時序t102～t103，對非選擇記憶體區塊BLK之汲極側選擇閘極線SGDusel及字元線WL，供給編程電壓Vsg。又，對源極側選擇閘極線SGS供給接地電壓V SS。
藉由此種控制，於連接於選擇記憶體區塊BLK內之選擇位元線BL W(BLm-3)之汲極側選擇電晶體STD之閘極電極、與半導體柱120之間產生較大之電位差。藉此，執行對該汲極側選擇電晶體STD之編程動作。
又，遍歷時序t101～t103之期間，經由高耐壓電晶體60將電壓Vinhibit供給至位元線BLm-4、BLm-2(BL_O)(參照圖22及圖24)。藉此，位元線BLm-4、BLm-2(BL_O)發揮將位元線BLm-3(BL_E)屏蔽之作用。
[比較例] 接著，對比較例之半導體記憶裝置進行說明。 於第1實施形態之半導體記憶裝置中，如參照圖6說明，構成為可獨立控制信號線BLS中與第奇數個感測放大器單元SAU_O對應者(信號線BLS_O)、及與第偶數個感測放大器單元SAU_E對應者(信號線BLS_E)。類同地，構成為可獨立控制信號線BIAS中與第奇數個感測放大器單元SAU_O對應者(信號線BIAS_O)、及與第偶數個感測放大器單元SAU_E對應者(信號線BIAS_E)。另一方面，於比較例之半導體記憶裝置中，信號線BLS電性上全部共通。類同地，信號線BIAS電性上全部共通。
又，於第1實施形態之半導體記憶裝置中，參照圖7說明之鎖存電路SDL由參照圖16及圖17說明之超低電壓電晶體Tr PVL、Tr NVL構成。另一方面，於比較例之半導體記憶裝置中，鎖存電路SDL由參照圖16及圖17說明之低電壓電晶體Tr PL、Tr NL構成。
接著，說明比較例之對汲極側選擇閘極線SGD之編程動作。圖27係用於說明比較例之對汲極側選擇閘極線SGD之編程動作之模式性波形圖。圖28及圖29係用於說明比較例之對汲極側選擇閘極線SGD之編程動作之感測放大器單元SAU之模式性電路圖。另，圖28之感測放大器單元SAU連接於選擇位元線BL W。又，圖29之感測放大器單元SAU連接於非選擇位元線BL P。感測放大器單元SAU之構成基本上與參照圖7說明之構成類同。
於圖27之時序t201～t202，電壓V DD自電壓產生電路VG供給至感測放大器單元SAU之電壓輸入端子。該電壓V DD為例如3 V。
又，於時序t201，圖28之感測放大器單元SAU之信號線BIAS為“L”位準，高耐壓電晶體60成為斷開狀態。又，藉由信號線BLS自“L”位準成為“H”位準，耐壓電晶體45成為接通狀態。又，藉由信號線BLC自“L”位準成為“H”位準，鉗位電晶體44成為接通狀態。如圖28所示，因於與選擇位元線BL W對應之鎖存電路SDL鎖存“L”，節點INV_S成為“H”，故充電電晶體47成為斷開狀態，放電電晶體50成為接通狀態。又，充電電晶體49為接通狀態。因此，電壓V SRC經由放電電晶體50、充電電晶體49、鉗位電晶體44、及耐壓電晶體45，供給至選擇位元線BL W。
又，於時序t201，圖29之感測放大器單元SAU之信號線BIAS為“L”位準，高耐壓電晶體60成為斷開狀態。又，藉由信號線BLS自“L”位準成為“H”位準，耐壓電晶體45成為接通狀態。又，藉由信號線BLC自“L”位準成為“H”位準，鉗位電晶體44成為接通狀態。如圖29所示，因於與非選擇位元線BL P對應之鎖存電路SDL鎖存“H”，節點INV_S成為“L”，故充電電晶體47成為接通狀態，放電電晶體50成為斷開狀態。又，充電電晶體49為接通狀態。因此，電壓V DD經由充電電晶體47、充電電晶體49、鉗位電晶體44、及耐壓電晶體45，供給至非選擇位元線BL P。
[效果] 如參照圖18說明，於對記憶胞MC之編程動作中，藉由對非選擇位元線供給電壓V SRC，對汲極側選擇閘極線SGD供給電壓V SGD，將連接於非選擇位元線BL P之汲極側選擇電晶體STD設為斷開狀態(切斷)。又，藉由對非選擇字元線WL U供給寫入通路電壓V PASS，使連接於非選擇位元線BL P之半導體柱120之通道之電位上升(提高)至寫入通路電壓V PASS左右，減少與編程電壓V PGM之電位差。藉此，抑制禁止記憶胞MC之閾值電壓之變動。
另一方面，汲極側選擇閘極線SGD設置於字元線WL之上方。因此，於對汲極側選擇閘極線SGD之編程動作中，切斷連接於非選擇位元線BL P之汲極側選擇電晶體STD，無法使半導體柱120之通道之電位上升(提高)。
因此，於比較例之對汲極側選擇閘極線SGD之編程動作中，例如考慮藉由將電壓V DD設為相對較高之電壓(例如3 V左右)，而對非選擇位元線BL P供給較高之電壓。藉此，非選擇位元線BL P之電壓V DD、與供給至汲極側選擇閘極線SGD之編程電壓之電位差變小，可設為禁止編程之狀態。
然而，於比較例之對汲極側選擇閘極線SGD之編程動作中，如上所述，對充電電晶體47之源極端子供給相對較高之電壓(例如3 V)作為電壓V DD。因此，如參照圖28說明，於與選擇位元線BL W對應之感測放大器電路SA中，為將充電電晶體47設為斷開狀態，而需對充電電晶體47之閘極電極亦供給相對較高之電壓。因此，需自連接於充電電晶體47之閘極電極之鎖存電路SDL，供給該相對較高之電壓。因此，於採用比較例之對汲極側選擇閘極線SGD之編程動作之情形時，感測放大器單元SAU之鎖存電路SDL無法由超低電壓電晶體Tr NVL、Tr PVL(圖16、圖17)構成，而由低電壓電晶體Tr NL、Tr PL(圖14、圖15)構成。
例如，圖30係顯示比較例之構成感測放大器單元SAU之電晶體之種類之模式性電路圖。如圖30所示，鎖存電路SDL由低電壓電晶體Tr NL、Tr PL(圖14、圖15)構成。鎖存電路SDL以外之鎖存電路DL0～DLn L由超低電壓電晶體Tr NVL、Tr PVL(圖16、圖17)構成。感測放大器電路SA由低電壓電晶體Tr NL、Tr PL(圖14、圖15)構成。耐壓電晶體45及高耐壓電晶體60由高電壓電晶體Tr NH、Tr PH(圖12、圖13)構成。
較以前更強烈地期望縮小周邊電路PC之面積。尤其，因感測放大器單元SAU與位元線BL對應設置，故其等之數量非常多。因複數個感測放大器單元SAU佔據之面積較大，故只要可將感測放大器單元SAU之面積稍微縮小，即可縮小感測放大器模組SAM之面積。
因此，於本實施形態中，於對汲極側選擇閘極線SGD之編程動作中，如參照圖21及圖22說明般，經由高耐壓電晶體60，將來自電壓產生電路VG之電壓Vinhibit供給至非選擇位元線BL P。又，如參照圖25及圖26說明，經由箝位電晶體44對選擇位元線BL W供給電壓V SRC，且非選擇位元線BL P切斷箝位電晶體44，維持相對較高之電壓。根據此種方法，因無需對充電電晶體47之閘極電極供給相對較高之電壓，故可由超低電壓電晶體Tr NVL、Tr PVL(圖16、圖17)構成感測放大器單元SAU之鎖存電路SDL。因此，可縮小感測放大器單元SAU之面積。
例如，圖31係顯示第1實施形態之構成感測放大器單元SAU之電晶體之種類之模式性電路圖。如圖31所示，鎖存電路SDL由超低電壓電晶體Tr NVL、Tr PVL(圖16、圖17)構成。鎖存電路SDL以外之鎖存電路DL0～DLn L亦由超低電壓電晶體Tr NVL、Tr PVL構成。感測放大器電路SA由低電壓電晶體Tr NL、Tr PL(圖14、圖15)構成。耐壓電晶體45及高耐壓電晶體60由高電壓電晶體Tr NH、Tr PH(圖12、圖13)構成。圖31所示之電晶體之構成為一例，不限定於此種構成。
又，於第1實施形態中，於對汲極側選擇電晶體之編程動作中，非選擇位元線BL P成為浮動狀態。因此，例如若選擇位元線BL W與浮動狀態之非選擇位元線BL P於X方向上相鄰，則該非選擇位元線BL P之電壓有因與選擇位元線BLW之電容耦合而下降之可能性。因此，於第1實施形態中，如參照圖21說明，於對與位元線BL_O及位元線BL_E之一者對應之汲極側選擇電晶體執行編程動作之情形時，對另一者供給固定電壓，作為屏蔽件使用。根據此種方法，可抑制非選擇位元線BL P之電壓變動，較好地維持箝位電晶體44之切斷狀態，抑制錯誤寫入。
[第2實施形態] 於第2實施形態之對汲極側選擇閘極線SGD之編程動作中，將第偶數個位元線BL_E作為選擇位元線BL W及非選擇位元線BL P執行編程動作(圖20：第1實施形態)，將第奇數個位元線BL_O作為選擇位元線BL W及非選擇位元線BL P執行編程動作，之後執行驗證動作。
圖32係用於說明第2實施形態之對汲極側選擇閘極線SGD之編程動作及驗證動作之模式性波形圖。圖32之時序t101～t103之動作(Even Prog)與圖20之時序t101～t103之動作類同。因此，省略重複之說明。
圖32之時序t104～t106之動作(Odd Prog)為圖20之時序t101～t103之動作中切換“Even”與“Odd”之動作。即，於圖20之時序t101～t103之動作，將位元線BLm-3(BL_E)設為選擇位元線BL W，將位元線BLm-1(BL_E)設為非選擇位元線BL P，將位元線BLm-4、BLm-42(BL_O)設為屏蔽件。對此，於圖32之時序t104～t106之動作中，將位元線BLm-2(BL_O)設為選擇位元線BL W，將位元線BLm-4(BL_O)設為非選擇位元線BL P，將位元線BLm-3、BLm-1(BL_E)設為屏蔽件(圖19)。
圖32之時序t107～t111之動作為驗證動作。於時序t107，藉由與選擇位元線BL W(BLm-3)對應之信號線BLS_E自“L”位準成為“H”位準，耐壓電晶體45成為接通狀態。又，藉由與選擇位元線BL W(BLm-2)對應之信號線BLS_O自“L”位準成為“H”位準，耐壓電晶體45成為接通狀態。
另，雖省略圖式，但於圖32之時序t107～t110，對汲極側選擇閘極線SGD供給驗證電壓。驗證電壓為用於確認汲極側選擇閘極線SGD之閾值電壓是否達到目標值之電壓。驗證電壓可為例如電壓Vsg(圖20)左右之大小之電壓，亦可為電壓V SGD(圖18)左右之大小之電壓。驗證電壓至少大於接地電壓V SS及電壓V SRC，小於編程電壓Vsg_prog(圖20)。
於時序t107，藉由與選擇位元線BL W(BLm-3、BLm-2)對應之信號線BLX、BLC自“L”位準成為“H”位準，充電電晶體49及箝位電晶體44成為接通狀態。此時，因於鎖存電路SDL中鎖存“L”，節點INV_S為“H”，故將電壓VDD供給至選擇位元線BL W而予以充電。
於時序t108，藉由與選擇位元線BL W(BLm-3、BLm-2)對應之信號線HLL自“L”位準成為“H”位準，充電電晶體46成為接通狀態。此時，將電壓V DD與感測節點SEN電性連接，將來自電壓V DD之電荷蓄積於感測節點SEN。
又，於時序t109，藉由與選擇位元線BL W(BLm-3、BLm-2)對應之信號線XXL自“L”位準成為“H”位準，放電電晶體43成為接通狀態。此時，將感測節點SEN與選擇位元線BL W電性連接。根據蓄積於感測節點SEN之電荷是否流過選擇位元線BL W，感測電晶體41成為接通狀態或斷開狀態，判定連接於選擇位元線BL W之汲極側選擇電晶體STD之接通/斷開狀態。
又，於時序t110，藉由與選擇位元線BL W(BLm-3、BLm-2)對應之信號線STB自“L”位準成為“H”位準，開關電晶體42成為接通狀態。根據感測電晶體41是否為接通狀態，將配線LBUS中之電荷進行放電。之後，於鎖存電路SDL設置配線LBUS之狀態。
根據此種方法，於對第偶數個選擇位元線BL W之編程動作、與對第奇數個選擇位元線BL W之編程動作結束之後，可一起進行對於該等選擇位元線BL W之驗證動作。其結果，可將編程動作及驗證工作有效化。
[第3實施形態] 圖33係用於說明第3實施形態之對汲極側選擇閘極線SGD之編程動作之模式性波形圖。於上述第1實施形態中，藉由信號線BIAS_O於圖20之時序t101自“L”位準成為“H”位準，將來自電壓產生電路VG之電壓Vinhibit供給至位元線BL_O，使位元線BL_O之電壓上升至電壓Vinhibit。對此，於第3實施形態中，藉由信號線BIAS_O於時序t102之後之時序t120自“L”位準成為“H”位準，將來自電壓產生電路VG之電壓Vinhibit供給至位元線BL_O，使位元線BL_O之電壓上升至電壓Vinhibit。藉此，浮動狀態之位元線BL_E(BLm-1)之電位藉由與位元線BL_O之電容耦合而上升。另，因圖33之時序t101～t103之動作與圖20之時序t101～t103之動作類同，故省略重複之說明。
根據此種方法，因可使浮動狀態之位元線BL_E(BLm-1)之電位上升，故使連接於非選擇位元線BL P之汲極側選擇電晶體STD之通道電位上升，可更確實地抑制錯誤寫入。
[其他實施形態] 以上，已對實施形態之半導體記憶裝置進行說明。然而，以上之說明僅為例示，可適當調整上述之構成或方法等。
例如，於第2實施形態中，於執行對第偶數個位元線BL_E之編程動作之後，執行對第奇數個位元線BL_O之編程動作。然而，亦可於執行對第奇數個位元線BL_O之編程動作之後，執行對第偶數個位元線BL_E之編程動作。
又，於第1實施形態～第3實施形態中，於時序t101～時序t111，定序器SQC藉由對複數條信號線同時切換信號，而同時切換電晶體之接通狀態/斷開狀態。然而，定序器SQC亦可藉由於各不相同之時序對複數條信號線切換信號，而於各不相同之時序切換電晶體之接通狀態/斷開狀態。例如，高耐壓電晶體60自接通狀態切換為斷開狀態之時序、與耐壓電晶體45自斷開狀態切換為接通狀態之時序可偏移。
又，上述之各實施形態中，已例示3維構造之NAND(Not AND：與非)閃存之例，但亦可將本發明應用於不具有3維構造之NAND閃存。
[其他] 雖已說明本發明之若干個實施形態，但該等實施形態係作為例而例示者，並非意於限定發明之範圍。該等新穎之實施形態可以其他各種方式實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明範圍或主旨內，且包含於申請專利範圍之發明與其均等之範圍內。
相關申請 本申請享受以日本專利申請2022-117284號(申請日：2022年7月22日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之所有內容。
10:記憶體系統 20:主機 22:位址譯碼器 23:區塊選擇電路 24:電壓選擇電路 31:電壓供給線 32:電荷泵電路 33:電壓選擇線 34:區塊選擇電路 35:區塊選擇電晶體 36:電壓選擇部 37:電壓選擇電晶體 41:感測電晶體 42:開關電晶體 43:放電電晶體 44:箝位電晶體 45:耐壓電晶體 46:充電電晶體 47:充電電晶體 48:電容器 49:充電電晶體 50:放電電晶體 51:反相器 52:開關電晶體 53:開關電晶體 54:開關電晶體 55:充電電晶體5 60:高耐壓電晶體 100:半導體基板 100I:絕緣區域 100N:N型井區域 100P:P型井區域 100S:半導體基板區域 101:絕緣層 110:導電層 112:半導體層 120:半導體柱 121:雜質區域 125:絕緣層 130:閘極絕緣膜 131:隧道絕緣膜1 132:電荷蓄積膜 133:阻擋絕緣膜 141:閘極絕緣層 142:閘極電極構件 143:閘極電極構件 144:蓋絕緣層 145:側壁絕緣層 146:襯墊絕緣層 147:襯墊絕緣層 148:高雜質濃度區域 149:低雜質濃度區域 158:高雜質濃度區域 159:低雜質濃度區域 241:閘極絕緣層 242:閘極電極構件 243:閘極電極構件 244:蓋絕緣層 245:側壁絕緣層 246:襯墊絕緣層 247:襯墊絕緣層 248:高雜質濃度區域 258:雜質濃度區域 341:閘極絕緣層 342:閘極電極構件 343:閘極電極構件 344:蓋絕緣層 345:側壁絕緣層 346:襯墊絕緣層 347:襯墊絕緣層 348:高雜質濃度區域 349:第1低雜質濃度區域 350:第2低雜質濃度區域 358:高雜質濃度區域 359:第1低雜質濃度區域 360:第2低雜質濃度區域 ADD:位址資料 ADR:位址暫存器 ALE:外部控制端子 B:接合線 BIAS:信號線 BIAS_E:信號線 BIAS_O:信號線 BL:位元線 BL0~BLm-1:位元線 BL_E:位元線 BL_O:位元線 BLC:信號線 BLK:記憶體區塊 BLKSEL:區塊選擇線 BL P:非選擇位元線 BL W:選擇位元線 BLS:信號線 BLS_E:信號線 BLS_O:信號線 BLX:信號線 CA:行位址 CC:接點 CD:控制器晶粒 /CE:外部控制端子 CG:配線 Ch:接點 CLE:外部控制端子 CLKSA:內部控制信號線 CM:快取記憶體 CMD:指令資料 CMR:指令暫存器 COM:節點 CTR:邏輯電路 CS:接點 CS H:接點 CS L:接點 D0:配線 D1:配線 D2:配線 DAT:資料 DBUS:配線 DBS:信號線 DL0~DLn L:鎖存電路 DQ0~DQ7:資料信號輸入輸出端子 DQS:資料選通信號輸入輸出端子 /DQS:資料選通信號輸入輸出端子 DSW:開關電晶體 gc:閘極電極 HLL:信號線 I/O:輸入輸出控制電路 INV_S:節點 LAT_S:節點 LBUS:配線 L H:寬度 L L:寬度 L MCA:記憶胞陣列層 L TR:電晶體層 L VL:閘極寬度 MC:記憶胞 MC0~MCn-1:記憶胞 MCA:記憶胞陣列 MD:記憶體晶粒 MS:記憶體串 MS0~MSm-1:記憶體串 MS_E:記憶體串 MS_O:記憶體串 MSB:安裝基板 N1:節點 P:焊墊電極 PC:周邊電路 PG:選擇頁面部 RA:列位址 RB:就緒/忙碌信號 RBn:端子 R CS:距離 R CS H:距離 R CSL:距離 R CSVL:距離 RD:列譯碼器 RE:外部控制端子 /RE:外部控制端子 SA:感測放大器電路 SAM:感測放大器模組 SAU:感測放大器單元 SAU_E:感測放大器單元 SAU_O:感測放大器單元 SAU0~SAUm-1:感測放大器單元 SAU_E:感測放大器單元 SAU_O:感測放大器單元 SDL:鎖存電路 SEN:感測節點 SGD:汲極側選擇閘極線 SGDsel:汲極側選擇閘極線 SGDusel:汲極側選擇閘極線 SGS:源極側選擇閘極線 SGSB:源極側選擇閘極線 SHE:串單元間絕緣層 SL:源極線 SQC:定序器(控制電路) ST:區塊間絕緣層 STB:信號線 STD:汲極側選擇電晶體 STI:信號線 STL:信號線 STR:狀態暫存器 STS:源極側選擇電晶體 STSB:源極側選擇電晶體 Stt:狀態資料 SU:串單元 SUa:串單元 SUb:串單元 SUc:串單元 SUd:串單元 SUe:串單元 T 141:厚度 T 241:厚度 T 341:厚度 Tr:電晶體 Tr NH:N型高電壓電晶體 Tr NVL:N型超低電晶體 Tr PH:P型高電壓電晶體 Tr PL:P型低電壓電晶體 Tr PVLvP型超低電壓電晶體 t101~t111:時序 t120:時序 t201:時序 t202:時序 TI0~TIn L:信號線 TL0~TLn L:信號線 V CC:電源電壓 V DD:電壓 V ERA:電壓 VG:電壓產生電路 Vinhibit:電壓 V PASS:寫入通路電壓 V PGM:編程電壓 V SGD:電壓 Vsg:電壓 Vsg_prog:編程電壓 V SRC:電壓 V SS:接地電壓 Vy:接點 W H:長度 W L:長度 WL:字元線 WL0~WLn-1:字元線 WL S:選擇字元線 WL U:非選擇字元線 W VL:閘極長度 /WE:外部控制端子 XDL:鎖存電路 XXL:信號線
圖1係顯示記憶體系統10之構成之模式性方塊圖。 圖2係顯示記憶體系統10之構成例之模式性側視圖。 圖3係顯示記憶體系統10之構成例之模式性俯視圖。 圖4係顯示記憶體晶粒MD之構成之模式性方塊圖。 圖5係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖6係顯示感測放大器模組SAM之構成之模式性方塊圖。 圖7係顯示感測放大器單元SAU之構成之模式性電路圖。 圖8係顯示記憶體晶粒MD之一部分構成之模式性立體圖。 圖9係顯示記憶體晶粒MD之一部分構成之模式性剖視圖。 圖10係顯示記憶體晶粒MD之一部分構成之模式性剖視圖。 圖11係沿C-C´線切斷圖10所示之構造，沿箭頭之方向觀察之模式性剖視圖。 圖12係顯示N型高電壓電晶體Tr NH之構成之模式性剖視圖。 圖13係顯示P型高電壓電晶體Tr PH之構成之模式性剖視圖。 圖14係顯示N型低電壓電晶體Tr NL之構成之模式性剖視圖。 圖15係顯示P型低電壓電晶體Tr PL之構成之模式性剖視圖。 圖16係顯示N型超低電壓電晶體Tr NVL之構成之模式性剖視圖。 圖17係顯示P型超低電壓電晶體Tr PVL之構成之模式性剖視圖。 圖18係用於對編程動作進行說明之模式性剖視圖。 圖19係顯示圖5之串單元SU之構成之模式性電路圖。 圖20係用於說明第1實施形態之對汲極側選擇閘極線SGD之編程動作之模式性波形圖。 圖21係用於說明第1實施形態之對汲極側選擇閘極線SGD之編程動作之感測放大器單元SAU之模式性電路圖。 圖22係用於說明第1實施形態之對汲極側選擇閘極線SGD之編程動作之感測放大器單元SAU之模式性電路圖。 圖23係用於說明第1實施形態之對汲極側選擇閘極線SGD之編程動作之感測放大器單元SAU之模式性電路圖。 圖24係用於說明第1實施形態之對汲極側選擇閘極線SGD之編程動作之感測放大器單元SAU之模式性電路圖。 圖25係用於說明第1實施形態之對汲極側選擇閘極線SGD之編程動作之感測放大器單元SAU之模式性電路圖。 圖26係用於說明第1實施形態之對汲極側選擇閘極線SGD之編程動作之感測放大器單元SAU之模式性電路圖。 圖27係用於說明比較例之對汲極側選擇閘極線SGD之編程動作之模式性波形圖。 圖28係用於說明比較例之對汲極側選擇閘極線SGD之編程動作之感測放大器單元SAU之模式性電路圖。 圖29係用於說明比較例之對汲極側選擇閘極線SGD之編程動作之感測放大器單元SAU之模式性電路圖。 圖30係顯示構成比較例之感測放大器單元SAU之電晶體之種類之模式性電路圖。 圖31係顯示構成第1實施形態之感測放大器單元SAU之電晶體之種類之模式性電路圖。 圖32係用於說明第2實施形態之對汲極側選擇閘極線SGD之編程動作及驗證動作之模式性波形圖。 圖33係用於說明第3實施形態之對汲極側選擇閘極線SGD之編程動作之模式性波形圖。
BIAS_E:信號線
BIAS_O:信號線
BL_E:位元線
BL_O:位元線
BLC:信號線
BLS_E:信號線
BLS_O:信號線
INV_S:節點
SGDsel:選擇記憶體區塊之汲極側選擇閘極線
SGDusel:非選擇記憶體區塊之汲極側選擇閘極線
SGS:源極側選擇閘極線
t101:時序
t102:時序
t103:時序
VDD:電壓
Vinhibit:電壓
Vsg:電壓
VSRC:電壓
Vsg_prog:編程電壓
VSS:接地電壓
WL:字元線

Claims (12)

  1. 一種半導體記憶裝置，其具備： 第1記憶體串，其具有串聯連接之第1選擇電晶體及複數個第1記憶胞電晶體； 第1位元線，其連接於上述第1記憶體串； 選擇閘極線，其連接於上述第1選擇電晶體之閘極電極； 複數個字元線，其等連接於上述複數個第1記憶胞電晶體之閘極電極； 第1感測放大器單元，其連接於上述第1位元線； 控制電路，其可執行上述選擇閘極線之編程動作；及 電壓產生電路，其產生電壓；且 上述第1感測放大器單元包含： 第1感測放大器電路； 第1電晶體，其將上述第1位元線及上述第1感測放大器電路電性連接；及 第2電晶體，其不經由上述第1電晶體而將上述第1位元線及上述電壓產生電路電性連接；且 於上述編程動作之第1期間， 對上述第1電晶體之閘極電極供給將上述第1電晶體設為斷開狀態之電壓，對上述第2電晶體之閘極電極供給將上述第2電晶體設為接通狀態之電壓，於該狀態下，上述第1位元線之電壓成為第1電壓，上述選擇閘極線之電壓成為第2電壓， 於上述編程動作中之上述第1期間後之上述第2期間， 對上述第1電晶體之閘極電極供給將上述第1電晶體設為接通狀態之電壓，對上述第2電晶體之閘極電極供給將上述第2電晶體設為斷開狀態之電壓，於該狀態下，上述第1位元線之電壓成為小於上述第1電壓之第3電壓，上述選擇閘極線之電壓成為大於上述第2電壓之第4電壓。
  2. 如請求項1之半導體記憶裝置，其中 上述第1感測放大器電路具備： 第1感測電晶體，其具備經由上述第1電晶體電性連接於上述第1位元線之閘極電極； 第1箝位電晶體，其設置於上述第1感測電晶體與上述第1電晶體之間之電流路徑； 第1開關電晶體，其設置於上述第1感測電晶體與上述第1箝位電晶體之間之電流路徑；及 第1反相器電路，其具備電性連接於上述第1箝位電晶體及上述第1開關電晶體之間之電流路徑之輸出端子；且 上述第1感測放大器單元包含第1鎖存電路； 上述第1鎖存電路具備： 第2反相器電路，其具備連接於上述第1反相器電路之輸入端子之輸出端子；及 第3反相器電路，其具備連接於上述第2反相器電路之輸入端子之輸出端子、與連接於上述第2反相器電路之輸出端子之輸入端子；且 上述第1鎖存電路包含電晶體，該電晶體與上述第1感測電晶體、上述第1箝位電晶體及上述第1開關電晶體之至少一者相比，具有閘極氧化膜較小、閘極長度較小、及井區域之雜質濃度較低之至少一者。
  3. 如請求項1之半導體記憶裝置，其具備： 第2記憶體串，其具有串聯連接之第2選擇電晶體及複數個第2記憶胞電晶體； 第3記憶體串，其具有串聯連接之第3選擇電晶體及複數個第3記憶胞電晶體； 第2位元線，其連接於上述第2記憶體串； 第3位元線，其連接於上述第3記憶體串； 第2感測放大器單元，其連接於上述第2位元線；及 第3感測放大器單元，其連接於上述第3位元線；且 上述選擇閘極線連接於上述第2選擇電晶體之閘極電極、及上述第3選擇電晶體之閘極電極， 上述複數個字元線連接於上述複數個第2記憶胞電晶體之閘極電極、及上述複數個第3記憶胞電晶體之閘極電極； 上述第1位元線設置於上述第2位元線及上述第3位元線之間；且 上述第2感測放大器單元包含： 第2感測放大器電路； 第3電晶體，其將上述第2位元線及上述第2感測放大器電路電性連接； 第4電晶體，其不經由上述第3電晶體而將上述第2位元線及上述電壓產生電路電性連接；且 上述第3感測放大器單元包含： 第3感測放大器電路； 第5電晶體，其將上述第3位元線及上述第3感測放大器電路電性連接；及 第6電晶體，其不經由上述第5電晶體而將上述第3位元線及上述電壓產生電路電性連接； 於上述第1期間及上述第2期間， 對上述第3電晶體之閘極電極供給將上述第3電晶體設為斷開狀態之電壓，對上述第4電晶體之閘極電極供給將上述第4電晶體設為接通狀態之電壓，於該狀態下，上述第2位元線之電壓成為上述第1電壓， 對上述第5電晶體之閘極電極供給將上述第5電晶體設為斷開狀態之電壓，對上述第6電晶體之閘極電極供給將上述第6電晶體設為接通狀態之電壓，於該狀態下，上述第3位元線之電壓成為上述第1電壓。
  4. 如請求項3之半導體記憶裝置，其中 於上述編程動作中之上述第2期間後之第3期間， 對上述第1電晶體之閘極電極供給將上述第1電晶體設為斷開狀態之電壓，對上述第2電晶體之閘極電極供給將上述第2電晶體設為接通狀態之電壓，於該狀態下，上述第1位元線之電壓成為上述第1電壓， 對上述第3電晶體之閘極電極供給將上述第3電晶體設為斷開狀態之電壓，對上述第4電晶體之閘極電極供給將上述第4電晶體設為接通狀態之電壓，於該狀態下，上述第2位元線之電壓成為上述第1電壓， 將上述第2電壓供給至上述選擇閘極線， 於上述編程動作中之上述第3期間後之第4期間， 對上述第1電晶體之閘極電極供給將上述第1電晶體設為斷開狀態之電壓，對上述第2電晶體之閘極電極供給將上述第2電晶體設為接通狀態之電壓，於該狀態下，上述第1位元線之電壓成為上述第1電壓， 對上述第3電晶體之閘極電極供給將上述第3電晶體設為接通狀態之電壓，對上述第4電晶體之閘極電極供給將上述第4電晶體設為斷開狀態之電壓，於該狀態下，上述第2位元線之電壓成為上述第3電壓， 將上述第4電壓供給至上述選擇閘極線。
  5. 如請求項4之半導體記憶裝置，其中 上述第1感測放大器電路具備： 第1感測電晶體，其具備經由上述第1電晶體電性連接於上述第1位元線之閘極電極；及 第1開關電晶體，其設置於上述第1感測電晶體與上述第1電晶體之間之電流路徑；且 上述第2感測放大器電路具備： 第2感測電晶體，其具備經由上述第3電晶體電性連接於上述第2位元線之閘極電極；及 第2開關電晶體，其設置於上述第2感測電晶體與上述第2電晶體之間之電流路徑；且 上述第3感測放大器電路具備： 第3感測電晶體，其具備經由上述第5電晶體電性連接於上述第3位元線之閘極電極；及 第3開關電晶體，其設置於上述第3感測電晶體與上述第3電晶體之間之電流路徑；且 於上述編程動作之上述第4期間後之第5期間， 對上述選擇閘極線供給小於上述第4電壓之驗證電壓， 對上述第1開關電晶體之閘極電極、上述第2開關電晶體之閘極電極、及上述第3開關電晶體之閘極電極，供給將上述第1開關電晶體、上述第2開關電晶體、及上述第3開關電晶體設為接通狀態之電壓。
  6. 如請求項3之半導體記憶裝置，其具備： 第4記憶體串，其具有串聯連接之第4選擇電晶體及複數個第4記憶胞電晶體； 第4位元線，其連接於上述第4記憶體串；及 第4感測放大器單元，其連接於上述第4位元線；且 上述選擇閘極線連接於上述第4選擇電晶體之閘極電極， 上述複數個字元線連接於上述複數個第4記憶胞電晶體之閘極電極， 上述第2位元線或上述第3位元線設置於上述第1位元線及上述第4位元線之間；且 上述第4感測放大器單元包含： 第4感測放大器電路； 第7電晶體，其將上述第4位元線及上述第4感測放大器電路電性連接；及 第8電晶體，其不經由上述第7電晶體而將上述第4位元線及上述電壓產生電路電性連接；且 上述第1電晶體之閘極電極及上述第7電晶體之閘極電極電性上共通； 上述第2電晶體之閘極電極及上述第8電晶體之閘極電極電性上共通；且 於上述第1期間， 上述第4位元線之電壓成為上述第1電壓， 於上述第2期間， 上述第4位元線之電壓大於上述第3電壓。
  7. 如請求項4之半導體記憶裝置，其中 於上述第3期間， 上述第3位元線之電壓成為上述第1電壓， 於上述第2期間， 上述第3位元線之電壓大於上述第3電壓。
  8. 如請求項6之半導體記憶裝置，其中 於上述第2期間， 上述第4位元線之電壓大於上述第1電壓。
  9. 如請求項1之半導體記憶裝置，其中 於上述第1期間結束後，上述第2期間開始前，上述第1電晶體之閘極電極之電壓自將上述第1電晶體設為斷開狀態之電壓切換為將上述第1電晶體設為接通狀態之電壓。
  10. 如請求項4之半導體記憶裝置，其中 於上述第3期間結束後，上述第4期間開始前，上述第3電晶體之閘極電極之電壓自將上述第3電晶體設為斷開狀態之電壓切換為將上述第3電晶體設為接通狀態之電壓。
  11. 一種對選擇閘極線之編程動作方法，其係對半導體記憶裝置之第1選擇電晶體、第2選擇電晶體、及第3選擇電晶體之編程動作方法，且該半導體記憶裝置具備： 第1記憶體串，其具有串聯連接之上述第1選擇電晶體及複數個第1記憶胞電晶體； 第2記憶體串，其具有串聯連接之上述第2選擇電晶體及複數個第2記憶胞電晶體； 第3記憶體串，其具有串聯連接之上述第3選擇電晶體及複數個第3記憶胞電晶體； 第1位元線、第2位元線及第3位元線，其等分別連接於上述第1記憶體串、上述第2記憶體串、及上述第3記憶體串； 第1感測放大器電路、第2感測放大器電路、及第3感測放大器電路，其等分別連接於上述第1位元線、上述第2位元線、及上述第3位元線；及 選擇閘極線，其共通連接於上述第1選擇電晶體、上述第2選擇電晶體、及上述第3選擇電晶體之閘極電極；且 上述第1位元線設置於上述第2位元線及上述第3位元線之間， 於第1期間， 來自電壓產生電路之第1電壓經由第1電壓供給線供給至上述第1位元線、上述第2位元線、及上述第3位元線， 來自上述電壓產生電路之第2電壓供給至上述選擇閘極線， 於上述第1期間後之第2期間， 來自上述電壓產生電路之小於上述第1電壓之第3電壓不經由第1電壓供給配線，而經由連接於上述第1感測放大器電路之第2電壓供給線供給至上述第1位元線， 上述第1電壓經由上述第1電壓供給線供給至上述第2位元線及上述第3位元線， 來自上述電壓產生電路之大於上述第2電壓之第4電壓供給至上述選擇閘極線。
  12. 一種半導體記憶裝置，其具備： 第1記憶體串，其具有串聯連接之第1選擇電晶體及複數個第1記憶胞電晶體； 第2記憶體串，其具有串聯連接之第2選擇電晶體及複數個第2記憶胞電晶體； 第3記憶體串，其具有串聯連接之第3選擇電晶體及複數個第3記憶胞電晶體； 第4記憶體串，其具有串聯連接之第4選擇電晶體及複數個第4記憶胞電晶體； 第1位元線、第2位元線、第3位元線、及第4位元線，其等分別連接於上述第1記憶體串、上述第2記憶體串、上述第3記憶體串、及上述第4記憶體串； 第1感測放大器單元、第2感測放大器單元、第3感測放大器單元、及第4感測放大器單元，其等分別連接於上述第1位元線、上述第2位元線、上述第3位元線、及上述第4位元線； 複數條信號線，其等連接於上述第1感測放大器單元、上述第2感測放大器單元、上述第3感測放大器單元、及上述第4感測放大器單元；及 電壓產生電路，其產生電壓；且 上述第1位元線設置於上述第2位元線及上述第3位元線之間， 上述第2位元線或上述第3位元線設置於上述第1位元線及上述第4位元線之間；且 上述第1感測放大器單元、上述第2感測放大器單元、上述第3感測放大器單元、及上述第4感測放大器單元各自包含： 感測放大器電路； 第1電晶體，其將上述第1位元線、上述第2位元線、上述第3位元線、及上述第4位元線電性連接於上述感測放大器電路；及 第2電晶體，其不經由上述第1電晶體，將上述第1位元線、上述第2位元線、上述第3位元線、及上述第4位元線電性連接於上述電壓產生電路；且 上述複數條信號線進而具備： 第1信號線，其使上述第1感測放大器單元中之上述第1電晶體之閘極電極、與上述第4感測放大器單元中之上述第1電晶體之閘極電極電性導通； 第2信號線，其使上述第2感測放大器單元中之上述第1電晶體之閘極電極、與上述第3感測放大器單元中之上述第1電晶體之閘極電極電性導通； 第3信號線，其使上述第1感測放大器單元中之上述第2電晶體之閘極電極、與上述第4感測放大器單元中之上述第2電晶體之閘極電極電性導通； 第4信號線，其使上述第2感測放大器單元中之上述第2電晶體之閘極電極、與上述第3感測放大器單元中之上述第2電晶體之閘極電極電性導通；且 可對上述第1信號線及上述第2信號線，輸入互不相同之電壓， 可對上述第3信號線及上述第4信號線，輸入互不相同之電壓。
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