CN117437950A - 半导体存储装置及对于选择栅极线的编程动作方法 - Google Patents

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Abstract

本发明提供一种能够高集成化的半导体存储装置及对于选择栅极线的编程动作方法。本发明的半导体存储装置具备位线、选择栅极线、感测放大器单元、及电压产生电路。感测放大器单元包含：感测放大器电路；第1晶体管，将位线及感测放大器电路电连接；及第2晶体管，不经由第1晶体管而将第1位线及电压产生电路电连接。在编程动作的第1期间，第1晶体管成为断开状态，第2晶体管成为接通状态，第1位线的电压成为第1电压，选择栅极线的电压成为第2电压。在编程动作的第2期间，第1晶体管成为接通状态，第2晶体管成为断开状态，第1位线的电压成为小于第1电压的第3电压，选择栅极线的电压成为大于第2电压的第4电压。

Description

半导体存储装置及对于选择栅极线的编程动作方法
相关申请
本申请享受以日本专利申请2022-117284号(申请日：2022年7月22日)为基础申请的优先权。本申请通过参考所述基础申请而包括基础申请的所有内容。
技术领域
本实施方式涉及一种半导体存储装置及对于选择栅极线的编程动作方法。
背景技术
已知有一种半导体存储装置，具备：存储单元阵列，具备多个存储单元及连接于多个存储单元的多个位线；及多个感测放大器单元，分别连接于多个位线。
发明内容
本发明提供一种能够高集成化的半导体存储装置及对于选择栅极线的编程动作方法。
一实施方式的半导体存储装置具备：第1存储器串，具有串联连接的第1选择晶体管及多个第1存储单元晶体管；第1位线，连接于第1存储器串；选择栅极线，连接于第1选择晶体管的栅极电极；多个字线，连接于多个第1存储单元晶体管的栅极电极；第1感测放大器单元，连接于第1位线；控制电路，能够执行选择栅极线的编程动作；及电压产生电路，产生电压。第1感测放大器单元包含第1感测放大器电路、将第1位线及第1感测放大器电路电连接的第1晶体管、及不经由第1晶体管将第1位线及电压产生电路电连接的第2晶体管。在编程动作的第1期间，对第1晶体管的栅极电极供给将第1晶体管设为断开(OFF)状态的电压，对第2晶体管的栅极电极供给将第2晶体管设为接通(ON)状态的电压，在所述状态下，第1位线的电压成为第1电压，选择栅极线的电压成为第2电压。在编程动作中的第1期间后的第2期间，对第1晶体管的栅极电极供给将第1晶体管设为接通状态的电压，对第2晶体管的栅极电极供给将第2晶体管设为断开状态的电压，在所述状态下，第1位线的电压成为小于第1电压的第3电压，选择栅极线的电压成为大于第2电压的第4电压。
附图说明
图1是表示存储器系统10的构成的示意性框图。
图2是表示存储器系统10的构成例的示意性侧视图。
图3是表示存储器系统10的构成例的示意性俯视图。
图4是表示存储器裸片MD的构成的示意性框图。
图5是表示存储器裸片MD的一部分构成的示意性电路图。
图6是表示感测放大器模块SAM的构成的示意性框图。
图7是表示感测放大器单元SAU的构成的示意性电路图。
图8是表示存储器裸片MD的一部分构成的示意性立体图。
图9是表示存储器裸片MD的一部分构成的示意性剖视图。
图10是表示存储器裸片MD的一部分构成的示意性剖视图。
图11是沿C-C′线切断图10所示的构造，沿箭头的方向观察的示意性剖视图。
图12是表示N型高电压晶体管TrNH的构成的示意性剖视图。
图13是表示P型高电压晶体管TrPH的构成的示意性剖视图。
图14是表示N型低电压晶体管TrNL的构成的示意性剖视图。
图15是表示P型低电压晶体管TrPL的构成的示意性剖视图。
图16是表示N型超低电压晶体管TrNVL的构成的示意性剖视图。
图17是表示P型超低电压晶体管TrPVL的构成的示意性剖视图。
图18是用来对编程动作进行说明的示意性剖视图。
图19是表示图5的串单元SU的构成的示意性电路图。
图20是用来说明第1实施方式的对于漏极侧选择栅极线SGD的编程动作的示意性波形图。
图21是用来说明第1实施方式的对于漏极侧选择栅极线SGD的编程动作的感测放大器单元SAU的示意性电路图。
图22是用来说明第1实施方式的对于漏极侧选择栅极线SGD的编程动作的感测放大器单元SAU的示意性电路图。
图23是用来说明第1实施方式的对于漏极侧选择栅极线SGD的编程动作的感测放大器单元SAU的示意性电路图。
图24是用来说明第1实施方式的对于漏极侧选择栅极线SGD的编程动作的感测放大器单元SAU的示意性电路图。
图25是用来说明第1实施方式的对于漏极侧选择栅极线SGD的编程动作的感测放大器单元SAU的示意性电路图。
图26是用来说明第1实施方式的对于漏极侧选择栅极线SGD的编程动作的感测放大器单元SAU的示意性电路图。
图27是用来说明比较例的对于漏极侧选择栅极线SGD的编程动作的示意性波形图。
图28是用来说明比较例的对于漏极侧选择栅极线SGD的编程动作的感测放大器单元SAU的示意性电路图。
图29是用来说明比较例的对于漏极侧选择栅极线SGD的编程动作的感测放大器单元SAU的示意性电路图。
图30是表示构成比较例的感测放大器单元SAU的晶体管的种类的示意性电路图。
图31是表示构成第1实施方式的感测放大器单元SAU的晶体管的种类的示意性电路图。
图32是用来说明第2实施方式的对于漏极侧选择栅极线SGD的编程动作及验证动作的示意性波形图。
图33是用来说明第3实施方式的对于漏极侧选择栅极线SGD的编程动作的示意性波形图。
具体实施方式
接下来，参考附图详细说明实施方式的半导体存储装置。此外，以下的实施方式只是一例，并非出于限定本发明的意图而示的。
另外，在本说明书中言及“半导体存储装置”的情况下，有时意指存储器裸片(存储器芯片)，有时意指存储卡、SSD(Solid State Drives：固态硬盘)等包含控制器裸片的存储器系统。此外，有时也意指智能机、平板终端、个人电脑等包含主电脑的构成。
另外，在本说明书中，言及第1构成“电连接”于第2构成的情况下，第1构成可直接连接于第2构成，第1构成也可经由布线、半导体部件或晶体管等连接于第2构成。例如，在将3个晶体管的串联连接的情况下，即使第2个晶体管为断开(OFF)状态，第1晶体管也“电连接”于第3个晶体管。
另外，在本说明书中，言及第1构成在第2构成及第3构成“之间连接”的情况下，有意指将第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成连接于第3构成的情况。
另外，在本说明书中，言及电路等使2条布线“导通”的情况下，有时意指例如所述电路等包含晶体管等，所述晶体管等设置于2条布线之间的电流路径，所述晶体管等成为接通(ON)状态。
[第1实施方式]
[存储器系统10]
图1是表示存储器系统10的构成的示意性框图。
存储器系统10根据从主电脑20发送到的信号，进行用户数据的读出、写入、抹除等。存储器系统10为例如存储卡、SSD或其它能够存储用户数据的系统。存储器系统10具备存储用户数据的多个存储器裸片MD、与连接于所述多个存储器裸片MD及主电脑20的控制器裸片CD。控制器裸片CD具备例如处理器、RAM(Random Access Memory：随机存取存储器)等，进行逻辑地址与物理地址的转换、位错误检测/校正、垃圾回收(压缩)、磨损均衡等处理。
图2是表示存储器系统10的构成例的示意性侧视图。图3是表示所述构成例的示意性俯视图。为方便说明起见，在图2及图3中省略一部分构成。
如图2所示，本实施方式的存储器系统10具备安装衬底MSB、积层于安装衬底MSB的多个存储器裸片MD、及积层于存储器裸片MD的控制器裸片CD。在安装衬底MSB的上表面中的Y方向的端部的区域设置着焊盘电极P，其它一部分区域经由接着剂等接着于存储器裸片MD的下表面。在存储器裸片MD的上表面中的Y方向的端部的区域设置着焊盘电极P，其它区域经由接着剂等接着于其它存储器裸片MD或控制器裸片CD的下表面。在控制器裸片CD的上表面中的Y方向的端部的区域设置着焊盘电极P。
如图3所示，安装衬底MSB、多个存储器裸片MD、及控制器裸片CD各自具备排列于X方向的多个焊盘电极P。设置于安装衬底MSB、多个存储器裸片MD、及控制器裸片CD的多个焊盘电极P分别经由接合线B相互连接。
此外，图2及图3所示的构成只是例示，能够适当调整具体的构成。例如，在图2及图3所示的例子中，在多个存储器裸片MD上积层着控制器裸片CD，所述构成通过接合线B连接。在这种构成中，多个存储器裸片MD及控制器裸片CD包含于一个封装内。然而，控制器裸片CD也可包含于与存储器裸片MD不同的封装。另外，多个存储器裸片MD及控制器裸片CD也可经由贯通电极等而非接合线B相互连接。
[存储器裸片MD的构成]
图4是表示存储器裸片MD的构成的示意性框图。图5是表示存储器裸片MD的一部分构成的示意性电路图。图6是表示感测放大器模块SAM的构成的示意性框图。图7是表示感测放大器单元SAU的构成的示意性电路图。为方便说明起见，在图4～图7中省略一部分构成。
此外，在图4中图示出多个控制端子等。所述多个控制端子有表示为与高有效信号(正逻辑信号)对应的控制端子的情况、表示为与低有效信号(负逻辑信号)对应的控制端子的情况、及表示为与高有效信号及低有效信号这两个对应的控制端子的情况。图4中，与低有效信号对应的控制端子的符号包含上划线(overline)。在本说明书中，与低有效信号对应的控制端子的符号包含斜杠(“/”)。此外，图4的记载为例示，能够适当调整具体方面。例如，也能够将一部分或所有高有效信号设为低有效信号，或将一部分或所有低有效信号设为高有效信号。
如图4所示，存储器裸片MD具备存储用户数据的存储单元阵列MCA、与连接于存储单元阵列MCA的周边电路PC。
[存储单元阵列MCA的构成]
存储单元阵列MCA如图5所示，具备多个存储器块BLK。所述多个存储器块BLK各自具备多个串单元SU。所述多个串单元SU各自具备多个存储器串MS。所述多个存储器串MS的一端分别经由位线BL连接于周边电路PC。另外，所述多个存储器串MS的另一端分别经由共通的源极线SL连接于周边电路PC。
存储器串MS具备：串联连接于位线BL及源极线SL之间的漏极侧选择晶体管STD、多个存储单元MC(存储单元晶体管)、源极侧选择晶体管STS、及源极侧选择晶体管STSB。以下，有时将漏极侧选择晶体管STD、源极侧选择晶体管STS、及源极侧选择晶体管STSB简称为选择晶体管(STD、STS、STSB)、或选择晶体管(STD、STS)。
存储单元MC是具备半导体层、栅极绝缘膜、及栅极电极的场效型晶体管。半导体层作为沟道区域发挥功能。栅极绝缘膜包含电荷蓄积膜。存储单元MC的阈值电压根据电荷蓄积膜中的电荷量变化。存储单元MC存储1位或多位用户数据。此外，字线WL分别连接于与1个存储器串MS对应的多个存储单元MC的栅极电极。所述字线WL分别共通地连接于1个存储器块BLK中的所有存储器串MS。
选择晶体管(STD、STS、STSB)是具备半导体层、栅极绝缘膜、及栅极电极的场效型晶体管。半导体层作为沟道区域发挥功能。在选择晶体管(STD、STS、STSB)的栅极电极，分别连接着漏极侧选择栅极线SGD、源极侧选择栅极线SGS、及源极侧选择栅极线SGSB。漏极侧选择栅极线SGD与串单元SU对应设置，共通地连接于1个串单元SU中的所有存储器串MS。源极侧选择栅极线SGS共通地连接于存储器块BLK中的所有存储器串MS。源极侧选择栅极线SGSB共通地连接于存储器块BLK中的所有存储器串MS。以下，有时将漏极侧选择栅极线SGD、源极侧选择栅极线SGS、及源极侧选择栅极线SGSB简称为选择栅极线(SGD、SGS、SGSB)、或选择栅极线(SGD、SGS)。
[周边电路PC的构成]
周边电路PC如图4所示，具备行译码器RD、感测放大器模块SAM、高速缓冲存储器CM、电压产生电路VG、及定序器SQC。另外，周边电路PC具备地址寄存器ADR、指令寄存器CMR、及状态寄存器STR。另外，周边电路PC具备输入输出控制电路I/O、与逻辑电路CTR。
[行译码器RD的构成]
行译码器RD(图4)例如图5所示，具备将地址数据ADD(图4)进行译码的地址译码器22。另外，行译码器RD(图4)具有根据地址译码器22的输出信号对存储单元阵列MCA传送动作电压的块选择电路23及电压选择电路24。
地址译码器22连接于多个块选择线BLKSEL、及多个电压选择线33。地址译码器22例如依照来自定序器SQC的控制信号依序参考地址寄存器ADR(图4)的行地址RA。
块选择电路23具备与存储器块BLK对应的多个块选择电路34。块选择电路34各自具备与字线WL及选择栅极线(SGD，SGS)对应的多个块选择晶体管35。
块选择晶体管35为例如场效型耐压晶体管。块选择晶体管35的漏极电极分别电连接于对应的字线WL或选择栅极线(SGD、SGS)。块选择晶体管35的源极电极分别经由布线CG及电压选择电路24电连接于电压供给线31。块选择晶体管35的栅极电极共通地连接于对应的块选择线BLKSEL。
电压选择电路24具备与字线WL及选择栅极线(SGD、SGS)对应的多个电压选择部36。所述多个电压选择部36各自具备多个电压选择晶体管37。电压选择晶体管37为例如场效型耐压晶体管。电压选择晶体管37的漏极端子分别经由布线CG及块选择电路23，电连接于对应的字线WL或选择栅极线(SGD、SGS)。源极端子分别电连接于对应的电压供给线31。栅极电极分别连接于对应的电压选择线33。
[感测放大器模块SAM的电路构成]
感测放大器模块SAM(图4)例如图6所示，具有多个感测放大器单元SAU0～SAUm-1。多个感测放大器单元SAU0～SAUm-1对应于多个位线BL0～BLm-1。m是1以上的整数。
有将第1个～第m个感测放大器单元SAU0～SAUm-1中与第奇数个位线BL0、BL2、…、BLm-2对应的感测放大器单元称为第奇数个感测放大器单元SAU0、SAU2、…、SAUm-2的情况。另外，有将第奇数个感测放大器单元SAU0、SAU2、…、SAUm-2称为第奇数个感测放大器单元SAU_O的情况。
有将第1个～第m个感测放大器单元SAU0～SAUm-1中与第偶数个位线BL1、BL3、…、BLm-3、BLm-1对应的感测放大器单元称为第偶数个感测放大器单元SAU1、SAU3、…、SAUm-3、SAUm-1的情况。另外，有将第偶数个感测放大器单元SAU1、SAU3、…、SAUm-3、SAUm-1称为第偶数个感测放大器单元SAU_E的情况。
感测放大器单元SAU0～SAUm-1例如图7所示，各自具备感测放大器电路SA、耐压晶体管45、高耐压晶体管60、布线LBUS、锁存电路SDL、DL0～DLnL(其中nL是自然数)。在布线LBUS连接着预充电用的充电晶体管55(图7)。布线LBUS经由开关晶体管DSW及布线DBUS，连接于高速缓冲存储器CM中的锁存电路XDL。
感测放大器电路SA如图7所示，具备感测晶体管41。感测晶体管41根据流过位线BL的电流将布线LBUS的电荷放电。感测晶体管41的源极电极连接于被供给接地电压VSS的电压供给线。漏极电极经由开关晶体管42连接于布线LBUS。栅极电极经由感测节点SEN、放电晶体管43、节点COM、箝位晶体管44及耐压晶体管45连接于位线BL。此外，感测节点SEN经由电容器48连接于内部控制信号线CLKSA。
高耐压晶体管60的栅极电极连接于信号线BIAS，源极端子连接于被供给电压VERA、Vinhibit的电压供给线，漏极端子连接于位线BL。
在抹除动作中，电压产生电路VG产生抹除动作所需的电压VERA。电压VERA经由电压供给线及高耐压晶体管60，供给到位线BL。另外，这时，耐压晶体管45成为断开状态。
另外，在对于稍后敘述的漏极侧选择栅极线SGD的编程动作中，电压产生电路VG产生编程动作所需的电压Vinhibit。电压Vinhibit经由电压供给线及高耐压晶体管60，供给到位线BL。
感测放大器电路SA具备电压传送电路。电压传送电路根据锁存电路SDL中锁存的数据，使节点COM及感测节点SEN与被供给电压VDD的电压供给线或被供给电压VSRC的电压供给线选择性导通。电压传送电路具备节点N1、充电晶体管46、充电晶体管49、及包含充电晶体管47及放电晶体管50的逆变器。充电晶体管46连接在节点N1及感测节点SEN之间。充电晶体管49连接在节点N1及节点COM之间。充电晶体管47连接在节点N1及被供给电压VDD的电压供给线之间。放电晶体管50连接在节点N1及被供给电压VSRC的电压供给线之间。此外，充电晶体管47及放电晶体管50的栅极电极共通地连接于锁存电路SDL的节点INV_S。也就是说，包含充电晶体管47及放电晶体管50的逆变器的输出端子连接于节点N1。另外，所述逆变器的输入端子连接于锁存电路SDL的节点INV_S。
此外，感测晶体管41、开关晶体管42、放电晶体管43、箝位晶体管44、充电晶体管46、充电晶体管49及放电晶体管50为例如增强型NMOS晶体管。耐压晶体管45为例如耗尽型NMOS晶体管。充电晶体管47为例如PMOS晶体管。
另外，开关晶体管42的栅极电极连接于信号线STB。放电晶体管43的栅极电极连接于信号线XXL。箝位晶体管44的栅极电极连接于信号线BLC。耐压晶体管45的栅极电极连接于信号线BLS。充电晶体管46的栅极电极连接于信号线HLL。充电晶体管49的栅极电极连接于信号线BLX。所述信号线STB、XXL、BLC、BLS、HLL、BLX连接于定序器SQC。
锁存电路SDL具备节点LAT_S、INV_S、逆变器51、逆变器52、开关晶体管53、及开关晶体管54。逆变器51具备连接于节点LAT_S的输出端子及连接于节点INV_S的输入端子。逆变器52具备连接于节点LAT_S的输入端子及连接于节点INV_S的输出端子。开关晶体管53设置于节点LAT_S及布线LBUS之间的电流路径。开关晶体管54设置在节点INV_S及布线LBUS之间的电流路径。开关晶体管53、54为例如NMOS晶体管。开关晶体管53的栅极电极经由信号线STL连接于定序器SQC。开关晶体管54的栅极电极经由信号线STI连接于定序器SQC。
锁存电路DL0～DLnL与锁存电路SDL大致同样地构成。然而，如上所述，锁存电路SDL的节点INV_S与感测放大器电路SA中的充电晶体管47及放电晶体管50的栅极电极导通。锁存电路DL0～DLnL在这点上与锁存电路SDL不同。
开关晶体管DSW为例如NMOS晶体管。开关晶体管DSW连接于布线LBUS及布线DBUS之间。开关晶体管DSW的栅极电极经由信号线DBS连接于定序器SQC。
如图6所例示，所述信号线STB、HLL、XXL、BLX、BLC分别共通连接于感测放大器模块SAM中包含的所有感测放大器单元SAU0～SAUm-1之间。另外，所述被供给电压VDD的电压供给线及被供给电压VSRC的电压供给线分别共通连接于感测放大器模块SAM中包含的所有感测放大器单元SAU0～SAUm-1之间。另外，锁存电路SDL的信号线STI及信号线STL分别共通连接于感测放大器模块SAM中包含的所有感测放大器单元SAU0～SAUm-1之间。同样地，锁存电路DL0～DLnL中的信号线STI及与信号线STL对应的信号线TI0～TInL、TL0～TLnL分别共通连接于感测放大器模块SAM中包含的所有感测放大器单元SAU0～SAUm-1间。
另一方面，所述信号线BLS、BIAS被分为连接于第奇数个感测放大器单元SAU0、SAU2、…、SAUm-2的信号线BLS_O、BIAS_O、与连接于第偶数个感测放大器单元SAU1、SAU3、…、SAUm-3、SAUm-1的信号线BLS_E、BIAS_E。信号线BLS_O、BIAS_O共通连接于感测放大器模块SAM中包含的第奇数个感测放大器单元SAU0、SAU2、…、SAUm-2之间。信号线BLS_E、BIAS_E共通连接于感测放大器模块SAM中包含的第偶数个感测放大器单元SAU1、SAU3、…、SAUm-3、SAUm-1之间。
另外，所述信号线DBS分别与感测放大器模块SAM中包含的所有感测放大器单元SAU对应设置着多个。
[电压产生电路VG的构成]
电压产生电路VG(图4)例如图5所示，连接于多个电压供给线31。电压产生电路VG包含例如调节器等降压电路及电荷泵电路32等升压电路。所述降压电路及升压电路分别连接于被供给电源电压VCC及接地电压VSS(图4)的电压供给线。所述电压供给线连接于例如参考图2、图3说明的焊盘电极P。
电压产生电路VG例如依照来自定序器SQC的控制信号，在对于存储单元阵列MCA的读出动作、编程动作及抹除动作时产生施加于位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS、SGSB)的多个动作电压。
另外，电压产生电路VG例如依照来自定序器SQC的控制信号，在对于漏极侧选择栅极线SGD的编程动作时产生施加于位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS、SGSB)的多个动作电压。
电压产生电路VG将产生的电压输出到多条电压供给线31。从电压供给线31输出的动作电压依照来自定序器SQC的控制信号适当调整。
[定序器SQC的构成]
定序器SQC(图4)根据存储于指令寄存器CMR的指令数据CMD，向行译码器RD、感测放大器模块SAM、及电压产生电路VG输出内部控制信号。另外，定序器SQC将表示存储器裸片MD的状态的状态数据Stt适当输出到状态寄存器STR。
另外，定序器SQC产生就绪/忙碌信号RB，并将它输出到端子RBn。在端子RBn为“L”状态的期间(忙碌期间)，基本上禁止对存储器裸片MD的存取。另外，在端子RBn为“H”状态的期间(就绪期间)，允许对存储器裸片MD的存取。此外，端子RBn由例如参考图2、图3说明的焊盘电极P实现。
[地址寄存器ADR的构成]
地址寄存器ADR如图4所示，连接于输入/输出控制电路I/O，并且存储从输入/输出控制电路I/O输入的地址数据ADD。地址寄存器ADR例如具备多个8位的寄存器列。寄存器列在例如执行读出动作、编程动作或抹除动作等内部动作时，保持与执行中的内部动作对应的地址数据ADD。
此外，地址数据ADD包含例如列地址CA(图4)及行地址RA(图4)。行地址RA包含例如特定存储器块BLK(图5)的块地址、特定串单元SU及字线WL的页面地址、特定存储单元阵列MCA(平面)的平面地址、及特定存储器裸片MD的芯片地址。
[指令寄存器CMR的构成]
指令寄存器CMR连接于输入输出控制电路I/O，存储从输入输出控制电路I/O输入的指令数据CMD。指令寄存器CMR具备例如至少1组8位的寄存器列。当指令数据CMD存储在指令寄存器CMR，对定序器SQC发送控制信号。
[状态寄存器STR的构成]
状态寄存器STR连接于输入输出控制电路I/O，存储向输入输出控制电路I/O输出的状态数据Stt。状态寄存器STR例如具备多个8位的寄存器列。寄存器列在例如执行读出动作、编程动作或抹除动作等内部动作时，保存执行中的内部动作相关的状态数据Stt。另外，寄存器列保存例如存储单元阵列MCA的就绪/忙碌信息。
[输入输出控制电路I/O的构成]
输入输出控制电路I/O(图4)具备数据信号输入输出端子DQ0～DQ7、数据选通信号输入输出端子DQS、/DQS、移位寄存器、及缓冲电路。
数据信号输入输出端子DQ0～DQ7、及数据选通信号输入输出端子DQS、/DQS各自由例如参照图2、图3说明的焊盘电极P实现。经由数据信号输入输出端子DQ0～DQ7输入的数据DAT根据来自逻辑电路CTR的内部控制信号，从缓冲电路输入到高速缓冲存储器CM、地址寄存器ADR或指令寄存器CMR。另外，经由数据信号输入输出端子DQ0～DQ7输出的数据DAT根据来自逻辑电路CTR的内部控制信号，从高速缓冲存储器CM或状态寄存器STR输入到缓冲电路。
经由数据选通信号输入输出端子DQS、/DQS输入的信号(例如数据选通信号及它的互补信号)使用于经由数据信号输入输出端子DQ0～DQ7的数据输入。经由数据信号输入输出端子DQ0～DQ7输入的数据在数据选通信号输入输出端子DQS的电压的上升沿(切换输入信号)及数据选通信号输入输出端子/DQS的电压的下降沿(切换输入信号)的时点、以及数据选通信号输入输出端子DQS的电压的下降沿(切换输入信号)及数据选通信号输入输出端子/DQS的电压的上升沿(切换输入信号)的时点，被提取到输入输出控制电路I/O内的移位寄存器内。
[逻辑电路CTR的构成]
逻辑电路CTR(图4)具备多个外部控制端子/CE、CLE、ALE、/WE、/RE、RE、与连接于所述多个外部控制端子/CE、CLE、ALE、/WE、/RE、RE的逻辑电路。逻辑电路CTR经由外部控制端子/CE、CLE、ALE、/WE、/RE、RE从控制器裸片CD接收外部控制信号，据此对输出输出控制电路I/O输出内部控制信号。
此外，外部控制端子/CE、CLE、ALE、/WE、/RE、RE各自由例如参考图2、图3说明的焊盘电极P实现。
[存储器裸片MD的构造]
接下来，参考图8～图11，对本实施方式的半导体存储装置的构成例进行说明。图8是表示存储器裸片MD的一部分构成的示意性立体图。图9及图10是表示存储器裸片MD的一部分构成的示意性剖视图。图11是沿C-C′线切断图10所示的构造，沿箭头方向观察的示意性剖视图。图12是表示N型高电压晶体管TrNH的构成的示意性剖视图。图13是表示P型高电压晶体管TrPH的构成的示意性剖视图。图14是表示N型低电压晶体管TrNL的构成的示意性剖视图。图15是表示P型低电压晶体管TrPL的构成的示意性剖视图。图16是表示N型超低电压晶体管TrNVL的构成的示意性剖视图。图17是表示P型超低电压晶体管TrPVL的构成的示意性剖视图。此外，图8～图17表示示意性的构成，能够适当变更具体的构成。另外，在图8～图17中，省略一部分构成。
如图8所示，存储器裸片MD具备半导体衬底100、设置于半导体衬底100上的晶体管层LTR、及设置于晶体管层LTR的上方的存储单元阵列层LMCA。
[存储单元阵列层LMCA的构造]
存储单元阵列层LMCA具备排列于Y方向的多个存储器块BLK。在Y方向上相邻的2个存储器块BLK之间，例如图8及图10所示，设置着氧化硅(SiO2)等块间绝缘层ST。在Y方向上相邻的2个块间绝缘层ST之间，设置多个串单元SU。在Y方向上相邻的2个串单元SU之间，设置氧化硅(SiO2)等串单元间绝缘层SHE。
此外，在以下的说明中，例如图10及图11所例示，有将存储器块BLK中的多个串单元SU分别称为串单元SUa、SUb、SUc、SUd、SUe的情况。
存储器块BLK例如图8所示，具备交替排列于Z方向的多个导电层110及多个绝缘层101、在Z方向延伸的多个半导体柱120、及分别设置于多个导电层110及多个半导体柱120之间的多个栅极绝缘膜130。
导电层110是在X方向延伸的大致板状的导电层。导电层110也可包含含有氮化钛(TiN)等势垒导电膜、与钨(W)等金属膜的积层膜等。另外，导电层110例如也可包含含有磷(P)或硼(B)等杂质的多晶硅等。在排列于Z方向的多个导电层110之间，设置着氧化硅(SiO2)等绝缘层101。
另外，多个导电层110中位于最下层的2个以上的导电层110例如图11所示，作为源极侧选择栅极线SGS、SGSB(图5)、及与其连接的多个源极侧选择晶体管STS、STSB的栅极电极发挥功能。所述多个导电层110按照每个存储器块BLK电独立。
另外，位于更上方的多个导电层110作为字线WL(图5)、及与其连接的多个存储单元MC(图5)的栅极电极发挥功能。所述多个导电层110分别按照每个存储器块BLK电独立。
另外，位于更上方的1个或多个导电层110作为漏极侧选择栅极线SGD、及与其连接的多个漏极侧选择晶体管STD(图5)的栅极电极发挥功能。所述多个导电层110的Y方向的宽度小于其它导电层110。
在导电层110的下方，设置着半导体层112。半导体层112也可包含含有例如磷(P)或硼(B)等杂质的多晶硅等。另外，在半导体层112及导电层110之间，设置着氧化硅(SiO2)等绝缘层101。
半导体层112作为源极线SL(图5)发挥功能。源极线SL例如针对存储单元阵列MCA中包含的所有存储器块BLK共通设置。
半导体柱120例如图8及图10所示，以特定的图案排列于X方向及Y方向。半导体柱120作为1个存储器串MS(图5)中包含的多个存储单元MC及选择晶体管(STD、STS、STSB)的沟道区域发挥功能。半导体柱120为例如多晶硅(Si)等半导体层。半导体柱120例如图8所示，具有大致有底圆筒状的形状，中心部分设置着氧化硅等绝缘层125。另外，半导体柱120的外周面分别由导电层110包围，与导电层110对向。
在半导体柱120的上端部，设置着包含磷(P)等N型杂质的杂质区域121。杂质区域121经由接点Ch及接点Vy连接于位线BL。半导体柱120的下端部连接于所述半导体层112。半导体柱120分别作为1个存储器串MS(图5)中包含的多个存储单元MC及选择晶体管STD、STS、STSB的沟道区域发挥功能。
栅极绝缘膜130具有覆盖半导体柱120的外周面的大致有底圆筒状的形状。栅极绝缘膜130例如图9所示，具备积层于半导体柱120及导电层110之间的隧道绝缘膜131、电荷蓄积膜132及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133为例如氧化硅(SiO2)等绝缘膜。电荷蓄积膜为能够蓄积电荷的膜，例如氮化硅(SiN)等。隧道绝缘膜131电荷蓄积膜132、及阻挡绝缘膜133具有大致圆筒状的形状，沿除半导体柱120与半导体层112的接触部以外的半导体柱120的外周面在Z方向延伸。也就是说，栅极绝缘膜130在与存储单元MC对应的高度位置、及与漏极侧选择晶体管STD对应的高度位置，都具备同样的构成。
此外，栅极绝缘膜130也可具备例如包含N型或P型杂质的多晶硅等浮动栅极。
在多个导电层110的X方向的端部，如图8所示，设置着多个接点CC。多个导电层110经由所述多个接点CC连接于周边电路PC。所述多个接点CC在Z方向延伸，下端与导电层110连接。接点CC也可包含例如包含氮化钛(TiN)等势垒导电膜、与钨(W)等金属膜的积层膜等。
[半导体衬底100及晶体管层LTR的构造]
半导体衬底100为例如包含含有硼(B)等P型杂质的P型硅(Si)的半导体衬底。在半导体衬底100的表面的一部分，设置着注入了磷(P)等N型杂质的N型阱。另外，在半导体衬底100的表面的一部分，设置着注入了硼(B)等P型杂质的P型阱。另外，在半导体衬底100的表面的一部分，未设置N型阱也未设置P型阱，而设置着半导体衬底区域。另外，在半导体衬底100的表面的一部分，设置着绝缘区域100I。
在晶体管层LTR，设置着构成周边电路PC的多个晶体管Tr。晶体管Tr的源极区域、漏极区域及沟道区域设置在半导体衬底100的表面。晶体管Tr的栅极电极gc设置在晶体管层LTR中。在所述多个晶体管Tr的源极区域、漏极区域及栅极电极gc，设置着接点CS。所述多个接点CS经由晶体管层LTR中的布线D0、D1、D2，连接于其它晶体管Tr、存储单元阵列层LMCA中的构成等。
作为晶体管Tr，设置着例如N型高电压晶体管TrNH、P型高电压晶体管TrPH、N型低电压晶体管TrNL、P型低电压晶体管TrPL、N型超低电压晶体管TrNVL、及P型超低电压晶体管TrPVL。
[N型高电压晶体管TrNH的构造]
N型高电压晶体管TrNH例如图12所示，设置于半导体衬底100的半导体衬底区域100S。高电压晶体管TrNH具备：氧化硅(SiO2)等栅极绝缘层141，设置于半导体衬底区域100S的一部分、与半导体衬底100的表面；多晶硅(Si)等栅极电极部件142，设置于栅极绝缘层141的上表面；钨(W)等栅极电极部件143，设置于栅极电极部件142的上表面；氧化氮(SiO2)或氮化硅(Si3N4)等盖绝缘层144，设置于栅极电极部件143的上表面；及氧化氮(SiO2)或氮化硅(Si3N4)等侧壁绝缘层145，设置于栅极电极部件143或盖绝缘层144的X方向或Y方向的侧面。此外，栅极电极部件142包含例如磷(P)或砷(As)等N型杂质、或硼(B)等P型杂质。
此外，在图示的例子中，厚度T141与栅极绝缘层141的Z方向的厚度一致。
另外，N型高电压晶体管TrNH具备：积层于半导体衬底100的表面、栅极绝缘层141的X方向或Y方向的侧面、侧壁绝缘层145的X方向或Y方向的侧面、及盖绝缘层144的上表面的氧化硅(SiO2)等衬垫绝缘层146及氮化硅(Si3N4)等衬垫绝缘层147。
另外，在N型高电压晶体管TrNH，连接着在Z方向延伸的3个接点CSH。接点CSH也可包含例如氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。3个接点CSH中的1个贯通衬垫绝缘层147、衬垫绝缘层146及盖绝缘层144连接于栅极电极部件143的上表面，作为高电压晶体管TrNH的栅极电极的一部分发挥功能。3个接点CSH中的2个贯通衬垫绝缘层147及衬垫绝缘层146连接于半导体衬底100的表面，作为高电压晶体管TrNH的源极电极或漏极电极发挥功能。
此外，在图示的例子中，距离RCSH与从作为栅极电极的一部分发挥功能的接点CSH的中心轴到作为漏极电极的一部分发挥功能的接点CSH的中心轴的X方向或Y方向上的距离一致。另外，距离RCSH与从作为栅极电极的一部分发挥功能的接点CSH的中心轴到作为源极电极的一部分发挥功能的接点CSH的中心轴的X方向或Y方向上的距离一致。
另外，N型高电压晶体管TrNH中，半导体衬底100表面的与栅极电极部件142的对向面作为沟道区域。另外，在半导体衬底100表面的与接点CSH的连接部分，设置着高杂质浓度区域148。另外，在半导体衬底100表面的沟道区域与高杂质浓度区域148之间的区域(不与栅极电极部件142对向的区域)，设置着低杂质浓度区域149。高杂质浓度区域148及低杂质浓度区域149包含例如磷(P)或砷(As)等N型杂质。另外，高杂质浓度区域148中的N型杂质的杂质浓度大于的低杂质浓度区域149中的N型杂质的杂质浓度。
N型高电压晶体管TrNH的栅极电极的Y方向的长度(栅极长度)为WH，栅极电极的X方向的宽度(栅极宽度)为LH。
[P型高电压晶体管TrPH的构造]
P型高压晶体管TrPH例如图13所示，基本上与N型高压晶体管TrNH同样地构成。然而，P型高电压晶体管TrPH设置在N型阱区域100N，而非半导体衬底区域100S。另外，在半导体衬底100表面的与接点CSH的连接部分，取代高杂质浓度区域148，设置着高杂质浓度区域158。另外，在半导体衬底100表面的沟道区域与高杂质浓度区域158之间的区域(不与栅极电极部件142对向的区域)，取代低杂质浓度区域149，设置着低杂质浓度区域159。高杂质浓度区域158及低杂质浓度区域159包含例如硼(B)等P型杂质。另外，高杂质浓度区域158中的P型杂质的杂质浓度大于低杂质浓度区域159中的P型杂质的杂质浓度。
P型高电压晶体管TrPH的栅极电极的Y方向的长度及X方向的宽度与N型高电压晶体管TrNH的栅极电极的Y方向的长度及X方向的宽度相同或大致相同。
[N型低电压晶体管TrNL的构造]
N型低电压晶体管TrNL例如图14所示，设置于半导体衬底100的P型阱区域100P。低电压晶体管TrNL具备：氧化硅(SiO2)等栅极绝缘层241，设置于P型阱区域100P的一部分、与半导体衬底100的表面；多晶硅(Si)等栅极电极部件242，设置于栅极绝缘层241的上表面；钨(W)等栅极电极部件243，设置于栅极电极部件242的上表面；氮化硅(Si3N4)等盖绝缘层244，设置于栅极电极部件243的上表面；及氮化硅(Si3N4)等侧壁绝缘层245，设置于栅极电极部件242、栅极电极部件243及盖绝缘层244的X方向或Y方向的侧面。
此外，在图示的例子中，厚度T241与栅极绝缘层241的Z方向的厚度一致。厚度T241小于厚度T141(图12)。
另外，N型低电压晶体管TrNL具备：积层于半导体衬底100的表面、栅极绝缘层241的X方向或Y方向的侧面、侧壁绝缘层245的X方向或Y方向的侧面、及盖绝缘层244的上表面的氧化硅(SiO2)等衬垫绝缘层246及氮化硅(Si3N4)等衬垫绝缘层247。
另外，在N型低电压晶体管TrNL，连接着在Z方向延伸的3个接点CSL。接点CSL也可包含例如氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。3个接点CSL中的1个贯通衬垫绝缘层247、衬垫绝缘层246及盖绝缘层244连接于栅极电极部件243的上表面，作为低电压晶体管TrNL的栅极电极的一部分发挥功能。3个接点CSL中的2个贯通衬垫绝缘层247及衬垫绝缘层246连接于半导体衬底100的表面，作为低电压晶体管TrNL的源极电极或漏极电极发挥功能。
此外，在图示的例子中，距离RCSL与从作为栅极电极的一部分发挥功能的接点CSL的中心轴到作为漏极电极的一部分发挥功能的接点CSL的中心轴的X方向或Y方向的距离一致。另外，距离RCSL与从作为栅极电极的一部分发挥功能的接点CSL的中心轴到作为源极电极的一部分发挥功能的接点CSL的中心轴的X方向或Y方向的距离一致。距离RCSL小于距离RCSH(图12)。
另外，N型低电压晶体管TrNL中，半导体衬底100表面的与栅极电极部件242的对向面的一部分作为沟道区域。在半导体衬底100表面的与接点CSL的连接部分到与栅极电极部件242的对向面的区域，设置着高杂质浓度区域248。高杂质浓度区域248包含例如磷(P)或砷(As)等N型杂质。
N型低电压晶体管TrNL的栅极电极的Y方向的长度为WL，栅极电极的X方向的宽度为LL。栅极电极的Y方向的长度WL小于栅极电极的Y方向的长度WH(图12)，栅极电极的X方向的宽度LL小于栅极电极的X方向的宽度LH。
[P型低电压晶体管TrPL的构造]
P型低电压晶体管TrPL例如图15所示，基本上与N型低压晶体管TrNL同样地构成。然而，P型低电压晶体管TrPL设置在N型阱区域100N，而非P型阱区域100P。在半导体衬底100表面的与接点CSL的连接部分到与栅极电极部件242的对向面的区域，取代高杂质浓度区域248，设置着高杂质浓度区域258。高杂质浓度区域258包含例如硼(B)等P型杂质。
P型低电压晶体管TrPL的栅极电极的Y方向的长度及X方向的宽度与N型低电压晶体管TrNL的栅极电极的Y方向的长度及X方向的宽度相同或大致相同。
[N型超低晶体管TrNVL的构造]
N型超低晶体管TrNVL例如图16所示，基本上与图14所示的N型低电压晶体管TrNL同样地构成。超低电压晶体管TrNVL中的栅极绝缘层341、栅极电极部件342、栅极电极部件343、盖绝缘层344、及侧壁绝缘层345对应于低电压晶体管TrNL中的栅极绝缘层241、栅极电极部件242、栅极电极部件243、盖绝缘层244、及侧壁绝缘层245。超低电压晶体管TrNVL中的衬垫绝缘层346及衬垫绝缘层347对应于低电压晶体管TrNL中的衬垫绝缘层246及衬垫绝缘层247。
然而，N型超低电压晶体管TrNVL中，在半导体衬底100表面的与接点CSL的连接部分到与栅极电极部件342的对向面的区域，设置着高杂质浓度区域348。在高杂质浓度区域348与沟道区域之间，且半导体衬底100表面的与栅极电极部件342的对向面的一部分区域，设置着第1低杂质浓度区域349。在半导体衬底100表面附近的低于第1低杂质浓度区域349的半导体衬底100的背面侧的区域，设置着第2低杂质浓度区域350。高杂质浓度区域348及第1低杂质浓度区域349包含例如磷(P)或砷(As)等N型杂质。第1低杂质浓度区域349中的杂质浓度低于高杂质浓度区域348中的杂质浓度。第2低杂质浓度区域350包含例如硼(B)等P型杂质。此外，也可省略第2低杂质浓度区域350。
此外，在图示的例子中，厚度T341与栅极绝缘层341的Z方向的厚度一致。厚度T341小于厚度T241(图14)。
此外，在图示的例子中，距离RCSVL与从作为栅极电极的一部分发挥功能的接点CSL的中心轴到作为漏极电极的一部分发挥功能的接点CSL的中心轴的X方向或Y方向的距离一致。另外，距离RCSVL与从作为栅极电极的一部分发挥功能的接点CSL的中心轴到作为源极电极的一部分发挥功能的接点CSL的中心轴的X方向或Y方向的距离一致。距离RCSVL小于距离RCSL(图14)。
N型超低电压晶体管TrNVL的栅极电极的Y方向的长度为WVL，栅极电极的X方向的宽度为LVL。栅极电极的Y方向的长度WVL小于栅极电极的Y方向的长度WL(图14)，栅极电极的X方向的宽度LVL小于栅极电极的X方向的宽度LL。
[P型超低电压晶体管TrPVL的构造]
P型超低电压晶体管TrPVL例如图17所示，基本上与N型超低电压晶体管TrNVL同样地构成。然而，P型超低电压晶体管TrPVL设置在N型阱区域100N，而非P型阱区域100P。在半导体衬底100表面的与接点CSL的连接部分到与栅极电极部件342的对向面的区域，取代高杂质浓度区域348，设置着高杂质浓度区域358。在高杂质浓度区域358与沟道区域之间，且半导体衬底100表面的与栅极电极部件342的对向面的一部分区域，取代第1低杂质浓度区域349，设置着第1低杂质浓度区域359。在半导体衬底100表面附近的低于第1低杂质浓度区域359的半导体衬底100的背面侧的区域，取代第2低杂质浓度区域350，设置着第2低杂质浓度区域360。高杂质浓度区域358及第1低杂质浓度区域359包含例如硼(B)等P型杂质。第1低杂质浓度区域359中的杂质浓度低于高杂质浓度区域358的杂质浓度。第2低杂质浓度区域360包含例如磷(P)或砷(As)等N型杂质。此外，也可省略第2低杂质浓度区域360。
P型超低电压晶体管TrPVL的栅极电极的Y方向的长度及X方向的宽度与N型超低电压晶体管TrNVL的栅极电极的Y方向的长度及X方向的宽度相同或大致相同。
超低电压晶体管TrNVL、TrPVL(图16及图17)与低电压晶体管TrNL、TrPL(图14及图15)相比，具有栅极绝缘层(241、341)的厚度较小、栅极长度较小、及阱区域的杂质浓度较低中的至少1个。
[动作]
[编程动作]
接下来，就对于存储单元MC的编程动作进行说明。图18是用来对编程动作进行说明的示意性剖视图。此外，在以下的说明中，有将成为动作对象的字线WL称为选择字线WLS，将其以外的字线WL称为非选择字线WLU的情况。另外，在以下的说明中，对成为动作对象的串单元SU中包含的多个存储单元MC中连接于选择字线WLS的存储单元MC(以下，有称为“选择存储单元MC”的情况。另外，有将其以外的存储单元MC称为“非选择存储单元MC”的情况)执行读出动作的例子进行说明。另外，在以下的说明中，有将这种包含多个选择存储单元MC的构成称为选择页面部PG的情况。
在编程动作中，对连接于进行编程(写入)的选择存储单元MC(以下称为写入存储单元MC)的位线BL(以下称为选择位线BLW)供给电压VSRC。另外，对连接于不进行编程的选择存储单元MC(以下称为禁止存储单元MC)的位线BL(以下称为非选择位线BLP)供给高于电压VSRC的电压VDD。另外，对漏极侧选择栅极线SGD供给电压VSGD。例如，使与选择位线BLW对应的锁存电路SDL(图7)锁存“L”，使与非选择位线BLP对应的锁存电路SDL(图7)锁存“H”。另外，将信号线STB、XXL、BLC、BLS、HLL、BLX的状态设为“L、L、H、H、L、H”。
电压VSGD大于电压VSRC。另外，电压VSGD与电压VSRC的电压差大于使漏极侧选择晶体管STD作为NMOS晶体管发挥功能时的阈值电压。因此，在连接于选择位线BLW的漏极侧选择晶体管STD的沟道区域形成电子沟道，传送电压VSRC。另一方面，电压VSGD与电压VDD的电压差小于使漏极侧选择晶体管STD作为NMOS晶体管发挥功能时的阈值电压。因此，连接于非选择位线BLP的漏极侧选择晶体管STD成为断开状态。
另外，在编程动作中，对源极线SL供给电压VSRC，对源极侧选择栅极线SGS、SGSB供给接地电压VSS。由此，源极侧选择晶体管STS、STSB成为断开状态。
另外，在编程动作中，对非选择字线WLU供给写入通路电压VPASS。写入通路电压VPASS与电压VSRC的电压差不论记录于存储单元MC的数据如何，都大于使存储单元MC作为NMOS晶体管发挥功能时的阈值电压。因此，在非选择存储单元MC的沟道区域形成电子沟道，对写入存储单元MC传送电压VSRC。
另外，在编程动作中，对选择字线WLS供给编程电压VPGM。编程电压VPGM大于写入通路电压VPASS。
这里，对连接于选择位线BLW的半导体柱120(存储器串MS)的沟道，供给电压VSRC。在这种半导体柱120与选择字线WLS之间，产生相对较大的电场。由此，半导体柱120的沟道中的电子经由隧道绝缘膜131(图9)穿隧到电荷蓄积膜132(图9)中。由此，写入存储单元MC的阈值电压增大。
另外，连接于非选择位线BLP的半导体柱120的沟道成为电浮动状态，所述沟道电位通过与非选择字线WLU的电容耦合而上升(提高)到写入通路电压VPASS左右。在这种半导体柱120与选择字线WLS之间，只产生小于所述电场的电场。因此，半导体柱120的沟道中的电子不穿遂到电荷蓄积膜132(图9)中。因此，禁止存储单元MC的阈值电压不增大。
[漏极侧选择晶体管STD的阈值电压的调整]
如上所述，通过漏极侧选择晶体管STD的接通/断开执行存储单元MC的写入/禁止的选择。然而，在制造存储器裸片MD的时点，漏极侧选择晶体管STD的阈值电压有偏差。因此，担心无法如期待般执行漏极侧选择晶体管STD的接通/断开。因此，在存储器裸片MD的出货前，调整漏极侧选择晶体管STD的阈值电压。在以下的说明中，有将漏极侧选择晶体管STD的阈值电压的调整称为对于漏极侧选择栅极线SGD的编程动作的情况。
[选择位线BLW及非选择位线BLP]
接下来，就本实施方式的对于漏极侧选择栅极线SGD的编程动作进行说明。首先，参考图19，对进行编程动作的选择位线BLW、及禁止编程动作的非选择位线BLP进行说明。图19是表示图5的串单元SU的构成的示意性电路图。此外，有将进行编程动作的存储器块BLK称为选择存储器块BLK的情况。另外，有将禁止编程动作的存储器块BLK称为非选择存储器块BLK的情况。
本实施方式的串单元SU如图19所示，连接于n个字线WL0～WLn-1。n为1以上的整数。n个字线WL0～WLn-1为从源极侧选择栅极线SGS朝漏极侧选择栅极线SGD的方向数起第1个～第n个字线WL。另外，n个字线WL0～WLn-1分别连接于存储器串MS中的第1个～第n个存储单元MC0～MCn-1的栅极电极。
本实施方式的串单元SU如图19所示，连接于m个位线BL0～BLm-1。m为1以上的整数。m个位线BL0～BLm-1分别与串单元SU中的第1个～第m个存储器串MS0～MSm-1连接。
有时将m个位线BL0～BLm-1中的第奇数个位线BL0、BL2、…、BLm-4、BLm-2称为位线BL_O。有时将连接于第奇数个位线BL0、BL2、…、BLm-4、BLm-2的第奇数个存储器串MS0、MS2、…、MSm-4、MSm-2称为存储器串MS_O。
另外，有时将m个位线BL0～BLm-1中的第偶数个位线BL1、BL3、…、BLm-3、BLm-1称为位线BL_E。有时将连接于第偶数个位线BL1、BL3、…、BLm-3、BLm-1的第偶数个存储器串MS1、MS3、…、MSm-3、MSm-1称为存储器串MS_E。
例如图19所示，第偶数个位线BLm-3(BL_E)为选择位线BLW，第偶数个位线BLm-1(BL_E)为非选择位线BLP。此外，虽然在图19中未表示，但是第偶数个位线BLm-5(BL_E)也为非选择位线BLP。在进行第偶数个位线BLm-3(BL_E)的编程动作时，与所述位线BLm-3(BL_E)相邻的2个第奇数个位线BLm-4(BL_O)、BLm-2(BL_O)禁止编程动作。
另外，第奇数个位线BLm-2(BL_O)为选择位线BLW，第奇数个位线BLm-4(BL_O)为非选择位线BLP。在进行第奇数个位线BLm-2(BL_O)的编程动作时，与所述位线BLm-2(BL_O)相邻的2个第偶数个位线BLm-3(BL_E)、BLm-1(BL_E)禁止编程动作。
在本实施方式中，在进行连接于第偶数个位线BLm-3(BL_E)的漏极侧选择晶体管STD的编程动作之后，进行连接于第奇数个位线BLm-2(BL_O)的漏极侧选择晶体管STD的编程动作。但是，也可在进行连接于第奇数个位线BLm-2(BL_O)的漏极侧选择晶体管STD的编程动作之后，进行连接于第偶数个位线BLm-3(BL_E)的漏极侧选择晶体管STD的编程动作。
[对于漏极侧选择栅极线SGD的编程动作]
接下来，就对于漏极侧选择栅极线SGD的编程动作进行说明。图20是用来说明第1实施方式的对于漏极侧选择栅极线SGD的编程动作的示意性波形图。图21～图26是用来说明第1实施方式的对于漏极侧选择栅极线SGD的编程动作的感测放大器单元SAU的示意性电路图。
此外，图21是图20的时点t101～t102的连接于编程动作的对象的位线BL_E(BLm-3)的感测放大器单元SAU_E的示意性电路图。图22是图20的时点t101～t102的连接于禁止编程动作的位线BL_O(BLm-4)的感测放大器单元SAU_O的示意性电路图。图23是图20的时点t101～t102的连接于禁止编程动作的位线BL_E(BLm-1)的感测放大器单元SAU_E的示意性电路图。图24是图20的时点t101～t102的连接于编程动作的对象的位线BL_O(BLm-2)的感测放大器单元SAU_O的示意性电路图。
图25是图20的时点t102～t103的连接于编程动作的对象的位线BL_E(BLm-3)的感测放大器单元SAU_E的示意性电路图。图26是图20的时点t102～t103的连接于禁止编程动作的位线BL_E(BLm-1)的感测放大器单元SAU_E的示意性电路图。
此外，时点t102～t103的连接于禁止编程动作的位线BL_O(BLm-4)的感测放大器单元SAU_O的示意性电路图与图22同样。另外，时点t101～t102的连接于编程动作的对象的位线BL_O(BLm-2)的感测放大器单元SAU_O的示意性电路图与图24同样。因此，省略所述附图。
在图20的时点t101～t103，电压VDD从电压产生电路VG(图4)供给到感测放大器单元SAU的电压输入端子。此外，电压VDD为例如1.5V。
另外，在时点t101，与位线BL_E(BLm-3、BLm-1)对应的感测放大器单元SAU_E的信号线BIAS_E从“L”电平成为“H”电平，由此，如图21及图23所示，高耐压晶体管60成为接通状态。在时点t101～t102的期间继续高耐压晶体管60的接通状态。此外，图中的“〇”表示接通状态。另外，在时点t101中，信号线BLS_E为“L”电平，如图21及图23所示，耐压晶体管45成为断开状态。在时点t101～t102的期间继续耐压晶体管45的断开状态。此外，图中的“×”表示断开状态。在时点t101～t102，高耐压晶体管60成为接通状态，由此位线BL_E(BLm-3、BLm-1)及电压供给线导通。由此，在时点t101～t102，来自电压产生电路VG的电压Vinhibit被供给到位线BL_E(BLm-3、BLm-1)。电压Vinhibit为例如8V。
这样，位线BLm-3、BLm-1通过经由高耐压晶体管60供给电压Vinhibit而进行充电。
此外，连接于图21的位线BLm-3的感测放大器单元SAU_E在锁存电路SDL中锁存“L”，节点INV_S为“H”。另一方面，连接于图23的位线BLm-1的感测放大器单元SAU_E在锁存电路SDL中锁存“H”，节点INV_S为“L”。
另外，在时点t101，通过与位线BL_O(BLm-4、BLm-2)对应的感测放大器单元SAU_E的信号线BIAS_O从“L”电平成为“H”电平，如图22及图24所示，高耐压晶体管60成为接通状态。在时点t101～t102的期间继续高耐压晶体管60的接通状态。另外，在时点t101，信号线BLS_O为“L”电平，如图22及图24所示，耐压晶体管45成为断开状态。在时点t101～t102的期间继续耐压晶体管45的断开状态。在时点t101～t102，高耐压晶体管60成为接通状态，由此位线BL_O(BLm-4、BLm-2)及电压供给线导通。由此，在时点t101～t102，来自电压产生电路VG的电压Vinhibit供给到位线BL_O(BLm-4、BLm-2)。
这样，位线BLm-4、BLm-2通过经由高耐压晶体管60供给电压Vinhibit而进行充电。
此外，连接于图22的位线BLm-4的感测放大器单元SAU_O在锁存电路SDL中锁存“H”，节点INV_S为“L”。另一方面，连接于图24的位线BLm-2的感测放大器单元SAU_O在锁存电路SDL中锁存“L”，节点INV_S为“H”。
另外，如图20所示，在时点t101～t102，信号线BLC为“L”电平，钳位晶体管44为断开状态。
另外，在时点t101～t102，对选择存储器块BLK的漏极侧选择栅极线SGD(图20中，表述为“SGDsel”)供给电压Vsg。电压Vsg是高于接地电压VSS，且低于写入通路电压VPASS的电压。
另外，在时点t101～t102，也对非选择存储器块BLK的漏极侧选择栅极线SGD(图20中，表述为“SGDusel”)及字线WL供给电压Vsg。另外，对源极侧选择栅极线SGS供给接地电压VSS。
在时点t102，通过与位线BL_E(BLm-3)对应的感测放大器单元SAU_E的信号线BIAS_E从“H”电平成为“L”电平，而如图25所示，高耐压晶体管60成为断开状态。在时点t102～t103的期间继续高耐压晶体管60的断开状态。另外，通过信号线BLS_E从“L”电平成为“H”电平，如图25所示，耐压晶体管45成为接通状态。在时点t102～t103的期间继续耐压晶体管45的接通状态。另外，在时点t102，信号线BLC从“L”电平成为“H”电平。
这里，如图25所示，因为在与位线BLm-3对应的锁存电路SDL中锁存“L”，节点INV_S为“H”，所以充电晶体管47成为断开状态，放电晶体管50成为接通状态。另外，充电晶体管49为接通状态。另外，对钳位晶体管44的栅极电极，施加“H”电平的电压，对钳位晶体管44的源极端子，经由放电晶体管50及充电晶体管49施加电压VSRC。在所述情况下，因为在钳位晶体管44中，栅极电极-源极端子间的电压高于钳位晶体管44的阈值电压，所以钳位晶体管44成为接通状态。结果，被供给电压VSRC的电压供给线及位线BL_E(BLm-3)导通，电压VSRC被供给到位线BL_E(BLm-3)。电压VSRC为例如0V。
另外，在时点t102，与位线BL_E(BLm-1)对应的感测放大器单元SAU_E的信号线BIAS_E从“H”电平成为“L”电平，如图26所示，由此高耐压晶体管60成为断开状态。在时点t102～t103的期间继续高耐压晶体管60的断开状态。另外，信号线BLS_E从“L”电平成为“H”电平，如图26所示，由此耐压晶体管45成为接通状态。在时点t102～t103的期间继续耐压晶体管45的接通状态。另外，在时点t102，信号线BLC从“L”电平成为“H”电平。
这里，如图26所示，因为在与位线BLm-1对应的锁存电路SDL中锁存“H”，节点INV_S为“L”，所以充电晶体管47成为接通状态，放电晶体管50成为断开状态。另外，充电晶体管49为接通状态。另外，对钳位晶体管44的栅极电极，施加“H”电平的信号线BLC的电压，对钳位晶体管44的源极端子/汲极端子，经由充电晶体管47、49施加电压VDD。所述情况下，因为在钳位晶体管44中，栅极电极-源极端子间的电压低于钳位晶体管44的阈值电压，所以钳位晶体管44成为断开状态。结果，位线BL_E(BLm-1)成为浮动状态。这时，位线BL_E(BLm-1)的电位通过与位线BL_O(BLm-2)的电容耦合，上升到电压Vinhibit与电压VSRC之间的电压(图20)。
这样，因为位线BL_E(BLm-1)维持较高的电位，所以在连接于位线BL_O(BLm-1)的漏极侧选择晶体管STD的栅极电极、与半导体柱120之间电位差变小。由此，禁止对于所述漏极侧选择晶体管STD的编程动作。
此外，如图20所示，在时点t102～t103，对选择存储器块BLK的漏极侧选择栅极线SGDsel供给编程电压Vsg_prog。编程电压Vsg_prog是高于电压Vsg的电压。
另外，在时点t102～t103，对非选择存储器块BLK的漏极侧选择栅极线SGDusel及字线WL，供给编程电压Vsg。另外，对源极侧选择栅极线SGS供给接地电压VSS。
通过这种控制，在连接于选择存储器块BLK内的选择位线BLW(BLm-3)的漏极侧选择晶体管STD的栅极电极、与半导体柱120之间产生较大的电位差。由此，执行对于所述漏极侧选择晶体管STD的编程动作。
另外，遍历时点t101～t103的期间，经由高耐压晶体管60将电压Vinhibit供给到位线BLm-4、BLm-2(BL_O)(参考图22及图24)。由此，位线BLm-4、BLm-2(BL_O)发挥将位线BLm-3(BL_E)屏蔽的作用。
[比较例]
接下来，对比较例的半导体存储装置进行说明。
在第1实施方式的半导体存储装置中，如参考图6说明，构成为能够独立控制信号线BLS中与第奇数个感测放大器单元SAU_O对应的信号线(信号线BLS_O)、与和第偶数个感测放大器单元SAU_E对应的信号线(信号线BLS_E)。同样地，构成为能够独立控制信号线BIAS中与第奇数个感测放大器单元SAU_O对应的信号线(信号线BIAS_O)、与和第偶数个感测放大器单元SAU_E对应的信号线(信号线BIAS_E)。另一方面，在比较例的半导体存储装置中，信号线BLS在电上全部共通。同样地，信号线BIAS在电上全部共通。
另外，在第1实施方式的半导体存储装置中，参考图7说明的锁存电路SDL由参考图16及图17说明的超低电压晶体管TrPVL、TrNVL构成。另一方面，在比较例的半导体存储装置中，锁存电路SDL由参考图16及图17说明的低电压晶体管TrPL、TrNL构成。
接下来，说明比较例的对于漏极侧选择栅极线SGD的编程动作。图27是用来说明比较例的对于漏极侧选择栅极线SGD的编程动作的示意性波形图。图28及图29是用来说明比较例的对于漏极侧选择栅极线SGD的编程动作的感测放大器单元SAU的示意性电路图。此外，图28的感测放大器单元SAU连接于选择位线BLW。另外，图29的感测放大器单元SAU连接于非选择位线BLP。感测放大器单元SAU的构成基本上与参考图7说明的构成同样。
在图27的时点t201～t202，电压VDD从电压产生电路VG供给到感测放大器单元SAU的电压输入端子。所述电压VDD为例如3V。
另外，在时点t201，图28的感测放大器单元SAU的信号线BIAS为“L”电平，高耐压晶体管60成为断开状态。另外，通过信号线BLS从“L”电平成为“H”电平，耐压晶体管45成为接通状态。另外，通过信号线BLC从“L”电平成为“H”电平，钳位晶体管44成为接通状态。如图28所示，因为在与选择位线BLW对应的锁存电路SDL锁存“L”，节点INV_S成为“H”，所以充电晶体管47成为断开状态，放电晶体管50成为接通状态。另外，充电晶体管49为接通状态。因此，电压VSRC经由放电晶体管50、充电晶体管49、钳位晶体管44、及耐压晶体管45，供给到选择位线BLW。
另外，在时点t201，图29的感测放大器单元SAU的信号线BIAS为“L”电平，高耐压晶体管60成为断开状态。另外，通过信号线BLS从“L”电平成为“H”电平，耐压晶体管45成为接通状态。另外，通过信号线BLC从“L”电平成为“H”电平，钳位晶体管44成为接通状态。如图29所示，因为在与非选择位线BLP对应的锁存电路SDL锁存“H”，节点INV_S成为“L”，所以充电晶体管47成为接通状态，放电晶体管50成为断开状态。另外，充电晶体管49为接通状态。因此，电压VDD经由充电晶体管47、充电晶体管49、钳位晶体管44、及耐压晶体管45，供给到非选择位线BLP。
[效果]
如参考图18说明，在对于存储单元MC的编程动作中，通过对非选择位线供给电压VSRC，对漏极侧选择栅极线SGD供给电压VSGD，将连接于非选择位线BLP的漏极侧选择晶体管STD设为断开状态(切断)。另外，通过对非选择字线WLU供给写入通路电压VPASS，使连接于非选择位线BLP的半导体柱120的沟道的电位上升(提高)到写入通路电压VPASS左右，减少与编程电压VPGM的电位差。由此，抑制禁止存储单元MC的阈值电压的变动。
另一方面，漏极侧选择栅极线SGD设置于字线WL的上方。因此，在对于漏极侧选择栅极线SGD的编程动作中，切断连接于非选择位线BLP的漏极侧选择晶体管STD，无法使半导体柱120的沟道的电压上升(提高)。
因此，认为在比较例的对于漏极侧选择栅极线SGD的编程动作中，例如通过将电压VDD设为相对较高的电压(例如3V左右)，而对非选择位线BLP供给较高的电压。由此，非选择位线BLP的电压VDD、与供给到漏极侧选择栅极线SGD的编程电压的电位差变小，能够设为禁止编程的状态。
然而，在比较例的对于漏极侧选择栅极线SGD的编程动作中，如上所述，对充电晶体管47的源极端子供给相对较高的电压(例如3V)作为电压VDD。因此，如参考图28说明，在与选择位线BLW对应的感测放大器电路SA中，为了将充电晶体管47设为断开状态，需对充电晶体管47的栅极电极也供给相对较高的电压。因此，需从连接于充电晶体管47的栅极电极的锁存电路SDL，供给所述相对较高的电压。因此，在采用比较例的对于漏极侧选择栅极线SGD的编程动作的情况下，感测放大器单元SAU的锁存电路SDL无法由超低电压晶体管TrNVL、TrPVL(图16、图17)构成，而由低电压晶体管TrNL、TrPL(图14、图15)构成。
例如，图30是表示比较例的构成感测放大器单元SAU的晶体管的种类的示意性电路图。如图30所示，锁存电路SDL由低电压晶体管TrNL、TrPL(图14、图15)构成。锁存电路SDL以外的锁存电路DL0～DLnL由超低电压晶体管TrNVL、TrPVL(图16、图17)构成。感测放大器电路SA由低电压晶体管TrNL、TrPL(图14、图15)构成。耐压晶体管45及高耐压晶体管60由高电压晶体管TrNH、TrPH(图12、图13)构成。
比以前更强烈地期望缩小周边电路PC的面积。尤其，因为感测放大器单元SAU与位线BL对应设置，所以所述数量非常多。因为多个感测放大器单元SAU占据的面积较大，所以只要能将感测放大器单元SAU的面积缩小一点点，也能够缩小感测放大器模块SAM的面积。
因此，在本实施方式中，在对于漏极侧选择栅极线SGD的编程动作中，如参考图21及图22说明这样，经由高耐压晶体管60，将来自电压产生电路VG的电压Vinhibit供给到非选择位线BLP。另外，如参考图25及图26说明，经由箝位晶体管44对选择位线BLW供给电压VSRC，并且非选择位线BLP切断箝位晶体管44，维持相对较高的电压。根据这种方法，因为无需对充电晶体管47的栅极电极供给相对较高的电压，所以能够由超低电压晶体管TrNVL、TrPVL(图16、图17)构成感测放大器单元SAU的锁存电路SDL。因此，能够缩小感测放大器单元SAU的面积。
例如，图31是表示第1实施方式的构成感测放大器单元SAU的晶体管的种类的示意性电路图。如图31所示，锁存电路SDL由超低电压晶体管TrNVL、TrPVL(图16、图17)构成。锁存电路SDL以外的锁存电路DL0～DLnL也由超低电压晶体管TrNVL、TrPVL构成。感测放大器电路SA由低电压晶体管TrNL、TrPL(图14、图15)构成。耐压晶体管45及高耐压晶体管60由高电压晶体管TrNH、TrPH(图12、图13)构成。图31所示的晶体管的构成为一例，不限定于这种构成。
另外，在第1实施方式中，在对于漏极侧选择晶体管的编程动作中，非选择位线BLP成为浮动状态。因此，例如如果选择位线BLW与浮动状态的非选择位线BLP在X方向上相邻，那么所述非选择位线BLP的电压有可能因与选择位线BLW的电容耦合而下降。因此，在第1实施方式中，如参考图21说明，在对与位线BL_O及位线BL_E中的一个对应的漏极侧选择晶体管执行编程动作的情况下，对另一个供给固定电压，作为屏蔽件使用。根据这种方法，能够抑制非选择位线BLP的电压变动，较好地维持箝位晶体管44的切断状态，并且抑制错误写入。
[第2实施方式]
在第2实施方式的对于漏极侧选择栅极线SGD的编程动作中，将第偶数个位线BL_E作为选择位线BLW及非选择位线BLP执行编程动作(图20：第1实施方式)，将第奇数个位线BL_O作为选择位线BLW及非选择位线BLP执行编程动作，之后执行验证动作。
图32是用来说明第2实施方式的对于漏极侧选择栅极线SGD的编程动作及验证动作的示意性波形图。图32的时点t101～t103的动作(Even Prog)与图20的时点t101～t103的动作同样。因此，省略重复的说明。
图32的时点t104～t106的动作(Odd Prog)为图20的时点t101～t103的动作中切换“Even”与“Odd”的动作。也就是说，在图20的时点t101～t103的动作，将位线BLm-3(BL_E)设为选择位线BLW，将位线BLm-1(BL_E)设为非选择位线BLP，将位线BLm-4、BLm-42(BL_O)设为屏蔽件。对此，在图32的时点t104～t106的动作中，将位线BLm-2(BL_O)设为选择位线BLW，将位线BLm-4(BL_O)设为非选择位线BLP，将位线BLm-3、BLm-1(BL_E)设为屏蔽件(图19)。
图32的时点t107～t111的动作为验证动作。在时点t107，通过与选择位线BLW(BLm-3)对应的信号线BLS_E从“L”电平成为“H”电平，耐压晶体管45成为接通状态。另外，通过与选择位线BLW(BLm-2)对应的信号线BLS_O从“L”电平成为“H”电平，耐压晶体管45成为接通状态。
此外，虽然省略附图，但是在图32的时点t107～t110，对漏极侧选择栅极线SGD供给验证电压。验证电压为用来确认漏极侧选择栅极线SGD的阈值电压是否达到目标值的电压。验证电压可为例如电压Vsg(图20)左右的大小的电压，也可为电压VSGD(图18)左右的大小的电压。验证电压至少大于接地电压VSS及电压VSRC，小于编程电压Vsg_prog(图20)。
在时点t107中，通过与选择位线BLW(BLm-3、BLm-2)对应的信号线BLX、BLC从“L”电平成为“H”电平，充电晶体管49及箝位晶体管44成为接通状态。这时，因为在锁存电路SDL中锁存“L”，节点INV_S为“H”，所以将电压VDD供给并充电到选择位线BLW。
在时点t108，通过与选择位线BLW(BLm-3、BLm-2)对应的信号线HLL从“L”电平成为“H”电平，充电晶体管46成为接通状态。这时，将电压VDD与感测节点SEN电连接，将来自电压VDD的电荷蓄积于感测节点SEN。
另外，在时点t109，通过与选择位线BLW(BLm-3、BLm-2)对应的信号线XXL从“L”电平成为“H”电平，放电晶体管43成为接通状态。这时，将感测节点SEN与选择位线BLW电连接。根据蓄积于感测节点SEN的电荷是否流过选择位线BLW，感测晶体管41成为接通状态或断开状态，判定连接于选择位线BLW的漏极侧选择晶体管STD的接通/断开状态。
另外，在时点t110，通过与选择位线BLW(BLm-3、BLm-2)对应的信号线STB从“L”电平成为“H”电平，开关晶体管42成为接通状态。根据感测晶体管41是否为接通状态，将布线LBUS中的电荷进行放电。之后，在锁存电路SDL设置布线LBUS的状态。
根据这种方法，在对于第偶数个选择位线BLW的编程动作、与对于第奇数个选择位线BLW的编程动作结束之后，能够一起进行对于所述选择位线BLW的验证动作。结果，能够将编程动作及验证工作有效化。
[第3实施方式]
图33是用来说明第3实施方式的对于漏极侧选择栅极线SGD的编程动作的示意性波形图。在所述第1实施方式中，通过信号线BIAS_O在图20的时点t101从“L”电平成为“H”电平，将来自电压产生电路VG的电压Vinhibit供给到位线BL_O，使位线BL_O的电压上升到电压Vinhibit。对此，在第3实施方式中，通过信号线BIAS_O在时点t102之后的时点t120从“L”电平成为“H”电平，将来自电压产生电路VG的电压Vinhibit供给到位线BL_O，使位线BL_O的电压上升到电压Vinhibit。由此，浮动状态的位线BL_E(BLm-1)的电位通过与位线BL_O的电容耦合而上升。此外，因为图33的时点t101～t103的动作与图20的时点t101～t103的动作同样，所以省略重复的说明。
根据这种方法，因为能够使浮动状态的位线BL_E(BLm-1)的电位上升，所以使连接于非选择位线BLP的漏极侧选择晶体管STD的沟道电位上升，能够更确实地抑制错误写入。
[其它实施方式]
以上，已对实施方式的半导体存储装置进行说明。然而，以上的说明只是例示，能够适当调整所述构成或方法等。
例如，在第2实施方式中，在执行对于第偶数个位线BL_E的编程动作之后，执行对于第奇数个位线BL_O的编程动作。然而，也可在执行对于第奇数个位线BL_O的编程动作之后，执行对于第偶数个位线BL_E的编程动作。
另外，在第1实施方式～第3实施方式中，在时点t101～时点t111，定序器SQC通过对多条信号线同时切换信号，而同时切换晶体管的接通状态/断开状态。然而，定序器SQC也可通过在各不相同的时点对多条信号线切换信号，而在各不相同的时点切换晶体管的接通状态/断开状态。例如，高耐压晶体管60从接通状态切换为断开状态的时点、与耐压晶体管45从断开状态切换为接通状态的时点可错开。
另外，所述各实施方式中，已例示3维构造的NAND(Not AND：与非)闪存的例子，但也能将本发明应用到不具有3维构造的NAND闪存。
[其它]
虽已说明本发明的若干个实施方式，但所述实施方式是作为例子而例示的，并非意在限定发明的范围。所述新颖的实施方式能用其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。所述实施方式或其变化包含在发明范围或主旨内，且包含在权利要求书所记载的发明与其均等的范围内。
[符号的说明]
MC:存储单元
MCA:存储单元阵列
MS:存储器串
BL:位线
WL:字线
SAM:感测放大器模块
SAU:感测放大器单元
SA:感测放大器电路
STD:漏极侧选择晶体管
SGD:漏极侧选择栅极线
SDL:锁存电路
SQC:定序器(控制电路)
VG:电压产生电路。

Claims (12)

1.一种半导体存储装置，其具备：
第1存储器串，具有串联连接的第1选择晶体管及多个第1存储单元晶体管；
第1位线，连接于所述第1存储器串；
选择栅极线，连接于所述第1选择晶体管的栅极电极；
多个字线，连接于所述多个第1存储单元晶体管的栅极电极；
第1感测放大器单元，连接于所述第1位线；
控制电路，能够执行所述选择栅极线的编程动作；及
电压产生电路，产生电压；且
所述第1感测放大器单元包含：
第1感测放大器电路；
第1晶体管，将所述第1位线及所述第1感测放大器电路电连接；及
第2晶体管，不经由所述第1晶体管而将所述第1位线及所述电压产生电路电连接；且
在所述编程动作的第1期间，
对所述第1晶体管的栅极电极供给将所述第1晶体管设为断开状态的电压，对所述第2晶体管的栅极电极供给将所述第2晶体管设为接通状态的电压，在所述状态下，所述第1位线的电压成为第1电压，所述选择栅极线的电压成为第2电压，在所述编程动作中的所述第1期间后的所述第2期间，
对所述第1晶体管的栅极电极供给将所述第1晶体管设为接通状态的电压，对所述第2晶体管的栅极电极供给将所述第2晶体管设为断开状态的电压，在所述状态下，所述第1位线的电压成为小于所述第1电压的第3电压，所述选择栅极线的电压成为大于所述第2电压的第4电压。
2.根据权利要求1所述的半导体存储装置，其中
所述第1感测放大器电路具备：
第1感测晶体管，具备经由所述第1晶体管电连接于所述第1位线的栅极电极；
第1箝位晶体管，设置于所述第1感测晶体管与所述第1晶体管之间的电流路径；
第1开关晶体管，设置于所述第1感测晶体管与所述第1箝位晶体管之间的电路径；及
第1逆变器电路，具备电连接于所述第1箝位晶体管及所述第1开关晶体管之间的电流路径的输出端子；且
所述第1感测放大器单元包含第1锁存电路；
所述第1锁存电路具备：
第2逆变器电路，具备连接于所述第1逆变器电路的输入端子的输出端子；及
第3逆变器电路，具备连接于所述第2逆变器电路的输入端子的输出端子、与连接于所述第2逆变器电路的输出端子的输入端子；且
所述第1锁存电路包含晶体管，所述晶体管与所述第1感测晶体管、所述第1箝位晶体管及所述第1开关晶体管中的至少一个相比，具有栅极氧化膜较小、栅极长度较小、及阱区域的杂质浓度较低中的至少一个。
3.根据权利要求1所述的半导体存储装置，其具备：
第2存储器串，具有串联连接的第2选择晶体管及多个第2存储单元晶体管；
第3存储器串，具有串联连接的第3选择晶体管及多个第3存储单元晶体管；
第2位线，连接于所述第2存储器串；
第3位线，连接于所述第3存储器串；
第2感测放大器单元，连接于所述第2位线；及
第3感测放大器单元，连接于所述第3位线；且
所述选择栅极线连接于所述第2选择晶体管的栅极电极、及所述第3选择晶体管的栅极电极，
所述多个字线连接于所述多个第2存储单元晶体管的栅极电极、及所述多个第3存储单元晶体管的栅极电极；
所述第1位线设置于所述第2位线及所述第3位线之间；且
所述第2感测放大器单元包含：
第2感测放大器电路；
第3晶体管，将所述第2位线及所述第2感测放大器电路电连接；
第4晶体管，不经由所述第3晶体管而电连接于所述第2位线及所述电压产生电路；且
所述第3感测放大器单元包含：
第3感测放大器电路；
第5晶体管，将所述第3位线及所述第3感测放大器电路电连接；及
第6晶体管，不经由所述第5晶体管而电连接于所述第3位线及所述电压产生电路；
在所述第1期间及所述第2期间，
对所述第3晶体管的栅极电极供给将所述第3晶体管设为断开状态的电压，对所述第4晶体管的栅极电极供给将所述第4晶体管设为接通状态的电压，在所述状态下，所述第2位线的电压成为所述第1电压，
对所述第5晶体管的栅极电极供给将所述第5晶体管设为断开状态的电压，对所述第6晶体管的栅极电极供给将所述第6晶体管设为接通状态的电压，在所述状态下，所述第3位线的电压成为所述第1电压。
4.根据权利要求3所述的半导体存储装置，其中
在所述编程动作中的所述第2期间后的第3期间，
对所述第1晶体管的栅极电极供给将所述第1晶体管设为断开状态的电压，对所述第2晶体管的栅极电极供给将所述第2晶体管设为接通状态的电压，在所述状态下，所述第1位线的电压成为所述第1电压，
对所述第3晶体管的栅极电极供给将所述第3晶体管设为断开状态的电压，对所述第4晶体管的栅极电极供给将所述第4晶体管设为接通状态的电压，在所述状态下，所述第2位线的电压成为所述第1电压，
将所述第2电压供给到所述选择栅极线，
在所述编程动作中的所述第3期间后的第4期间，
对所述第1晶体管的栅极电极供给将所述第1晶体管设为断开状态的电压，对所述第2晶体管的栅极电极供给将所述第2晶体管设为接通状态的电压，在所述状态下，所述第1位线的电压成为所述第1电压，
对所述第3晶体管的栅极电极供给将所述第3晶体管设为接通状态的电压，对所述第4晶体管的栅极电极供给将所述第4晶体管设为断开状态的电压，在所述状态下，所述第2位线的电压成为所述第3电压，
将所述第4电压供给到所述选择栅极线。
5.根据权利要求4所述的半导体存储装置，其中
所述第1感测放大器电路具备：
第1感测晶体管，具备经由所述第1晶体管电连接于所述第1位线的栅极电极；及
第1开关晶体管，设置于所述第1感测晶体管与所述第1晶体管之间的电流路径；且
所述第2感测放大器电路具备：
第2感测晶体管，具备经由所述第3晶体管电连接于所述第2位线的栅极电极；及
第2开关晶体管，设置于所述第2感测晶体管与所述第2晶体管之间的电流路径；且
所述第3感测放大器电路具备：
第3感测晶体管，具备经由所述第5晶体管电连接于所述第3位线的栅极电极；及
第3开关晶体管，设置于所述第3感测晶体管与所述第3晶体管之间的电流路径；且
在所述编程动作的所述第4期间后的第5期间，
对所述选择栅极线供给小于所述第4电压的验证电压，
对所述第1开关晶体管的栅极电极、所述第2开关晶体管的栅极电极、及所述第3开关晶体管的栅极电极，供给将所述第1开关晶体管、所述第2开关晶体管、及所述第3开关晶体管设为接通状态的电压。
6.根据权利要求3所述的半导体存储装置，其具备：
第4存储器串，具有串联连接的第4选择晶体管及多个第4存储单元晶体管；
第4位线，连接于所述第4存储器串；及
第4感测放大器单元，连接于所述第4位线；且
所述选择栅极线连接于所述第4选择晶体管的栅极电极，
所述多个字线连接于所述多个第4存储单元晶体管的栅极电极，
所述第2位线或所述第3位线设置于所述第1位线及所述第4位线之间；且
所述第4感测放大器单元包含：
第4感测放大器电路；
第7晶体管，将所述第4位线及所述第4感测放大器电路电连接；及
第8晶体管，不经由所述第7晶体管而将所述第4位线及所述电压产生电路电连接；且
所述第1晶体管的栅极电极及所述第7晶体管的栅极电极在电上共通；
所述第2晶体管的栅极电极及所述第8晶体管的栅极电极在电上共通；且
在所述第1期间，
所述第4位线的电压成为所述第1电压，
在所述第2期间，
所述第4位线的电压大于所述第3电压。
7.根据权利要求4所述的半导体存储装置，其中
在所述第3期间，
所述第3位线的电压成为所述第1电压，
在所述第2期间，
所述第3位线的电压大于所述第3电压。
8.根据权利要求6所述的半导体存储装置，其中
在所述第2期间，
所述第4位线的电压大于所述第1电压。
9.根据权利要求1所述的半导体存储装置，其中
在所述第1期间的结束后，所述第2期间开始前，所述第1晶体管的栅极电极的电压从将所述第1晶体管设为断开状态的电压切换为将所述第1晶体管设为接通状态的电压。
10.根据权利要求4所述的半导体存储装置，其中
在所述第3期间的结束后，所述第4期间开始前，所述第3晶体管的栅极电极的电压从将所述第3晶体管设为断开状态的电压切换为将所述第3晶体管设为接通状态的电压。
11.一种对于选择栅极线的编程动作方法，其是对于半导体存储装置的所述第1选择晶体管、所述第2选择晶体管、及所述第3选择晶体管的编程动作方法，且所述半导体存储装置具备：
第1存储器串，具有串联连接的第1选择晶体管及多个第1存储单元晶体管；
第2存储器串，具有串联连接的第2选择晶体管及多个第2存储单元晶体管；
第3存储器串，具有串联连接的第3选择晶体管及多个第3存储单元晶体管；
第1位线、第2位线、及第3位线，分别连接于所述第1存储器串、所述第2存储器串、及所述第3存储器串；
第1感测放大器电路、第2感测放大器电路、及第3感测放大器电路，分别连接于所述第1位线、所述第2位线、及所述第3位线；及
选择栅极线，共通连接于所述第1选择晶体管、所述第2选择晶体管、及所述第3选择晶体管的栅极电极；且
所述第1位线设置于所述第2位线及所述第3位线之间，
在第1期间，
来自电压产生电路的第1电压经由第1电压供给线供给到所述第1位线、所述第2位线、及所述第3位线，
来自所述电压产生电路的第2电压供给到所述选择栅极线，
在所述第1期间后的第2期间，
来自所述电压产生电路的小于所述第1电压的第3电压不经由第1电压供给布线，而经由连接于所述第1感测放大器电路的第2电压供给线供给到所述第1位线，
所述第1电压经由所述第1电压供给线供给到所述第2位线及所述第3位线，来自所述电压产生电路的大于所述第2电压的第4电压供给到所述选择栅极线。
12.一种半导体存储装置，其具备：
第1存储器串，具有串联连接的第1选择晶体管及多个第1存储单元晶体管；
第2存储器串，具有串联连接的第2选择晶体管及多个第2存储单元晶体管；
第3存储器串，具有串联连接的第3选择晶体管及多个第3存储单元晶体管；
第4存储器串，具有串联连接的第4选择晶体管及多个第4存储单元晶体管；
第1位线、第2位线、第3位线、及第4位线，分别连接于所述第1存储器串、所述第2存储器串、所述第3存储器串、及所述第4存储器串；
第1感测放大器单元、第2感测放大器单元、第3感测放大器单元、及第4感测放大器单元，分别连接于所述第1位线、所述第2位线、所述第3位线、及所述第4位线；
多条信号线，连接于所述第1感测放大器单元、所述第2感测放大器单元、所述第3感测放大器单元、及所述第4感测放大器单元；及
电压产生电路，产生电压；且
所述第1位线设置于所述第2位线及所述第3位线之间，
所述第2位线或所述第3位线设置于所述第1位线及所述第4位线之间；且
所述第1感测放大器单元、所述第2感测放大器单元、所述第3感测放大器单元、及所述第4感测放大器单元各自包含：
感测放大器电路；
第1晶体管，将所述第1位线、所述第2位线、所述第3位线、及所述第4位线电连接于所述感测放大器电路；及
第2晶体管，不经由所述第1晶体管，将所述第1位线、所述第2位线、所述第3位线、及所述第4位线电连接于所述电压产生电路；且
所述多条信号线还具备：
第1信号线，使所述第1感测放大器单元中的所述第1晶体管的栅极电极、与所述第4感测放大器单元中的所述第1晶体管的栅极电极电导通；
第2信号线，使所述第2感测放大器单元中的所述第1晶体管的栅极电极、与所述第3感测放大器单元中的所述第1晶体管的栅极电极电导通；
第3信号线，使所述第1感测放大器单元中的所述第2晶体管的栅极电极、与所述第4感测放大器单元中的所述第2晶体管的栅极电极电导通；
第4信号线，使所述第2感测放大器单元中的所述第2晶体管的栅极电极、与所述第3感测放大器单元中的所述第2晶体管的栅极电极电导通；且
能够对所述第1信号线及所述第2信号线，输入互不相同的电压，
能够对所述第3信号线及所述第4信号线，输入互不相同的电压。
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