CN115713957A - 半导体存储装置 - Google Patents

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CN115713957A
CN115713957A CN202210121555.6A CN202210121555A CN115713957A CN 115713957 A CN115713957 A CN 115713957A CN 202210121555 A CN202210121555 A CN 202210121555A CN 115713957 A CN115713957 A CN 115713957A
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gate electrode
supplying
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坂庭学
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西川浩太
石山佑
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Abstract

本发明的半导体存储装置具备：衬底；多个栅极电极；半导体层，与栅极电极对向；电荷蓄积层，设置在栅极电极与半导体层之间；导电层，连接于半导体层的一端部；以及控制电路，与栅极电极及导电层电连接。多个栅极电极包含：第1栅极电极；第2栅极电极，比第1栅极电极离导电层远；以及虚拟栅极电极，设置在第1栅极与第2栅极电极之间。控制电路构成为能够执行抹除动作。抹除动作包含：针对导电层的第1抹除电压供给动作；针对虚拟栅极电极的第1编程动作，在第1抹除电压供给动作之后执行；以及第2抹除电压供给动作，在第1编程动作之后执行，对导电层供给与第1抹除电压相同或大于第1抹除电压的第2抹除电压。

Description

半导体存储装置
[相关申请的交叉参考]
本申请基于2021年08月18日提出申请的在先日本专利申请第2021-133715号的优先权而主张优先权利益，通过引用将其全部内容并入本文中。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知一种半导体存储装置，具备：衬底；多个栅极电极，排列在与衬底的表面交叉的第1方向上；以及半导体层，在第1方向上延伸且与多个栅极电极对向。
发明内容
本发明的一实施方式提供一种能够实现适宜的抹除动作的半导体存储装置。
一实施方式的半导体存储装置具备：衬底；多个栅极电极，排列在与衬底的表面交叉的第1方向上；半导体层，在第1方向上延伸，与多个栅极电极对向；电荷蓄积层，设置在多个栅极电极与半导体层之间；导电层，连接于半导体层的第1方向的一端部；以及控制电路，与多个栅极电极及导电层电连接。多个栅极电极包含：多个第1栅极电极；多个第2栅极电极，比多个第1栅极电极离导电层远；以及虚拟栅极电极，设置在多个第1栅极电极与多个第2栅极电极之间。控制电路构成为能够执行抹除动作。抹除动作包含：至少一次第1抹除电压供给动作，对导电层供给第1抹除电压；第1编程动作，在至少一次第1抹除电压供给动作之后执行，对虚拟栅极电极供给编程电压；至少一次第2抹除电压供给动作，在第1编程动作之后执行，对导电层供给与第1抹除电压相同或大于第1抹除电压的第2抹除电压。
根据所述构成，能够提供一种能够实现适宜的抹除动作的半导体存储装置。
附图说明
图1是表示第1实施方式的存储器系统10的构成的示意性框图。
图2是表示存储器系统10的构成例的示意性侧视图。
图3是表示存储器系统10的构成例的示意性俯视图。
图4是表示存储器裸片MD的构成的示意性框图。
图5是表示存储器裸片MD的一部分构成的示意性电路图。
图6是表示存储器裸片MD的一部分构成的示意性立体图。
图7是表示存储器裸片MD的一部分构成的示意性剖视图。
图8是表示存储器裸片MD的一部分构成的示意性剖视图。
图9是表示存储器裸片MD的一部分构成的示意性剖视图。
图10是用来说明记录着1比特数据的存储单元MC的阈值电压的示意性柱状图。
图11(a)～(c)是用来说明记录着3比特数据的存储单元MC的阈值电压的示意性柱状图。
图12是用来说明存储器裸片MD的动作方法的流程图。
图13是用来说明存储器裸片MD的动作方法的时序图。
图14是用来说明存储器裸片MD的动作方法的示意性剖视图。
图15是用来说明存储器裸片MD的动作方法的示意性剖视图。
图16是用来说明存储器裸片MD的动作方法的示意性剖视图。
图17是用来说明存储器裸片MD的动作方法的示意性剖视图。
图18(a)～(c)是用来说明通常的存储单元MC及虚拟存储单元DMC的阈值电压的示意性柱状图。
图19(a)～(c)是用来说明通常的存储单元MC及虚拟存储单元DMC的阈值电压的示意性柱状图。
图20是用来说明比较例1的半导体存储装置的抹除动作的时序图。
图21是用来说明比较例2的半导体存储装置的抹除动作的时序图。
图22是用来说明比较例2的虚拟存储单元DMC的阈值电压的示意性柱状图。
图23是表示变化例的半导体存储装置的一部分构成的示意性剖视图。
图24是用来说明第2实施方式的半导体存储装置的抹除动作的流程图。
图25是用来说明第2实施方式的半导体存储装置的抹除动作的时序图。
图26是用来说明第3实施方式的半导体存储装置的抹除动作的流程图。
图27是用来说明第3实施方式的半导体存储装置的抹除动作的时序图。
具体实施方式
接下来，参照附图对实施方式的半导体存储装置进行详细说明。此外，以下实施方式只不过是一例，并非意在限定本发明。
另外，本说明书中，提及“半导体存储装置”时，有时是指存储器裸片(存储器芯片)，有时也指存储卡、SSD(Solid State Drive，固态硬盘)等包含控制器裸片的存储器系统。进而，有时也指智能手机、平板终端、个人计算机等包含主机的构成。
另外，本说明书中，提及第1构成“电连接”于第2构成时，可以是第1构成直接连接于第2构成，也可以是第1构成经由配线、半导体部件或晶体管等连接于第2构成。例如在将3个晶体管串联连接的情况下，即使第2个晶体管处于断开(OFF)状态，第1个晶体管也“电连接”于第3个晶体管。
另外，本说明书中，提及第1构成“连接于”第2构成与第3构成“之间”时，有时是指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成连接于第3构成。
另外，本说明书中，提及电路等使2个配线等“导通”时，例如有时是指该电路等包含晶体管等，该晶体管等设置在2个配线之间的电流路径上，且该晶体管等为接通(ON)状态。
另外，本说明书中，将与衬底的上表面平行的特定方向称为X方向，将与衬底的上表面平行且与X方向垂直的方向称为Y方向，将与衬底的上表面垂直的方向称为Z方向。
另外，本说明书中，有时将沿着特定面的方向称为第1方向，将沿着该特定面与第1方向交叉的方向称为第2方向，将与该特定面交叉的方向称为第3方向。所述第1方向、第2方向及第3方向可与X方向、Y方向及Z方向中的任一方向对应，也可不与X方向、Y方向及Z方向中的任一方向对应。
另外，本说明书中，“上”、“下”等表述是以衬底为基准。例如，将沿着所述Z方向离开衬底的方向称为上，将沿着Z方向接近衬底的方向称为下。另外，关于某构成，提及下表面或下端时，是指该构成的衬底侧的面或端部，提及上表面或上端时，是指该构成的与衬底为相反侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。
另外，本说明书中，关于构成、部件等，提及特定方向的“宽度”、“长度”或“厚度”等时，有时是指通过SEM(Scanning electron microscopy，扫描电子显微术)或TEM(Transmission electron microscopy，透射电子显微术)等观察到的剖面等的宽度、长度或厚度等。
[第1实施方式][存储器系统10]图1是表示第1实施方式的存储器系统10的构成的示意性框图。
存储器系统10根据从主机20发送的信号来执行用户数据的读出、写入、抹除等。存储器系统10例如为存储卡、SSD或其它能够存储用户数据的系统。存储器系统10具备存储用户数据的多个存储器裸片MD、及与这多个存储器裸片MD及主机20连接的控制器裸片CD。控制器裸片CD例如具备处理器、RAM(Random Access Memory，随机存取存储器)等，执行逻辑地址与物理地址的转换、位错误检测/纠正、垃圾回收(压缩)、损耗均衡等处理。
图2是表示本实施方式的存储器系统10的构成例的示意性侧视图。图3是表示本实施方式的存储器系统10的构成例的示意性俯视图。为了方便说明，图2及图3中省略一部分构成。
如图2所示，本实施方式的存储器系统10具备安装衬底MSB、积层在安装衬底MSB上的多个存储器裸片MD、及积层在存储器裸片MD上的控制器裸片CD。在安装衬底MSB的上表面中的Y方向的端部区域设有焊垫电极P，另一部分区域经由粘接剂等粘接在存储器裸片MD的下表面。在存储器裸片MD的上表面中的Y方向的端部区域设有焊垫电极P，其它区域经由粘接剂等粘接在其它存储器裸片MD或控制器裸片CD的下表面。在控制器裸片CD的上表面中的Y方向的端部区域设有焊垫电极P。
如图3所示，安装衬底MSB、多个存储器裸片MD及控制器裸片CD分别具备排列在X方向的多个焊垫电极P。设置在安装衬底MSB、多个存储器裸片MD及控制器裸片CD的多个焊垫电极P分别经由接合线B而相互连接。
此外，图2及图3所示的构成只不过是例示，具体构成可适当调整。例如，在图2及图3所示的例子中，在多个存储器裸片MD上积层着控制器裸片CD，这些构成由接合线B连接。这种构成中，多个存储器裸片MD及控制器裸片CD包含在一个封装体内。然而，控制器裸片CD也可包含在与存储器裸片MD不同的封装体中。另外，多个存储器裸片MD及控制器裸片CD可经由贯通电极等而非接合线B彼此连接。
[存储器裸片MD的电路构成]图4是表示第1实施方式的存储器裸片MD的构成的示意性框图。图5是表示存储器裸片MD的一部分构成的示意性电路图。为了方便说明，图4及图5中省略一部分构成。
此外，图4中，图示了多个控制端子等。这多个控制端子有时表现为与高态(highactive)有效信号(正逻辑信号)对应的控制端子，有时表现为与低态有效信号(负逻辑信号)对应的控制端子，有时表现为与高态有效信号及低态有效信号这两者对应的控制端子。图4中，与低态有效信号对应的控制端子的符号包含上划线(上标线)。本说明书中，与低态有效信号对应的控制端子的符号包含斜线(“/”)。此外，图4的记载为例示，具体态样可适当调整。例如，也可使一部分或全部的高态有效信号为低态有效信号，或者使一部分或全部的低态有效信号为高态有效信号。另外，下文所述的端子RY/(/BY)是将作为高态有效信号的就绪信号、及作为低态有效信号的忙碌信号输出的端子。RY与(/BY)之间的斜线(“/”)表示就绪信号与忙碌信号的分隔符。
如图4所示，存储器裸片MD具备：存储用户数据的存储单元阵列MCA0、MCA1、及连接于存储单元阵列MCA0、MCA1的外围电路PC。此外，以下说明中，有时将存储单元阵列MCA0、MCA1称作存储单元阵列MCA。
[存储单元阵列MCA的电路构成]如图5所示，存储单元阵列MCA具备多个存储块BLK。这多个存储块BLK分别具备多个串组件SU。这多个串组件SU分别具备多个存储串MS。这多个存储串MS的一端分别经由位线BL连接于外围电路PC。另外，这多个存储串MS的另一端分别经由共通的源极线SL连接于外围电路PC。
存储串MS具备串联连接于位线BL与源极线SL之间的漏极侧选择晶体管STD、多个存储单元MC(存储单元晶体管)、及源极侧选择晶体管STS。以下，有时将漏极侧选择晶体管STD及源极侧选择晶体管STS简称为选择晶体管(STD、STS)。
存储单元MC是场效型晶体管，具备半导体层、栅极绝缘膜及栅极电极。半导体层作为通道区域发挥功能。栅极绝缘膜包含电荷蓄积膜。存储单元MC的阈值电压根据电荷蓄积膜中的电荷量而发生变化。存储单元MC通常存储一比特或多比特的用户数据。此外，与1个存储串MS对应的多个存储单元MC的栅极电极分别连接着字线WL。这些字线WL分别共通连接于1个存储块BLK中的所有存储串MS。
选择晶体管(STD、STS)是场效型晶体管，具备半导体层、栅极绝缘膜及栅极电极。半导体层作为通道区域发挥功能。选择晶体管(STD、STS)的栅极电极分别连接着漏极侧选择栅极线SGD、及源极侧选择栅极线SGS。漏极侧选择栅极线SGD对应于串组件SU而设置，共通连接于1个串组件SU中的所有存储串MS。源极侧选择栅极线SGS共通连接于存储块BLK中的所有存储串MS。以下，有时将漏极侧选择栅极线SGD及源极侧选择栅极线SGS简称为选择栅极线(SGD、SGS)。
[外围电路PC的电路构成]例如如图4所示，外围电路PC具备分别连接于存储单元阵列MCA0、MCA1的行解码器RD0、RD1、及感测放大器SA0、SA1。另外，外围电路PC具备电压产生电路VG、及定序器SQC。另外，外围电路PC具备输入输出控制电路I/O、逻辑电路CTR、地址寄存器ADR、指令寄存器CMR及状态寄存器STR。此外，以下说明中，有时将行解码器RD0、RD1称为行解码器RD，将感测放大器SA0、SA1称为感测放大器SA。
[行解码器RD的构成]例如如图5所示，行解码器RD(图4)具备将地址数据Add(图4)解码的地址解码器22。另外，行解码器RD(图4)具备根据地址解码器22的输出信号对存储单元阵列MCA传输动作电压的块选择电路23及电压选择电路24。
地址解码器22连接于多个块选择线BLKSEL、及多个电压选择线33。地址解码器22例如按照来自定序器SQC的控制信号，依次参照地址寄存器ADR(图4)的行地址RA。
块选择电路23具备与存储块BLK对应的多个块选择电路34。
块选择电路34分别具备与字线WL及选择栅极线(SGD、SGS)对应的多个块选择晶体管35。
块选择晶体管35例如为场效型耐压晶体管。块选择晶体管35的漏极电极分别电连接于对应的字线WL或选择栅极线(SGD、SGS)。块选择晶体管35的源极电极分别经由配线CG及电压选择电路24电连接于电压供给线31。块选择晶体管35的栅极电极共通连接于对应的块选择线BLKSEL。
电压选择电路24具备与字线WL及选择栅极线(SGD、SGS)对应的多个电压选择部36。这多个电压选择部36分别具备多个电压选择晶体管37。电压选择晶体管37例如为场效型耐压晶体管。电压选择晶体管37的漏极端子分别经由配线CG及块选择电路23，电连接于对应的字线WL或选择栅极线(SGD、SGS)。源极端子分别电连接于对应的电压供给线31。栅极电极分别连接于对应的电压选择线33。
[感测放大器SA的构成]感测放大器SA0、SA1(图4)分别具备感测放大器模块SAM0、SAM1、及高速缓冲存储器CM0、CM1(数据寄存器)。高速缓冲存储器CM0、CM1分别具备锁存电路XDL0、XDL1。
此外，以下说明中，有时将感测放大器模块SAM0、SAM1称为感测放大器模块SAM，将高速缓冲存储器CM0、CM1称为高速缓冲存储器CM，将锁存电路XDL0、XDL1称为锁存电路XDL。
多个锁存电路XDL分别连接于感测放大器模块SAM内的锁存电路。锁存电路XDL中例如存储着写入到存储单元MC的用户数据或从存储单元MC读出的用户数据。
高速缓冲存储器CM例如连接着列解码器。列解码器将地址寄存器ADR(图4)中存储的列地址CA进行解码，并选择与列地址CA对应的锁存电路XDL。
此外，这多个锁存电路XDL中包含的用户数据Dat在写入动作时，被依次传输到感测放大器模块SAM内的锁存电路。另外，感测放大器模块SAM内的锁存电路中包含的用户数据Dat在读出动作时，被依次传输到锁存电路XDL。另外，锁存电路XDL中包含的用户数据Dat在数据输出动作时，被依次传输至输入输出控制电路I/O。
[电压产生电路VG的构成]例如如图5所示，电压产生电路VG(图4)连接于多个电压供给线31。电压产生电路VG例如包含调节器等降压电路及电荷泵电路32等升压电路。这些降压电路及升压电路分别连接于供给电源电压VCC及接地电压VSS(图4)的电压供给线。这些电压供给线例如连接于参照图2、图3所说明的焊垫电极P。电压产生电路VG例如按照来自定序器SQC的控制信号，产生在针对存储单元阵列MCA的读出动作、写入动作及抹除动作时施加到位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)的多种动作电压，并同时输出到多个电压供给线31。从电压供给线31输出的动作电压可按照来自定序器SQC的控制信号进行适当调整。
[定序器SQC的构成]定序器SQC(图4)根据指令寄存器CMR中存储的指令数据Cmd，对行解码器RD0、RD1、感测放大器模块SAM0、SAM1、及电压产生电路VG输出内部控制号。另外，定序器SQC将表示存储器裸片MD的状态的状态数据Stt适当输出到状态寄存器STR。
另外，定序器SQC产生就绪/忙碌信号，并输出到端子RY/(/BY)。在端子RY/(/BY)处于“L”状态期间(忙碌期间)，基本上禁止对存储器裸片MD的访问。另外，在端子RY/(/BY)处于“H”状态期间(就绪期间)，允许对存储器裸片MD的访问。此外，端子RY/(/BY)例如是通过参照图2、图3加以说明的焊垫电极P而实现。
[地址寄存器ADR的构成]如图4所示，地址寄存器ADR连接于输入输出控制电路I/O，并存储从输入输出控制电路I/O输入的地址数据Add。地址寄存器ADR例如具备多个8比特寄存器列。寄存器列例如保存执行读出动作、写入动作或抹除动作等内部动作时，与执行中的内部动作对应的地址数据Add。
此外，地址数据Add例如包含列地址CA(图4)及行地址RA(图4)。行地址RA例如包含：特定出存储块BLK(图5)的块地址、特定出串组件SU及字线WL的页地址、特定出存储单元阵列MCA(存储器面)的存储器面地址、及特定出存储器裸片MD的芯片地址。
[指令寄存器CMR的构成]指令寄存器CMR连接于输入输出控制电路I/O，存储从输入输出控制电路I/O输入的指令数据Cmd。指令寄存器CMR例如具备至少一组8比特寄存器列。指令寄存器CMR存储指令数据Cmd后，对定序器SQC发送控制信号。
[状态寄存器STR的构成]状态寄存器STR连接于输入输出控制电路I/O，存储输出到输入输出控制电路I/O的状态数据Stt。状态寄存器STR例如具备多个8比特寄存器列。寄存器列例如保存执行读出动作、写入动作或抹除动作等内部动作时，与执行中的内部动作相关的状态数据Stt。另外，寄存器列例如保存存储单元阵列MCA0、MCA1的就绪/忙碌信息。
[输入输出控制电路I/O的构成]输入输出控制电路I/O(图4)具备数据信号输入输出端子DQ0～DQ7、数据选通信号输入输出端子DQS、/DQS、移位寄存器及缓冲电路。
数据信号输入输出端子DQ0～DQ7、及数据选通信号输入输出端子DQS、/DQS各自例如通过参照图2、图3加以说明的焊垫电极P而实现。经由数据信号输入输出端子DQ0～DQ7输入的数据根据来自逻辑电路CTR的内部控制信号，从缓冲电路被输入到高速缓冲存储器CM、地址寄存器ADR或指令寄存器CMR。另外，经由数据信号输入输出端子DQ0～DQ7输出的数据根据来自逻辑电路CTR的内部控制信号，从高速缓冲存储器CM或状态寄存器STR被输入到缓冲电路。
经由数据选通信号输入输出端子DQS、/DQS输入的信号(例如，数据选通信号及其互补信号)是在经由数据信号输入输出端子DQ0～DQ7输入数据时使用。经由数据信号输入输出端子DQ0～DQ7输入的数据在数据选通信号输入输出端子DQS的电压处于上升边缘(输入信号切换)及数据选通信号输入输出端子/DQS的电压处于下降边缘(输入信号切换)的时点、以及数据选通信号输入输出端子DQS的电压处于下降边缘(输入信号切换)及数据选通信号输入输出端子/DQS的电压处于上升边缘(输入信号切换)的时点，被撷取至输入输出控制电路I/O内的移位寄存器内。
[逻辑电路CTR的构成]逻辑电路CTR(图4)具备多个外部控制端子/CE、CLE、ALE、/WE、/RE、RE、及连接于这多个外部控制端子/CE、CLE、ALE、/WE、/RE、RE的逻辑电路。逻辑电路CTR经由外部控制端子/CE、CLE、ALE、/WE、/RE、RE从控制器裸片CD接收外部控制信号，并据此向输入输出控制电路I/O输出内部控制信号。
此外，外部控制端子/CE、CLE、ALE、/WE、/RE、RE各自例如通过参照图2、图3所说明的焊垫电极P实现。
[存储器裸片MD的构造]图6是表示存储器裸片MD的一部分构成的示意性立体图。图7是表示存储器裸片MD的一部分构成的示意性俯视图。图8是表示沿着B-B'线切断图7所示的构造，并沿着箭头方向观察到的示意性剖视图。图9是将图8所示的区域D放大表示的示意性剖视图。为了方便说明，图6～图9中省略一部分构成。
例如如图6所示，本实施方式的半导体存储装置具备：晶体管层LTR，设置在半导体衬底100上；及存储单元阵列层LMCA，设置在晶体管层LTR的上方。
[晶体管层LTR的构造]例如如图6所示，在半导体衬底100的上表面，隔着未图示的绝缘层，设置着配线层GC。配线层GC包含与半导体衬底100的表面对向的多个电极gc。另外，半导体衬底100的各区域及配线层GC中包含的多个电极gc分别连接于接点CS。
多个电极gc分别与半导体衬底100的表面对向，作为构成外围电路PC的多个晶体管Tr的栅极电极、及多个电容器的电极等发挥功能。
多个接点CS沿Z方向延伸，在下端连接于半导体衬底100或电极gc的上表面。在接点CS与半导体衬底100的连接部分，设置着包含N型杂质或P型杂质的杂质区域。接点CS也可包含例如具备氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜。
配线层D0、D1、D2分别包含多个配线，这多个配线电连接于存储单元阵列MCA中的构成及外围电路PC中的构成的至少一个。这多个配线例如也可包含具备氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜。
[存储单元阵列层LMCA的构造]如图6所示，存储单元阵列层LMCA具备存储块BLK。存储块BLK具备存储单元阵列层LMCA1、及设置在存储单元阵列层LMCA1上方的存储单元阵列层LMCA2。如图8所示，存储单元阵列层LMCA1及存储单元阵列层LMCA2具备排列在Z方向的多个导电层110、在Z方向上延伸的多个半导体层120、以及分别设置在多个导电层110与多个半导体层120之间的多个栅极绝缘膜130。
导电层110是在X方向上延伸的大致板状的导电层。如图9所示，导电层110也可包含具备氮化钛(TiN)等势垒导电膜116及钨(W)等金属膜115的积层膜。此外，也可在覆盖势垒导电膜116外周的位置上，设置着氧化铝(AlO)等绝缘性金属氧化膜134。另外，导电层110也可包含例如含有磷(P)或硼(B)等杂质的多晶硅等。在多个导电层110的X方向的端部，分别设置着接点CC(图6)。排列在Z方向的多个导电层110之间设置着氧化硅(SiO2)等绝缘层101(图8)。
在多个导电层110下方，如图8所示，隔着绝缘层101设置着半导体层111、半导体层113及半导体层112。在半导体层111及半导体层112、与半导体层120之间，设置栅极绝缘膜130的一部分。半导体层113连接于半导体层120的下端部。
半导体层113的上表面连接于半导体层111，下表面连接于半导体层112。在半导体层112的下表面，也可设置着导电层114。半导体层111、半导体层113、半导体层112及导电层114作为源极线SL(图5)发挥功能。半导体层111、半导体层113及半导体层112包含例如含有磷(P)或硼(B)等杂质的多晶硅等。导电层114也可包含例如钨(W)等金属、钨硅化物等导电层、或其它导电层。
设置在存储单元阵列层LMCA1(图8)的多个导电层110中，位于最下层的导电层110作为源极侧选择栅极线SGS(图5)及连接于该源极侧选择栅极线SGS的多个源极侧选择晶体管STS(图5)的栅极电极发挥功能。该导电层110在每个存储块BLK中电性独立。
另外，设置在存储单元阵列层LMCA1(图8)的多个导电层110中，位于比作为源极侧选择栅极线SGS等发挥功能的导电层110靠上方的多个导电层110中的一部分作为字线WL及连接于该字线的多个存储单元MC的栅极电极发挥功能。这些导电层110与半导体层120之间，设置着参照图5说明的存储单元MC。这多个导电层110分别在每个存储块BLK中电性独立。
以下，将设置在存储单元阵列层LMCA1(图8)的多个导电层110中，作为字线WL等发挥功能的一部分(下文所述的作为“通常的字线WL”及“通常的存储单元MC”的栅极电极发挥功能的部分)称为第1栅极电极110_1。另外，将设置在存储单元阵列层LMCA1(图8)的多个导电层110中，作为字线WL等发挥功能的导电层110的一部分(下文所述作为“虚拟字线WLD”及“虚拟存储单元DMC”的栅极电极发挥功能的部分)称为虚拟导电层110DM。
另外，设置在存储单元阵列层LMCA2(图8)的多个导电层110中的一部分作为字线WL及连接于该字线WL的多个存储单元MC的栅极电极发挥功能。在这些导电层110与半导体层120之间，设置着参照图5说明的存储单元MC。这多个导电层110分别在每个存储块BLK中电独立。
另外，设置在存储单元阵列层LMCA2(图8)的多个导电层110中，位于比作为字线WL等发挥功能的一部分导电层110靠上方的一个或多个导电层110作为漏极侧选择栅极线SGD及连接于该漏极侧选择栅极线SGD的多个漏极侧选择晶体管STD的栅极电极发挥功能。这多个导电层110与其它导电层110相比，Y方向的宽度较小。另外，在Y方向上相邻的2个导电层110之间，设置着串组件间绝缘层SHE。这多个导电层110在每个串组件SU中分别电性独立。
以下，将设置在存储单元阵列层LMCA2(图8)的多个导电层110中，作为字线WL等发挥功能的导电层110的一部分(下文所述的作为“通常的字线WL”及“通常的存储单元MC”的栅极电极发挥功能的导电层110称作第2栅极电极110_2。另外，将设置在存储单元阵列层LMCA2(图8)的多个导电层110中，作为字线WL等发挥功能的导电层110的一部分(下文所述的作为“虚拟字线WLD”及“虚拟存储单元DMC”的栅极电极发挥功能的部分)称作虚拟导电层110DM。
半导体层120例如如图7所示，在X方向及Y方向上以特定的图案排列。半导体层120作为1个存储串MS(图5)中包含的多个存储单元MC及选择晶体管(STD、STS)的通道区域发挥功能。半导体层120例如为多晶硅(Si)等半导体层。半导体层120例如如图6所示，具有大致有底圆筒状的形状，中心部分设置着氧化硅等绝缘层125。
如图8所示，半导体层120具备存储单元阵列层LMCA1中包含的半导体区域120L、及存储单元阵列层LMCA2中包含的半导体区域120U。另外，半导体层120具备：半导体区域120J，连接于半导体区域120L的上端及半导体区域120U的下端；杂质区域122，连接于半导体区域120L的下端；以及杂质区域121，连接于半导体区域120U的上端。
半导体区域120L是在Z方向上延伸的大致圆筒状的区域。半导体区域120L的外周面分别由存储单元阵列层LMCA1中包含的多个导电层110包围，与这多个导电层110对向。
半导体区域120U是在Z方向上延伸的大致圆筒状的区域。半导体区域120U的外周面分别由存储单元阵列层LMCA2中包含的多个导电层110包围，与这多个导电层110对向。
半导体区域120J设置在比存储单元阵列层LMCA1中包含的多个导电层110靠上方的位置，且设置在比存储单元阵列层LMCA2中包含的多个导电层110靠下方的位置。
杂质区域122连接在半导体层113。杂质区域122例如包含磷(P)等N型杂质或硼(B)等P型杂质。半导体层120中的位于杂质区域122的正上方的部分作为源极侧选择晶体管STS的通道区域发挥功能。
杂质区域121例如包含磷(P)等N型杂质。杂质区域121经由接点Ch及接点Vy(图6)连接于位线BL。
栅极绝缘膜130具有覆盖半导体层120的外周面的大致圆筒状的形状。例如如图9所示，栅极绝缘膜130具备积层在半导体层120与导电层110之间的隧道绝缘膜131、电荷蓄积膜132及块绝缘膜133。隧道绝缘膜131及块绝缘膜133例如为氧化硅(SiO2)等绝缘膜。电荷蓄积膜132例如为氮化硅(Si3N4)等，是能够蓄积电荷的膜。隧道绝缘膜131、电荷蓄积膜132及块绝缘膜133具有大致圆筒状的形状，沿着半导体层120的外周面在Z方向上延伸。
此外，栅极绝缘膜130例如也可具备含有N型或P型杂质的多晶硅等浮动栅极。
另外，在图7的例子中，存储块BLK具备5个串组件SUa～SUe，从Y方向的一侧(图7中为Y方向正侧)设置到Y方向的另一侧(图7中为Y方向负侧)。这多个串组件SUa～SUe分别对应于参照图5所说明的串组件SU。在Y方向上相邻的2个串组件SU之间，设置着氧化硅(SiO2)等串组件间绝缘层SHE。在Y方向上相邻的2个存储块BLK之间设置着块间构造ST。
如图6所示，块间构造ST在Z方向及X方向上延伸。另外，如图8所示，块间构造ST是将多个绝缘层101、多个导电层110、半导体层111及半导体层113在Y方向上分断，并到达半导体层112的构造体。块间构造ST例如为氧化硅(SiO2)等绝缘层。此外，块间构造ST可在Y方向的中央，包含在X方向及Z方向上延伸的钨等导电层，又，该导电层的下端也可连接在半导体层112。
[虚拟导电层110DM]虚拟导电层110DM也可在第1栅极电极110_1与源极侧选择栅极线SGS之间设置一个或多个。另外，虚拟导电层110DM也可在第2栅极电极110_2与漏极侧选择栅极线SGD之间设置一个或多个。
另外，设置在存储单元阵列层LMCA1的多个导电层110中，最靠近半导体区域120J的一个或多个导电层110也可设置作为虚拟导电层110DM。
另外，设置在存储单元阵列层LMCA2的多个导电层110中，最靠近半导体区域120J的一个或多个导电层110也可设置作为虚拟导电层110DM。
即，虚拟导电层110DM也可设置在第1栅极电极110_1与第2栅极电极110_2之间。
虚拟导电层110DM作为虚拟字线WLD(图14)及连接于该虚拟字线WLD的多个虚拟存储单元DMC(图14)的栅极电极发挥功能。虚拟字线WLD被设置为多个字线WL中的一部分。以下，有时将多个字线WL中的除虚拟字线WLD及下文所述的字线WLND以外的多个字线WL称为“通常的字线WL”。虚拟字线WLD基本上具备与通常的字线WL相同的构成。但是，在读出动作、写入动作及抹除动作中，供给至虚拟字线WLD的电压有时与供给至通常的字线WL的电压不同。
虚拟存储单元DMC设置在虚拟字线WLD与半导体层120之间。虚拟存储单元DMC被设置作为多个存储单元MC中的一部分。以下，有时将多个存储单元MC中除虚拟存储单元DMC及下文所述的存储单元MCND以外的多个存储单元MC称为“通常的存储单元MC”。虚拟存储单元DMC基本上具备与通常的存储单元MC相同的构成。但是，虚拟存储单元DMC不执行用户数据的记录。如下所述，虚拟存储单元DMC的阈值电压在读出动作、写入动作及抹除动作时有时会被调整为必要且特定的大小。
[半导体区域120L、120U、120J的径向宽度]接下来，对半导体区域120L、120U、120J的径向宽度进行说明。以下，本说明书中，将与半导体区域120L、120U的延伸方向即Z方向交叉的X方向或Y方向的半导体层的宽度称为径向宽度。此外，为了方便说明，在图8等中，将Y方向的宽度图示成径向宽度。
半导体区域120L的下端部(例如，位于比存储单元阵列层LMCA1中包含的多个导电层110靠下方的部分)的径向宽度W120LL比半导体区域120L的上端部(例如，位于比存储单元阵列层LMCA1中包含的多个导电层110靠上方的部分)的径向宽度W120LU小。即，越靠下方，则半导体区域120L的径向宽度越小。
半导体区域120U的下端部(例如，位于比存储单元阵列层LMCA2中包含的多个导电层110靠下方的部分)的径向宽度W120UL比半导体区域120U的上端部(例如，位于比存储单元阵列层LMCA2中包含的多个导电层110靠上方的部分)的径向宽度W120UU小。即，越靠下方，则半导体区域120U的径向宽度越小，在半导体区域120J的正上方附近最小。
半导体区域120J的径向宽度W120J比半导体区域120L的径向宽度W120LU、及半导体区域120U的径向宽度W120UL大。
[记录1比特数据的存储单元MC的阈值电压]接下来，参照图10，对记录1比特数据的存储单元MC的阈值电压进行说明。
图10是用来说明记录着1比特数据的存储单元MC的阈值电压的示意性柱状图。横轴表示字线WL的电压，纵轴表示存储单元MC的数量。
图10的例子中，存储单元MC的阈值电压被控制为2种状态。例如，被控制为下位状态的存储单元MC的阈值电压比抹除验证电压VVFYEr小。另外，被控制为上位状态的存储单元MC的阈值电压比验证电压VVFYS大，且比读出路径电压VREAD小。
另外，图10的例子中，下位状态所对应的阈值分布与上位状态所对应的阈值分布之间设定有读出电压VCGR。
例如，下位状态对应于较低的阈值电压。下位状态的存储单元MC例如为抹除状态的存储单元MC。下位状态的存储单元MC例如被分配数据“1”。
另外，上位状态对应于较高的阈值电压。上位状态的存储单元MC例如为写入状态的存储单元MC。上位状态的存储单元MC例如被分配数据“0”。
[记录多比特的存储单元MC的阈值电压]接下来，参照图11，对记录多比特数据的存储单元MC的阈值电压进行说明。图11中，示出记录3比特数据的存储单元MC的阈值电压作为例子。
图11(a)是用来说明记录3比特数据的存储单元MC的阈值电压的示意性柱状图。横轴表示字线WL的电压，纵轴表示存储单元MC的数量。图11(b)是表示记录3比特数据的存储单元MC的阈值电压与所记录的数据的关系的一例的表。图11(c)是表示记录3比特数据的存储单元MC的阈值电压与所记录的数据的关系的另一例的表。
图11(a)的例子中，存储单元MC的阈值电压被控制为8种状态。被控制为Er状态的存储单元MC的阈值电压比抹除验证电压VVFYEr小。另外，例如，被控制为A状态的存储单元MC的阈值电压比验证电压VVFYA大，且比验证电压VVFYB小。另外，例如，被控制为B状态的存储单元MC的阈值电压比验证电压VVFYB大，且比验证电压VVFYC小。以下同样，被控制为C状态～F状态的存储单元MC的阈值电压分别比验证电压VVFYC～验证电压VVFYF大，且比验证电压VVFYD～验证电压VVFYG小。另外，例如，被控制为G状态的存储单元MC的阈值电压比验证电压VVFYG大，且比读出路径电压VREAD小。
另外，图11(a)的例子中，Er状态所对应的阈值分布与A状态所对应的阈值分布之间，设定有读出电压VCGAR。另外，A状态所对应的阈值分布与B状态所对应的阈值分布之间，设定有读出电压VCGBR。以下同样，B状态所对应的阈值分布与C状态所对应的阈值分布之间～F状态所对应的阈值分布与G状态所对应的阈值分布之间分别设定有读出电压VCGBR～读出电压VCGGR。
例如，Er状态对应于最低的阈值电压。Er状态的存储单元MC例如为抹除状态的存储单元MC。Er状态的存储单元MC例如被分配数据“111”。
另外，A状态对应于比所述Er状态所对应的阈值电压高的阈值电压。A状态的存储单元MC例如被分配数据“101”。
另外，B状态对应于比所述A状态所对应的阈值电压高的阈值电压。B状态的存储单元MC例如被分配数据“001”。
以下同样，图中的C状态～G状态对应于比B状态～F状态所对应的阈值电压高的阈值电压。这些状态的存储单元MC例如被分配数据“011”、“010”、“110”、“100”、“000”。
此外，在像图11(b)中所例示那样分配的情况下，下位比特的数据能够通过1个读出电压VCGDR来判别，中位比特的数据能够通过3个读出电压VCGAR、VCGCR、VCGFR来判别，上位比特的数据能够通过3个读出电压VCGBR、VCGER、VCGGR来判别。有时将这种数据的分配称为1-3-3编码。
此外，存储单元MC中记录的数据的比特数、状态数、对各状态的数据分配等可适当变更。
例如，在像图11(c)所例示那样分配的情况下，下位比特的数据能够通过1个读出电压VCGDR来判别，中位比特的数据能够通过2个读出电压VCGBR、VCGFR来判别，上位比特的数据能够通过4个读出电压VCGAR、VCGCR、VCGER、VCGGR来判别。有时将这种数据的分配称为1-2-4编码。
[抹除动作]接下来，对本实施方式的半导体存储装置的抹除动作进行说明。图12是用来说明抹除动作的流程图。图13是用来说明抹除动作的时序图。图14是用来说明抹除动作所包含的抹除动作(1)及抹除动作(2)的示意性剖视图。图15是用来说明抹除动作所包含的抹除验证动作的示意性剖视图。图16是用来说明抹除动作所包含的WLD编程动作的示意性剖视图。图17是用来说明抹除动作所包含的抹除动作(3)的示意性剖视图。
此外，以下说明中，如图14～图17所示，将设置在虚拟字线WLD与通常的字线WL之间的字线WL称为字线WLND，将连接在字线WLND的存储单元MC称为存储单元MCND。字线WLND基本上具备与通常的字线WL相同的构成。但是，关于读出动作、写入动作及抹除动作，供给至字线WLND的电压有时与供给至通常的字线WL的电压不同。字线WLND是通过例如各虚拟导电层110DM的上一个导电层110、及虚拟导电层110DM的下一个导电层110等实现。存储单元MCND具备与通常的存储单元MC相同的构成。另外，以与通常的存储单元MC相同的方式，对存储单元MCND执行用户数据的记录。
此外，以下说明中，说明对作为动作对象的存储块BLK执行抹除动作的例子。
[抹除动作的步骤]首先，使用图12对本实施方式的抹除动作的各步骤进行说明。
步骤S101中，将循环次数nE设定为1。
步骤S102中，判定循环次数nE是否为特定次数“3”。在循环次数nE并非特定次数“3”的情况下，进入步骤S103。在循环次数nE为特定次数“3”情况下，进入步骤S109后，进入步骤S103。
步骤S103中，执行与循环次数nE相应的抹除动作(nE)。关于抹除动作(nE)将在下文进行叙述。
步骤S104中，判定循环次数nE是否为特定次数“1”。在循环次数nE为特定次数“1”的情况下，进入步骤S105。在循环次数nE并非特定次数“1”的情况下，进入步骤S106。
步骤S105中，对循环次数nE加上1，进入步骤S102。
步骤S106中，执行抹除验证动作。关于抹除验证动作将在下文进行叙述。抹除验证动作之后，外围电路PC(图1)中的未图示的计数电路等对阈值电压达到目标值的通常的存储单元MC及存储单元MCND的数量、或阈值电压未达到目标值的通常的存储单元MC及存储单元MCND的数量进行计数。
步骤S107中，判定抹除验证动作的结果。例如，参照所述计数电路等，在阈值电压未达到目标值的通常的存储单元MC及存储单元MCND的数量为一定数量以上的情况等时，判定验证未通过(FAIL)，进入步骤S108。另一方面，在阈值电压未达到目标值的通常的存储单元MC及存储单元MCND的数量为一定数量以下的情况等时，判定验证通过(PASS)，进入步骤S110。
步骤S108中，判定循环次数nE是否达到特定次数NE。在未达到特定次数NE的情况下，进入步骤S105。在达到特定次数NE的情况下，进入步骤S111。
步骤S109中，执行WLD编程动作。WLD编程动作将在下文进行叙述。
步骤S110中，在状态寄存器STR(图4)中存储旨在表达抹除动作已正常结束的状态数据Stt，结束抹除动作。
步骤S111中，在状态寄存器STR(图4)中存储旨在表达抹除动作未正常结束的状态数据Stt，结束抹除动作。
[抹除动作循环]接下来，对抹除动作的各循环进行说明。此外，抹除动作循环开始前的时点t101(图13)，端子RY/(/BY)从“H”状态成为“L”状态，对存储器裸片MD的访问被禁止。另外，在抹除动作循环开始时，在步骤S101(图12)中，循环次数nE被设定为1。
[抹除动作：循环“1”]对循环次数nE为“1”的情况进行说明。抹除动作的循环“1”在图13中，从时点t102执行到时点t104。
在循环次数nE为“1”的情况下，在步骤S102(图12)中，进入步骤S103。
步骤S103(图12)中，执行循环“1”中的抹除动作(1)。抹除动作(1)例如从图13的时点t102执行到时点t103。
在抹除动作(1)中，例如如图14所示，对漏极侧选择栅极线SGD供给电压VSG'，对源极侧选择栅极线SGS供给电压VSG”。电压VSG'具有漏极侧选择晶体管STD成为断开状态的大小。例如在半导体层113(图8)含有硼(B)等P型杂质的情况下，电压VSG”在使源极侧选择晶体管STS作为PMOS(P-Channel Metal Oxide Semiconductor，P型金氧半导体)晶体管动作的情况下，具有源极侧选择晶体管STS成为接通状态的大小。例如在半导体层113(图8)含有磷(P)等N型杂质的情况下，电压VSG”具有在源极侧选择晶体管STS中产生GIDL(Gate InducedDrain Leakage，栅诱导漏极漏电流)的大小。
另外，在抹除动作(1)中，如图13及图14所示，对源极线SL供给第1抹除电压VERA1，对通常的字线WL及字线WLND供给第1电压VSS1。第1电压VSS1可与接地电压VSS相同，也可大于或小于接地电压VSS。由此，对连接于通常的字线WL的通常的存储单元MC、及连接于字线WLND的存储单元MCND供给电压差VERA1－VSS1，由此对电荷蓄积膜132注入空穴，通常的存储单元MC及存储单元MCND的阈值电压减少。
另外，在抹除动作(1)中，如图13及图14所示，对虚拟字线WLD供给电压VWLD1。电压VWLD1大于第1电压VSS1，小于第1抹除电压VERA1。由此，对连接于虚拟字线WLD的虚拟存储单元DMC供给电压差VERA1－VWLD1。施加至虚拟存储单元DMC的电压差VERA1－VWLD1比施加至通常的存储单元MC的电压差VERA1－VSS1小。因此，这些虚拟存储单元DMC的阈值电压未减少太多。
在循环次数nE为“1”的情况下，步骤S104(图12)中，进入步骤S105。即，在循环“1”中，不执行步骤S106的抹除验证动作。
步骤S105(图12)中，对循环次数“1”加上1，使循环次数成为“2”，进入步骤S102。
[抹除动作：循环“2”]接下来，对循环次数nE为“2”的情况进行说明。抹除动作的循环“2”在图13中，从时点t104执行到时点t107。
在循环次数nE为“2”的情况下，在步骤S102(图12)中，进入步骤S103。
步骤S103(图12)中，执行循环“2”中的抹除动作(2)。抹除动作(2)例如从图13的时点t104执行到时点t105。
在抹除动作(2)中，如图13及图14所示，基本上供给与抹除动作(1)相同的电压。但是，在抹除动作(2)中，对源极线SL供给与第1抹除电压VERA1相同或大于第1抹除电压VERA1的第2抹除电压VERA2。由此，通常的存储单元MC及存储单元MCND的阈值电压进一步减少。
另外，在抹除动作(2)中，与抹除动作(1)同样，对虚拟字线WLD供给电压VWLD1。由此，对连接于虚拟字线WLD的虚拟存储单元DMC供给电压差VERA2－VWLD1。施加至虚拟存储单元DMC的电压差VERA2－VWLD1比施加至通常的存储单元MC的电压差VERA2－VSS1小。因此，这些虚拟存储单元DMC的阈值电压未减少太多。
在循环次数nE为“2”的情况下，在步骤S104(图12)中，进入步骤S106。
在步骤S106(图12)中，执行抹除验证动作。循环“2”的抹除验证动作例如从图13的时点t106执行到时点t107。
在抹除验证动作中，例如如图13及图15所示，对源极线SL供给接地电压VSRC，对位线BL供给电源电压VDD，对虚拟字线WLD供给读出路径电压VREAD。读出路径电压VREAD在使虚拟存储单元DMC作为NMOS晶体管动作的情况下，为虚拟存储单元DMC成为接通状态程度的电压。另外，对选择栅极线(SGD、SGS)供给电压VSG。电压VSG在使选择晶体管(STD、STS)作为NMOS晶体管动作的情况下，为选择晶体管(STD、STS)成为接通状态程度的电压。
另外，在抹除验证动作中，对通常的字线WL及字线WLND供给抹除验证电压VVFYEr。由此，如图15所示，阈值电压为抹除验证电压VVFYEr以下的通常的存储单元MC及存储单元MCND成为接通状态，阈值电压大于抹除验证电压VVFYEr的通常的存储单元MC及存储单元MCND成为断开状态。经由位线BL，利用感测放大器模块SAM(图4)来检测这些存储单元MC的接通状态/断开状态，获取表示该存储单元MC的状态的数据。读出路径电压VREAD大于抹除验证电压VVFYEr。
在步骤S107(图12)中，判定抹除验证动作的结果。以下，说明判定为验证未通过的情况。另外，步骤S108中，特定次数NE大于“3”。在该情况下，进入步骤S105。
在步骤S105中，对循环次数nE进而加上1，使循环次数为“3”，进入步骤S102。
此外，关于循环“2”结束时的时点t107时，多个通常的存储单元MC、多个存储单元MCND、及多个虚拟存储单元DMC的阈值电压分布，将在下文进行叙述。
[抹除动作：循环“3”]接下来，对循环次数nE为“3”的情况进行说明。抹除动作的循环“3”在图13中，从时点t107执行到时点t113。
在循环次数nE为“3”的情况下，在步骤S102(图12)中，进入步骤S109。
步骤S109(图12)中，执行WLD编程动作。WLD编程动作例如从图13的时点t108执行到时点t109。
WLD编程动作中，如图13及图16所示，对位线BL及源极线SL供给接地电压VSRC，对漏极侧选择栅极线SGD供给电压VSGD，对源极侧选择栅极线SGS供给接地电压VSS。电压VSGD在使漏极侧选择晶体管STD作为NMOS晶体管动作的情况下，具有漏极侧选择晶体管STD成为接通状态的大小。由此，漏极侧选择晶体管STD成为接通状态，源极侧选择晶体管STS成为断开状态。
另外，WLD编程动作中，对通常的字线WL及字线WLND写入路径电压VPASS，对虚拟字线WLD供给编程电压VDPGM。写入路径电压VPASS在使存储单元MC作为NMOS晶体管动作的情况下，具有存储单元MC成为接通状态程度的大小。利用编程电压VDPGM，使虚拟存储单元DMC的阈值电压上升。编程电压VDPGM大于写入路径电压VPASS。
步骤S103(图12)中，执行循环“3”中的抹除动作(3)。抹除动作(3)例如从图13的时点t110执行到时点t111。
在抹除动作(3)中，如图13及图17所示，基本上供给与抹除动作(1)相同的电压。但是，在抹除动作(3)中，对源极线SL供给与第2抹除电压VERA2相同或大于第2抹除电压VERA2的第3抹除电压VERA3。由此，通常的存储单元MC及存储单元MCND的阈值电压进一步减少。
另外，在抹除动作(3)中，与抹除动作(1)及抹除动作(2)不同，对虚拟字线WLD供给电压VWLD2。电压VWLD2小于电压VWLD1。由此，对虚拟存储单元DMC供给电压差VERA3－VWLD2。电压差VERA3－VWLD2大于抹除动作(1)及抹除动作(2)中的电压差VERA2－VWLD1。
在循环次数nE为“3”的情况下，在步骤S104(图12)中，进入步骤S106。
步骤S106(图12)中，执行与循环“2”相同的抹除验证动作。循环“3”的抹除验证动作例如从图13的时点t112执行到时点t113。
步骤S107(图12)中，以与循环“2”相同的方式判定抹除验证动作的结果。在验证未通过的情况下，进入步骤S108，在循环次数“3”未达到特定次数NE的情况下，开始步骤S105以后的循环“4”的抹除动作。在验证通过的情况下，进入步骤S110，结束抹除动作。
此外，关于循环“3”结束时的时点t113时，多个通常的存储单元MC、多个存储单元MCND及多个虚拟存储单元DMC的阈值电压分布，将在下文进行叙述。
[抹除动作中的阈值电压分布]接下来，对本实施方式的抹除动作中的通常的存储单元MC、存储单元MCND及虚拟存储单元DMC的阈值电压分布进行说明。图18及图19是用来说明抹除动作中的阈值电压分布的示意性柱状图。
[循环“2”结束时的阈值电压分布]图18(a)是循环“2”结束时(时点t107)的通常的存储单元MC的阈值电压的柱状图。将这些通常的存储单元MC中，阈值电压低于抹除验证电压VVFYEr的单元的数量表示为抹除单元数NPASS_a1，将超过抹除验证电压VVFYEr的单元的数量表示为未抹除单元数NFAIL_a1。
图18(b)是循环“2”结束时(时点t107)的存储单元MCND的阈值电压的柱状图。将这些存储单元MCND中，阈值电压低于抹除验证电压VVFYEr的单元的数量表示为抹除单元数NPASS_b1，将超过抹除验证电压VVFYEr的单元的数量表示为未抹除单元数NFAIL_b1。
图18(c)是循环“2”结束时(时点t107)的虚拟存储单元DMC的阈值电压的柱状图。将这些虚拟存储单元DMC的阈值电压分布的平均值表示为电压VWLD_TH1，将分布宽度表示为宽度ΔWLD_TH1。
如图18(a)及图18(b)所示，存储块BLK中的存储单元MCND的未抹除单元数NFAIL_b1的比率高于存储块BLK中的通常的存储单元MC的未抹除单元数NFAIL_a1的比率。
此处，如上所述，在抹除动作(1)及抹除动作(2)中，对通常的存储单元MC的通道区域与作为通常的字线WL发挥功能的导电层110之间，供给电压差VERA1－VSS1或电压差VERA2－VSS1。由此，对电荷蓄积膜132注入空穴，通常的存储单元MC的阈值电压减少。此处，在不仅对连接于通常的存储单元MC的通常的字线WL供给第1电压VSS1，也对与该通常的字线WL相邻的字线WL供给第1电压VSS1的情况下，能够适宜地对栅极绝缘膜130供给电压。由此，能够适宜地对电荷蓄积膜132注入空穴。
此处，连接于存储单元MCND的字线WLND与虚拟字线WLD相邻。另外，供给至虚拟存储单元DMC的栅极绝缘层的电压VWLD1大于供给至存储单元MC、MCND的栅极绝缘层的第1电压VSS1。因此，供给至存储单元MCND的电荷蓄积膜132的有效电压相比供给至通常的存储单元MC的电荷蓄积膜132的有效电压，有时会变低。在这种情况下，有时无法适宜地对电荷蓄积膜132注入空穴，存储单元MCND的阈值电压变得不易减小。
此外，如图18(c)所示，在循环“2”结束时，电压VWLD_TH1充分大于抹除验证电压VVFYEr，宽度ΔWLD_TH1相对较窄。这是因为，施加至虚拟存储单元DMC的电压差VERA2－VWLD1充分小于施加至存储单元MC的电压差VERA2－VSS1，因此无需大幅减小虚拟存储单元DMC的阈值电压。
[循环“3”结束时的阈值电压分布]图19(a)是循环“3”结束时(时点t113)的存储单元MC的阈值电压的柱状图。将这些存储单元MC中，阈值电压低于抹除验证电压VVFYEr的单元的数量表示为抹除单元数NPASS_a2，将超过抹除验证电压VVFYEr的单元的数量表示为未抹除单元数NFAIL_a2。
图19(b)是循环“3”结束时(时点t113)的存储单元MCND的阈值电压的柱状图。将这些存储单元MCND中，阈值电压低于抹除验证电压VVFYEr的单元的数量表示为抹除单元数NPASS_b2，将超过抹除验证电压VVFYEr的单元的数量表示为未抹除单元数NFAIL_b2。
图19(c)是循环“3”结束时(时点t113)的虚拟存储单元DMC的阈值电压的柱状图。将这些虚拟存储单元DMC的阈值电压分布的平均值表示为电压VWLD_TH2，将分布宽度表示为宽度ΔWLD_TH2。
如图19(a)及图19(b)所示，存储块BLK中的存储单元MCND的未抹除单元数NFAIL_b2的比率与存储块BLK中的通常的存储单元MC的未抹除单元数NFAIL_a2的比率相同。即，在存储单元MCND中，阈值电压减小了与通常的存储单元MC相同的程度。这是因为，在循环“3”中，通过对虚拟存储单元DMC供给相对较大的电压差VERA3－VWLD2，也容易对与虚拟存储单元DMC相邻的存储单元MCND的栅极绝缘层施加相对较大的电压，存储单元MCND的阈值电压容易减小。
另外，如图19(c)所示，在循环“3”结束时，电压VWLD_TH2充分大于抹除验证电压VVFYEr，宽度ΔWLD_TH2相对较窄。此处，在抹除动作(3)中，通过对虚拟存储单元DMC的栅极绝缘膜130施加相对较大的电压差VERA3－VWLD2，与抹除动作(1)及抹除动作(2)相比，虚拟存储单元DMC的阈值电压有时会减小。因此，本实施方式中，在步骤S109中执行WLD编程动作，由此调整虚拟存储单元DMC的阈值电压。
[比较例1]图20是用来说明比较例1的半导体存储装置的抹除动作的时序图。
在比较例1的半导体存储装置的抹除动作中，代替第1实施方式的循环“3”(图13)而执行循环“3x”(图20)。循环“3x”中，与循环“3”不同，在循环的最开始不执行WLD编程动作。
另外，在比较例1的半导体存储装置的抹除动作中，代替抹除动作(3)而执行抹除动作(3x)。在从时点tx01到时点tx02的抹除动作(3x)中，对虚拟字线WLD供给电压VWLD1，而非电压VWLD2(图13)。
[比较例1的抹除动作中的存储单元MC的阈值分布]比较例1中，在抹除动作(1)、(2)、(3x)中，对虚拟存储单元DMC供给相对较低的电压差VERA1－VWLD1、VERA2－VWLD1、VERA3－VWLD1。因此，与虚拟存储单元DMC相邻的存储单元MCND的阈值电压不易减小，在循环“3x”之后，未抹除的存储单元MCND的数量可能会变多。
[比较例2]图21是用来说明比较例2的半导体存储装置的抹除动作的时序图。
在比较例2的抹除动作中，代替第1实施方式的循环“1”、“2”、“3”(图13)，执行循环“1y”、“2y”、“3y”(图21)。
在从时点ty01到时点ty03的循环“1y”中，从时点ty01到时点ty02执行抹除动作(1y)。
在从时点ty03到时点ty05的循环“2y”中，从时点ty03到时点ty04执行抹除动作(2y)。
在抹除动作(1y)及抹除动作(2y)中，与第1实施方式不同，对虚拟字线WLD供给比电压VWLD1小的电压VWLD2。
在从时点ty05到时点ty07的循环“3y”中，与第1实施方式的循环“3”不同，在循环“3y”的最开始不执行WLD编程动作。
[比较例2的抹除动作中的存储单元MC的阈值分布]接下来，对比较例2的抹除动作中的循环“3y”结束时(时点ty07)的虚拟存储单元DMC的阈值分布进行说明。图22是用来说明虚拟存储单元DMC的阈值电压的示意性柱状图。
图22中，例如将反复执行多次数据写入及抹除动作时的虚拟存储单元DMC的阈值电压分布的平均值表示为电压VWLD_THx，将分布宽度表示为宽度ΔWLD_THx。如图22所示，宽度ΔWLD_THx比宽度ΔWLD_TH2(图19)大。即，在比较例2的抹除动作中，虚拟存储单元DMC的阈值电压的偏差有时会变大。认为导致该情况产生的原因如下。即，在循环“1y”～“3y”中，对虚拟存储单元DMC供给相对较大的电压差VERA2－VWLD2，因此对虚拟存储单元DMC的电荷蓄积膜132(参照图9)供给相对较多的空穴。此处，在持续执行抹除动作的情况下，持续对虚拟存储单元DMC供给空穴，虚拟存储单元DMC的阈值电压在某时刻之前不断减小。然而，如果进一步执行抹除动作，则导电层110中的电子被供给至电荷蓄积膜132中，反而可能会使虚拟存储单元DMC的电压增大。通过如上所述的减小，虚拟存储单元DMC的阈值电压的偏差可能会变得比抹除动作前大。因此，也就是说，在反复执行多次向存储单元的数据写入及抹除动作时，如图22所示，虚拟存储单元DMC的阈值电压的偏差会变大。
[效果]在本实施方式的半导体存储装置的抹除动作中，循环“1”(图13)至循环“2”(图13)中，对虚拟字线WLD供给相对较高的电压VWLD1，使施加至虚拟存储单元DMC的电压相对降低。由此，能够抑制在循环“2”结束时之前，像比较例2那样虚拟存储单元DMC的阈值电压产生偏差，或虚拟存储单元DMC的阈值电压减小。
另外，在本实施方式的半导体存储装置的抹除动作中，在循环“2”中执行抹除验证动作，当结果为未通过时，在循环“3”以后对虚拟字线WLD供给比电压VWLD1低的电压VWLD2。由此，能够防止像比较例1那样未抹除的存储单元MCND的数量变多。
另外，在本实施方式的半导体存储装置的抹除动作中，在循环“3”中，执行WLD编程动作。由此，能够抑制虚拟存储单元DMC的电荷蓄积膜132中蓄积过多空穴，而抑制发生如参照图22加以说明的现象，从而抑制虚拟存储单元DMC的阈值电压产生偏差。
另外，根据这种方法，在循环“2”中执行抹除验证动作，当结果为通过时，在抹除动作中不执行WLD编程动作。因此，能够抑制虚拟存储单元DMC的阈值电压的偏差，且能够使抹除动作所需的时间相对较短。
此外，如参照图10所作说明，第1实施方式的通常的存储单元MC及存储单元MCND也可记录1比特数据。此处，在通常的存储单元MC及存储单元MCND中记录1比特数据的半导体存储装置执行写入动作及抹除动作的次数较多，虚拟存储单元DMC的阈值电压可能相对容易发生变动。根据第1实施方式的半导体存储装置，即使在这种情况下，也能够相对容易地抑制虚拟存储单元DMC的阈值电压的变动。
另外，如参照图11所作说明，第1实施方式的通常的存储单元MC及存储单元MCND也可记录多比特数据。此处，通常的存储单元MC及存储单元MCND中记录多比特数据的半导体存储装置例如如图11所例示，通常的存储单元MC及存储单元MCND的阈值电压可能会被控制在相对较宽的电压范围内。在这种情况下，有时容易产生如参照图22加以说明的现象。根据第1实施方式的半导体存储装置，即使在这种情况下，也能相对容易地抑制虚拟存储单元DMC的阈值电压的变动。
[变化例]接下来，参照图23，对第1实施方式的半导体存储装置的变化例进行说明。图23是表示变化例的半导体存储装置的一部分构成的示意性剖视图。
如图23所示，本变化例的半导体存储装置的存储单元阵列层LMCA具备存储单元阵列层LMCA1、设置在存储单元阵列层LMCA1上方的存储单元阵列层LMCA2、及设置在存储单元阵列层LMCA2上方的存储单元阵列层LMCA3。
将设置在存储单元阵列层LMCA1、LMCA2、LMCA3的多个导电层110中的、作为通常的字线WL及通常的存储单元MC的栅极电极发挥功能的导电层110分别称为第1栅极电极110_1、第2栅极电极110_2、第3栅极电极110_3。
此外，本变化例中，作为漏极侧选择栅极线SGD等发挥功能的导电层110设置在存储单元阵列层LMCA3，而非存储单元阵列层LMCA2。
如图23所示，本变化例的半导体层120具备存储单元阵列层LMCA1所包含的半导体区域120L、存储单元阵列层LMCA2所包含的半导体区域120U、及存储单元阵列层LMCA3所包含的半导体区域120U2。另外，半导体层120具备连接在半导体区域120L的上端及半导体区域120U的下端的半导体区域120J、连接在半导体区域120U的上端及半导体区域120U2的下端的半导体区域120J2、连接在半导体区域120L的下端的杂质区域122、及连接在半导体区域120U2的上端的杂质区域121。
半导体区域120U2是在Z方向上延伸的大致圆筒状的区域。半导体区域120U2的外周面分别由存储单元阵列层LMCA3中包含的多个导电层110包围，且与这多个导电层110对向。
半导体区域120J2设置在比存储单元阵列层LMCA2中包含的多个导电层110靠上方的位置，且设置在比存储单元阵列层LMCA3中包含的多个导电层110靠下方的位置。
[虚拟导电层110DM]虚拟导电层110DM可在第1栅极电极110_1与源极侧选择栅极线SGS之间设置一个或多个。另外，虚拟导电层110DM也可在第3栅极电极110_3与漏极侧选择栅极线SGD之间设置一个或多个。
另外，设置在存储单元阵列层LMCA1的多个导电层110中的最靠近半导体区域120J的一个或多个导电层110也可设置作为虚拟导电层110DM。
另外，设置在存储单元阵列层LMCA2的多个导电层110中的最靠近半导体区域120J的一个或多个导电层110也可设置作为虚拟导电层110DM。
另外，设置在存储单元阵列层LMCA2的多个导电层110中的最靠近半导体区域120J2的一个或多个导电层110也可设置作为虚拟导电层110DM。
另外，设置在存储单元阵列层LMCA3的多个导电层110中的最靠近半导体区域120J2的一个或多个导电层110也可设置作为虚拟导电层110DM。
即，虚拟导电层110DM也可设置在第1栅极电极110_1与第2栅极电极110_2之间。另外，虚拟导电层110DM也可设置在第2栅极电极110_2与第3栅极电极110_3之间。
[第2实施方式]接下来，参照图24及图25，对第2实施方式的半导体存储装置进行说明。图24是用来说明第2实施方式的抹除动作的流程图。图25是用来说明第2实施方式的抹除动作的时序图。此外，以下说明中，关于与第1实施方式相同的构成及动作，有时省略说明。
本实施方式的半导体存储装置基本上以与第1实施方式的半导体存储装置相同的方式构成。但是，第2实施方式的半导体存储装置的抹除动作的方法与第1实施方式不同。
[抹除动作的步骤]首先，使用图24对第2实施方式的抹除动作的各步骤进行说明。
步骤S101、步骤S103、及步骤S105～步骤S110中，执行与第1实施方式的抹除动作相同的动作。然而，在第2实施方式的抹除动作中，代替步骤S102而执行1步骤S202。
步骤S202中，判定循环次数nE是否为特定次数“2”。在循环次数nE并非特定次数“2”的情况下，进行步骤S103。在循环次数nE为特定次数“2”的情况下，进入步骤S109后，进入步骤S103。
另外，图24的例子中，不执行步骤S104(图12)。因此，图24的例子中，在循环“1”中也执行验证动作。
[抹除动作循环]接下来，参照图25，对抹除动作的各循环进行说明。
[抹除动作：循环“1”]对循环次数nE为“1”的情况进行说明。抹除动作的循环“1”在图25中从时点t201执行到时点t204。
在循环次数nE为“1”的情况下，在步骤S202(图24)中，进入步骤S103。
步骤S103(图24)中，从时点t201到时点t202，执行与第1实施方式相同的抹除动作(1)。
步骤S106(图24)中，从时点t203到时点t204，执行与第1实施方式相同的抹除验证动作。
步骤S107(图24)中，判定抹除验证动作的结果。此外，以下，说明判定为验证未通过的情况。另外，在步骤S108中，使特定次数NE大于“1”，进入步骤S105。
步骤S105中，对循环次数nE进一步加上1，使循环次数为“2”，进入步骤S102。
[抹除动作：循环“2”]接下来，对循环次数nE为“2”的情况进行说明。抹除动作的循环“2”在图25中，从时点t204执行到时点t210。
在循环次数nE为“2”的情况下，在步骤S202(图24)中，进入步骤S109。
步骤S109(图24)中，从时点t205到时点t206执行与第1实施方式相同的WLD编程动作。
步骤S103(图24)中，从时点t207到时点t208执行抹除动作(2)。该抹除动作(2)基本上以与第1实施方式的抹除动作(2)相同的方式执行。但是，对虚拟字线WLD供给电压VWLD2，而非电压VWLD1。
步骤S106(图24)中，从时点t209到时点t210，执行与第1实施方式相同的抹除验证动作。
[第3实施方式]接下来，参照图26及图27，对第3实施方式的半导体存储装置的构成进行说明。图26是用来说明抹除动作的流程图。图27是用来说明抹除动作的时序图。此外，以下说明中，关于与第1实施方式相同的构成及动作，有时省略说明。
本实施方式的半导体存储装置基本上以与第1实施方式的半导体存储装置相同的方式构成。但是，第3实施方式的半导体存储装置的抹除动作的方法与第1实施方式不同。
[抹除动作的步骤]首先，使用图26，对第3实施方式的抹除动作的各步骤进行说明。
在步骤S101、及步骤S103～步骤S110中，执行与第1实施方式的抹除动作相同的动作。然而，在第3实施方式的抹除动作中，代替步骤S102(图12)而执行步骤S302。
步骤S302中，判定循环次数nE是否为特定次数“4”。在循环次数nE并非特定次数“4”的情况下，进入步骤S103。在循环次数nE为特定次数“4”的情况下，进入步骤S109后，进入步骤S103。
[抹除动作循环]接下来，参照图27，对抹除动作的各循环进行说明。在第3实施方式的抹除动作的循环“1”及循环“2”中，执行与第1实施方式的循环“1”及循环“2”(图13)相同的动作。
在第3实施方式的抹除动作的循环“3”中，执行与抹除动作的循环“2”相同的动作。但是，在第3实施方式的抹除动作的循环“3”中的抹除动作(3)'中，对源极线SL供给第3抹除电压VERA3，对虚拟字线WLD供给电压VWLD1。
在第3实施方式的抹除动作的循环“4”中，执行与第1实施方式的抹除动作的循环“3”(图13)相同的动作。但是，在第3实施方式的抹除动作的循环“4”中的抹除动作(4)'中，对源极线SL供给与第3抹除电压VERA3相同，或大于第3抹除电压VERA3的第4抹除电压VERA4。
[其它]第1实施方式中，如图12的步骤S102所示，示出nE为“3”时执行步骤S109的WLD编程动作的例子。然而，当进入循环“4”以后时，在循环“4”以后的循环中，可执行与循环“3”相同的WLD编程动作，也可不执行该动作。
另外，第2实施方式中，如图24的步骤S202所示，示出nE为“2”时执行步骤S109的WLD编程动作的例子。然而，当进入循环“3”以后时，在循环“3”以后的循环中，可执行与循环“3”相同的WLD编程动作，也可不执行该动作。
另外，第3实施方式中，如图26的步骤S302所示，示出nE为“4”时执行步骤S109的WLD编程动作的例子。然而，当进入循环“5”以后时，在循环“5”以后的循环中，可执行与循环“4”相同的WLD编程动作，也可不执行该动作。
另外，执行第1～第3实施方式的抹除动作(nE)时，如图14及图17所示，示出对漏极侧选择栅极线SGD供给电压VSG'，漏极侧选择晶体管STD成为断开状态的例子。然而，在抹除动作(nE)中，也可对漏极侧选择栅极线SGD供给电压VSG”，在漏极侧选择晶体管STD中产生GIDL。另外，此时，对源极侧选择栅极线SGS可供给电压VSG”，也可供给电压VSG'。另外，在第1～第3实施方式的抹除验证动作中，抹除验证电压VVFYEr也可为比第1电压VSS1大的电压，而非比第1电压VSS1小的电压。
对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子提出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (13)

1.一种半导体存储装置，其特征在于具备：
衬底；
多个栅极电极，排列在与所述衬底的表面交叉的第1方向；
半导体层，在所述第1方向延伸，与所述多个栅极电极对向；
电荷蓄积层，设置在所述多个栅极电极与所述半导体层之间；
导电层，连接于所述半导体层的所述第1方向的一端部；以及
控制电路，与所述多个栅极电极及所述导电层电连接；
所述多个栅极电极包含：
多个第1栅极电极；
多个第2栅极电极，比所述多个第1栅极电极远离所述导电层；以及
第3栅极电极，设置在所述多个第1栅极电极与所述多个第2栅极电极之间；且
所述控制电路构成为能够执行抹除动作；
所述抹除动作包含：
至少一次第1动作，对所述导电层供给第1电压；
第2动作，在至少一次所述第1动作之后执行，对所述第3栅极电极供给第2电压；以及
至少一次第3动作，在所述第2动作之后执行，对所述导电层供给与所述第1电压相同或大于所述第1电压的第3电压。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述控制电路是
在所述第1动作中，
对所述多个第1栅极电极及所述多个第2栅极电极供给比所述第1电压小的第4电压，对所述第3栅极电极供给比所述第4电压大且比所述第1电压小的第5电压，
在所述第2动作中，
对所述多个第1栅极电极及所述多个第2栅极电极供给比所述第4电压大且比所述第2电压小的第6电压，
在所述第3动作中，
对所述多个第1栅极电极及所述多个第2栅极电极供给所述第4电压，对所述第3栅极电极供给比所述第4电压大且比所述第5电压小的第7电压。
3.一种半导体存储装置，其特征在于具备：
衬底；
多个栅极电极，排列在与所述衬底的表面交叉的第1方向；
半导体层，在所述第1方向延伸，与所述多个栅极电极对向；
电荷蓄积层，设置在所述多个栅极电极与所述半导体层之间；
导电层，连接于所述半导体层的所述第1方向的一端部；以及
控制电路，与所述多个栅极电极及所述导电层电连接；
所述多个栅极电极包含：
多个第1栅极电极；
多个第2栅极电极，比所述多个第1栅极电极远离所述导电层；以及
第3栅极电极，设置在所述多个第1栅极电极与所述多个第2栅极电极之间；且
所述控制电路构成为能够执行抹除动作；
所述抹除动作包含：
第1动作，对所述多个第1栅极电极及所述多个第2栅极电极供给第1电压，对所述第3栅极电极供给比所述第1电压大的第2电压；
第2动作，对所述多个第1栅极电极及所述多个第2栅极电极供给比所述第1电压大的第3电压，对所述第3栅极电极供给比所述第3电压大的第4电压；以及
第3动作，对所述多个第1栅极电极及所述多个第2栅极电极供给所述第1电压，对所述第3栅极电极供给比所述第1电压大且比所述第2电压小的第5电压。
4.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于：所述第3栅极电极为虚拟电极。
5.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于：所述半导体存储装置具备第1端子，该第1端子能够输出所述半导体存储装置的就绪信号或忙碌信号且连接于所述控制电路，
所述第1端子的输出在所述第1动作之前从所述就绪信号变化为所述忙碌信号，
所述第1端子的输出从所述第1动作起到所述第3动作结束，维持所述忙碌信号，
所述第1端子的输出在所述第3动作结束后从所述忙碌信号变化为所述就绪信号。
6.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于：
所述半导体层具备：
第1区域，在所述第1方向延伸，且与所述多个第1栅极电极对向；以及
第2区域，在所述第1方向延伸，且与所述多个第2栅极电极对向；
当将所述第1区域的所述第1方向的所述衬底侧的端部设为第1端部，
将所述第1区域的所述第1方向的与所述衬底为相反侧的端部设为第2端部，
将所述第2区域的所述第1方向的所述衬底侧的端部设为第3端部，
将所述第2区域的所述第1方向的与所述衬底为相反侧的端部设为第4端部，
将所述第1端部在与所述第1方向交叉的第2方向的宽度设为第1宽度，
将所述第2端部在所述第2方向的宽度设为第2宽度，
将所述第3端部在所述第2方向的宽度设为第3宽度，
将所述第4端部在所述第2方向的宽度设为第4宽度时，
所述第2宽度与所述第1宽度不同，
所述第4宽度与所述第3宽度不同。
7.根据权利要求6所述的半导体存储装置，其特征在于：
所述半导体层具备第3区域，该第3区域连接于所述第1区域与所述第2区域之间，
当将所述第3区域在所述第2方向的宽度设为第5宽度时，
所述第5宽度大于所述第2宽度及所述第3宽度。
8.根据权利要求6所述的半导体存储装置，其特征在于：
所述第3栅极电极设置在所述多个第1栅极电极与所述第2端部之间。
9.根据权利要求6所述的半导体存储装置，其特征在于：
所述第3栅极电极设置在所述多个第2栅极电极与所述第3端部之间。
10.一种半导体存储装置，其特征在于具备：
存储串，在第1方向延伸，包含选择晶体管、虚拟单元及多个存储单元；
选择栅极电极，连接于所述选择晶体管；
虚拟栅极电极，连接于所述虚拟单元；
多个栅极电极，连接于所述多个存储单元；
导电层，连接于所述存储串的一端部；以及
控制电路，连接于所述选择栅极电极、所述栅极电极、所述虚拟栅极电极及所述导电层，能够执行所述多个存储单元的抹除动作；且
所述抹除动作包含：
第1动作，对所述多个栅极电极供给第1电压，对所述虚拟栅极电极供给比所述第1电压大的第2电压，
第2动作，在所述第1动作之后进行，对所述多个栅极电极供给比所述第1电压大的第3电压，对所述虚拟栅极电极供给比所述第3电压大的第4电压；以及
第3动作，在所述第2动作之后进行，对所述多个第1栅极电极供给比所述第2电压小的第5电压，对所述虚拟栅极电极供给比所述第5电压大且比所述第2电压小的第6电压。
11.根据权利要求10所述的半导体存储装置，其特征在于：在所述第1动作中，
对所述导电层供给比所述第2电压大的第7电压，
在所述第3动作中，
对所述导电层供给与所述第7电压相同或大于所述第7电压的第8电压。
12.根据权利要求10所述的半导体存储装置，其特征在于：所述控制电路不对所述虚拟单元进行用户数据的记录。
13.根据权利要求10至12中任一项所述的半导体存储装置，其特征在于：在所述第1动作之后且所述第2动作之前进行第4动作，该第4动作对所述多个栅极电极供给比所述第3电压低的第9电压，对所述虚拟栅极电极供给比所述第4电压低且比所述第9电压高的第10电压。
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KR20090010481A (ko) * 2007-07-23 2009-01-30 삼성전자주식회사 선택 트랜지스터를 프로그램하는 낸드 플래시 메모리 장치및 그것의 프로그램 방법
JP5524134B2 (ja) * 2011-06-14 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
JP6199835B2 (ja) 2014-08-28 2017-09-20 東芝メモリ株式会社 半導体記憶装置及びデータ消去方法
US9343171B1 (en) 2015-02-09 2016-05-17 Sandisk Technologies Inc. Reduced erase-verify voltage for first-programmed word line in a memory device
JP6581019B2 (ja) 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
KR102342552B1 (ko) * 2017-03-09 2021-12-23 삼성전자주식회사 3차원 반도체 소자 및 그 형성방법
US10497712B2 (en) * 2017-03-16 2019-12-03 Toshiba Memory Corporation Semiconductor memory
JP2018170057A (ja) 2017-03-29 2018-11-01 東芝メモリ株式会社 半導体記憶装置及びそのデータ消去制御方法
JP6492202B1 (ja) * 2018-03-05 2019-03-27 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および消去方法
JP2021093230A (ja) * 2019-12-10 2021-06-17 キオクシア株式会社 半導体記憶装置

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