CN115579033A - 半导体存储装置 - Google Patents

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CN115579033A CN202111411135.3A CN202111411135A CN115579033A CN 115579033 A CN115579033 A CN 115579033A CN 202111411135 A CN202111411135 A CN 202111411135A CN 115579033 A CN115579033 A CN 115579033A
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Abstract

本发明的一实施方式提供一种高速动作的半导体存储装置。一实施方式的半导体存储装置具备：多个存储单元阵列，包含第1存储单元及连接于第1存储单元的第1字线；第1配线，电连接于与多个存储单元阵列对应的多个第1字线；驱动电路，电连接于第1配线；多个第2配线，经由驱动电路而电连接于第1配线；电压产生电路，具备与多个第2配线对应设置的多个输出端子；以及多个第1电路，与多个存储单元阵列对应设置。电压产生电路经由包含多个第2配线、驱动电路及第1配线的第1电流路径而电连接于多个第1字线。另外，电压产生电路经由包含多个第2配线及多个第1电路但不包含驱动电路的第2电流路径而电连接于多个第1字线。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2021-102806号(申请日：2021年6月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知有如下半导体存储装置，具备：多个存储单元阵列，包含第1存储单元及连接于第1存储单元的第1字线；以及电压产生电路，电连接于与所述多个存储单元阵列对应的多个第1字线。
发明内容
本发明的一实施方式提供一种高速动作的半导体存储装置。
一实施方式的半导体存储装置具备：多个存储单元阵列，包含第1存储单元及连接于第1存储单元的第1字线；第1配线，电连接于与多个存储单元阵列对应的多个第1字线；驱动电路，电连接于第1配线；多个第2配线，经由驱动电路而电连接于第1配线；电压产生电路，具备与多个第2配线对应设置的多个输出端子；以及多个第1电路，与多个存储单元阵列对应设置。电压产生电路经由包含多个第2配线、驱动电路及第1配线的第1电流路径而电连接于多个第1字线。另外，电压产生电路经由包含多个第2配线及多个第1电路但不包含驱动电路的第2电流路径而电连接于多个第1字线。
附图说明
图1是表示第1实施方式的存储器系统10的构成的示意性框图。
图2是表示本实施方式的存储器系统10的构成例的示意性侧视图。
图3是表示该构成例的示意性俯视图。
图4是表示存储器裸片MD的构成的示意性框图。
图5是表示存储器裸片MD的一部分构成的示意性电路图。
图6是表示存储器裸片MD的一部分构成的示意性电路图。
图7是表示存储器裸片MD的一部分构成的示意性电路图。
图8是存储器裸片MD的示意性俯视图。
图9是存储器裸片MD的示意性俯视图。
图10是将图8的一部分放大表示的示意性俯视图。
图11是表示存储器裸片MD的一部分构成的示意性立体图。
图12是图11的A所示的部分的示意性放大图。
图13(a)～(c)是用来对记录3比特数据的存储单元MC的阈值电压进行说明的示意图。
图14是用来对读出动作进行说明的示意性剖视图
图15是用来对读出动作进行说明的时序图。
图16是用来对写入动作进行说明的流程图。
图17是用来对写入动作中所含的编程动作进行说明的示意性剖视图。
图18]是用来对写入动作中所含的验证动作进行说明的示意性剖视图。
图19是用来对写入动作进行说明的时序图。
图20是用来对抹除动作进行说明的流程图。
图21是用来对抹除动作中所含的抹除电压供给动作进行说明的示意性剖视图。
图22是用来对抹除动作中所含的验证动作进行说明的示意性剖视图。
图23是用来对抹除动作进行说明的时序图。
图24是比较例的存储器裸片MD'的示意性俯视图。
图25是表示存储器裸片MD'的一部分构成的示意性电路图。
图26是表示存储器裸片MD'的一部分构成的示意性电路图。
图27是用来对其它读出动作进行说明的示意性时序图。
图28是用来对其它读出动作进行说明的示意性时序图。
图29是用来对其它读出动作进行说明的示意性时序图。
图30是表示另一实施方式的存储器裸片MD的一部分构成的示意性电路图。
具体实施方式
接下来，参照附图对实施方式的半导体存储装置进行详细说明。此外，以下实施方式仅为一例，并不意图限定本发明。另外，以下附图为示意图，为方便说明，有时会省略一部分构成等。另外，有时会对多个实施方式所共通的部分标注相同的符号，并省略说明。
另外，在本说明书中，当提及“半导体存储装置”时，有时是指存储器裸片，有时是指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制器裸片的存储器系统。有时还指智能手机、平板终端、个人计算机等包含主计算机的构成。
另外，在本说明书中，当提及第1构成“电连接”于第2构成时，可以是第1构成直接连接于第2构成，也可以是第1构成经由配线、半导体部件或晶体管等连接于第2构成。例如，在将3个晶体管串联连接时，即便第2个晶体管处于断开(OFF)状态，也可将第1个晶体管“电连接”于第3个晶体管。
另外，在本说明书中，当提及将第1构成“连接于”第2构成与第3构成“之间”时，有时是指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成而连接于第3构成。
另外，在本说明书中，当提及电路等使2个配线等“导通”时，有时是指例如该电路等包含晶体管等，该晶体管等设置在2个配线之间的电流路径上，该晶体管等成为接通(ON)状态。
另外，在本说明书中，将相对于衬底上表面平行的特定方向称为X方向，将相对于衬底上表面平行且与X方向垂直的方向称为Y方向，将相对于衬底上表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着特定面的方向称为第1方向，将沿着该特定面与第1方向交叉的方向称为第2方向，将与该特定面交叉的方向称为第3方向。所述第1方向、第2方向及第3方向与X方向、Y方向及Z方向中的任一方向可对应，也可不对应。
另外，在本说明书中，“上”或“下”等表达是以衬底为基准。例如，将沿着所述Z方向远离衬底的方向称为上，将沿着Z方向接近衬底的方向称为下。另外，当针对某构成提及下表面或下端时，是指该构成的衬底侧的面或端部，当提及上表面或上端时，是指该构成的与衬底为相反侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。
[第1实施方式]
[存储器系统10]
图1是表示第1实施方式的存储器系统10的构成的示意性框图。
存储器系统10根据从主计算机20发送来的信号，进行用户数据的读出、写入、抹除等。存储器系统10例如是存储器芯片、存储卡、SSD或其它能够存储用户数据的系统。存储器系统10具备存储用户数据的多个存储器裸片MD、以及连接于所述多个存储器裸片MD及主计算机20的控制器裸片CD。控制器裸片CD例如具备处理器、RAM(Random Access Memory，随机存取存储器)等，进行逻辑地址与物理地址的转换、比特错误检测/纠正、垃圾回收(压缩)、损耗均衡等处理。
图2是表示本实施方式的存储器系统10的构成例的示意性侧视图。图3是表示该构成例的示意性俯视图。为方便说明，图2及图3中省略了一部分构成。
如图2所示，本实施方式的存储器系统10具备安装衬底MSB、积层在安装衬底MSB上的多个存储器裸片MD、以及积层在存储器裸片MD上的控制器裸片CD。在安装衬底MSB上表面中的Y方向的端部区域设置着焊垫电极P，其它一部分区域经由粘接剂等粘接在存储器裸片MD的下表面。在存储器裸片MD上表面中的Y方向的端部区域设置着焊垫电极P，其它区域经由粘接剂等粘接在其它存储器裸片MD或控制器裸片CD的下表面。在控制器裸片CD上表面中的Y方向的端部区域设置着焊垫电极P。
如图3所示，安装衬底MSB、多个存储器裸片MD及控制器裸片CD分别具备沿着X方向排列的多个焊垫电极P。设置在安装衬底MSB、多个存储器裸片MD及控制器裸片CD上的多个焊垫电极P分别经由接合线B而相互连接。
此外，图2及图3所示的构成仅为例示，具体构成可适当调整。例如，图2及图3所示的例子中，在多个存储器裸片MD上积层控制器裸片CD，这些构成由接合线B连接。在这种构成中，多个存储器裸片MD及控制器裸片CD包含在一个封装内。但是，控制器裸片CD也可包含在与存储器裸片MD不同的封装内。另外，多个存储器裸片MD及控制器裸片CD也可经由贯通电极等而非接合线B相互连接。
[存储器裸片MD的电路构成]
图4是表示第1实施方式的存储器裸片MD的构成的示意性框图。图5～图7是表示存储器裸片MD的一部分构成的示意性电路图。
此外，图4中示出了多个控制端子等。所述多个控制端子存在如下情况，即，作为与高电平信号(正逻辑信号)对应的控制端子表示、作为与低电平信号(负逻辑信号)对应的控制端子表示、作为与高电平信号及低电平信号这两种信号对应的控制端子表示。图4中，与低电平信号对应的控制端子的符号包含上划线(上线)。在本说明书中，与低电平信号对应的控制端子的符号包含斜线(“/”)。此外，图4的记载为例示，具体态样可适当调整。例如，也可将部分或全部高电平信号设为低电平信号，或将部分或全部低电平信号设为高电平信号。
[电路构成]
如图4所示，存储器裸片MD具备存储器模块MM及周边电路PC。
[存储器模块MM的电路构成]
存储器模块MM具备平面群PG0、PG1。平面群PG0具备存储平面MP0～存储平面MP7。平面群PG1具备存储平面MP8～存储平面MP15。存储平面MP0～存储平面MP15分别具备存储单元阵列MCA、行解码器RD、感测放大器模块SAM及高速缓冲存储器CM。
[存储单元阵列MCA的电路构成]
如图5所示，存储单元阵列MCA具备多个存储块BLK。所述多个存储块BLK分别具备多个串组件SU。所述多个串组件SU分别具备多个存储器串MS。所述多个存储器串MS的一端分别经由位线BL而连接于感测放大器模块SAM。另外，所述多个存储器串MS的另一端分别经由共通的源极线SL而连接于未图示的源极线驱动器。
存储器串MS具备串联连接在位线BL与源极线SL之间的漏极侧选择晶体管STD、多个存储单元MC(存储器晶体管)、源极侧选择晶体管STS及源极侧选择晶体管STSb。以下，有时将漏极侧选择晶体管STD、源极侧选择晶体管STS及源极侧选择晶体管STSb简称为选择晶体管(STD、STS、STSb)。
存储单元MC是具备作为通道区域发挥功能的半导体层、包含电荷储存膜的栅极绝缘膜、及栅极电极的场效应型晶体管。存储单元MC的阈值电压根据电荷储存膜中的电荷量而变化。存储单元MC存储1比特或多比特数据。此外，对与1个存储器串MS对应的多个存储单元MC分别连接字线WL。这些字线WL分别作为1个存储块BLK中的所有存储器串MS中所含的存储单元MC的栅极电极发挥功能。
选择晶体管(STD、STS、STSb)是具备作为通道区域发挥功能的半导体层、栅极绝缘膜及栅极电极的场效应型晶体管。对选择晶体管(STD、STS、STSb)的栅极电极分别连接选择栅极线(SGD、SGS、SGSb)。漏极侧选择栅极线SGD与串组件SU对应设置，作为1个串组件SU中的所有存储器串MS中所含的漏极侧选择晶体管STD的栅极电极发挥功能。源极侧选择栅极线SGS作为存储块BLK中的所有存储器串MS中所含的源极侧选择晶体管STS的栅极电极发挥功能。源极侧选择栅极线SGSb作为存储块BLK中的所有存储器串MS中所含的源极侧选择晶体管STSb的栅极电极发挥功能。
[行解码器RD的电路构成]
例如，如图6所示，行解码器RD具备多个块解码组件blkd、多工器MUX、平面解码组件plnd及均衡器EQ。
块解码组件blkd与存储单元阵列MCA中的多个存储块BLK对应设置。块解码组件blkd具备多个晶体管TBLK。所述多个晶体管TBLK与存储块BLK中的多个字线WL及选择栅极线(SGD、SGS、SGSb)对应设置。晶体管TBLK例如为场效应型NMOS(N-channel metal oxidesemiconductor，N型金属氧化物半导体)晶体管。
晶体管TBLK的漏极电极连接于字线WL或选择栅极线(SGD、SGS、SGSb)。晶体管TBLK的源极电极连接于配线CGL。配线CGL电连接于存储单元阵列MCA中所含的所有存储块BLK。晶体管TBLK的栅极电极连接于信号供给线BLKSEL。信号供给线BLKSEL与块解码组件blkd对应设置多个。另外，信号供给线BLKSEL连接于块解码组件blkd中的所有晶体管TBLK。
多工器MUX的输出端子分别连接于配线CGL。多工器MUX的输入端子分别电连接于配线CG(图6例中为配线CG1C)。配线CG的条数少于配线CGL的条数。多工器MUX根据所输入的地址信号及来自定序仪SQC的控制信号，使配线CG分别与一个或多个配线CGL导通。
此外，例如，如图4所示，存储器裸片MD也可具备配线CG0A、CG1A、CG0B、CG1B、CG0C、CG1C、CG0D、CG1D作为配线CG。另外，配线CG0A可电连接于存储平面MP0、MP4(图4)中所含的所有存储块BLK。配线CG1A可电连接于存储平面MP8、MP12中所含的所有存储块BLK。配线CG1B(图4)可电连接于存储平面MP9、MP13中所含的所有存储块BLK。配线CG0B可电连接于存储平面MP1、MP5中所含的所有存储块BLK。配线CG0C可电连接于存储平面MP2、MP6中所含的所有存储块BLK。配线CG1C可电连接于存储平面MP10、MP14中所含的所有存储块BLK。配线CG1D可电连接于存储平面MP11、MP15中所含的所有存储块BLK。配线CG0D可电连接于存储平面MP3、MP7中所含的所有存储块BLK。
例如，如图7所例示，配线CG可包含n0(n0为正整数)+1条配线CGWS、n1(n1为正整数)+1条配线CGWU、3条配线CGSG、及1条配线CGSRC。配线CGWS例如在读出动作及写入动作时，可与和选择字线WLS导通的配线CGL或其附近的配线CGL导通。配线CGWU例如在读出动作及写入动作时，可与n0+1条非选择字线WLU导通。另外，配线CGWS及配线CGWU例如在抹除动作时，可与和字线WL导通的配线CGL导通。配线CGSG例如在读出动作、写入动作及抹除动作时，可与和选择存储单元MC对应的漏极侧选择栅极线SGD、不和选择存储单元MC对应的多个漏极侧选择栅极线SGD、或源极侧选择栅极线SGS、SGSb导通。配线CGSRC例如在读出动作、写入动作及抹除动作时，可与源极线SL导通。
平面解码组件plnd(图6)与存储单元阵列MCA对应设置。平面解码组件plnd具备多个晶体管TPLN。所述多个晶体管TPLN与配线CG(图6例中为配线CG1C)对应设置。晶体管TPLN例如为场效应型NMOS晶体管。
晶体管TPLN的漏极电极连接于多工器MUX的输入端子。晶体管TPLN的源极电极连接于配线CG(图6例中为配线CG1C)。晶体管TPLN的栅极电极连接于信号供给线PLNSEL。信号供给线PLNSEL与平面解码组件plnd对应设置多个。另外，信号供给线PLNSEL连接于平面解码组件plnd中的所有晶体管TPLN。
例如，如图7所示，均衡器EQ具备节点201、及电连接于节点201的多个晶体管202～205、211、212、221～225、231、232、241、242、251、252。所述多个晶体管202～205、211、212、221～225、231、232、241、242、251、252例如为场效应型NMOS晶体管。另外，例如，晶体管202～205、212、222～225、232、242、252也可以是例如增强型晶体管。另外，例如，晶体管211、221、231、241、251也可以是例如耗尽型晶体管。
晶体管202与n0+1条配线CGWS对应设置n0+1个。晶体管202的漏极电极分别连接于配线CGWS。晶体管202的源极电极共通连接于节点201。晶体管202的栅极电极分别连接于n0+1条信号线G_CGEQ中的任一条。所述n0+1条信号线G_CGEQ相互电性独立。
晶体管203与n1+1条配线CGWU对应设置n1+1个。晶体管203的漏极电极分别连接于配线CGWU。晶体管203的源极电极共通连接于节点201。晶体管203的栅极电极共通连接于1条信号线G_CGUEQ。
晶体管204与3条配线CGSG对应设置3个。晶体管204的漏极电极分别连接于配线CGSG。晶体管204的源极电极共通连接于节点201。晶体管204的栅极电极分别连接于3条信号线G_SGEQ中的任一条。所述3条信号线G_SGEQ相互电性独立。
晶体管205与1条配线CGSRC对应设置1个。晶体管205的漏极电极连接于配线CGSRC。晶体管205的源极电极连接于节点201。晶体管205的栅极电极连接于信号线G_SRCEQ。
晶体管211、212设置在节点201与焊垫电极PVCC之间的电流路径上。焊垫电极PVCC是参照图2及图3说明的多个焊垫电极P中的一部分。对焊垫电极PVCC供给电源电压VCC。晶体管211、212的栅极电极分别连接于信号线S11、S12。
晶体管221、222设置在节点201与电压供给线LVDD之间的电流路径上。晶体管221、222的栅极电极分别连接于信号线S21、S22。
晶体管221、223设置在节点201与焊垫电极PVSS之间的电流路径226上。电流路径226不包含晶体管224、225。另外，晶体管221、224、225设置在节点201与焊垫电极PVSS之间的电流路径227上。电流路径227不包含晶体管223。焊垫电极PVSS是参照图2及图3说明的多个焊垫电极P中的一部分。对焊垫电极PVSS供给接地电压VSS(电源电压)。晶体管223、224、225的栅极电极分别连接于信号线S23、S24、SREF。
晶体管231、232设置在节点201与电压供给线LVG1之间的电流路径上。晶体管231、232的栅极电极分别连接于信号线S31、S32。
晶体管241、242设置在节点201与电压供给线LVG2之间的电流路径上。晶体管241、242的栅极电极分别连接于信号线S41、S42。
晶体管251、252设置在节点201与电压供给线LVG3之间的电流路径上。晶体管251、252的栅极电极分别连接于信号线S51、S52。
[感测放大器模块SAM的电路构成]
感测放大器模块SAM(图4)例如具备与多个位线BL(图5)对应的多个感测放大器组件。感测放大器组件分别具备连接于位线BL的感测电路、连接于位线BL的电压传输电路、以及连接于感测电路及电压传输电路的锁存电路。感测电路具备根据位线BL的电压或电流而成为接通状态的感测晶体管、以及根据感测晶体管的接通/断开状态而充电或放电的配线。锁存电路根据该配线的电压来锁存“1”或“0”的数据。电压传输电路根据该锁存电路中锁存的数据，使位线BL与2个电压供给线中的任一个导通。感测放大器模块SAM分别连接于定序仪SQC。
[高速缓冲存储器CM的电路构成]
高速缓冲存储器CM(图4)具备连接于感测放大器模块SAM内的锁存电路的多个锁存电路。所述多个锁存电路中所含的数据被依次传输到感测放大器模块SAM或输入输出控制电路I/O。
另外，未图示的解码电路及开关电路连接于高速缓冲存储器CM。解码电路对保存在地址寄存器ADR中的列地址进行解码。开关电路根据解码电路的输出信号，使与列地址对应的锁存电路与总线DB导通。
[周边电路PC的电路构成]
例如，如图4所示，周边电路PC具备驱动器模块DRVM、电压产生电路VG及定序仪SQC。另外，周边电路PC具备寄存器模块RM。另外，周边电路PC具备输入输出控制电路I/O及逻辑电路CTR。
驱动器模块DRVM例如可具备与配线CG0A、CG1A、CG0B、CG1B、CG0C、CG1C、CG0D、CG1D对应设置的8个驱动器组件。所述8个驱动器组件例如根据所输入的地址信号及来自定序仪SQC的控制信号，使配线CG与任一个电压供给线导通。此外，图4中，例示了电压供给线LVDD、LVG1、LVG2、LVG3作为电压供给线。
电压产生电路VG例如具备多个电压产生组件。电压产生组件例如在读出动作、写入动作及抹除电压时产生特定大小的电压，并将所述电压经由电压供给线LVDD、LVG1、LVG2、LVG3输出。电压产生组件例如可以是电荷泵电路等升压电路，也可以是调节器等降压电路。所述降压电路及升压电路分别连接于供给电源电压VCC及接地电压VSS的电压供给线。所述电压供给线例如连接于参照图2、图3说明的焊垫电极P。
定序仪SQC根据保存在指令寄存器CMR中的指令数据，将内部控制信号输出到存储器模块MM、驱动器模块DRVM及电压产生电路VG。另外，定序仪SQC适当地将表示自身状态的状态数据输出到状态寄存器STR。
另外，定序仪SQC产生就绪/忙碌信号，并将它输出到端子RY//BY。在端子RY//BY为“L”状态的期间(忙碌期间)，基本上禁止向存储器裸片MD的存取。另外，在端子RY//BY为“H”状态的期间(就绪期间)，允许向存储器裸片MD的存取。此外，端子RY//BY例如由参照图2、图3说明的焊垫电极P来实现。
寄存器模块RM例如具备锁存地址数据的地址寄存器ADR、锁存指令数据的指令寄存器CMR、及锁存状态数据的状态寄存器STR。
输入输出控制电路I/O具备数据输入输出端子DQ0～DQ7、双态触变(toggle)信号输入输出端子DQS、/DQS、以及连接于数据输入输出端子DQ0～DQ7的比较器等输入电路及OCD(Off Chip Driver，离线驱动)电路等输出电路。另外，输入输出电路I/O具备连接于所述输入电路及输出电路的移位寄存器、以及缓冲电路。输入电路、输出电路、移位寄存器及缓冲电路分别连接于被供给电源电压VCCQ及接地电压VSS的端子。数据输入输出端子DQ0～DQ7、双态触变信号输入输出端子DQS、/DQS及被供给电源电压VCCQ的端子例如由参照图2、图3说明的焊垫电极P来实现。经由数据输入输出端子DQ0～DQ7输入的数据根据来自逻辑电路CTR的内部控制信号，从缓冲电路输出到高速缓冲存储器CM、地址寄存器ADR或指令寄存器CMR。另外，经由数据输入输出端子DQ0～DQ7输出的数据根据来自逻辑电路CTR的内部控制信号，从高速缓冲存储器CM或状态寄存器STR输入到缓冲电路。
逻辑电路CTR经由外部控制端子/CEn、CLE、ALE、/WE、/RE、RE从控制器裸片CD接收外部控制信号，根据所述外部控制信号而将内部控制信号输出到输入输出控制电路I/O。此外，外部控制端子/CEn、CLE、ALE、/WE、/RE、RE例如由参照图2、图3说明的焊垫电极P来实现。
[存储器裸片MD的构造]
图8及图9是存储器裸片MD的示意性俯视图。图8中示意性地示出了配线CG。图9中示意性地示出了电压供给线LVG1、LVG2、LVG3。图10是将图8的一部分放大表示的示意性俯视图。图11是表示存储器裸片MD的一部分构成的示意性立体图。图12是图11的A所示的部分的示意性放大图。
如图8所示，存储器裸片MD具备半导体衬底100。图示例子中，在半导体衬底100上，沿着X方向设置4列，每列包含沿着Y方向排列的4个存储单元阵列区域RMCA。另外，在从X方向的一侧(例如，图8的X方向负侧)数起的第1列与第2列之间，设置着周边电路区域RPC2。同样，在从X方向的一侧数起的第3列与第4列之间，设置着周边电路区域RPC2。另外，在半导体衬底100的Y方向的端部设置着周边电路区域RPC1。
[半导体衬底100的构造]
半导体衬底100例如是由包含硼(B)等P型杂质的P型硅(Si)构成的半导体衬底。在半导体衬底100的表面，例如设置着包含磷(P)等N型杂质的N型阱区域、包含硼(B)等P型杂质的P型阱区域、未设置N型阱区域及P型阱区域的半导体衬底区域、以及绝缘区域。N型阱区域、P型阱区域及半导体衬底区域分别作为构成周边电路PC的多个晶体管、及多个电容器等的一部分发挥功能。
[存储单元阵列区域RMCA的构造]
在图示例子中，最靠近周边电路区域RPC1的4个存储单元阵列区域RMCA内的构成从X方向的一侧起依次作为存储平面MP0～存储平面MP3的一部分发挥功能。另外，距离周边电路区域RPC1第2近的4个存储单元阵列区域RMCA内的构成从X方向的一侧起依次作为存储平面MP4～存储平面MP7的一部分发挥功能。另外，距离周边电路区域RPC1第3近的4个存储单元阵列区域RMCA内的构成从X方向的一侧起依次作为存储平面MP8～存储平面MP11的一部分发挥功能。另外，距离周边电路区域RPC1第4近的4个存储单元阵列区域RMCA内的构成从X方向的一侧起依次作为存储平面MP12～存储平面MP15的一部分发挥功能。
如图10所示，在存储单元阵列区域RMCA，设置着沿着X方向排列的多个存储块BLK。例如，如图11所示，存储块BLK具备沿着Z方向排列的多个导电层110、在Z方向上延伸的多个半导体柱120、以及分别设置在多个导电层110与多个半导体柱120之间的多个栅极绝缘膜130。另外，在X方向上相邻的2个存储块BLK之间，设置着块间构造ST。
导电层110是在Y方向上延伸的大致板状的导电层。导电层110可包含氮化钛(TiN)等的障壁导电膜及钨(W)等的金属膜的积层膜等。另外，导电层110例如也可包含含有磷(P)或硼(B)等杂质的多晶硅等。在沿着Z方向排列的多个导电层110之间，设置着氧化硅(SiO2)等的绝缘层101。
在导电层110的下方设置着导电层111。导电层111例如可以是氮化钛(TiN)等的障壁导电膜及钨(W)等的金属膜的积层膜等。另外，在导电层111与导电层110之间，设置着氧化硅(SiO2)等的绝缘层101。
导电层111作为源极侧选择栅极线SGSb(图5)及连接于所述源极侧选择栅极线SGSb的多个源极侧选择晶体管STSb的栅极电极发挥功能。导电层111在每个存储块BLK中电性独立。
另外，多个导电层110中位于最下层的一个或多个导电层110作为源极侧选择栅极线SGS(图5)及连接于所述源极侧选择栅极线SGS的多个源极侧选择晶体管STS的栅极电极发挥功能。
另外，位于比所述导电层110更靠上方的多个导电层110作为字线WL(图5)及连接于所述字线WL的多个存储单元MC(图5)的栅极电极发挥功能。所述多个导电层110分别在每个存储块BLK中电性独立。
另外，位于比所述导电层110更靠上方的一个或多个导电层110作为漏极侧选择栅极线SGD及连接于所述漏极侧选择栅极线SGD的多个漏极侧选择晶体管STD(图5)的栅极电极发挥功能。在X方向上相邻的2个导电层110之间，设置着氧化硅(SiO2)等的串组件间绝缘层SHE。所述多个导电层110分别在每个串组件SU(图5)中电性独立。
此外，在所述多个导电层110的Y方向的端部，设置着与多个接点CC的连接部。所述多个接点CC在Z方向上延伸，下端与导电层110连接。接点CC例如可包含氮化钛(TiN)等的障壁导电膜及钨(W)等的金属膜的积层膜等。
半导体柱120在X方向及Y方向上以特定图案排列。半导体柱120作为1个存储器串MS(图5)中所含的多个存储单元MC及选择晶体管(STD、STS、STSb)的通道区域发挥功能。半导体柱120例如为多晶硅(Si)等的半导体层。半导体柱120例如具有大致有底圆筒状的形状，中心部分设置着氧化硅等的绝缘层125。另外，半导体柱120的外周面分别被导电层110包围，且与导电层110对向。
在半导体柱120的上端部，设置着包含磷(P)等N型杂质的杂质区域121。杂质区域121经由接点Ch及接点Cb连接于在X方向上延伸的位线BL。
半导体柱120的下端部经由包含单晶硅(Si)等的半导体层122而连接于半导体衬底100的P型阱区域。半导体层122作为源极侧选择晶体管STSb的通道区域发挥功能。半导体层122的外周面被导电层111包围，且与导电层111对向。在半导体层122与导电层111之间，设置着氧化硅等的绝缘层123。
栅极绝缘膜130具有覆盖半导体柱120的外周面的大致圆筒状的形状。
例如，如图12所示，栅极绝缘膜130具备积层在半导体柱120与导电层110之间的隧道绝缘膜131、电荷储存膜132及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如为氧化硅(SiO2)等的绝缘膜。电荷储存膜132例如为氮化硅(Si3N4)等的能够储存电荷的膜。隧道绝缘膜131、电荷储存膜132及阻挡绝缘膜133具有大致圆筒状的形状，且沿着半导体柱120的外周面在Z方向上延伸。
此外，图12中示出了栅极绝缘膜130具备氮化硅等的电荷储存膜132的例子。但是，栅极绝缘膜130例如也可具备包含N型或P型杂质的多晶硅等浮动栅极。
例如，如图11所示，块间构造ST具备在Z方向及Y方向上延伸的导电层140、及设置在导电层140的X方向侧面的绝缘层141。导电层140连接于设置在半导体衬底100的P型阱区域的N型杂质区域。导电层140例如也可包含氮化钛(TiN)等的障壁导电膜及钨(W)等的金属膜的积层膜等。导电层140例如作为源极线SL(图5)的一部分发挥功能。
[存储单元阵列区域RMCA以外的区域的构造]
如图8所示，在Y方向上与各存储单元阵列区域RMCA相邻的位置处设置着行解码器区域RRD。在行解码器区域RRD设置着多个块解码组件blkd(图6)及配线CGL(图6)。另外，在X方向上与各存储单元阵列区域RMCA相邻的位置处设置着感测放大器模块区域RSAM。在感测放大器模块区域RSAM设置着感测放大器模块SAM(图4)。
在周边电路区域RPC2设置着沿着X方向排列且在Y方向上延伸的多个配线。例如，如图8所示，所述多个配线中的一部分作为配线CG的一部分发挥功能。另外，例如，如图9所示，所述多个配线中的一部分作为电压供给线LVG1、LVG2、LVG3的一部分发挥功能。另外，在X方向上与周边电路区域RPC2的各存储单元阵列区域RMCA相邻的位置处设置着均衡器区域REQ。在均衡器区域REQ设置着均衡器EQ(图6)。各均衡器区域REQ中的均衡器EQ连接于电压供给线LVG1、LVG2、LVG3。
在周边电路区域RPC1设置着驱动器模块DRVM及电压产生电路VG。另外，在周边电路区域RPC1设置着多个配线。例如，如图8所示，所述多个配线中的一部分作为配线CG的一部分发挥功能。另外，例如，如图9所示，所述多个配线中的一部分作为电压供给线LVG1、LVG2、LVG3的一部分发挥功能。
另外，图9中，例示了与电压供给线LVG1对应的电压产生组件vg1、与电压供给线LVG2对应的电压产生组件vg2、与电压供给线LVG3对应的电压产生组件vg3作为电压产生电路VG中的构成。电压产生组件vg1例如在写入动作中，产生下述编程电压VPGM并将它输出。另外，例如，在抹除动作中，产生下述抹除电压VERA并将它输出。电压产生组件vg2例如在读出动作中，产生下述读出通过电压VREAD并将它输出。另外，例如，在写入动作中，产生下述写入通过电压VPASS及读出通过电压VREAD并将它们输出。电压产生组件vg3例如在读出动作中，产生下述读出电压VCGR并将它输出。另外，电压产生组件vg3例如在写入动作中，产生下述验证电压VVFY并将它输出。
此外，电压供给线LVG1、LVG2、LVG3的配线电阻相比配线CG的配线电阻足够小。另外，电压供给线LVG1、LVG2、LVG3的配线宽度大于配线CG的配线宽度。另外，电压供给线LVG1、LVG2、LVG3的条数少于配线CG的条数。
[存储单元MC的阈值电压]
接下来，参照图13对存储单元MC的阈值电压进行说明。
图13(a)是用来对记录3比特数据的存储单元MC的阈值电压进行说明的示意性直方图。横轴表示字线WL的电压，纵轴表示存储单元MC的数量。图13(b)是表示记录3比特数据的存储单元MC的阈值电压及所记录的数据的关系的一例的表。图13(c)是表示记录3比特数据的存储单元MC的阈值电压及所记录的数据的关系的另一例的表。
在图13(a)的例子中，存储单元MC的阈值电压被控制为8种状态。被控制为Er状态的存储单元MC的阈值电压小于抹除验证电压VVFYEr。另外，例如，被控制为A状态的存储单元MC的阈值电压大于验证电压VVFYA且小于验证电压VVFYB。另外，例如，被控制为B状态的存储单元MC的阈值电压大于验证电压VVFYB且小于验证电压VVFYC。以下同样，被控制为C状态～F状态的存储单元MC的阈值电压分别大于验证电压VVFYC～验证电压VVFYF且小于验证电压VVFYD～验证电压VVFYG。另外，例如，被控制为G状态的存储单元MC的阈值电压大于验证电压VVFYG且小于读出通过电压VREAD。
另外，图13(a)的例子中，在与Er状态对应的阈值分布和与A状态对应的阈值分布之间，设定了读出电压VCGAR。另外，在与A状态对应的阈值分布和与B状态对应的阈值分布之间，设定了读出电压VCGBR。以下同样，在与B状态对应的阈值分布和与C状态对应的阈值分布之间～与F状态对应的阈值分布和与G状态对应的阈值分布之间，分别设定了读出电压VCGBR～读出电压VCGGR。
例如，Er状态与最低阈值电压(抹除状态的存储单元MC的阈值电压)相对应。对与Er状态对应的存储单元MC分配例如数据“111”。
另外，A状态与比对应于所述Er状态的阈值电压高的阈值电压相对应。对与A状态对应的存储单元MC分配例如数据“101”。
另外，B状态与比对应于所述A状态的阈值电压高的阈值电压相对应。对与B状态对应的存储单元MC分配例如数据“001”。
以下同样，图中的C状态～G状态与比对应于B状态～F状态的阈值电压高的阈值电压相对应。对与所述分布对应的存储单元MC分配例如数据“011”、“010”、“110”、“100”、“000”。
此外，当进行图13(b)所例示那样的分配时，下位比特的数据可根据1个读出电压VCGDR来判断，中位比特的数据可根据3个读出电压VCGAR、VCGCR、VCGFR来判断，上位比特的数据可根据3个读出电压VCGBR、VCGER、VCGGR来判断。有时将这样的数据分配称为1-3-3编码。
此外，记录在存储单元MC中的数据的比特数、状态数、各状态所对应的数据分配等可适当变更。
例如，当进行图13(c)所例示那样的分配时，下位比特的数据可根据1个读出电压VCGDR来判断，中位比特的数据可根据2个读出电压VCGBR、VCGFR来判断，上位比特的数据可根据4个读出电压VCGAR、VCGCR、VCGER、VCGGR来判断。有时将这样的数据分配称为1-2-4编码。
[读出动作]
接下来，对本实施方式的半导体存储装置的读出动作进行说明。
图14是用来对读出动作进行说明的示意性剖视图。图15是用来对读出动作进行说明的时序图。
此外，在本说明书中，有时会将成为动作对象的字线WL称为选择字线WLS，将除此以外的字线WL称为非选择字线WLU。另外，在本说明书中，以对成为动作对象的串组件SU中所含的多个存储单元MC中连接于选择字线WLS的连接存储单元MC(以下有时称为“选择存储单元MC”)执行读出动作为例进行说明。另外，在以下的说明中，有时将这种包含多个选择存储单元MC的构成称为选择页PG。
在读出动作的时点t100，例如，如图15所示，端子RY//BY的电压成为“L”状态。
在读出动作的时点t101，对选择字线WLS及非选择字线WLU供给读出通过电压VREAD，使所有存储单元MC为接通状态。另外，对选择栅极线(SGD、SGS、SGSb)供给电压VSG。电压VSG具有如下程度的大小，即，在选择晶体管(STD、STS、STSb)的通道区域内形成电子通道，由此使得选择晶体管(STD、STS、STSb)成为接通状态。
在读出动作的时点t102，对选择字线WLS供给特定的读出电压VCGR。特定的读出电压VCGR是参照图13说明的读出电压VCGAR～VCGGR中的任一电压。由此，例如，如图14所示，一部分选择存储单元MC成为接通状态，其余的选择存储单元MC成为断开状态。
此外，在时点t102，信号线S51、S52的电压从“L”状态上升为“H”状态。随之，选择字线WLS与电压产生电路VG之间的经由节点201(图7)及电压供给线LVG3的电流路径成为导通状态。
另外，在时点t102，例如，对位线BL供给电压VDD。另外，例如，对源极线SL供给电压VSRC。电压VSRC例如具有与接地电压VSS相同程度的大小。电压VSRC例如也可以是稍大于接地电压VSS且充分小于电压VDD的电压。
在读出动作的时点t103～时点t104，例如，如图15所示，执行感测动作，取得表示存储单元MC的状态的数据。感测动作例如是通过感测放大器模块SAM(图4)来检测存储单元MC的接通状态/断开状态的动作。
在读出动作的时点t105，对选择字线WLS供给另一读出电压VCGR(参照图13说明的读出电压VCGAR～VCGGR中的任一电压)。由此，一部分选择存储单元MC成为接通状态，其余的选择存储单元MC成为断开状态。
在读出动作的时点t106～时点t107，例如，如图15所示，执行感测动作，取得表示存储单元MC的状态的数据。
在读出动作的时点t107，对选择字线WLS及非选择字线WLU供给读出通过电压VREAD，使所有存储单元MC为接通状态。另外，对选择栅极线(SGD、SGS、SGSb)供给电压VSG，使选择晶体管(STD、STS、STSb)为接通状态。
此外，在时点t107，信号线S51、S52的电压从“H”状态下降为“L”状态。随之，选择字线WLS与电压产生电路VG之间的经由节点201(图7)及电压供给线LVG3的电流路径成为切断状态。
在读出动作的时点t108，对选择字线WLS、非选择字线WLU及选择栅极线(SGD、SGS、SGSb)供给接地电压VSS。
在读出动作的时点t109，端子RY//BY的电压成为“H”状态。
此外，在读出动作中，对表示所述存储单元MC的状态的数据执行AND、OR等运算处理，由此算出记录在存储单元MC中的数据。另外，该数据被传输到高速缓冲存储器CM(图4)
[写入动作]
接下来，对本实施方式的半导体存储装置的写入动作进行说明。
图16是用来对写入动作进行说明的流程图。图17是用来对写入动作中所含的编程动作进行说明的示意性剖视图。图18是用来对写入动作中所含的验证动作进行说明的示意性剖视图。图19是用来对写入动作进行说明的时序图。
此外，在以下的说明中，以对与选择页PG对应的多个选择存储单元MC执行写入动作为例进行说明。
在写入动作的时点t120，例如，如图19所示，端子RY//BY的电压成为“L”状态。
在步骤S101中，例如，如图16所示，将循环次数nW设定为1。循环次数nW是表示写入循环次数的变量。该动作例如在图19的时点t120执行。另外，例如，将写入到存储单元MC的用户数据锁存在感测放大器模块SAM中。
在步骤S102中，执行编程动作。编程动作是对选择字线WLS供给编程电压而使存储单元MC的阈值电压增大的动作。该动作例如在图19的时点t121到时点t126执行。
在编程动作的时点t121，例如，对连接于多个选择存储单元MC中要进行阈值电压调整的选择存储单元MC的位线BLW供给电压VSRC，对连接于多个选择存储单元MC中不进行阈值电压调整的选择存储单元MC的位线BLP供给电压VDD。以下，有时将多个选择存储单元MC中要进行阈值电压调整的选择存储单元MC称为“写入存储单元MC”，将不进行阈值电压调整的选择存储单元MC称为“禁止存储单元MC”。
在编程动作的时点t122，对选择字线WLS及非选择字线WLU供给写入通过电压VPASS。另外，对漏极侧选择栅极线SGD供给电压VSGD。写入通过电压VPASS可具有与参照(图13)说明的读出通过电压VREAD相同程度的大小，也可大于读出通过电压VREAD。电压VSGD具有如下程度的大小，即，小于参照图14及图15说明的电压VSG，且根据位线BL的电压使漏极侧选择晶体管STD成为接通状态或断开状态。
在编程动作的时点t124，对选择字线WLS供给编程电压VPGM。编程电压VPGM大于写入通过电压VPASS。
此处，例如，如图17所示，对连接于位线BLW的半导体柱120的通道供给电压VSRC。在这样的半导体柱120与选择字线WLS之间产生相对较大的电场。由此，半导体柱120的通道中的电子经由隧道绝缘膜131(图12)穿入电荷储存膜132(图12)中。由此，写入存储单元MC的阈值电压增大。
另一方面，连接于位线BLP的半导体柱120的通道成为电浮动状态，该通道的电位通过与非选择字线WLU的电容耦合而上升到写入通过电压VPASS左右。在这样的半导体柱120与选择字线WLS之间，只产生比所述任一电场均小的电场。因此，半导体柱120的通道中的电子不会穿入电荷储存膜132(图12)中。因此，禁止存储单元MC的阈值电压不会增大。
此外，在时点t124，信号线S31、S32的电压从“L”状态上升为“H”状态。随之，选择字线WLS与电压产生电路VG之间的经由节点201(图7)及电压供给线LVG1的电流路径成为导通状态。
在编程动作的时点t125，对选择字线WLS及非选择字线WLU供给写入通过电压VPASS。
此外，在时点t125，信号线S31、S32的电压从“H”状态下降为“L”状态。随之，选择字线WLS与电压产生电路VG之间的经由节点201(图7)及电压供给线LVG1的电流路径成为切断状态。
在编程动作的时点t126，对选择字线WLS、非选择字线WLU及选择栅极线(SGD、SGS、SGSb)供给接地电压VSS。
在步骤S103(图16)中，进行验证动作。
在验证动作的时点t131，例如，如图19所示，对选择字线WLS及非选择字线WLU供给读出通过电压VREAD，使所有存储单元MC为接通状态。另外，对选择栅极线(SGD、SGS、SGSb)供给电压VSG，使选择晶体管(STD、STS、STSb)为接通状态。
在验证动作的时点t132，对选择字线WLS供给特定的验证电压VVFY。特定的验证电压VVFY是参照图13说明的验证电压VVFYA～VVFYG中的任一电压。由此，例如，如图18所示，一部分选择存储单元MC成为接通状态，其余的选择存储单元MC成为断开状态。
此外，在时点t132，信号线S51、S52的电压从“L”状态上升为“H”状态。随之，选择字线WLS与电压产生电路VG之间的经由节点201(图7)及电压供给线LVG3的电流路径成为导通状态。
另外，在时点t132，例如，对位线BL供给电压VDD。此时，例如，也可对连接于与特定状态对应的存储单元MC的位线BL供给电压VDD，对其它位线BL供给电压VSRC。
在验证动作的时点t133～时点t134，例如，如图19所示，执行感测动作，取得表示存储单元MC的状态的数据。
在验证动作的时点t137～时点t139，对其它状态的存储单元MC进行与时点t132～时点t134相同的处理。
在验证动作的时点t142～时点t144，对其它状态的存储单元MC进行与时点t132～时点t134相同的处理。
在验证动作的时点t148，对选择字线WLS、非选择字线WLU及选择栅极线(SGD、SGS、SGSb)供给接地电压VSS。
此外，在时点t148，信号线S51、S52的电压从“H”状态下降为“L”状态。随之，选择字线WLS与电压产生电路VG之间的经由节点201(图7)及电压供给线LVG3的电流路径成为切断状态。
之后，将所取得的数据传输到未图示的计数器电路。计数器电路对阈值电压已达到目标值的存储单元MC的数量、或阈值电压尚未达到目标值的存储单元MC的数量进行计数。
此外，在图19的例子中，示出了在验证动作中对选择字线WLS供给3种验证电压VVFY的例子。但是，在验证动作中对选择字线WLS供给的验证电压VVFY的数量可以是2种以下，也可以是4种以上，还可根据循环次数nW而变化。
在步骤S104(图16)中，判定验证动作的结果。例如，参照所述计数器电路，当阈值电压尚未达到目标值的存储单元MC的数量为固定数量以上时等，判定为验证FAIL(失败)，并进入步骤S105。另一方面，当阈值电压尚未达到目标值的存储单元MC的数量为固定数量以下时等，判定为验证PASS(成功)，并进入步骤S107。
在步骤S105中，判定循环次数nW是否达到特定次数NW。当未达到特定次数NW时，进入步骤S106。在已达到特定次数NW时，进入步骤S108。
在步骤S106中，对循环次数nW加1，进入步骤S102。另外，在步骤S106中，例如，对编程电压VPGM加上特定电压ΔV。由此，编程电压VPGM随着循环次数nW的增加而增大。
在步骤S107中，将内容为写入动作已正常结束的状态数据储存在状态寄存器STR(图4)中，结束写入动作。此外，通过状态读取动作将状态数据输出到控制器裸片CD(图1)。
在步骤S108中，将内容为写入动作未正常结束的状态数据储存在状态寄存器STR(图4)中，结束写入动作。
[抹除动作]
接下来，对本实施方式的半导体存储装置的抹除动作进行说明。
图20是用来对抹除动作进行说明的流程图。图21是用来对抹除动作中所含的抹除电压供给动作进行说明的示意性剖视图。图22是用来对抹除动作中所含的抹除验证动作进行说明的示意性剖视图。图23是用来对抹除动作进行说明的时序图。
此外，在以下的说明中，以对成为动作对象的存储块BLK执行抹除动作为例进行说明。
在抹除动作的时点t156，例如，如图23所示，端子RY//BY的电压成为“L”状态。
在步骤S201中，例如，如图20所示，将循环次数nE设定为1。循环次数nE是表示抹除循环次数的变量。该动作例如在图23的时点t156执行。
在步骤S202中，执行抹除电压供给动作。抹除电压供给动作是如下动作，即，对字线WL供给接地电压VSS，对源极线SL及位线BL的至少一者供给抹除电压而使存储单元MC的阈值电压减小。该动作例如在图23的时点t161到时点t162执行。
在抹除电压供给动作的时点t161，例如，对字线WL供给接地电压VSS。另外，对漏极侧选择栅极线SGD供给电压VSG'，对源极侧选择栅极线SGS供给电压VSG”。电压VSG'具有使漏极侧选择晶体管STD成为断开状态的程度的大小。电压VSG”具有如下程度的大小，即，在源极侧选择晶体管STS的通道区域形成电洞通道，由此使得源极侧选择晶体管STS成为接通状态。
另外，在抹除电压供给动作的时点t161，对源极线SL供给抹除电压VERA。抹除电压VERA大于写入通过电压VPASS。抹除电压VERA例如可以是与编程电压VPGM相同程度的大小，也可以大于编程电压VPGM。
此处，例如，如图21所示，对字线WL供给接地电压VSS，经由源极线SL对半导体柱120的通道供给抹除电压VERA。因此，在半导体柱120与字线WL之间产生相对较大的电场。由此，电荷储存膜132(图12)中的电子经由隧道绝缘膜131(图12)穿入半导体柱120的通道中。由此，存储单元MC的阈值电压减小。
此外，在时点t161中，信号线S31、S32的电压从“L”状态上升为“H”状态。随之，源极线SL与电压产生电路VG之间的经由节点201(图7)及电压供给线LVG1的电流路径成为导通状态。
在抹除电压供给动作的时点t162，对源极线SL供给电压VSRC。
此外，在时点t162，信号线S31、S32的电压从“H”状态下降为“L”状态。随之，源极线SL与电压产生电路VG之间的经由节点201(图7)及电压供给线LVG1的电流路径成为切断状态。
在步骤S203(图20)中，进行抹除验证动作。
在抹除验证动作的时点t163，例如，如图22所示，对字线WL供给抹除验证电压VVFYEr。另外，对选择栅极线(SGD、SGS、SGSb)供给电压VSG，使选择晶体管(STD、STS、STSb)为接通状态。
此外，在时点t163，信号线S51、S52的电压从“L”状态上升为“H”状态。随之，字线WL与电压产生电路VG之间的经由节点201(图7)及电压供给线LVG3的电流路径成为导通状态。
另外，在时点t163，例如进行位线BL的充电等。这时，例如，对至少一部分位线BL供给电压VDD。另外，也可对一部分位线BL供给电压VSRC。
另外，在抹除验证动作的时点t163～时点t164，执行感测动作，取得表示存储单元MC的状态的数据。
在抹除验证动作的时点t164，对字线WL及选择栅极线(SGD、SGS、SGSb)供给接地电压VSS。
此外，在时点t164，信号线S51、S52的电压从“H”状态下降为“L”状态。随之，字线WL与电压产生电路VG之间的经由节点201(图7)及电压供给线LVG3的电流路径成为切断状态。
之后，将所取得的数据传输到未图示的计数器电路。计数器电路对阈值电压已达到目标值的存储单元MC的数量、或阈值电压尚未达到目标值的存储单元MC的数量进行计数。
在步骤S204(图20)中，判定抹除验证动作的结果。例如，参照所述计数器电路，在阈值电压尚未达到目标值的存储单元MC的数量为固定数量以上时等，判定为验证FAIL，并进入步骤S205。另一方面，在阈值电压尚未达到目标值的存储单元MC的数量为固定数量以下时等，判定为验证PASS，并进入步骤S207。
在步骤S205中，判定循环次数nE是否达到特定次数NE。在未达到特定次数NE时进入步骤S206。在已达到特定次数NE时进入步骤S208。
在步骤S206中，对循环次数nE加1，进入步骤S202。另外，在步骤S206中，例如，对抹除电压VERA加上特定的电压ΔV。因此，抹除电压VERA随着循环次数nE的增加而增大。
在步骤S207中，将内容为抹除动作已正常结束的状态数据储存在状态寄存器STR(图4)中，结束抹除动作。此外，通过状态读取动作将状态数据输出到控制器裸片CD(图1)。
在步骤S208中，将内容为抹除动作未正常结束的状态数据储存在状态寄存器STR(图4)中，结束抹除动作。
[比较例]
接下来，参照图24～图26，对比较例的半导体存储装置进行说明。图24是比较例的存储器裸片MD'的示意性俯视图。图25及图26是表示存储器裸片MD'的一部分构成的示意性电路图。
如图24所例示，在存储器裸片MD'中，电压供给线LVG1、LVG2、LVG3只设置在周边电路区域RPC1的范围内，而未设置在周边电路区域RPC2。
如图25所例示，存储器裸片MD'具备均衡器EQ'而非均衡器EQ。均衡器EQ'未设置在字线WL与电压产生电路VG的电流路径上。
如图26所例示，均衡器EQ'不具备如参照图7所说明的晶体管224、225、231、232、241、242、251、252。
在存储器裸片MD'的读出动作中，经由包含配线CG及驱动器模块DRVM的电流路径对选择字线WLS供给读出电压VCGR。
在存储器裸片MD'的编程动作中，经由包含配线CG及驱动器模块DRVM的电流路径对选择字线WLS供给编程电压VPGM。
在存储器裸片MD'的验证动作中，经由包含配线CG及驱动器模块DRVM的电流路径对选择字线WLS供给验证电压VVFY。
[动作速度]
如图24所例示，存储器裸片MD'具备与16个存储单元阵列区域RMCA对应的16个存储单元阵列MCA。在图24的例子中，存储平面MP2设置在相对靠近驱动器模块DRVM的位置。因此，存储平面MP2与驱动器模块DRVM之间的配线CG中的配线电阻相对较小。另一方面，存储平面MP15设置在相对远离驱动器模块DRVM的位置。因此，存储平面MP15与驱动器模块DRVM之间的配线CG中的配线电阻相对较大。
此处，例如，当对存储平面MP2执行读出动作、编程动作、验证动作、抹除电压供给动作或抹除验证动作(以下称为“读出动作等”)时，从开始对选择字线WLS、字线WL或源极线SL(以下称为“选择字线WLS等”)供给读出电压VCGR、验证电压VVFY、编程电压VPGM、抹除电压VERA或抹除验证电压VVFYEr(以下称为“读出电压VCGR等”)到选择字线WLS等的电压收敛为读出电压VCGR等为止的时间相对较短。另一方面，当对存储平面MP15执行读出动作等时，从开始对选择字线WLS等供给读出电压VCGR等到选择字线WLS等的电压收敛为读出电压VCGR等为止的时间相对较长。
另外，在存储器裸片MD'中，有时会对多个存储平面MP同时或并行执行读出动作等。此处，例如，当对1个存储平面MP执行读出动作等时，由于配线CG中流通的电流相对较小，所以配线CG中的电压下降幅度相对较小。因此，从开始对选择字线WLS等供给读出电压VCGR等到选择字线WLS等的电压收敛为读出电压VCGR等为止的时间相对较短。另一方面，当对多个存储平面MP执行读出动作等时，由于配线CG中流通的电流相对较大，所以配线CG中的电压下降幅度相对较大。因此，从开始对选择字线WLS等供给读出电压VCGR等到选择字线WLS等的电压收敛为读出电压VCGR等为止的时间相对较长。
此处，要想不依赖于所要选择的存储平面MP的位置及数量而恰当地执行读出动作等，考虑使读出动作等中的时点等条件符合最迟条件。但是，这种情况下，有时会很难实现动作的高速化。
此处，在第1实施方式的存储器裸片MD中，如参照图9说明的那样，在X方向上与周边电路区域RPC2的各存储单元阵列区域RMCA相邻的位置处设置着均衡器区域REQ。另外，电压供给线LVG1、LVG2、LVG3到达各均衡器区域REQ，经由各均衡器区域REQ中的均衡器EQ而电连接于设置在各存储单元阵列区域RMCA的存储单元阵列MCA。
此处，如上所述，电压供给线LVG1、LVG2、LVG3的配线电阻相比配线CG的配线电阻足够小。因此，存储平面MP与电压产生电路VG之间的包含均衡器EQ在内的电流路径的配线电阻相比包含配线CG及驱动器模块DRVM在内的电流路径的配线电阻足够小。因此，通过经由包含均衡器EQ在内的电流路径从电压产生电路VG向选择字线WLS等供给电压，能够减小因所要选择的存储平面MP的位置及数量的差异所产生的动作速度差。由此，能够提供一种高速动作的半导体存储装置。
[伴随漏电流产生的动作不良]
如上所述，在存储器裸片MD'中，有时会对多个存储平面MP同时或并行执行读出动作等。此处，当被选择为读出动作等的对象的多个存储块BLK中包含不良块时，有时会导致连针对正常存储块BLK的动作也无法正常执行。例如，当在Z方向上相邻的2个字线WL短路且其中一个字线为选择字线WLS时，有时会无法恰当地控制选择字线WLS的电压。这种情况下，会导致与选择字线WLS对应的配线CG的电压发生变动，连与其它存储平面MP对应的选择字线WLS的电压也无法恰当地得到控制。
此处，如上所述，电压供给线LVG1、LVG2、LVG3的配线电阻相比配线CG的配线电阻足够小。因此，即便在被选择为读出动作等的对象的多个存储块BLK中包含如上所述的不良块的情况下，电压供给线LVG1、LVG2、LVG3中也基本不会产生如上所述的电压变动。因此，能够恰当地抑制如上所述的漏电流产生对正常块造成的影响。
[其它动作方法]
参照图14～图23所说明的动作方法仅为例示，读出动作等的具体执行方法可适当调整。以下，参照图27～图29例示读出动作的其它执行方法。
图27所例示的读出动作基本上与参照图15所说明的读出动作同样地执行。
但是，图15的例子中，在时点t102，使信号线S51、S52的电压从“L”状态上升为“H”状态，由此使选择字线WLS与电压供给线LVG3导通。
另一方面，图27的例子中，在时点t202，使信号线S24的电压从“L”状态上升为“H”状态，由此使选择字线WLS与焊垫电极PVSS导通。
另外，在时点t203，使信号线S24的电压从“H”状态下降为“L”状态，由此使选择字线WLS与焊垫电极PVSS电分离。
另外，在时点t203，使信号线S51、S52的电压从“L”状态上升为“H”状态，由此使选择字线WLS与电压供给线LVG3导通。
图28所例示的读出动作基本上与参照图15所说明的读出动作同样地执行。
但是，图15的例子中，在读出动作时，多个读出电压VCGR按从小到大的顺序被供给到选择字线WLS。另一方面，图28的例子中，多个读出电压VCGR按从大到小的顺序被供给到选择字线WLS。
图29所例示的读出动作基本上与参照图28所说明的读出动作同样地执行。
但是，图28的例子中，在时点t102，使信号线S51、S52的电压从“L”状态上升为“H”状态，由此使选择字线WLS与电压供给线LVG3导通。
另一方面，图29的例子中，在时点t212，使信号线S24的电压从“L”状态上升为“H”状态，由此使选择字线WLS与焊垫电极PVSS导通。
另外，在时点t213，使信号线S24的电压从“H”状态下降为“L”状态，由此使选择字线WLS与焊垫电极PVSS电分离。
另外，在时点t213，使信号线S51、S52的电压从“L”状态上升为“H”状态，由此使选择字线WLS与电压供给线LVG3导通。
另外，图28的例子中，在时点t105，将信号线S51、S52的电压维持为“H”状态，切换供给到电压供给线LVG3的电压。
另一方面，图29的例子中，在时点t215，使信号线S51、S52的电压从“H”状态下降为“L”状态，由此使选择字线WLS与电压供给线LVG3电分离。
另外，在时点t215，使信号线S24的电压从“L”状态上升为“H”状态，由此使选择字线WLS与焊垫电极PVSS导通。
另外，在时点t216，使信号线S24的电压从“H”状态下降为“L”状态，由此使选择字线WLS与焊垫电极PVSS电分离。
另外，在时点t216，使信号线S51、S52的电压从“L”状态上升为“H”状态，由此使选择字线WLS与电压供给线LVG3导通。
图27及图29的例子中，当进行选择字线WLS的放电时，使选择字线WLS一次与焊垫电极PVSS导通。由此，存在能够使选择字线WLS的电压更高速地收敛为所需电压的情况。
此处，例如，当在存储器裸片MD'中执行这样的动作时，是经由配线CG及驱动器模块DRVM来执行选择字线WLS的放电。这样的动作中，有时会因配线CG中的配线电阻的影响，导致放电所需的时间长度会根据所要选择的存储平面MP的位置及数量而变动。在抑制这种现象的情况下，有时很难实现动作的高速化。
此处，在图27及图29的例子中，经由均衡器EQ来进行选择字线WLS的放电。根据这种方法，无论所要选择的存储平面MP的位置及数量如何，均能够使选择字线WLS的电压高速地收敛为所需电压。
此外，图27及图29的例子中，经由图7所例示的电流路径227来进行选择字线WLS的放电。这时，通过调整信号线SREF的电压，能够恰当地调整放电速度。
此外，如图27～图29所例示的动作不仅适用于读出动作，也适用于验证动作及抹除验证动作。另外，电流路径227也可在编程动作、验证动作、抹除电压供给动作或抹除验证动作时加以利用。
另外，在以上的说明中，对在读出动作及写入动作中对选择字线WLS供给读出电压VCGR等时经由均衡器EQ进行充放电的例子进行了说明。但是，例如在对非选择字线WLU供给读出通过电压VREAD、写入通过电压VPASS或接地电压VSS时，也可经由均衡器EQ进行充放电。
[其它实施方式]
以上，对第1实施方式的半导体存储装置进行了说明。但是，这些实施方式的半导体存储装置仅为例示，具体的构成、动作等可适当调整。
例如，图4的例子中，存储器裸片MD具备2个平面群PG0、PG1。另外，2个平面群PG0、PG1分别具备8个存储平面MP。但是，设置在存储器裸片MD的平面群的数量可适当调整。另外，平面群中所含的存储平面MP的数量可适当调整。
另外，图4的例子中，设置了8种配线CG0A、CG1A、CG0B、CG1B、CG0C、CG1C、CG0D、CG1D来作为配线CG。另外，配线CG0A、CG1A、CG0B、CG1B、CG0C、CG1C、CG0D、CG1D分别连接于2个存储平面MP。但是，配线CG的种类数可适当调整。另外，连接于配线CG的存储平面MP的数量可适当调整。
另外，图7的例子中，作为用来不经由配线CG及驱动器模块DRVM而将各存储平面MP与电压供给线LVG1、LVG2、LVG3连接的电路，使用均衡器EQ。但是，也可将这种电路与均衡器EQ分开设置。
另外，无论是否使用均衡器EQ，这种电路的数量均可与存储平面MP的数量相同，也可比存储平面MP的数量少。例如，这种电路可与沿着X方向或Y方向排列的2个以上的存储平面MP对应设置，为所述2个以上的存储平面MP所共有。另外，也可与沿着X方向及Y方向排列的4个以上的存储平面MP对应设置，为所述4个以上的存储平面MP所共有。例如，图6的例子中，均衡器EQ的数量与存储平面MP的数量相同。因此，例如，如图4那样在存储器裸片MD上设置16个存储平面时，存储器裸片MD上设置16个均衡器EQ。另一方面，图30的例子中，均衡器EQ的数量与配线CG的数量相同。例如，如图4那样在存储器裸片MD上设置8种配线CG0A、CG1A、CG0B、CG1B、CG0C、CG1C、CG0D、CG1D时，存储器裸片MD上设置8个均衡器EQ。在此情况下，均衡器EQ与沿着Y方向排列的2个存储平面MP对应设置，为所述2个存储平面MP所共有。
另外，图7的例子中，节点201连接于所有电压供给线LVG1、LVG2、LVG3。但是，节点201只要连接于电压供给线LVG1、LVG2、LVG3中的至少一者即可。另外，也可在节点201处连接电压供给线LVG1、LVG2、LVG3以外的电压供给线。
另外，图8～图12所例示的配置、构成等仅为例示，具体的配置等可适当调整。例如，图11的例子中，多个半导体柱120的下端经由半导体层122连接于半导体衬底100。但是，也可在半导体柱120与半导体衬底100之间，另外设置作为源极线SL(图5)发挥功能的半导体层。另外，这种情况下，也可在这种半导体层与半导体衬底100之间设置配线等。另外，例如，也可将存储器模块MM与周边电路PC形成为不同的芯片，通过将所述2个芯片贴合而制成一个存储器裸片。
[其它]
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并不意图限定发明的范围。这些新颖的实施方式可以用其它各种方式加以实施，且可在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及与其同等的范围内。
[符号的说明]
MC 存储单元
MCA 存储单元阵列
PC 周边电路
P 焊垫电极。

Claims (12)

1.一种半导体存储装置，具备：
多个存储单元阵列，包含第1存储单元及连接于所述第1存储单元的第1字线；
第1配线，电连接于与所述多个存储单元阵列对应的多个所述第1字线；
驱动电路，电连接于所述第1配线；
多个第2配线，经由所述驱动电路而电连接于所述第1配线；
电压产生电路，具有与所述多个第2配线对应设置的多个输出端子；以及
多个第1电路，与所述多个存储单元阵列对应设置；
所述电压产生电路，
经由包含所述多个第2配线、所述驱动电路及所述第1配线的第1电流路径而电连接于所述多个第1字线，且
经由包含所述多个第2配线及所述多个第1电路但不包含所述驱动电路的第2电流路径而电连接于所述多个第1字线。
2.根据权利要求1所述的半导体存储装置，其中
作为所述多个存储单元阵列中的一个存储单元阵列的第1存储单元阵列具备：
多个存储单元，包含所述第1存储单元；以及
多个字线，包含所述第1字线；且
所述多个字线经由所述多个第1电路的其中一个而电连接于所述多个第2配线。
3.根据权利要求2所述的半导体存储装置，其中
所述多个第1电路的其中一个具备：
第1节点，电连接于所述多个字线及所述多个第2配线；
多个第1晶体管，设置在所述第1节点与所述多个字线之间的多个电流路径上；以及
多个第2晶体管，设置在所述第1节点与所述多个第2配线之间的多个电流路径上。
4.根据权利要求3所述的半导体存储装置，其具备被供给第1电源电压的焊垫电极，
所述多个第1电路的至少一个具备：
第3晶体管，设置在所述第1节点与所述焊垫电极之间的第3电流路径上；以及
第4晶体管及第5晶体管，设置在所述第1节点与所述焊垫电极之间的第4电流路径上。
5.根据权利要求3所述的半导体存储装置，其中
所述电压产生电路包含：
第1电压产生组件，输出第1电压；
第2电压产生组件，输出比所述第1电压小的第2电压；以及
第3电压产生组件，输出比所述第2电压小的第3电压。
6.根据权利要求5所述的半导体存储装置，其中
在读出动作时，对所述多个第2晶体管中的电连接于所述第3电压产生组件的第2晶体管的栅极电极，供给使所述第2晶体管为接通状态的电压。
7.根据权利要求5所述的半导体存储装置，其中
在编程动作时，对所述多个第2晶体管中的电连接于所述第1电压产生组件的第2晶体管的栅极电极，供给使所述第2晶体管为接通状态的电压。
8.根据权利要求5所述的半导体存储装置，其中
在验证动作时，对所述多个第2晶体管中的电连接于所述第3电压产生组件的第2晶体管的栅极电极，供给使所述第2晶体管为接通状态的电压。
9.根据权利要求5所述的半导体存储装置，其中
在抹除电压供给动作时，对所述多个第2晶体管中的电连接于所述第1电压产生组件的第2晶体管的栅极电极，供给使所述第2晶体管为接通状态的电压。
10.根据权利要求5所述的半导体存储装置，其中
在抹除验证动作时，对所述多个第2晶体管中的电连接于所述第3电压产生组件的第2晶体管的栅极电极，供给使所述第2晶体管为接通状态的电压。
11.根据权利要求1至10中任一项所述的半导体存储装置，其中
所述多个第1电路分别与1个所述存储单元阵列对应设置。
12.根据权利要求1至10中任一项所述的半导体存储装置，其中
所述多个第1电路分别与2个以上的所述存储单元阵列对应设置。
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