CN112447204B - 半导体存储装置 - Google Patents

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Abstract

根据一实施方式，半导体存储装置具备：第1～第3存储器串，包含第1～第3存储器晶体管；第1～第3位线，连接于第1～第3存储器串；字线，连接于第1～第3存储器晶体管的栅极电极；以及控制电路，对第1～第3存储器晶体管进行编程动作。控制电路在编程动作的第1时点提高第1位线的电压，在比第1时点靠后的第2时点提高字线的电压，在比第1时点靠后的第3时点提高第2位线的电压，在比第2时点及第3时点靠后的第4时点提高第3位线的电压，在比第4时点靠后的第5时点降低字线的电压。

Description

半导体存储装置
相关申请的引用
本申请以2019年9月3日申请的现有的日本专利申请第2019-160266号的优先权的利益为基础，且追求其利益，其内容整体通过引用包含在本文中。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知具备包含存储器晶体管的多个存储器串的半导体存储装置。
发明内容
本发明的实施方式提供一种能够适宜地控制的半导体存储装置。
一实施方式的半导体存储装置具备：第1存储器串，包含第1存储器晶体管；第2存储器串，包含第2存储器晶体管；第3存储器串，包含第3存储器晶体管；第1位线，连接于第1存储器串；第2位线，连接于第2存储器串；第3位线，连接于第3存储器串；字线，连接于第1存储器晶体管、第2存储器晶体管及第3存储器晶体管的栅极电极；以及控制电路，对第1存储器晶体管、第2存储器晶体管及第3存储器晶体管进行编程动作。控制电路在编程动作的第1时点提高第1位线的电压，在比第1时点靠后的第2时点提高字线的电压，在比第1时点靠后的第3时点提高第2位线的电压，在比第2时点及第3时点靠后的第4时点提高第3位线的电压，在比第4时点靠后的第5时点降低字线的电压。
一实施方式的半导体存储装置具备：存储器晶体管；字线，连接于存储器晶体管的栅极电极；周边电路，对存储器晶体管进行编程动作；以及电源电极，能够对周边电路供给电源电压。周边电路从编程动作的第1时点至第2时点，对字线供给编程电压。在第1时点与第2时点之间的第3时点，电源电极中流通的电流上升，在第3时点与第2时点之间的第4时点，电源电极中流通的电流下降。
一实施方式的半导体存储装置具备：多个存储器串，包含存储器晶体管；多条位线，连接于多个存储器串；字线，共通连接于多个存储器串中所包含的多个存储器晶体管的栅极电极；以及周边电路，连接于多条位线及字线。周边电路具备：多个第1晶体管，连接于多条位线；第1电压供给线，共通连接于多个第1晶体管；多个第2晶体管，连接于多条位线；第2电压供给线，共通连接于多个第2晶体管；多个锁存电路，连接于多个第1晶体管的栅极电极及多个第2晶体管的栅极电极；以及锁存电路控制线，共通连接于多个锁存电路。在对于存储器晶体管的编程动作的第1时点，将第1电压传输至第1电压供给线，将第2电压传输至第2电压供给线，在比第1时点靠后的第2时点，字线的电压上升，在比第1时点靠后的第3时点，进行锁存电路控制线的上升或下降，在比第2时点及第3时点靠后的第4时点，进行锁存电路控制线的上升或下降，在比第4时点靠后的第5时点，字线的电压下降。
附图说明
图1是表示存储器系统10的构成的示意性框图。
图2是表示存储器晶粒MD的构成的示意性框图。
图3是表示存储单元阵列MCA的构成的示意性电路图。
图4是表示感测放大器模块SAM的构成的示意性电路图。
图5是表示感测放大器SA的构成的示意性电路图。
图6是表示存储器晶粒MD的构成的示意性俯视图。
图7是表示存储单元阵列MCA的构成的示意性俯视图。
图8是表示存储单元阵列MCA的构成的示意性剖视图。
图9是表示存储单元MC的构成的示意性剖视图。
图10(a)～(c)是用来对记录在存储单元MC中的数据进行说明的示意性图。
图11是用来对读出动作进行说明的示意性剖视图。
图12是用来对写入序列进行说明的示意性流程图。
图13是用来对编程动作进行说明的示意性剖视图。
图14是用来对验证动作进行说明的示意性剖视图。
图15是表示在写入序列时供给至选择字线WL的电压的示意性曲线图。
图16是用来对编程动作进行说明的示意性时序图。
图17是用来对验证动作进行说明的示意性时序图。
具体实施方式
其次，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只不过为一例，并不意图限定本发明地进行表示。
另外，在本说明书中言及“半导体存储装置”时，存在是指存储器晶粒的情况，也存在是指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制晶粒的存储器系统的情况。进而，也存在是指智能手机、平板终端、个人计算机等包含主计算机的构成。
另外，在本说明书中，在言及第1构成“电连接于”第2构成时，第1构成既可直接连接于第2构成，第1构成也可经由配线、半导体部件或晶体管等而连接于第2构成。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管为断开(OFF)状态，第1个晶体管也“电连接”于第3个晶体管。
另外，在本说明书中，在言及第1构成“连接于”第2构成及第3构成“之间”时，存在是指第1构成、第2构成及第3构成串联连接，且第1构成设置在第2构成及第3构成的电流路径的情况。
另外，在本说明书中，在言及电路等使2个配线等“导通”时，例如，存在是指该电路等包含晶体管等，该晶体管等设置在2个配线之间的电流路径，且该晶体管等为接通(ON)状态的情况。
[存储器系统10]图1是表示第1实施方式的存储器系统10的构成的示意性框图。
存储器系统10根据从主计算机20发送的信号，进行用户数据的读出、写入、删除等。存储器系统10例如是存储器芯片、存储卡、SSD或能够存储其它用户数据的系统。存储器系统10具备存储用户数据的多个存储器晶粒MD、以及连接于这些多个存储器晶粒MD及主计算机20的控制晶粒CD。控制晶粒CD例如具备处理器、RAM(Random Access Memory，随机存取存储器)、ROM(Read Only Memory，只读存储器)、ECC(Error Correcting Code，错误校正码)电路等，且进行逻辑地址与实体地址的转换、比特错误检测/订正、耗损平均等处理。
图2是表示第1实施方式的存储器晶粒MD的构成的示意性框图。图3～图5是表示存储器晶粒MD的部分构成的示意性电路图。
如图2所示，存储器晶粒MD具备存储数据的存储单元阵列MCA、及连接于存储单元阵列MCA的周边电路PC。
[存储单元阵列MCA]存储单元阵列MCA具备多个存储器块MB。这些多个存储器块MB如图3所示，分别具备多个串单元SU。这些多个串单元SU分别具备多个存储器串MS。这些多个存储器串MS的一端分别经由位线BL连接于周边电路PC。另外，这些多个存储器串MS的另一端分别经由共通的源极线SL连接于周边电路PC。
存储器串MS具备串联连接于位线BL及源极线SL之间的漏极选择晶体管STD、多个存储单元MC、及源极选择晶体管STS。以下，存在将漏极选择晶体管STD及源极选择晶体管STS简称为选择晶体管(STD、STS)的情况。
本实施方式的存储单元MC是具备作为通道区域发挥功能的半导体层、包含电荷蓄积膜的栅极绝缘膜、及栅极电极的电场效应型晶体管(存储器晶体管)。存储单元MC的阈值电压根据电荷蓄积膜中的电荷量变化。存储单元MC存储1比特或多比特的数据。此外，在与1个存储器串MS对应的多个存储单元MC的栅极电极分别连接着字线WL。这些字线WL分别共通连接于1个存储器块MB中的所有存储器串MS。
选择晶体管(STD、STS)是具备作为通道区域发挥功能的半导体层、栅极绝缘膜及栅极电极的电场效应型晶体管。在选择晶体管(STD、STS)的栅极电极分别连接着选择栅极线(SGD、SGS)。漏极选择线SGD与串单元SU对应地设置，且共通连接于1个串单元SU中的所有存储器串MS。源极选择线SGS共通连接于1个存储器块MB中的所有存储器串MS。
[周边电路PC]周边电路PC如图2所示，具备行解码器RD、感测放大器模块SAM、电压产生电路VG、及定序器SQC。另外，周边电路PC具备地址寄存器ADR、指令寄存器CMR、及状态寄存器STR。另外，周边电路PC具备输入输出控制电路I/O、及逻辑电路CTR。
行解码器RD例如具备解码电路及开关电路。解码电路将保存在地址寄存器ADR中的行地址RA解码。开关电路根据解码电路的输出信号，使与行地址RA对应的字线WL及选择栅极线(SGD、SGS)和对应的电压供给线导通。
感测放大器模块SAM如图4所示，具备与多条位线BL对应的多个感测放大器单元SAU。感测放大器单元SAU具备连接于位线BL的感测放大器SA、连接于感测放大器SA的配线LBUS、及连接于配线LBUS的锁存电路SDL、ADL、BDL、CDL。各感测放大器单元SAU内的配线LBUS经由开关晶体管DSW连接于配线DBUS。此外，感测放大器单元SAU也可以具备连接于配线LBUS的更多锁存电路。
如图5所示，感测放大器SA具备根据位线BL中流通的电流来将配线LBUS的电荷放电的感测晶体管31。感测晶体管31的源极电极连接于接地电压供给端子。漏极电极经由开关晶体管32连接于配线LBUS。栅极电极经由感测节点SEN、放电晶体管33、节点COM、箝位晶体管34及耐压晶体管35连接于位线BL。感测节点SEN经由充电晶体管36及充电晶体管37连接于电压供给线VDD，经由电容器38连接于内部控制信号CLK。节点COM经由充电晶体管39及充电晶体管37连接于电压供给线VDD，经由放电晶体管40连接于电压供给线VSRC。
感测晶体管31、开关晶体管32、放电晶体管33、箝位晶体管34、充电晶体管36、充电晶体管39及放电晶体管40例如是增强型NMOS(N-channel metal oxide semiconductor，N型金氧半导体)晶体管。耐压晶体管35例如是空乏型NMOS晶体管。充电晶体管37例如是PMOS(P-channel metal oxide semiconductor，P型金氧半导体)晶体管。
开关晶体管32的栅极电极连接于信号线STB。放电晶体管33的栅极电极连接于信号线XXL。箝位晶体管34的栅极电极连接于信号线BLC。耐压晶体管35的栅极电极连接于信号线BLS。充电晶体管36的栅极电极连接于信号线HLL。充电晶体管37的栅极电极连接于锁存电路SDL的节点INV。充电晶体管39的栅极电极连接于信号线BLX。放电晶体管40的栅极电极连接于锁存电路SDL的节点INV。信号线STB、XXL、BLC、BLS、HLL、BLX连接于定序器SQC。
锁存电路SDL具备节点LAT及INV、并联连接于这些节点LAT及INV的反相器41及42、连接于节点LAT及配线LBUS的开关晶体管43、以及连接于节点INV及配线LBUS的开关晶体管44。开关晶体管43及44例如是NMOS晶体管。开关晶体管43的栅极电极经由信号线STI连接于定序器SQC。开关晶体管44的栅极电极经由信号线STL连接于定序器SQC。
锁存电路ADL、BDL、CDL与锁存电路SDL大致同样地构成。但是，虽然锁存电路SDL的节点LAT或节点INV连接于感测放大器SA，但是锁存电路ADL、BDL、CDL中与节点LAT或节点INV对应的构成不连接于感测放大器SA。
例如，如图4所示，开关晶体管DSW是NMOS晶体管。开关晶体管DSW连接于配线LBUS及配线DBUS之间。开关晶体管DSW的栅极电极经由信号线DBS连接于定序器SQC。
此外，如图4所例示，所述信号线STB、HLL、XXL、BLX、BLC、BLS分别在感测放大器模块SAM中所包含的所有感测放大器单元SAU之间共通连接。另外，所述电压供给线VDD及电压供给线VSRC分别在感测放大器模块SAM中所包含的所有感测放大器单元SAU之间共通连接。另外，锁存电路SDL的信号线STI及信号线STL分别在感测放大器模块SAM中所包含的所有感测放大器单元SAU之间共通连接。同样地，锁存电路ADL、BDL、CDL中与信号线STI及信号线STL对应的信号线ATI、ATL、BTI、BTL、CTI、CTL分别在感测放大器模块SAM中所包含的所有感测放大器单元SAU之间共通连接。另外，所述信号线DBS分别与感测放大器模块SAM中所包含的所有感测放大器单元SAU对应地设置多条。
另外，感测放大器模块SAM具备未图示的高速缓冲存储器、解码电路及开关电路。高速缓冲存储器具备分别连接于多条配线DBUS的多个锁存电路XDL(图2)。解码电路将保存在地址寄存器ADR中的列地址CA解码。开关电路根据解码电路的输出信号，使与列地址CA对应的锁存电路XDL与总线DB导通。
电压产生电路VG(图2)例如具备电荷泵电路等升压电路、调节器等降压电路、及未图示的多条电压供给线。另外，所述升压电路及降压电路分别连接于电源电压供给端子VCC、VSS。电压产生电路VG根据来自定序器SQC的内部控制信号使电源电压供给端子VCC－VSS间的电压升压或降压，产生对于存储单元阵列MCA的读出动作、写入序列及删除序列时供给至位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)的多种动作电压，从多条电压供给线同时输出。
定序器SQC将保存在指令寄存器CMR中的指令数据CMD依次解码，将内部控制信号输出至行解码器RD、感测放大器模块SAM、及电压产生电路VG。另外，定序器SQR将适当表示自身的状态之状态数据输出至状态寄存器STR。例如，在执行写入序列或删除序列时，将表示写入序列或删除序列是否正常结束的信息作为状态数据输出。
输入输出控制电路I/O具备数据输入输出端子I/O0～I/O7、连接于这些数据输入输出端子I/O0～I/O7的移位寄存器、连接于该移位寄存器的FIFO(First In First Out，先进先出)缓冲器。输入输出控制电路I/O根据来自逻辑电路CTR的内部控制信号，将从数据输入输出端子I/O0～I/O7输入的数据输出至感测放大器模块SAM内的锁存电路XDL、地址寄存器ADR或指令寄存器CMR。另外，将从锁存电路XDL或状态寄存器STR输入的数据输出至数据输入输出端子I/O0～I/O7。
逻辑电路CTR经由外部控制端子/CEn、CLE、ALE、/WE、/RE从控制晶粒CD接收外部控制信号，根据该外部控制信号将内部控制信号输出至输入输出控制电路I/O。
接下来，参照图6～图9，对本实施方式的半导体存储装置的构成例进行说明。图6是本实施方式的半导体存储装置的示意性俯视图。图7是由图6的A所示部分的示意性放大图。图8是将图7所示的构造以B-B'线切断，从箭头方向观察的示意性剖视图。图9是图8的示意性放大图。此外，图6～图9表示示意性构成，具体构成能够适当变更。另外，在图6～图9中，省略了部分构成。
如图6所示，本实施方式的半导体存储装置具备半导体衬底100。在图示的例子中，在半导体衬底100设置着排列在X方向的2个存储单元阵列MCA。另外，在沿着存储单元阵列MCA的X方向两端部在Y方向延伸的区域设置着行解码器RD。另外，在沿着存储单元阵列MCA的Y方向端部在X方向延伸的区域设置着感测放大器模块SAM。在设置着感测放大器模块SAM的区域的X方向两端部附近的区域设置着构成行解码器RD的一部分的驱动器电路DRV。另外，在这些区域外侧的区域，设置着电压产生电路VG、定序器SQC、输入输出控制电路I/O及逻辑电路CTR。
存储单元阵列MCA具备排列在Y方向的多个存储器块MB。如图7所示，存储器块MB具备排列在Y方向的2个子块构造SB。另外，在Y方向上相邻的2个子块构造SB之间设置着在X方向延伸的块间构造ST。2个存储器块MB中所包含的字线WL介隔块间构造ST电绝缘。
子块构造SB具备排列在Y方向的2个串单元SU、及设置在这些2个串单元SU之间的子块间绝缘层SHE。
如图8所例示，串单元SU具备设置在半导体衬底100上方的多个导电层110、多个半导体层120、以及分别设置在多个导电层110及多个半导体层120之间的多个栅极绝缘膜130。
半导体衬底100例如是包含P型杂质的单晶硅(Si)等半导体衬底。在半导体衬底100的表面的一部分，设置着包含磷(P)等N型杂质的N型阱。另外，在N型阱的表面的一部分，设置着包含硼(B)等P型杂质的P型阱。
导电层110是在X方向延伸的大致板状的导电层，且在Z方向排列着多个。导电层110例如可以包含氮化钛(TiN)及钨(W)的积层膜等，也可以包含含有磷或硼等杂质的多晶硅等。另外，在导电层110之间设置着氧化硅(SiO2)等绝缘层111。
多个导电层110中位于最下层的一个或多个导电层110作为源极选择线SGS(图3)及连接于源极选择线SGS的多个源极选择晶体管STS的栅极电极发挥功能。另外，位于较其靠上方的多个导电层110作为字线WL(图3)及连接于字线WL的多个存储单元MC(图3)的栅极电极发挥功能。另外，位于较其靠上方的一个或多个导电层110作为漏极选择线SGD及连接于漏极选择线SGD的多个漏极选择晶体管STD(图3)的栅极电极发挥功能。
如图7所例示，半导体层120在X方向及Y方向配设着多个。半导体层120例如是非掺杂的多晶硅(Si)等半导体膜。例如，如图8所例示，半导体层120具有大致圆筒状的形状，在中心部分设置着氧化硅等绝缘膜121。另外，半导体层120的外周面分别由导电层110包围。半导体层120的下端部经由非掺杂的单晶硅等半导体层122连接于半导体衬底100的P型阱。半导体层122介隔氧化硅等绝缘层123而与导电层110对向。半导体层120的上端部经由包含磷(P)等N型杂质的半导体层124、接点Ch及Cb连接于位线BL。半导体层120分别作为1个存储器串MS(图3)中所包含的多个存储单元MC及漏极选择晶体管STD的通道区域发挥功能。半导体层122作为源极选择晶体管STS的部分通道区域发挥功能。
例如，如图9所示，栅极绝缘膜130具备积层在半导体层120及导电层110之间的隧道绝缘膜131、电荷蓄积膜132、及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如是氧化硅等绝缘膜。电荷蓄积膜132例如是氮化硅(SiN)等能够蓄积电荷的膜。隧道绝缘膜131、电荷蓄积膜132、及阻挡绝缘膜133具有大致圆筒状的形状，沿着半导体层120的外周面在Z方向延伸。
此外，图9表示了栅极绝缘膜130具备氮化硅等电荷蓄积膜132的示例，但栅极绝缘膜130例如也可以具备包含N型或P型杂质的多晶硅等浮动栅极。
例如，如图8所示，块间构造ST包含在Z方向延伸的导电层LI、以及设置在该导电层LI及多个导电层110之间的绝缘层SW。
导电层LI是在Z方向及X方向延伸的大致板状的导电层，作为源极线SL的一部分发挥功能。导电层LI例如可以包含氮化钛(TiN)及钨(W)的积层膜等，也可以包含含有磷或硼等杂质的多晶硅等，也可以包含硅化物等。绝缘层SW例如是氧化硅(SiO2)等绝缘层。
[存储单元MC的阈值电压]接下来，参照图10，对存储单元MC的阈值电压进行说明。图10(a)是用来对存储单元MC的阈值电压进行说明的示意性柱状图。横轴表示字线WL的电压，纵轴表示存储单元MC的数量。图10(b)是存储单元MC的阈值电压及记录在存储单元MC中的数据的一例。图10(c)是存储单元MC的阈值电压及记录在存储单元MC中的数据的另一例。
如上所述，存储单元阵列MCA具备多个存储单元MC。在对这些多个存储单元MC执行写入序列的情况下，这些存储单元MC的阈值电压被控制为多种状态。图10(a)表示了控制为8种状态的存储单元MC的阈值电压的分布。例如，控制为A状态的存储单元MC的阈值电压大于图10(a)的读出电压VCGAR及验证电压VVFYA，小于读出电压VCGBR及验证电压VVFYB。另外，所有存储单元MC的阈值电压小于图10(a)的读出通路电压VREAD。
在本实施方式中，通过将存储单元MC调整为8种状态，将3比特的数据记录在各存储单元MC。
例如，Er状态与最低的阈值电压(删除状态的存储单元MC的阈值电压)对应。对与Er状态对应的存储单元MC例如分配数据“111”。
另外，A状态与比对应于所述Er状态的阈值电压高的阈值电压对应。对与A状态对应的存储单元MC例如分配数据“101”。
另外，B状态与比对应于所述A状态的阈值电压高的阈值电压对应。对与B状态对应的存储单元MC例如分配数据“001”。
以下，同样地，图中的C状态～G状态与比对应于B状态～F状态的阈值电压高的阈值电压对应。对与这些分布对应的存储单元MC例如分配数据“011”、“010”、“110”、“100”、“000”。
此外，在如图10(b)所例示的分配的情况下，下位比特的数据能够由1个读出电压VCGDR判别，中位比特的数据能够由3个读出电压VCGAR、VCGCR、VCGFR判别，上位比特的数据能够由3个读出电压VCGBR、VCGER、VCGGR判别。存在将这样的数据分配称为1-3-3编码的情况。
此外，记录在存储单元MC中的数据的比特数量、状态的数量、对于各状态的数据的分配等能够适当变更。
例如，在如图10(c)所例示的分配的情况下，下位比特的数据能够由1个读出电压VCGDR判别，中位比特的数据能够由2个读出电压VCGBR、VCGFR判别，上位比特的数据能够由3个读出电压VCGAR、VCGCR、VCGER、VCGGR判别。存在将这样的数据分配称为1-2-4编码的情况。
[读出动作]接下来，参照图10及图11，对本实施方式的半导体存储装置的读出动作进行说明。图11是用来对读出动作进行说明的示意性剖视图。此外，在以下的说明中，对根据图10(b)的1-3-3编码分配数据的例子进行说明。
在读出下位比特时，例如，如图11所示，使选择页P中所包含的多个选择存储单元MC选择性地与位线BL及源极线SL导通。例如，将接通电压VON供给至与选择页P对应的漏极选择线SGD及源极选择线SGS，使选择晶体管(STD、STS)为接通状态。另外，将断开电压VOFF供给至除此以外的漏极选择线SGD及源极选择线SGS，使选择晶体管(STD、STS)为断开状态。另外，将读出通路电压VREAD供给至与非选择页对应的非选择字线WL，使连接于非选择字线WL的所有存储单元MC为接通状态。
另外，如图11所示，将读出电压VCGDR供给至与选择页P对应的选择字线WL。由此，与图10(a)的Er状态～C状态对应的存储单元MC为接通状态，与D状态～G状态对应的存储单元MC为断开状态。
另外，利用感测放大器SA，检测选择存储单元MC的接通状态/断开状态。例如，对图5的配线LBUS进行充电，使信号线STL为“H”状态，使锁存电路SDL保存“H”。另外，使信号线HLL、BLX及BLC为“H”状态，开始位线BL及感测节点SEN的充电。另外，将信号线HLL从“H”状态切换为“L”状态，将信号线XXL从“L”状态切换为“H”状态，将感测节点SEN的电荷释放至位线BL。此处，连接于与接通状态的存储单元MC对应的位线BL的感测节点SEN的电压相对较大幅度地减少。另一方面，连接于与断开状态的存储单元MC对应的位线BL的感测节点SEN的电压减少幅度不太大。因此，通过在规定时点将信号线STB设为“H”状态而将配线LBUS的电荷释放或维持，将信号线STL再次设为“H”状态，从而在与接通状态及断开状态的选择存储单元MC对应的锁存电路SDL中分别锁存“L”及“H”。
然后，将锁存在锁存电路SDL中的数据输出。例如，将锁存在锁存电路SDL中的数据经由配线LBUS、锁存电路XDL、总线DB及输入输出控制电路I/O，传输至控制晶粒CD。控制晶粒CD对该数据进行比特错误检测/订正等，然后传输至主计算机20。
在读出中位比特时，例如，使选择存储单元MC选择性地与位线BL及源极线SL导通。接下来，例如，将读出电压VCGAR供给至选择字线WL，检测选择存储单元MC的接通状态/断开状态，将锁存电路SDL的数据传输至锁存电路ADL。同样地，将读出电压VCGCR供给至选择字线WL，检测选择存储单元MC的接通状态/断开状态，将锁存电路SDL的数据传输至锁存电路BDL。同样地，将读出电压VCGFR供给至选择字线WL，检测选择存储单元MC的接通状态/断开状态，将锁存电路SDL的数据传输至锁存电路CDL。接下来，在锁存电路ADL、BDL、CDL间进行异或等运算处理，算出选择存储单元MC的中位比特的数据。然后，将所算出的数据输出。
在读出上位比特时，例如，使选择存储单元MC选择性地与位线BL及源极线SL导通。接下来，例如，将读出电压VCGBR供给至选择字线WL，检测选择存储单元MC的接通状态/断开状态，将锁存电路SDL的数据传输至锁存电路ADL。同样地，将读出电压VCGER供给至选择字线WL，检测选择存储单元MC的接通状态/断开状态，将锁存电路SDL的数据传输至锁存电路BDL。同样地，将读出电压VCGGR供给至选择字线WL，检测选择存储单元MC的接通状态/断开状态，将锁存电路SDL的数据传输至锁存电路CDL。接下来，在锁存电路ADL、BDL、CDL间进行异或等运算处理，算出选择存储单元MC的上位比特的数据。然后，将所算出的数据输出。
[写入序列]接下来，参照图12～图15，对半导体存储装置的写入序列进行说明。写入序列包含编程动作及验证动作。图12是用来对写入序列进行说明的示意性流程图。图13是用来对编程动作进行说明的示意性剖视图。图14是用来对验证动作进行说明的示意性剖视图。图15是表示在写入序列时供给至选择字线WL的电压的示意性曲线图。
在步骤S101中，例如，如图12所示，将循环次数n设定为1。循环次数n记录在寄存器等中。
在步骤S102中，进行编程动作。
在编程动作时，例如，对连接于进行阈值电压调整的存储单元MC的位线BL与连接于未进行阈值电压调整的存储单元MC的位线BL供给不同的电压。例如，将与前者对应的锁存电路SDL(图5)的节点LAT设为“H”，将与后者对应的锁存电路SDL的节点LAT设为“L”。另外，将信号线BLX、BLC设为“H”。对与前者对应的位线BL，例如经由接地电压供给端子供给接地电压。对与后者对应的位线BL，例如经由电压供给线VDD供给规定的编程禁止电压。
另外，如图13所示，使进行阈值电压调整的存储单元MC选择性地与位线BL导通。例如，对与选择页P对应的漏极选择线SGD供给接通电压VON'，对除此以外的漏极选择线SGD供给断开电压VOFF。接通电压VON'例如也可以小于图11的接通电压VON。由此，与被供给有接地电压的位线BL对应的漏极选择晶体管STD为接通状态，与被供给有编程禁止电压的位线BL对应的漏极选择晶体管STD为断开状态。另外，对与非选择页对应的非选择字线WL供给写入通路电压VPASS。写入通路电压VPASS例如大于图11的读出通路电压VREAD。
另外，如图13所示，将编程电压VPGM供给至选择字线WL。编程电压VPGM大于写入通路电压VPASS。由此，将电子蓄积在所期望的存储单元MC的电荷蓄积膜132(图9)，存储单元MC的阈值电压增大。
在步骤S103(图12)中，进行验证动作。在验证动作时，例如，如图14所示，与读出动作同样地，使选择存储单元MC选择性地与位线BL及源极线SL导通。接下来，例如，将验证电压VVFYA、VVFYB、VVFYC、VVFYD、VVFYE、VVFYF及VVFYG(图10(a))的至少一个供给至选择字线WL，检测选择存储单元MC的接通状态/断开状态，将锁存电路SDL的数据传输至锁存电路XDL。
此外，例如，如图15所示，在1次验证动作中，也可以将大小互不相同的多个验证电压依次供给至选择字线WL。例如，在选择页P中包含与A状态～C状态对应的多个存储单元MC时等，在1次验证动作中，也可以执行下述动作。例如，使选择存储单元MC选择性地与位线BL及源极线SL导通。接下来，将验证电压VVFYA供给至选择字线WL，检测与A状态对应的选择存储单元MC的接通状态/断开状态，将锁存电路SDL的数据传输至锁存电路ADL、BDL、CDL的任一个。接下来，将验证电压VVFYB供给至选择字线WL，检测与B状态对应的选择存储单元MC的接通状态/断开状态，将锁存电路SDL的数据传输至锁存电路ADL、BDL、CDL的任一个。接下来，将验证电压VVFYC供给至选择字线WL，检测与C状态对应的选择存储单元MC的接通状态/断开状态，将锁存电路SDL的数据传输至锁存电路ADL、BDL、CDL的任一个。然后，将传输至锁存电路ADL、BDL、CDL中任一个的数据传输至锁存电路XDL。
在步骤S104(图12)中，判定验证动作的结果。例如，在保存在锁存电路XDL中的数据包含固定以上“L”时等，判定为验证失败(FAIL)，前进至步骤S105。另一方面，在保存在锁存电路XDL中的数据不包含固定以上“L”时等，判定为验证通过(PASS)，前进至步骤S107。
在步骤S105中，判定循环次数n是否达到规定的次数N。在未达到的情况下前进至步骤S106。在达到的情况下前进至步骤S108。
在步骤S106中，将循环次数n加上1，前进至步骤S102。另外，在步骤S106中，例如，如图15所示，将编程电压VPGM加上规定的电压ΔV。
在步骤S107中，将表示写入序列正常结束的状态数据储存在状态寄存器STR(图2)中，输出至控制晶粒CD(图1)，结束写入序列。
在步骤S108中，将表示写入序列未正常结束的状态数据储存在状态寄存器STR(图2)中，输出至控制晶粒CD(图1)，结束写入序列。
[编程动作]接下来，参照图16，对所述编程动作更详细地进行说明。图16是用来对编程动作进行说明的示意性时序图。
在本实施方式的编程动作中，调整位线BL的电压。由此，使进行阈值电压调整的存储单元的通道(反转层)-栅极电极间的电压(以下，称为“通道-栅极电压”)、与未进行阈值电压调整的存储单元之间的通道-栅极电压为不同的大小。另外，通过将进行阈值电压调整的存储单元的通道-栅极电压依次切换，而将蓄积在各存储单元MC的电荷蓄积膜132中的电子的量跨多个等级地进行调整。
此外，图16中的“MC_a”表示未进行阈值电压调整的存储单元MC。另外，“BL_a”表示连接于存储单元MC_a的位线BL，“LAT_a”表示与存储单元MC_a对应的锁存电路SDL的节点LAT。另外，图16中的“MC_b”表示进行阈值电压调整的存储单元MC。另外，“BL_b”表示连接于存储单元MC_b的位线BL，“LAT_b”表示与存储单元MC_b对应的锁存电路SDL的节点LAT。另外，图16中的“MC_c”表示比存储单元MC_b更强且进行阈值电压调整的存储单元MC。另外，“BL_c”表示连接于存储单元MC_c的位线BL，“LAT_c”表示与存储单元MC_c对应的锁存电路SDL的节点LAT。另外，图16中的“MC_d”表示比存储单元MC_c更强且进行阈值电压调整的存储单元MC。另外，“BL_d”表示连接于存储单元MC_d的位线BL，“LAT_d”表示与存储单元MC_d对应的锁存电路SDL的节点LAT。
在编程动作开始时，字线WL为浮动状态，字线WL的电压为接地电压左右。另外，对漏极选择线SGD供给断开电压VOFF。另外，节点LAT_a、LAT_b、LAT_c、LAT_d的状态为(L、L、L、L)，连接于位线BL_a、BL_b、BL_c、BL_d的充电晶体管37(图5)为断开状态，放电晶体管40(图5)为接通状态。另外，对电压供给线VDD供给编程禁止电压，对电压供给线VSRC供给接地电压。因此，对位线BL_a、BL_b、BL_c、BL_d供给接地电压。
在时点t101，连接于存储单元MC_a的锁存电路SDL的数据反转。例如，信号线STI或信号线STL的电压上升，节点LAT_a、LAT_b、LAT_c、LAT_d的状态为(H、L、L、L)，信号线STI或信号线STL的电压下降。由此，连接于位线BL_a的充电晶体管37(图5)为接通状态，对连接于位线BL_a的节点COM供给编程禁止电压。在该时点，对箝位晶体管34的栅极电极供给充分大的电压，对位线BL_a供给编程禁止电压。
此外，在时点t101，存在如下情况：由于位线BL_a等的充电开始，所以电压供给线VDD的电压暂时降低。另外，存在如下情况：为了使电压供给线VDD的电压升压，在电压产生电路VG中消耗电力，电源电压供给端子VCC、VSS中流通的电流暂时增大。
在时点t102，对与选择页P对应的漏极选择线SGD供给接通电压VON'。由此，连接于存储单元MC_a的漏极选择晶体管STD为断开状态，连接于存储单元MC_b、MC_c、MC_d的漏极选择晶体管STD为接通状态。
在时点t103，对字线WL供给写入通路电压VPASS。此处，与存储单元MC_a对应的漏极选择晶体管STD为断开状态。因此，存储单元MC_a的通道(反转层)的电压通过与字线WL的电容耦合而上升。另一方面，与存储单元MC_b、MC_c、MC_d对应的漏极选择晶体管STD为接通状态。因此，存储单元MC_b、MC_c、MC_d的通道的电压与位线BL_b、BL_c、BL_d同样地，为接地电压左右。
在时点t104，对选择字线WL供给编程电压VPGM。此处，存储单元MC_a的通道(反转层)的电压通过与字线WL的电容耦合而上升。因此，电子不蓄积在存储单元MC_a的电荷蓄积膜132(图9)。另一方面，存储单元MC_b、MC_c、MC_d的通道的电压为接地电压左右。因此，电子蓄积在存储单元MC_b、MC_c、MC_d的电荷蓄积膜132(图9)。
在时点t105，连接于存储单元MC_b的锁存电路SDL的数据反转，节点LAT_a、LAT_b、LAT_c、LAT_d的状态为(H、H、L、L)。由此，连接于位线BL_b的充电晶体管37(图5)为接通状态，对连接于位线BL_b的节点COM供给编程禁止电压。在该时点，对箝位晶体管34的栅极电极供给相对较小的电压，位线BL_b及存储单元MC_b的通道的电压由箝位晶体管34箝位。也就是说，对位线BL_b及存储单元MC_b的通道传输从箝位晶体管34的栅极电压减去箝位晶体管34的阈值电压的程度大小的电压VBLC_QPW。由此，存储单元MC_b的通道-栅极电极间的电压减少，电子蓄积在存储单元MC_b的电荷蓄积膜132中的速度降低。
此外，在时点t105，存在如下情况：由于开始位线BL_b等的充电，所以电压供给线VDD的电压暂时降低。另外，存在如下情况：为了使电压供给线VDD的电压升压，在电压产生电路VG中消耗电力，电源电压供给端子VCC、VSS中流通的电流暂时增大。
在时点t106，连接于存储单元MC_c的锁存电路SDL的数据反转，节点LAT_a、LAT_b、LAT_c、LAT_d的状态为(H、H、H、L)。由此，连接于位线BL_c的充电晶体管37(图5)为接通状态，对连接于位线BL_c的节点COM供给编程禁止电压。在该时点，对箝位晶体管34的栅极电极供给相对较小的电压。因此，位线BL_c及存储单元MC_c的通道的电压为与位线BL_b及存储单元MC_b的通道的电压相同程度大小的电压VBLC_QPW。由此，存储单元MC_c的通道-栅极电极间的电压减少，电子蓄积在存储单元MC_c的电荷蓄积膜132中的速度降低。
此外，在时点t106，存在如下情况：由于开始位线BL_c等的充电，所以电压供给线VDD的电压暂时降低。另外，存在如下情况：为了使电压供给线VDD的电压升压，在电压产生电路VG中消耗电力，电源电压供给端子VCC、VSS中流通的电流暂时增大。
在时点t107，开始字线WL、位线BL、漏极选择线SGD等的放电。
[验证动作]接下来，参照图17，对所述验证动作更详细地进行说明。图17是用来对验证动作进行说明的示意性时序图。此外，在以下的说明中，对于对A状态、B状态及C状态的存储单元MC执行验证动作的例进行说明。
在本实施方式的验证动作中，根据选择存储单元MC的阈值电压，将选择存储单元MC分类为所述4个存储单元MC_a、MC_b、MC_c、MC_d的任一者。
此外，图17中的“MC_A”表示与A状态对应的选择存储单元MC。另外，“BL_A”表示连接于存储单元MC_A的位线BL。另外，图17中的“MC_B”表示与B状态对应的选择存储单元MC。另外，“BL_B”表示连接于存储单元MC_B的位线BL。另外，图17中的“MC_C”表示与C状态对应的选择存储单元MC。另外，“BL_C”表示连接于存储单元MC_C的位线BL。
在验证动作的规定时点，对选择字线供给验证电压VVFYA。另外，对位线BL_A、BL_B、BL_C供给接地电压左右的电压。另外，信号线STB、XXL、BLC、HLL、BLX(图5)的状态为(L、L、L、L、L)。另外，与存储单元MC_A、MC_B、MC_C对应的锁存电路SDL的状态为(H、L、L)。
在时点t201，切换信号线BLC、HLL、BLX的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、L、H、H、H)。随之，将位线BL_A及感测节点SEN(图5)充电。
在时点t202，切换信号线XXL、HLL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、H、H、L、H)。随之，开始感测节点SEN的放电。
在时点t203，切换信号线XXL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、L、H、L、H)。随之，感测节点SEN的放电结束。
在时点t204，切换信号线STB的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(H、L、H、L、H)。此处，感测晶体管31根据感测节点SEN的电压为接通状态或断开状态。因此，当将信号线STB切换为“H”状态时，配线LBUS的电荷根据感测节点SEN的电压放电或维持。感测放大器模块SAM内的任一个锁存电路获得该状态。
在时点t205，切换信号线STB、HLL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、L、H、H、H)。随之，配线LBUS的放电结束。另外，开始感测节点SEN的充电。
另外，在时点t205，与存储单元MC_B对应的锁存电路SDL的状态反转，与存储单元MC_A、MC_B、MC_C对应的锁存电路SDL的状态为(H、H、L)。随之，将位线BL_B充电。
在时点t206，切换信号线XXL、HLL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、H、H、L、H)。随之，开始感测节点SEN的放电。
在时点t207，切换信号线XXL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、L、H、L、H)。随之，感测节点SEN的放电结束。
在时点t208，切换信号线STB的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(H、L、H、L、H)。随之，配线LBUS的电荷放电或维持。感测放大器模块SAM内的任一个锁存电路获得该状态。
在时点t209，切换信号线STB、HLL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、L、H、H、H)。随之，配线LBUS的放电结束。另外，开始感测节点SEN的充电。
另外，在时点t209，与存储单元MC_A对应的锁存电路SDL的状态反转，与存储单元MC_A、MC_B、MC_C对应的锁存电路SDL的状态为(L、H、L)。随之，将位线BL_A放电。
在时点t221，选择字线WL的电压从验证电压VVFYA切换为验证电压VVFYB。
在时点t222，切换信号线XXL、HLL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、H、H、L、H)。随之，开始感测节点SEN的放电。
在时点t223，切换信号线XXL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、L、H、L、H)。随之，感测节点SEN的放电结束。
在时点t224，切换信号线STB的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(H、L、H、L、H)。随之，配线LBUS的电荷放电或维持。感测放大器模块SAM内的任一个锁存电路获得该状态。
在时点t225，切换信号线STB、HLL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、L、H、H、H)。随之，配线LBUS的放电结束。另外，开始感测节点SEN的充电。
另外，在时点t225，与存储单元MC_C对应的锁存电路SDL的状态反转，与存储单元MC_A、MC_B、MC_C对应的锁存电路SDL的状态为(L、H、H)。随之，将位线BL_C充电。
在时点t226，切换信号线XXL、HLL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、H、H、L、H)。随之，开始感测节点SEN的放电。
在时点t227，切换信号线XXL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、L、H、L、H)。随之，感测节点SEN的放电结束。
在时点t228，切换信号线STB的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(H、L、H、L、H)。随之，配线LBUS的电荷放电或维持。感测放大器模块SAM内的任一个锁存电路获得该状态。
在时点t229，切换信号线STB、HLL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、L、H、H、H)。随之，配线LBUS的放电结束。另外，开始感测节点SEN的充电。
另外，在时点t229，与存储单元MC_B对应的锁存电路SDL的状态反转，与存储单元MC_A、MC_B、MC_C对应的锁存电路SDL的状态为(L、L、H)。随之，位线BL_B放电。
在时点t241，选择字线WL的电压从验证电压VVFYB切换为验证电压VVFYC。
在时点t242，切换信号线XXL、HLL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、H、H、L、H)。随之，开始感测节点SEN的放电。
在时点t243，切换信号线XXL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、L、H、L、H)。随之，感测节点SEN的放电结束。
在时点t244，切换信号线STB的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(H、L、H、L、H)。随之，配线LBUS的电荷放电或维持。感测放大器模块SAM内的任一个锁存电路获得该状态。
在时点t245，切换信号线STB、HLL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、L、H、H、H)。随之，配线LBUS的放电结束。另外，开始感测节点SEN的充电。
在时点t246，切换信号线XXL、HLL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、H、H、L、H)。随之，开始感测节点SEN的放电。
在时点t247，切换信号线XXL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、L、H、L、H)。随之，感测节点SEN的放电结束。
在时点t248，切换信号线STB的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(H、L、H、L、H)。随之，配线LBUS的电荷放电或维持。感测放大器模块SAM内的任一个锁存电路获得该状态。
在时点t249，切换信号线STB、HLL的状态，信号线STB、XXL、BLC、HLL、BLX的状态为(L、L、H、H、H)。随之，配线LBUS的放电结束。另外，开始感测节点SEN的充电。
另外，在时点t249，与存储单元MC_C对应的锁存电路SDL的状态反转，与存储单元MC_A、MC_B、MC_C对应的锁存电路SDL的状态为(L、L、L)。随之，将位线BL_C放电。
此外，在以下的说明中，存在将从所述时点t202至时点t203为止的时间tS1、从时点t222至时点t223为止的时间tS1、及从时点t242至时点t243为止的时间tS1称为感测时间tS1等的情况。另外，存在将从所述时点t206至时点t207为止的时间tS2、从时点t226至时点t227为止的时间tS2、及从时点t246至时点t247为止的时间tS2称为感测时间tS2等的情况。感测时间tS1小于感测时间tS2。
在图17的例子中，存储单元MC_A的状态获得2次，存储单元MC_B、MC_C的状态各获得3次。
存储单元MC_A中在时点t202至时点t203之间流通充分电流的存储单元MC_A(与时点t204至时点t205之间对应的锁存电路SDL、ADL、BDL、CDL的数据反转的存储单元MC_A)被分类为所述存储单元MC_c。除此以外的存储单元MC_A中在时点t206至时点t207之间流通充分电流的存储单元MC_A被分类为所述存储单元MC_b。除此以外的存储单元MC_A中在时点t206至时点t207之间未流通充分电流的存储单元MC_A被分类为所述存储单元MC_a。
存储单元MC_B中在时点t206至时点t207之间流通充分电流的存储单元MC_B被分类为所述存储单元MC_d。除此以外的存储单元MC_B中在时点t222至时点t223之间流通充分电流的存储单元MC_B被分类为所述存储单元MC_c。除此以外的存储单元MC_B中在时点t226至时点t227之间流通充分电流的存储单元MC_B被分类为所述存储单元MC_b。除此以外的存储单元MC_B中在时点t226至时点t227之间未流通充分电流的存储单元MC_B被分类为所述存储单元MC_a。
存储单元MC_C中在时点t226至时点t227之间流通充分电流的存储单元MC_C被分类为所述存储单元MC_d。除此以外的存储单元MC_C中在时点t242至时点t243之间流通充分电流的存储单元MC_C被分类为所述存储单元MC_c。除此以外的存储单元MC_C中在时点t246至时点t247之间流通充分电流的存储单元MC_C被分类为所述存储单元MC_b。除此以外的存储单元MC_C中在时点t246至时点t247之间未流通充分电流的存储单元MC_C被分类为所述存储单元MC_a。
[效果]根据本实施方式的半导体存储装置，通过根据存储单元MC的阈值电压，依次切换存储单元MC的通道-栅极电压，而将蓄积在各存储单元MC的电荷蓄积膜132中的电子的量跨多个等级地控制。由此，可使如参照图10(a)所说明的阈值电压的分布的宽度变细，减少错误比特数。
另外，例如，考虑在将蓄积在存储单元MC的电荷蓄积膜132中的电子的量跨多个等级地控制的情况下，使位线BL与多条电压供给线能够连接地构成。然而，若想要实现这样的构成，感测放大器SA的晶体管数量会增大。此处，感测放大器SA设置着与位线BL相同数量，存在当感测放大器SA的晶体管数量增大时，电路面积大幅度增大的情况。因此，根据本实施方式的半导体存储装置，将位线BL的电压在多个时点依次切换。这样的方法能够不使感测放大器SA中的晶体管数量增大地实现。
[其它实施方式]以上，对实施方式的半导体存储装置进行了说明。然而，以上的说明只不过为例示，所述构成或方法等能够适当调整。
例如，在图16所例示的编程动作中，位线BL_b的电压上升的时点t105是比对选择字线WL供给编程电压VPGM的时点t104靠后的时点。然而，位线BL_b的电压上升的时点只要是比对与选择页P对应的漏极选择线SGD供给接通电压VON'的时点t102靠后的时点，则也可以是比对选择字线WL供给编程电压VPGM的时点t104靠前的时点。
另外，例如，在图16的例子中，将选择存储单元MC分类为4个存储单元MC_a、MC_b、MC_c、MC_d的任一个，以4种态样进行电压控制。然而，也可以将选择存储单元MC分类为5个以上的种类，以5种以上的态样进行电压控制。
在这样的情况下，例如，在编程动作中，考虑在图16的时点t103至时点t107为止的规定时点，使连接于与第5种以后的分类对应的存储单元MC的锁存电路SDL的数据反转。但是，考虑将该时点设为与时点t105及时点t106不同的时点。
另外，在图17所例示的验证动作中，每当切换供给至选择字线WL的验证电压时，使用2种感测时间tS1、tS2而获得存储单元MC的状态各2次。然而，也可以将验证电压切换之后使用3种以上的感测时间而获得存储单元MC的状态各3次。另外，也可以将验证电压切换之后获得存储单元MC的状态各1次。
另外，在图17所例示的验证动作中，在将与A状态对应的验证电压VVFYA供给至选择字线WL的期间提高与B状态对应的位线BL_B的电压，在时点t206～时点t209之间获得与A状态对应的存储单元MC_A及与B状态对应的存储单元MC_B这两者的状态。然而，提高各位线BL的电压时点可以更早，也可以比其迟。
另外，在图17所例示的验证动作中，使用与A状态至G状态对应的7种验证电压VVFYA～VVFYG的任一种。然而，例如，也可以与各状态对应地设定2种以上的验证电压。
[其它]对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，可进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围中。

Claims (5)

1.一种半导体存储装置，具备：第1存储器串，包含第1存储器晶体管；第2存储器串，包含第2存储器晶体管；第3存储器串，包含第3存储器晶体管；第1位线，连接于所述第1存储器串；第2位线，连接于所述第2存储器串；第3位线，连接于所述第3存储器串；字线，连接于所述第1存储器晶体管、所述第2存储器晶体管及所述第3存储器晶体管的栅极电极；以及控制电路，对所述第1存储器晶体管、所述第2存储器晶体管及所述第3存储器晶体管进行编程动作；所述控制电路在所述编程动作的第1时点提高所述第1位线的电压，在比所述第1时点靠后的第2时点提高所述字线的电压，在比所述第1时点靠后的第3时点提高所述第2位线的电压，在比所述第2时点及所述第3时点靠后的第4时点提高所述第3位线的电压，在比所述第4时点靠后的第5时点降低所述字线的电压。
2.根据权利要求1所述的半导体存储装置，其中在从所述编程动作的第1时点至第4时点，禁止对于所述第1存储器晶体管的写入。
3.一种半导体存储装置，具备：存储器晶体管；字线，连接于所述存储器晶体管的栅极电极；周边电路，对所述存储器晶体管进行编程动作；以及电源电极，能够对所述周边电路供给电源电压；所述周边电路从所述编程动作的第1时点至第2时点，对所述字线供给编程电压，在所述第1时点与所述第2时点之间的第3时点，所述电源电极中流通的电流上升，在所述第3时点与所述第2时点之间的第4时点，所述电源电极中流通的电流下降。
4.一种半导体存储装置，具备：多个存储器串，包含存储器晶体管；多条位线，连接于所述多个存储器串；字线，共通连接于所述多个存储器串中所包含的多个存储器晶体管的栅极电极；以及周边电路，连接于所述多条位线及所述字线；所述周边电路具备：多个第1晶体管，连接于所述多条位线；第1电压供给线，共通连接于所述多个第1晶体管；多个第2晶体管，连接于所述多条位线；第2电压供给线，共通连接于所述多个第2晶体管；多个锁存电路，连接于所述多个第1晶体管的栅极电极及所述多个第2晶体管的栅极电极；以及锁存电路控制线，共通连接于所述多个锁存电路；在对于所述存储器晶体管的编程动作的第1时点，将第1电压传输至所述第1电压供给线，将第2电压传输至所述第2电压供给线，在比所述第1时点靠后的第2时点，所述字线的电压上升，在比所述第1时点靠后的第3时点，进行所述锁存电路控制线的上升或下降，在比所述第2时点及所述第3时点靠后的第4时点，进行所述锁存电路控制线的上升或下降，在比所述第4时点靠后的第5时点，所述字线的电压下降。
5.根据权利要求4所述的半导体存储装置，其中所述多个存储器串包含：第1存储器串，包含第1存储器晶体管；第2存储器串，包含第2存储器晶体管；以及第3存储器串，包含第3存储器晶体管；所述多个锁存电路包含：第1锁存电路，与所述第1存储器串对应；第2锁存电路，与所述第2存储器串对应；以及第3锁存电路，与所述第3存储器串对应；在所述第1时点，在所述第1锁存电路保存第1信息，在所述第2锁存电路保存第2信息，在所述第3锁存电路保存所述第2信息，在所述第3时点，在所述第1锁存电路保存所述第1信息，在所述第2锁存电路保存所述第1信息，在所述第3锁存电路保存所述第2信息，在所述第4时点，在所述第1锁存电路保存所述第1信息，在所述第2锁存电路保存所述第1信息，在所述第3锁存电路保存所述第1信息。
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