TWI776121B - 半導體記憶裝置 - Google Patents

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TWI776121B
TWI776121B TW109103378A TW109103378A TWI776121B TW I776121 B TWI776121 B TW I776121B TW 109103378 A TW109103378 A TW 109103378A TW 109103378 A TW109103378 A TW 109103378A TW I776121 B TWI776121 B TW I776121B
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木村啟太
仲井健理
酒向万里生
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日商鎧俠股份有限公司
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Abstract

根據一實施形態，半導體記憶裝置具備：第1～第3記憶體串，其等包含第1～第3記憶體電晶體；第1～第3位元線，其等連接於第1～第3記憶體串；字元線，其等連接於第1～第3記憶體電晶體之閘極電極；以及控制電路，其對第1～第3記憶體電晶體進行編程動作。控制電路於編程動作之第1時間點提高第1位元線之電壓，於較第1時間點靠後之第2時間點提高字元線之電壓，於較第1時間點靠後之第3時間點提高第2位元線之電壓，於較第2時間點及第3時間點靠後之第4時間點提高第3位元線之電壓，於較第4時間點靠後之第5時間點降低字元線之電壓。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知有具備包含記憶體電晶體之複數個記憶體串之半導體記憶裝置。
本發明之實施形態提供一種能夠適宜地控制之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：第1記憶體串，其包含第1記憶體電晶體；第2記憶體串，其包含第2記憶體電晶體；第3記憶體串，其包含第3記憶體電晶體；第1位元線，其連接於第1記憶體串；第2位元線，其連接於第2記憶體串；第3位元線，其連接於第3記憶體串；字元線，其連接於第1記憶體電晶體、第2記憶體電晶體及第3記憶體電晶體之閘極電極；以及控制電路，其對第1記憶體電晶體、第2記憶體電晶體及第3記憶體電晶體進行編程動作。控制電路於編程動作之第1時間點提高第1位元線之電壓，於較第1時間點靠後之第2時間點提高字元線之電壓，於較第1時間點靠後之第3時間點提高第2位元線之電壓，於較第2時間點及第3時間點靠後之第4時間點提高第3位元線之電壓，於較第4時間點靠後之第5時間點降低字元線之電壓。
一實施形態之半導體記憶裝置具備：記憶體電晶體；字元線，其連接於記憶體電晶體之閘極電極；周邊電路，其對記憶體電晶體進行編程動作；以及電源電極，其能夠對周邊電路供給電源電壓。周邊電路自編程動作之第1時間點至第2時間點，對字元線供給編程電壓。於第1時間點與第2時間點之間之第3時間點，電源電極中流通之電流上升，於第3時間點與第2時間點之間之第4時間點，電源電極中流通之電流下降。
一實施形態之半導體記憶裝置具備：複數個記憶體串，其等包含記憶體電晶體；複數條位元線，其等連接於複數個記憶體串；字元線，其共通連接於複數個記憶體串中所包含之複數個記憶體電晶體之閘極電極；以及周邊電路，其連接於複數條位元線及字元線。周邊電路具備：複數個第1電晶體，其等連接於複數條位元線；第1電壓供給線，其共通連接於複數個第1電晶體；複數個第2電晶體，其等連接於複數條位元線；第2電壓供給線，其共通連接於複數個第2電晶體；複數個鎖存電路，其等連接於複數個第1電晶體之閘極電極及複數個第2電晶體之閘極電極；以及鎖存電路控制線，其共通連接於複數個鎖存電路。於對於記憶體電晶體之編程動作之第1時間點，將第1電壓傳輸至第1電壓供給線，將第2電壓傳輸至第2電壓供給線，於較第1時間點靠後之第2時間點，字元線之電壓上升，於較第1時間點靠後之第3時間點，進行鎖存電路控制線之上升或下降，於較第2時間點及第3時間點靠後之第4時間點，進行鎖存電路控制線之上升或下降，於較第4時間點靠後之第5時間點，字元線之電壓下降。
其次，參照圖式對實施形態之半導體記憶裝置詳細地進行說明。再者，以下之實施形態只不過為一例，並不意圖限定本發明地進行表示。
又，於本說明書中言及「半導體記憶裝置」時，存在係指記憶體晶粒之情況，亦存在係指記憶體晶片、記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制晶粒之記憶體系統之情況。進而，亦存在係指智慧型手機、平板終端、個人電腦等包含主電腦之構成。
又，於本說明書中，於言及第1構成「電連接於」第2構成時，第1構成既可直接連接於第2構成，第1構成亦可經由配線、半導體構件或電晶體等而連接於第2構成。例如，於將3個電晶體串聯連接之情況下，即便第2個電晶體為斷開(OFF)狀態，第1個電晶體亦“電連接”於第3個電晶體。
又，於本說明書中，於言及第1構成「連接於」第2構成及第3構成「之間」時，存在係指第1構成、第2構成及第3構成串聯連接，且第1構成設置於第2構成及第3構成之電流路徑之情況。
又，於本說明書中，於言及電路等使2個配線等“導通”時，例如，存在係指該電路等包含電晶體等，該電晶體等設置於2個配線之間之電流路徑，且該電晶體等為接通(ON)狀態之情況。
[記憶體系統10]圖1係表示第1實施形態之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據自主電腦20發送之信號，進行使用者資料之讀出、寫入、刪除等。記憶體系統10例如係記憶體晶片、記憶卡、SSD或能夠記憶其他使用者資料之系統。記憶體系統10具備記憶使用者資料之複數個記憶體晶粒MD、以及連接於該等複數個記憶體晶粒MD及主電腦20之控制晶粒CD。控制晶粒CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)、ROM(Read Only Memory，唯讀記憶體)、ECC(Error Correcting Code，錯誤校正碼)電路等，且進行邏輯位址與實體位址之轉換、位元錯誤檢測/訂正、耗損平均等處理。
圖2係表示第1實施形態之記憶體晶粒MD之構成之模式性方塊圖。圖3～圖5係表示記憶體晶粒MD之部分構成之模式性電路圖。
如圖2所示，記憶體晶粒MD具備記憶資料之記憶胞陣列MCA、及連接於記憶胞陣列MCA之周邊電路PC。
[記憶胞陣列MCA]記憶胞陣列MCA具備複數個記憶體塊MB。該等複數個記憶體塊MB如圖3所示，分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備串聯連接於位元線BL及源極線SL之間之汲極選擇電晶體STD、複數個記憶胞MC、及源極選擇電晶體STS。以下，存在將汲極選擇電晶體STD及源極選擇電晶體STS簡稱為選擇電晶體(STD、STS)之情況。
本實施形態之記憶胞MC係具備作為通道區域發揮功能之半導體層、包含電荷蓄積膜之閘極絕緣膜、及閘極電極之電場效應型電晶體(記憶體電晶體)。記憶胞MC之閾值電壓根據電荷蓄積膜中之電荷量變化。記憶胞MC記憶1位元或多位元之資料。再者，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接有字元線WL。該等字元線WL分別共通連接於1個記憶體塊MB中之所有記憶體串MS。
選擇電晶體(STD、STS)係具備作為通道區域發揮功能之半導體層、閘極絕緣膜及閘極電極之電場效應型電晶體。於選擇電晶體(STD、STS)之閘極電極分別連接有選擇閘極線(SGD、SGS)。汲極選擇線SGD與串單元SU對應地設置，且共通連接於1個串單元SU中之所有記憶體串MS。源極選擇線SGS共通連接於1個記憶體塊MB中之所有記憶體串MS。
[周邊電路PC]周邊電路PC如圖2所示，具備列解碼器RD、感測放大器模組SAM、電壓產生電路VG、及定序器SQC。又，周邊電路PC具備位址暫存器ADR、指令暫存器CMR、及狀態暫存器STR。又，周邊電路PC具備輸入輸出控制電路I/O、及邏輯電路CTR。
列解碼器RD例如具備解碼電路及開關電路。解碼電路將保存在位址暫存器ADR中之列位址RA解碼。開關電路根據解碼電路之輸出信號，使與列位址RA對應之字元線WL及選擇閘極線(SGD、SGS)和對應之電壓供給線導通。
感測放大器模組SAM如圖4所示，具備與複數條位元線BL對應之複數個感測放大器單元SAU。感測放大器單元SAU具備連接於位元線BL之感測放大器SA、連接於感測放大器SA之配線LBUS、及連接於配線LBUS之鎖存電路SDL、ADL、BDL、CDL。各感測放大器單元SAU內之配線LBUS經由開關電晶體DSW連接於配線DBUS。再者，感測放大器單元SAU亦可以具備連接於配線LBUS之更多鎖存電路。
如圖5所示，感測放大器SA具備根據位元線BL中流通之電流來將配線LBUS之電荷放電之感測電晶體31。感測電晶體31之源極電極連接於接地電壓供給端子。汲極電極經由開關電晶體32連接於配線LBUS。閘極電極經由感測節點SEN、放電電晶體33、節點COM、箝位電晶體34及耐壓電晶體35連接於位元線BL。感測節點SEN經由充電電晶體36及充電電晶體37連接於電壓供給線VDD ，經由電容器38連接於內部控制信號CLK。節點COM經由充電電晶體39及充電電晶體37連接於電壓供給線VDD ，經由放電電晶體40連接於電壓供給線VSRC 。
感測電晶體31、開關電晶體32、放電電晶體33、箝位電晶體34、充電電晶體36、充電電晶體39及放電電晶體40例如係增強型NMOS(N-channel metal oxide semiconductor，N型金氧半導體)電晶體。耐壓電晶體35例如係空乏型NMOS電晶體。充電電晶體37例如係PMOS(P-channel metal oxide semiconductor，P型金氧半導體)電晶體。
開關電晶體32之閘極電極連接於信號線STB。放電電晶體33之閘極電極連接於信號線XXL。箝位電晶體34之閘極電極連接於信號線BLC。耐壓電晶體35之閘極電極連接於信號線BLS。充電電晶體36之閘極電極連接於信號線HLL。充電電晶體37之閘極電極連接於鎖存電路SDL之節點INV。充電電晶體39之閘極電極連接於信號線BLX。放電電晶體40之閘極電極連接於鎖存電路SDL之節點INV。信號線STB、XXL、BLC、BLS、HLL、BLX連接於定序器SQC。
鎖存電路SDL具備節點LAT及INV、並聯連接於該等節點LAT及INV之反相器41及42、連接於節點LAT及配線LBUS之開關電晶體43、以及連接於節點INV及配線LBUS之開關電晶體44。開關電晶體43及44例如係NMOS電晶體。開關電晶體43之閘極電極經由信號線STI連接於定序器SQC。開關電晶體44之閘極電極經由信號線STL連接於定序器SQC。
鎖存電路ADL、BDL、CDL與鎖存電路SDL大致同樣地構成。但是，雖然鎖存電路SDL之節點LAT或節點INV連接於感測放大器SA，但是鎖存電路ADL、BDL、CDL中與節點LAT或節點INV對應之構成不連接於感測放大器SA。
例如，如圖4所示，開關電晶體DSW係NMOS電晶體。開關電晶體DSW連接於配線LBUS及配線DBUS之間。開關電晶體DSW之閘極電極經由信號線DBS連接於定序器SQC。
再者，如圖4所例示，上述信號線STB、HLL、XXL、BLX、BLC、BLS分別於感測放大器模組SAM中所包含之所有感測放大器單元SAU之間共通連接。又，上述電壓供給線VDD 及電壓供給線VSRC 分別於感測放大器模組SAM中所包含之所有感測放大器單元SAU之間共通連接。又，鎖存電路SDL之信號線STI及信號線STL分別於感測放大器模組SAM中所包含之所有感測放大器單元SAU之間共通連接。同樣地，鎖存電路ADL、BDL、CDL中與信號線STI及信號線STL對應之信號線ATI、ATL、BTI、BTL、CTI、CTL分別於感測放大器模組SAM中所包含之所有感測放大器單元SAU之間共通連接。又，上述信號線DBS分別與感測放大器模組SAM中所包含之所有感測放大器單元SAU對應地設置複數條。
又，感測放大器模組SAM具備未圖示之快取記憶體、解碼電路及開關電路。快取記憶體具備分別連接於複數條配線DBUS之複數個鎖存電路XDL(圖2)。解碼電路將保存在位址暫存器ADR中之行位址CA解碼。開關電路根據解碼電路之輸出信號，使與行位址CA對應之鎖存電路XDL與匯流排DB導通。
電壓產生電路VG(圖2)例如具備電荷泵電路等升壓電路、調節器等降壓電路、及未圖示之複數條電壓供給線。又，上述升壓電路及降壓電路分別連接於電源電壓供給端子VCC 、VSS 。電壓產生電路VG根據來自定序器SQC之內部控制信號使電源電壓供給端子VCC －VSS 間之電壓升壓或降壓，產生對於記憶胞陣列MCA之讀出動作、寫入序列及刪除序列時供給至位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS)之多種動作電壓，自複數條電壓供給線同時輸出。
定序器SQC將保存在指令暫存器CMR中之指令資料CMD依次解碼，將內部控制信號輸出至列解碼器RD、感測放大器模組SAM、及電壓產生電路VG。又，定序器SQR將適當表示自身之狀態之狀態資料輸出至狀態暫存器STR。例如，於執行寫入序列或刪除序列時，將表示寫入序列或刪除序列是否正常結束之資訊作為狀態資料輸出。
輸入輸出控制電路I/O具備資料輸入輸出端子I/O0～I/O7、連接於該等資料輸入輸出端子I/O0～I/O7之移位暫存器、連接於該移位暫存器之FIFO(First In First Out，先進先出)緩衝器。輸入輸出控制電路I/O根據來自邏輯電路CTR之內部控制信號，將自資料輸入輸出端子I/O0～I/O7輸入之資料輸出至感測放大器模組SAM內之鎖存電路XDL、位址暫存器ADR或指令暫存器CMR。又，將自鎖存電路XDL或狀態暫存器STR輸入之資料輸出至資料輸入輸出端子I/O0～I/O7。
邏輯電路CTR經由外部控制端子/CEn、CLE、ALE、/WE、/RE自控制晶粒CD接收外部控制信號，根據該外部控制信號將內部控制信號輸出至輸入輸出控制電路I/O。
接下來，參照圖6～圖9，對本實施形態之半導體記憶裝置之構成例進行說明。圖6係本實施形態之半導體記憶裝置之模式性俯視圖。圖7係由圖6之A所示部分之模式性放大圖。圖8係將圖7所示之構造以B-B'線切斷，自箭頭方向觀察之模式性剖視圖。圖9係圖8之模式性放大圖。再者，圖6～圖9表示模式性構成，具體構成能夠適當變更。又，於圖6～圖9中，省略了部分構成。
如圖6所示，本實施形態之半導體記憶裝置具備半導體基板100。於圖示之例子中，於半導體基板100設置有排列於X方向之2個記憶胞陣列MCA。又，於沿著記憶胞陣列MCA之X方向兩端部於Y方向延伸之區域設置有列解碼器RD。又，於沿著記憶胞陣列MCA之Y方向端部於X方向延伸之區域設置有感測放大器模組SAM。於設置有感測放大器模組SAM之區域之X方向兩端部附近之區域設置有構成部分列解碼器RD之驅動器電路DRV。又，於該等區域外側之區域，設置有電壓產生電路VG、定序器SQC、輸入輸出控制電路I/O及邏輯電路CTR。
記憶胞陣列MCA具備排列於Y方向之複數個記憶體塊MB。如圖7所示，記憶體塊MB具備排列於Y方向之2個子塊構造SB。又，於Y方向上相鄰之2個子塊構造SB之間設置有於X方向延伸之塊間構造ST。2個記憶體塊MB中所包含之字元線WL介隔塊間構造ST電絕緣。
子塊構造SB具備排列於Y方向之2個串單元SU、及設置於該等2個串單元SU之間之子塊間絕緣層SHE。
如圖8所例示，串單元SU具備設置於半導體基板100上方之複數個導電層110、複數個半導體層120、以及分別設置於複數個導電層110及複數個半導體層120之間之複數個閘極絕緣膜130。
半導體基板100例如係包含P型雜質之單晶矽(Si)等半導體基板。於半導體基板100之表面之一部分，設置有包含磷(P)等N型雜質之N型阱。又，於N型阱之表面之一部分，設置有包含硼(B)等P型雜質之P型阱。
導電層110係於X方向延伸之大致板狀之導電層，且於Z方向排列著複數個。導電層110例如可以包含氮化鈦(TiN)及鎢(W)之積層膜等，亦可以包含含有磷或硼等雜質之多晶矽等。又，於導電層110之間設置有氧化矽(SiO2 )等絕緣層111。
複數個導電層110中位於最下層之一個或複數個導電層110作為源極選擇線SGS(圖3)及連接於源極選擇線SGS之複數個源極選擇電晶體STS之閘極電極發揮功能。又，位於較其靠上方之複數個導電層110作為字元線WL(圖3)及連接於字元線WL之複數個記憶胞MC(圖3)之閘極電極發揮功能。又，位於較其靠上方之一個或複數個導電層110作為汲極選擇線SGD及連接於汲極選擇線SGD之複數個汲極選擇電晶體STD(圖3)之閘極電極發揮功能。
如圖7所例示，半導體層120於X方向及Y方向配設著複數個。半導體層120例如係非摻雜之多晶矽(Si)等半導體膜。例如，如圖8所例示，半導體層120具有大致圓筒狀之形狀，於中心部分設置有氧化矽等絕緣膜121。又，半導體層120之外周面分別由導電層110包圍。半導體層120之下端部經由非摻雜之單晶矽等半導體層122連接於半導體基板100之P型阱。半導體層122介隔氧化矽等絕緣層123而與導電層110對向。半導體層120之上端部經由包含磷(P)等N型雜質之半導體層124、接點Ch及Cb連接於位元線BL。半導體層120分別作為1個記憶體串MS(圖3)中所包含之複數個記憶胞MC及汲極選擇電晶體STD之通道區域發揮功能。半導體層122作為源極選擇電晶體STS之部分通道區域發揮功能。
例如，如圖9所示，閘極絕緣膜130具備積層於半導體層120及導電層110之間之隧道絕緣膜131、電荷蓄積膜132、及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如係氧化矽等絕緣膜。電荷蓄積膜132例如係氮化矽(SiN)等能夠蓄積電荷之膜。隧道絕緣膜131、電荷蓄積膜132、及阻擋絕緣膜133具有大致圓筒狀之形狀，沿著半導體層120之外周面於Z方向延伸。
再者，圖9表示了閘極絕緣膜130具備氮化矽等電荷蓄積膜132之示例，但閘極絕緣膜130例如亦可以具備包含N型或P型雜質之多晶矽等浮動閘極。
例如，如圖8所示，塊間構造ST包含於Z方向延伸之導電層LI、以及設置於該導電層LI及複數個導電層110之間之絕緣層SW。
導電層LI係於Z方向及X方向延伸之大致板狀之導電層，作為源極線SL之一部分發揮功能。導電層LI例如可以包含氮化鈦(TiN)及鎢(W)之積層膜等，亦可以包含含有磷或硼等雜質之多晶矽等，亦可以包含矽化物等。絕緣層SW例如係氧化矽(SiO2 )等絕緣層。
[記憶胞MC之閾值電壓]接下來，參照圖10，對記憶胞MC之閾值電壓進行說明。圖10(a)係用以對記憶胞MC之閾值電壓進行說明之模式性柱狀圖。橫軸表示字元線WL之電壓，縱軸表示記憶胞MC之數量。圖10(b)係記憶胞MC之閾值電壓及記錄於記憶胞MC中之資料之一例。圖10(c)係記憶胞MC之閾值電壓及記錄於記憶胞MC中之資料之另一例。
如上所述，記憶胞陣列MCA具備複數個記憶胞MC。於對該等複數個記憶胞MC執行寫入序列之情況下，該等記憶胞MC之閾值電壓被控制為多種狀態。圖10(a)表示了控制為8種狀態之記憶胞MC之閾值電壓之分佈。例如，控制為A狀態之記憶胞MC之閾值電壓大於圖10(a)之讀出電壓VCGAR 及驗證電壓VVFYA ，小於讀出電壓VCGBR 及驗證電壓VVFYB 。又，所有記憶胞MC之閾值電壓小於圖10(a)之讀出通路電壓VREAD 。
於本實施形態中，藉由將記憶胞MC調整為8種狀態，將3位元之資料記錄於各記憶胞MC。
例如，Er狀態與最低之閾值電壓(刪除狀態之記憶胞MC之閾值電壓)對應。對與Er狀態對應之記憶胞MC例如分配資料“111”。
又，A狀態與較對應於上述Er狀態之閾值電壓高之閾值電壓對應。對與A狀態對應之記憶胞MC例如分配資料“101”。
又，B狀態與較對應於上述A狀態之閾值電壓高之閾值電壓對應。對與B狀態對應之記憶胞MC例如分配資料“001”。
以下，同樣地，圖中之C狀態～G狀態與較對應於B狀態～F狀態之閾值電壓高之閾值電壓對應。對與該等分佈對應之記憶胞MC例如分配資料“011”、“010”、“110”、“100”、“000”。
再者，於如圖10(b)所例示之分配之情況下，下位位元之資料能夠由1個讀出電壓VCGDR 判別，中位位元之資料能夠由3個讀出電壓VCGAR 、VCGCR 、VCGFR 判別，上位位元之資料能夠由3個讀出電壓VCGBR 、VCGER 、VCGGR 判別。存在將此種資料分配稱為1-3-3編碼之情況。
再者，記錄於記憶胞MC中之資料之位元數量、狀態之數量、對於各狀態之資料之分配等能夠適當變更。
例如，於如圖10(c)所例示之分配之情況下，下位位元之資料能夠由1個讀出電壓VCGDR 判別，中位位元之資料能夠由2個讀出電壓VCGBR 、VCGFR 判別，上位位元之資料能夠由3個讀出電壓VCGAR 、VCGCR 、VCGER 、VCGGR 判別。存在將此種資料分配稱為1-2-4編碼之情況。
[讀出動作]接下來，參照圖10及圖11，對本實施形態之半導體記憶裝置之讀出動作進行說明。圖11係用以對讀出動作進行說明之模式性剖視圖。再者，於以下之說明中，對根據圖10(b)之1-3-3編碼分配資料之例子進行說明。
於讀出下位位元時，例如，如圖11所示，使選擇頁P中所包含之複數個選擇記憶胞MC選擇性地與位元線BL及源極線SL導通。例如，將接通電壓VON 供給至與選擇頁P對應之汲極選擇線SGD及源極選擇線SGS，使選擇電晶體(STD、STS)為接通狀態。又，將斷開電壓VOFF 供給至除此以外之汲極選擇線SGD及源極選擇線SGS，使選擇電晶體(STD、STS)為斷開狀態。又，將讀出通路電壓VREAD 供給至與非選擇頁對應之非選擇字元線WL，使連接於非選擇字元線WL之所有記憶胞MC為接通狀態。
又，如圖11所示，將讀出電壓VCGDR 供給至與選擇頁P對應之選擇字元線WL。藉此，與圖10(a)之Er狀態～C狀態對應之記憶胞MC為接通狀態，與D狀態～G狀態對應之記憶胞MC為斷開狀態。
又，利用感測放大器SA，檢測選擇記憶胞MC之接通狀態/斷開狀態。例如，對圖5之配線LBUS進行充電，使信號線STL為“H”狀態，使鎖存電路SDL保存“H”。又，使信號線HLL、BLX及BLC為“H”狀態，開始位元線BL及感測節點SEN之充電。又，將信號線HLL自“H”狀態切換為“L”狀態，將信號線XXL自“L”狀態切換為“H”狀態，將感測節點SEN之電荷釋放至位元線BL。此處，連接於與接通狀態之記憶胞MC對應之位元線BL之感測節點SEN之電壓相對較大幅度地減少。另一方面，連接於與斷開狀態之記憶胞MC對應之位元線BL之感測節點SEN之電壓減少幅度不太大。因此，藉由於規定時間點將信號線STB設為“H”狀態而將配線LBUS之電荷釋放或維持，將信號線STL再次設為“H”狀態，從而於與接通狀態及斷開狀態之選擇記憶胞MC對應之鎖存電路SDL中分別鎖存“L”及“H”。
然後，將鎖存在鎖存電路SDL中之資料輸出。例如，將鎖存在鎖存電路SDL中之資料經由配線LBUS、鎖存電路XDL、匯流排DB及輸入輸出控制電路I/O，傳輸至控制晶粒CD。控制晶粒CD對該資料進行位元錯誤檢測/訂正等，然後傳輸至主電腦20。
於讀出中位位元時，例如，使選擇記憶胞MC選擇性地與位元線BL及源極線SL導通。接下來，例如，將讀出電壓VCGAR 供給至選擇字元線WL，檢測選擇記憶胞MC之接通狀態/斷開狀態，將鎖存電路SDL之資料傳輸至鎖存電路ADL。同樣地，將讀出電壓VCGCR 供給至選擇字元線WL，檢測選擇記憶胞MC之接通狀態/斷開狀態，將鎖存電路SDL之資料傳輸至鎖存電路BDL。同樣地，將讀出電壓VCGFR 供給至選擇字元線WL，檢測選擇記憶胞MC之接通狀態/斷開狀態，將鎖存電路SDL之資料傳輸至鎖存電路CDL。接下來，於鎖存電路ADL、BDL、CDL間進行互斥或等運算處理，算出選擇記憶胞MC之中位位元之資料。然後，將所算出之資料輸出。
於讀出上位位元時，例如，使選擇記憶胞MC選擇性地與位元線BL及源極線SL導通。接下來，例如，將讀出電壓VCGBR 供給至選擇字元線WL，檢測選擇記憶胞MC之接通狀態/斷開狀態，將鎖存電路SDL之資料傳輸至鎖存電路ADL。同樣地，將讀出電壓VCGER 供給至選擇字元線WL，檢測選擇記憶胞MC之接通狀態/斷開狀態，將鎖存電路SDL之資料傳輸至鎖存電路BDL。同樣地，將讀出電壓VCGGR 供給至選擇字元線WL，檢測選擇記憶胞MC之接通狀態/斷開狀態，將鎖存電路SDL之資料傳輸至鎖存電路CDL。接下來，於鎖存電路ADL、BDL、CDL間進行互斥或等運算處理，算出選擇記憶胞MC之上位位元之資料。然後，將所算出之資料輸出。
[寫入序列]接下來，參照圖12～圖15，對半導體記憶裝置之寫入序列進行說明。寫入序列包含編程動作及驗證動作。圖12係用以對寫入序列進行說明之模式性流程圖。圖13係用以對編程動作進行說明之模式性剖視圖。圖14係用以對驗證動作進行說明之模式性剖視圖。圖15係表示於寫入序列時供給至選擇字元線WL之電壓之模式性曲線圖。
於步驟S101中，例如，如圖12所示，將循環次數n設定為1。循環次數n記錄於暫存器等中。
於步驟S102中，進行編程動作。
於編程動作時，例如，對連接於進行閾值電壓調整之記憶胞MC之位元線BL與連接於未進行閾值電壓調整之記憶胞MC之位元線BL供給不同之電壓。例如，將與前者對應之鎖存電路SDL(圖5)之節點LAT設為“H”，將與後者對應之鎖存電路SDL之節點LAT設為“L”。又，將信號線BLX、BLC設為“H”。對與前者對應之位元線BL，例如經由接地電壓供給端子供給接地電壓。對與後者對應之位元線BL，例如經由電壓供給線VDD 供給規定之編程禁止電壓。
又，如圖13所示，使進行閾值電壓調整之記憶胞MC選擇性地與位元線BL導通。例如，對與選擇頁P對應之汲極選擇線SGD供給接通電壓VON '，對除此以外之汲極選擇線SGD供給斷開電壓VOFF 。接通電壓VON '例如亦可以小於圖11之接通電壓VON 。藉此，與被供給有接地電壓之位元線BL對應之汲極選擇電晶體STD為接通狀態，與被供給有編程禁止電壓之位元線BL對應之汲極選擇電晶體STD為斷開狀態。又，對與非選擇頁對應之非選擇字元線WL供給寫入通路電壓VPASS 。寫入通路電壓VPASS 例如大於圖11之讀出通路電壓VREAD 。
又，如圖13所示，將編程電壓VPGM 供給至選擇字元線WL。編程電壓VPGM 大於寫入通路電壓VPASS 。藉此，將電子蓄積於所期望之記憶胞MC之電荷蓄積膜132(圖9)，記憶胞MC之閾值電壓增大。
於步驟S103(圖12)中，進行驗證動作。於驗證動作時，例如，如圖14所示，與讀出動作同樣地，使選擇記憶胞MC選擇性地與位元線BL及源極線SL導通。接下來，例如，將驗證電壓VVFYA 、VVFYB 、VVFYC 、VVFYD 、VVFYE 、VVFYF 及VVFYG (圖10(a))之至少一個供給至選擇字元線WL，檢測選擇記憶胞MC之接通狀態/斷開狀態，將鎖存電路SDL之資料傳輸至鎖存電路XDL。
再者，例如，如圖15所示，於1次驗證動作中，亦可以將大小互不相同之複數個驗證電壓依次供給至選擇字元線WL。例如，於選擇頁P中包含與A狀態～C狀態對應之複數個記憶胞MC時等，於1次驗證動作中，亦可以執行下述動作。例如，使選擇記憶胞MC選擇性地與位元線BL及源極線SL導通。接下來，將驗證電壓VVFYA 供給至選擇字元線WL，檢測與A狀態對應之選擇記憶胞MC之接通狀態/斷開狀態，將鎖存電路SDL之資料傳輸至鎖存電路ADL、BDL、CDL之任一個。接下來，將驗證電壓VVFYB 供給至選擇字元線WL，檢測與B狀態對應之選擇記憶胞MC之接通狀態/斷開狀態，將鎖存電路SDL之資料傳輸至鎖存電路ADL、BDL、CDL之任一個。接下來，將驗證電壓VVFYC 供給至選擇字元線WL，檢測與C狀態對應之選擇記憶胞MC之接通狀態/斷開狀態，將鎖存電路SDL之資料傳輸至鎖存電路ADL、BDL、CDL之任一個。然後，將傳輸至鎖存電路ADL、BDL、CDL中任一個之資料傳輸至鎖存電路XDL。
於步驟S104(圖12)中，判定驗證動作之結果。例如，於保存在鎖存電路XDL中之資料包含固定以上“L”時等，判定為驗證失敗(FAIL)，前進至步驟S105。另一方面，於保存在鎖存電路XDL中之資料不包含固定以上“L”時等，判定為驗證通過(PASS)，前進至步驟S107。
於步驟S105中，判定循環次數n是否達到規定之次數N。於未達到之情況下前進至步驟S106。於達到之情況下前進至步驟S108。
於步驟S106中，將循環次數n加上1，前進至步驟S102。又，於步驟S106中，例如，如圖15所示，將編程電壓VPGM 加上規定之電壓ΔV。
於步驟S107中，將表示寫入序列正常結束之狀態資料儲存在狀態暫存器STR(圖2)中，輸出至控制晶粒CD(圖1)，結束寫入序列。
於步驟S108中，將表示寫入序列未正常結束之狀態資料儲存在狀態暫存器STR(圖2)中，輸出至控制晶粒CD(圖1)，結束寫入序列。
[編程動作]接下來，參照圖16，對上述編程動作更詳細地進行說明。圖16係用以對編程動作進行說明之模式性時序圖。
於本實施形態之編程動作中，調整位元線BL之電壓。藉此，使進行閾值電壓調整之記憶胞之通道(反轉層)-閘極電極間之電壓(以下，稱為「通道-閘極電壓」)、與未進行閾值電壓調整之記憶胞之間之通道-閘極電壓為不同之大小。又，藉由將進行閾值電壓調整之記憶胞之通道-閘極電壓依次切換，而將蓄積於各記憶胞MC之電荷蓄積膜132中之電子之量跨複數個等級地進行調整。
再者，圖16中之“MC_a”表示未進行閾值電壓調整之記憶胞MC。又，“BL_a”表示連接於記憶胞MC_a之位元線BL，“LAT_a”表示與記憶胞MC_a對應之鎖存電路SDL之節點LAT。又，圖16中之“MC_b”表示進行閾值電壓調整之記憶胞MC。又，“BL_b”表示連接於記憶胞MC_b之位元線BL，“LAT_b”表示與記憶胞MC_b對應之鎖存電路SDL之節點LAT。又，圖16中之“MC_c”表示較記憶胞MC_b更強且進行閾值電壓調整之記憶胞MC。又，“BL_c”表示連接於記憶胞MC_c之位元線BL，“LAT_c”表示與記憶胞MC_c對應之鎖存電路SDL之節點LAT。又，圖16中之“MC_d”表示較記憶胞MC_c更強且進行閾值電壓調整之記憶胞MC。又，“BL_d”表示連接於記憶胞MC_d之位元線BL，“LAT_d”表示與記憶胞MC_d對應之鎖存電路SDL之節點LAT。
於編程動作開始時，字元線WL為浮動狀態，字元線WL之電壓為接地電壓左右。又，對汲極選擇線SGD供給斷開電壓VOFF 。又，節點LAT_a、LAT_b、LAT_c、LAT_d之狀態為(L、L、L、L)，連接於位元線BL_a、BL_b、BL_c、BL_d之充電電晶體37(圖5)為斷開狀態，放電電晶體40(圖5)為接通狀態。又，對電壓供給線VDD 供給編程禁止電壓，對電壓供給線VSRC 供給接地電壓。因此，對位元線BL_a、BL_b、BL_c、BL_d供給接地電壓。
於時間點t101，連接於記憶胞MC_a之鎖存電路SDL之資料反轉。例如，信號線STI或信號線STL之電壓上升，節點LAT_a、LAT_b、LAT_c、LAT_d之狀態為(H、L、L、L)，信號線STI或信號線STL之電壓下降。藉此，連接於位元線BL_a之充電電晶體37(圖5)為接通狀態，對連接於位元線BL_a之節點COM供給編程禁止電壓。於該時間點，對箝位電晶體34之閘極電極供給充分大之電壓，對位元線BL_a供給編程禁止電壓。
再者，於時間點t101，存在如下情況：由於位元線BL_a等之充電開始，故而電壓供給線VDD 之電壓暫時降低。又，存在如下情況：為了使電壓供給線VDD 之電壓升壓，於電壓產生電路VG中消耗電力，電源電壓供給端子VCC 、VSS 中流通之電流暫時增大。
於時間點t102，對與選擇頁P對應之汲極選擇線SGD供給接通電壓VON '。藉此，連接於記憶胞MC_a之汲極選擇電晶體STD為斷開狀態，連接於記憶胞MC_b、MC_c、MC_d之汲極選擇電晶體STD為接通狀態。
於時間點t103，對字元線WL供給寫入通路電壓VPASS 。此處，與記憶胞MC_a對應之汲極選擇電晶體STD為斷開狀態。因此，記憶胞MC_a之通道(反轉層)之電壓藉由與字元線WL之電容耦合而上升。另一方面，與記憶胞MC_b、MC_c、MC_d對應之汲極選擇電晶體STD為接通狀態。因此，記憶胞MC_b、MC_c、MC_d之通道之電壓與位元線BL_b、BL_c、BL_d同樣地，為接地電壓左右。
於時間點t104，對選擇字元線WL供給編程電壓VPGM 。此處，記憶胞MC_a之通道(反轉層)之電壓藉由與字元線WL之電容耦合而上升。因此，電子不蓄積於記憶胞MC_a之電荷蓄積膜132(圖9)。另一方面，記憶胞MC_b、MC_c、MC_d之通道之電壓為接地電壓左右。因此，電子蓄積於記憶胞MC_b、MC_c、MC_d之電荷蓄積膜132(圖9)。
於時間點t105，連接於記憶胞MC_b之鎖存電路SDL之資料反轉，節點LAT_a、LAT_b、LAT_c、LAT_d之狀態為(H、H、L、L)。藉此，連接於位元線BL_b之充電電晶體37(圖5)為接通狀態，對連接於位元線BL_b之節點COM供給編程禁止電壓。於該時間點，對箝位電晶體34之閘極電極供給相對較小之電壓，位元線BL_b及記憶胞MC_b之通道之電壓由箝位電晶體34箝位。即，對位元線BL_b及記憶胞MC_b之通道傳輸自箝位電晶體34之閘極電壓減去箝位電晶體34之閾值電壓之程度大小之電壓VBLC_QPW。藉此，記憶胞MC_b之通道-閘極電極間之電壓減少，電子蓄積於記憶胞MC_b之電荷蓄積膜132中之速度降低。
再者，於時間點t105，存在如下情況：由於開始位元線BL_b等之充電，故而電壓供給線VDD 之電壓暫時降低。又，存在如下情況：為了使電壓供給線VDD 之電壓升壓，於電壓產生電路VG中消耗電力，電源電壓供給端子VCC 、VSS 中流通之電流暫時增大。
於時間點t106，連接於記憶胞MC_c之鎖存電路SDL之資料反轉，節點LAT_a、LAT_b、LAT_c、LAT_d之狀態為(H、H、H、L)。藉此，連接於位元線BL_c之充電電晶體37(圖5)為接通狀態，對連接於位元線BL_c之節點COM供給編程禁止電壓。於該時間點，對箝位電晶體34之閘極電極供給相對較小之電壓。因此，位元線BL_c及記憶胞MC_c之通道之電壓為與位元線BL_b及記憶胞MC_b之通道之電壓相同程度大小之電壓VBLC_QPW。藉此，記憶胞MC_c之通道-閘極電極間之電壓減少，電子蓄積於記憶胞MC_c之電荷蓄積膜132中之速度降低。
再者，於時間點t106，存在如下情況：由於開始位元線BL_c等之充電，故而電壓供給線VDD 之電壓暫時降低。又，存在如下情況：為了使電壓供給線VDD 之電壓升壓，於電壓產生電路VG中消耗電力，電源電壓供給端子VCC 、VSS 中流通之電流暫時增大。
於時間點t107，開始字元線WL、位元線BL、汲極選擇線SGD等之放電。
[驗證動作]接下來，參照圖17，對上述驗證動作更詳細地進行說明。圖17係用以對驗證動作進行說明之模式性時序圖。再者，於以下之說明中，對於對A狀態、B狀態及C狀態之記憶胞MC執行驗證動作之例進行說明。
於本實施形態之驗證動作中，根據選擇記憶胞MC之閾值電壓，將選擇記憶胞MC分類為上述4個記憶胞MC_a、MC_b、MC_c、MC_d之任一者。
再者，圖17中之“MC_A”表示與A狀態對應之選擇記憶胞MC。又，“BL_A”表示連接於記憶胞MC_A之位元線BL。又，圖17中之“MC_B”表示與B狀態對應之選擇記憶胞MC。又，“BL_B”表示連接於記憶胞MC_B之位元線BL。又，圖17中之“MC_C”表示與C狀態對應之選擇記憶胞MC。又，“BL_C”表示連接於記憶胞MC_C之位元線BL。
於驗證動作之規定時間點，對選擇字元線供給驗證電壓VVFYA 。又，對位元線BL_A、BL_B、BL_C供給接地電壓左右之電壓。又，信號線STB、XXL、BLC、HLL、BLX(圖5)之狀態為(L、L、L、L、L)。又，與記憶胞MC_A、MC_B、MC_C對應之鎖存電路SDL之狀態為(H、L、L)。
於時間點t201，切換信號線BLC、HLL、BLX之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、L、H、H、H)。伴隨於此，將位元線BL_A及感測節點SEN(圖5)充電。
於時間點t202，切換信號線XXL、HLL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、H、H、L、H)。伴隨於此，開始感測節點SEN之放電。
於時間點t203，切換信號線XXL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、L、H、L、H)。伴隨於此，感測節點SEN之放電結束。
於時間點t204，切換信號線STB之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(H、L、H、L、H)。此處，感測電晶體31根據感測節點SEN之電壓為接通狀態或斷開狀態。因此，當將信號線STB切換為“H”狀態時，配線LBUS之電荷根據感測節點SEN之電壓放電或維持。感測放大器模組SAM內之任一個鎖存電路獲取該狀態。
於時間點t205，切換信號線STB、HLL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、L、H、H、H)。伴隨於此，配線LBUS之放電結束。又，開始感測節點SEN之充電。
又，於時間點t205，與記憶胞MC_B對應之鎖存電路SDL之狀態反轉，與記憶胞MC_A、MC_B、MC_C對應之鎖存電路SDL之狀態為(H、H、L)。伴隨於此，將位元線BL_B充電。
於時間點t206，切換信號線XXL、HLL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、H、H、L、H)。伴隨於此，開始感測節點SEN之放電。
於時間點t207，切換信號線XXL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、L、H、L、H)。伴隨於此，感測節點SEN之放電結束。
於時間點t208，切換信號線STB之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(H、L、H、L、H)。伴隨於此，配線LBUS之電荷放電或維持。感測放大器模組SAM內之任一個鎖存電路獲取該狀態。
於時間點t209，切換信號線STB、HLL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、L、H、H、H)。伴隨於此，配線LBUS之放電結束。又，開始感測節點SEN之充電。
又，於時間點t209，與記憶胞MC_A對應之鎖存電路SDL之狀態反轉，與記憶胞MC_A、MC_B、MC_C對應之鎖存電路SDL之狀態為(L、H、L)。伴隨於此，將位元線BL_A放電。
於時間點t221，選擇字元線WL之電壓自驗證電壓VVFYA 切換為驗證電壓VVFYB 。
於時間點t222，切換信號線XXL、HLL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、H、H、L、H)。伴隨於此，開始感測節點SEN之放電。
於時間點t223，切換信號線XXL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、L、H、L、H)。伴隨於此，感測節點SEN之放電結束。
於時間點t224，切換信號線STB之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(H、L、H、L、H)。伴隨於此，配線LBUS之電荷放電或維持。感測放大器模組SAM內之任一個鎖存電路獲取該狀態。
於時間點t225，切換信號線STB、HLL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、L、H、H、H)。伴隨於此，配線LBUS之放電結束。又，開始感測節點SEN之充電。
又，於時間點t225，與記憶胞MC_C對應之鎖存電路SDL之狀態反轉，與記憶胞MC_A、MC_B、MC_C對應之鎖存電路SDL之狀態為(L、H、H)。伴隨於此，將位元線BL_C充電。
於時間點t226，切換信號線XXL、HLL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、H、H、L、H)。伴隨於此，開始感測節點SEN之放電。
於時間點t227，切換信號線XXL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、L、H、L、H)。伴隨於此，感測節點SEN之放電結束。
於時間點t228，切換信號線STB之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(H、L、H、L、H)。伴隨於此，配線LBUS之電荷放電或維持。感測放大器模組SAM內之任一個鎖存電路獲取該狀態。
於時間點t229，切換信號線STB、HLL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、L、H、H、H)。伴隨於此，配線LBUS之放電結束。又，開始感測節點SEN之充電。
又，於時間點t229，與記憶胞MC_B對應之鎖存電路SDL之狀態反轉，與記憶胞MC_A、MC_B、MC_C對應之鎖存電路SDL之狀態為(L、L、H)。伴隨於此，位元線BL_B放電。
於時間點t241，選擇字元線WL之電壓自驗證電壓VVFYB 切換為驗證電壓VVFYC 。
於時間點t242，切換信號線XXL、HLL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、H、H、L、H)。伴隨於此，開始感測節點SEN之放電。
於時間點t243，切換信號線XXL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、L、H、L、H)。伴隨於此，感測節點SEN之放電結束。
於時間點t244，切換信號線STB之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(H、L、H、L、H)。伴隨於此，配線LBUS之電荷放電或維持。感測放大器模組SAM內之任一個鎖存電路獲取該狀態。
於時間點t245，切換信號線STB、HLL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、L、H、H、H)。伴隨於此，配線LBUS之放電結束。又，開始感測節點SEN之充電。
於時間點t246，切換信號線XXL、HLL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、H、H、L、H)。伴隨於此，開始感測節點SEN之放電。
於時間點t247，切換信號線XXL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、L、H、L、H)。伴隨於此，感測節點SEN之放電結束。
於時間點t248，切換信號線STB之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(H、L、H、L、H)。伴隨於此，配線LBUS之電荷放電或維持。感測放大器模組SAM內之任一個鎖存電路獲取該狀態。
於時間點t249，切換信號線STB、HLL之狀態，信號線STB、XXL、BLC、HLL、BLX之狀態為(L、L、H、H、H)。伴隨於此，配線LBUS之放電結束。又，開始感測節點SEN之充電。
又，於時間點t249，與記憶胞MC_C對應之鎖存電路SDL之狀態反轉，與記憶胞MC_A、MC_B、MC_C對應之鎖存電路SDL之狀態為(L、L、L)。伴隨於此，將位元線BL_C放電。
再者，於以下之說明中，存在將自上述時間點t202至時間點t203為止之時間tS1 、自時間點t222至時間點t223為止之時間tS1 、及自時間點t242至時間點t243為止之時間tS1 稱為感測時間tS1 等之情況。又，存在將自上述時間點t206至時間點t207為止之時間tS2 、自時間點t226至時間點t227為止之時間tS2 、及自時間點t246至時間點t247為止之時間tS2 稱為感測時間tS2 等之情況。感測時間tS1 小於感測時間tS2 。
於圖17之例子中，記憶胞MC_A之狀態獲得2次，記憶胞MC_B、MC_C之狀態各獲得3次。
記憶胞MC_A中於時間點t202至時間點t203之間流通充分電流之記憶胞MC_A(與時間點t204至時間點t205之間對應之鎖存電路SDL、ADL、BDL、CDL之資料反轉之記憶胞MC_A)被分類為上述記憶胞MC_c。除此以外之記憶胞MC_A中於時間點t206至時間點t207之間流通充分電流之記憶胞MC_A被分類為上述記憶胞MC_b。除此以外之記憶胞MC_A中於時間點t206至時間點t207之間未流通充分電流之記憶胞MC_A被分類為上述記憶胞MC_a。
記憶胞MC_B中於時間點t206至時間點t207之間流通充分電流之記憶胞MC_B被分類為上述記憶胞MC_d。除此以外之記憶胞MC_B中於時間點t222至時間點t223之間流通充分電流之記憶胞MC_B被分類為上述記憶胞MC_c。除此以外之記憶胞MC_B中於時間點t226至時間點t227之間流通充分電流之記憶胞MC_B被分類為上述記憶胞MC_b。除此以外之記憶胞MC_B中於時間點t226至時間點t227之間未流通充分電流之記憶胞MC_B被分類為上述記憶胞MC_a。
記憶胞MC_C中於時間點t226至時間點t227之間流通充分電流之記憶胞MC_C被分類為上述記憶胞MC_d。除此以外之記憶胞MC_C中於時間點t242至時間點t243之間流通充分電流之記憶胞MC_C被分類為上述記憶胞MC_c。除此以外之記憶胞MC_C中於時間點t246至時間點t247之間流通充分電流之記憶胞MC_C被分類為上述記憶胞MC_b。除此以外之記憶胞MC_C中於時間點t246至時間點t247之間未流通充分電流之記憶胞MC_C被分類為上述記憶胞MC_a。
[效果]根據本實施形態之半導體記憶裝置，藉由根據記憶胞MC之閾值電壓，依次切換記憶胞MC之通道-閘極電壓，而將蓄積於各記憶胞MC之電荷蓄積膜132中之電子之量跨複數個等級地控制。藉此，可使如參照圖10(a)所說明之閾值電壓之分佈之寬度變細，減少錯誤位元數。
又，例如，考慮於將蓄積於記憶胞MC之電荷蓄積膜132中之電子之量跨複數個等級地控制之情況下，使位元線BL與複數條電壓供給線能夠連接地構成。然而，若想要實現此種構成，感測放大器SA之電晶體數量會增大。此處，感測放大器SA設置有與位元線BL相同數量，存在當感測放大器SA之電晶體數量增大時，電路面積大幅度增大之情況。因此，根據本實施形態之半導體記憶裝置，將位元線BL之電壓於複數個時間點依次切換。此種方法能夠不使感測放大器SA中之電晶體數量增大地實現。
[其他實施形態]以上，對實施形態之半導體記憶裝置進行了說明。然而，以上之說明只不過為例示，上述構成或方法等能夠適當調整。
例如，於圖16所例示之編程動作中，位元線BL_b之電壓上升之時間點t105係較對選擇字元線WL供給編程電壓VPGM 之時間點t104靠後之時間點。然而，位元線BL_b之電壓上升之時間點只要係較對與選擇頁P對應之汲極選擇線SGD供給接通電壓VON '之時間點t102靠後之時間點，則亦可以係較對選擇字元線WL供給編程電壓VPGM 之時間點t104靠前之時間點。
又，例如，於圖16之例子中，將選擇記憶胞MC分類為4個記憶胞MC_a、MC_b、MC_c、MC_d之任一個，以4種態樣進行電壓控制。然而，亦可以將選擇記憶胞MC分類為5個以上之種類，以5種以上之態樣進行電壓控制。
於此種情況下，例如，於編程動作中，考慮於圖16之時間點t103至時間點t107為止之規定時間點，使連接於與第5種以後之分類對應之記憶胞MC之鎖存電路SDL之資料反轉。但是，考慮將該時間點設為與時間點t105及時間點t106不同之時間點。
又，於圖17所例示之驗證動作中，每當切換供給至選擇字元線WL之驗證電壓時，使用2種感測時間tS1 、tS2 而獲得記憶胞MC之狀態各2次。然而，亦可以將驗證電壓切換之後使用3種以上之感測時間而獲得記憶胞MC之狀態各3次。又，亦可以將驗證電壓切換之後獲得記憶胞MC之狀態各1次。
又，於圖17所例示之驗證動作中，於將與A狀態對應之驗證電壓VVFYA 供給至選擇字元線WL之期間提高與B狀態對應之位元線BL_B之電壓，於時間點t206～時間點t209之間獲得與A狀態對應之記憶胞MC_A及與B狀態對應之記憶胞MC_B這兩者之狀態。然而，提高各位元線BL之電壓時間點可以更早，亦可以較其遲。
又，於圖17所例示之驗證動作中，使用與A狀態至G狀態對應之7種驗證電壓VVFYA ～VVFYG 之任一種。然而，例如，亦可以與各狀態對應地設定2種以上之驗證電壓。
[其他]對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明與其均等之範圍中。相關申請之引用
本申請以2019年9月3日申請之先前之日本專利申請第2019-160266號之優先權之利益為基礎，且追求其利益，其內容整體藉由引用包含於本文中。
10:記憶體系統 20:主電腦 31:感測電晶體 32:開關電晶體 33:放電電晶體 34:箝位電晶體 35:耐壓電晶體 36:充電電晶體 37:充電電晶體 38:電容器 39:充電電晶體 40:放電電晶體 41:反相器 42:反相器 43:開關電晶體 44:開關電晶體 100:半導體基板 110:導電層 111:絕緣層 120:半導體層 121:絕緣膜 122:半導體層 123:絕緣層 124:半導體層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷蓄積膜 133:阻擋絕緣膜 ADL,BDL,CDL,SDL:鎖存電路 ADR:位址暫存器 ATI:信號線 ATL:信號線 BL:位元線 BLC:信號線 BLS:信號線 BLX:信號線 BTI:信號線 BTL:信號線 CA:行位址 CMR:指令暫存器 CTI:信號線 CTL:信號線 DB:匯流排 DBS:信號線 DBUS:配線 DSW:開關電晶體 HLL:信號線 MB:記憶體塊 MC:記憶胞 MCA:記憶胞陣列 MD:記憶體晶粒 MS:記憶體串 PC:周邊電路 RA:列位址 RD:列解碼器 SA:感測放大器 SAM:感測放大器模組 SAU:感測放大器單元 SB:子塊構造 SGD:汲極選擇線 SGS:源極選擇線 SHE:子塊間絕緣層 SQC:定序器 ST:塊間構造 STB:信號線 STD:汲極選擇電晶體 STR:狀態暫存器 STS:源極選擇電晶體 SU:串單元 VG:電壓產生電路 WL:字元線 XDL:鎖存電路 XXL:信號線
圖1係表示記憶體系統10之構成之模式性方塊圖。  圖2係表示記憶體晶粒MD之構成之模式性方塊圖。  圖3係表示記憶胞陣列MCA之構成之模式性電路圖。  圖4係表示感測放大器模組SAM之構成之模式性電路圖。  圖5係表示感測放大器SA之構成之模式性電路圖。  圖6係表示記憶體晶粒MD之構成之模式性俯視圖。  圖7係表示記憶胞陣列MCA之構成之模式性俯視圖。  圖8係表示記憶胞陣列MCA之構成之模式性剖視圖。  圖9係表示記憶胞MC之構成之模式性剖視圖。
圖10(a)～(c)係用以對記錄於記憶胞MC中之資料進行說明之模式性圖。  圖11係用以對讀出動作進行說明之模式性剖視圖。  圖12係用以對寫入序列進行說明之模式性流程圖。  圖13係用以對編程動作進行說明之模式性剖視圖。  圖14係用以對驗證動作進行說明之模式性剖視圖。  圖15係表示於寫入序列時供給至選擇字元線WL之電壓之模式性曲線圖。  圖16係用以對編程動作進行說明之模式性時序圖。  圖17係用以對驗證動作進行說明之模式性時序圖。
BL:位元線
SGD:汲極選擇線
WL:字元線

Claims (5)

  1. 一種半導體記憶裝置，其具備：第1記憶體串，其包含第1記憶體電晶體；第2記憶體串，其包含第2記憶體電晶體；第3記憶體串，其包含第3記憶體電晶體；第1位元線，其連接於上述第1記憶體串；第2位元線，其連接於上述第2記憶體串；第3位元線，其連接於上述第3記憶體串；字元線，其連接於上述第1記憶體電晶體、上述第2記憶體電晶體及上述第3記憶體電晶體之閘極電極；以及控制電路，其對上述第1記憶體電晶體、上述第2記憶體電晶體及上述第3記憶體電晶體進行編程動作；上述控制電路於上述編程動作之第1時間點提高上述第1位元線之電壓，於較上述第1時間點靠後之第2時間點提高上述字元線之電壓到編程電壓，於較上述第1時間點靠後之第3時間點提高上述第2位元線之電壓，於較上述第2時間點及上述第3時間點靠後之第4時間點提高上述第3位元線之電壓，於較上述第4時間點靠後之第5時間點降低上述字元線之電壓。
  2. 如請求項1之半導體記憶裝置，其中於自上述編程動作之第1時間點至第4時間點，禁止對於上述第1記憶體電晶體之寫入。
  3. 一種半導體記憶裝置，其具備：記憶體電晶體；字元線，其連接於上述記憶體電晶體之閘極電極；周邊電路，其對上述記憶體電晶體進行編程動作；以及電源電極，其能夠對上述周邊電路供給電源電壓；上述周邊電路自上述編程動作之第1時間點至第2時間點，對上述字元線供給編程電壓，於上述第1時間點與上述第2時間點之間之第3時間點，上述電源電極 中流通之電流上升，於上述第3時間點與上述第2時間點之間之第4時間點，上述電源電極中流通之電流下降。
  4. 一種半導體記憶裝置，其具備：複數個記憶體串，其等包含記憶體電晶體；複數條位元線，其等連接於上述複數個記憶體串；字元線，其共通連接於上述複數個記憶體串中所包含之複數個記憶體電晶體之閘極電極；以及周邊電路，其連接於上述複數條位元線及上述字元線；上述周邊電路具備：複數個第1電晶體，其等連接於上述複數條位元線；第1電壓供給線，其共通連接於上述複數個第1電晶體；複數個第2電晶體，其等連接於上述複數條位元線；第2電壓供給線，其共通連接於上述複數個第2電晶體；複數個鎖存電路，其等連接於上述複數個第1電晶體之閘極電極及上述複數個第2電晶體之閘極電極；以及鎖存電路控制線，其共通連接於上述複數個鎖存電路；於對於上述記憶體電晶體之編程動作之第1時間點，將第1電壓傳輸至上述第1電壓供給線，將第2電壓傳輸至上述第2電壓供給線，於較上述第1時間點靠後之第2時間點，上述字元線之電壓上升到編程電壓，於較上述第1時間點靠後之第3時間點，進行上述鎖存電路控制線之上升或下降，於較上述第2時間點及上述第3時間點靠後之第4時間點，進行上述鎖存電路控制線之上升或下降，於較上述第4時間點靠後之第5時間點，上述字元線之電壓下降。
  5. 如請求項4之半導體記憶裝置，其中上述複數個記憶體串包含：第1記憶體串，其包含第1記憶體電晶體；第2記憶體串，其包含第2記憶體電晶體；以及第3記憶體串，其包含第3記憶體電晶體；上述複數個鎖存電路 包含：第1鎖存電路，其與上述第1記憶體串對應；第2鎖存電路，其與上述第2記憶體串對應；以及第3鎖存電路，其與上述第3記憶體串對應；於上述第1時間點，於上述第1鎖存電路保存第1資訊，於上述第2鎖存電路保存第2資訊，於上述第3鎖存電路保存上述第2資訊，於上述第3時間點，於上述第1鎖存電路保存上述第1資訊，於上述第2鎖存電路保存上述第1資訊，於上述第3鎖存電路保存上述第2資訊，於上述第4時間點，於上述第1鎖存電路保存上述第1資訊，於上述第2鎖存電路保存上述第1資訊，於上述第3鎖存電路保存上述第1資訊。
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