TWI777715B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI777715B
TWI777715B TW110129237A TW110129237A TWI777715B TW I777715 B TWI777715 B TW I777715B TW 110129237 A TW110129237 A TW 110129237A TW 110129237 A TW110129237 A TW 110129237A TW I777715 B TWI777715 B TW I777715B
Authority
TW
Taiwan
Prior art keywords
data
bit
memory
bit data
odd
Prior art date
Application number
TW110129237A
Other languages
English (en)
Other versions
TW202226246A (zh
Inventor
清水佑樹
柳平康輔
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202226246A publication Critical patent/TW202226246A/zh
Application granted granted Critical
Publication of TWI777715B publication Critical patent/TWI777715B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本發明之一實施方式提供一種縮短通電讀出處理所費時間之半導體記憶裝置。  一實施方式之半導體記憶裝置包含：記憶體面P0，其能記憶用戶資料及系統資訊；記憶體面P1，其能記憶用戶資料及系統資訊；記憶體面P0之鎖存電路ADL，其能儲存自記憶體面P0讀出之系統資訊之偶數位元資料或奇數位元資料中之一者；記憶體面P1之鎖存電路ADL，其能儲存自記憶體面P1讀出之系統資訊之偶數位元資料或奇數位元資料中之另一者；及定序器27。定序器27並行地執行讀出偶數位元資料且儲存至記憶體面P0之鎖存電路ADL之第1處理、與讀出奇數位元資料且儲存至記憶體面P1之鎖存電路ADL之第2處理。

Description

半導體記憶裝置
本發明之實施方式係關於一種半導體記憶裝置。
NAND(Not-And，反及)型快閃記憶體之類的非揮發性記憶體例如於記憶體系統啟動時，執行自特定之記憶區域讀出設定參數等系統資訊之通電讀出處理。若系統資訊之資料量增加，則讀出系統資訊之時間變長，通電讀出處理所用時間變長。
本發明之一實施方式之目的在於提供一種縮短通電讀出處理所用時間之半導體記憶裝置。
一實施方式之半導體記憶裝置包含：第1記憶胞陣列，其能記憶用戶資料及系統資訊，上述系統資訊係上述用戶資料之寫入動作及讀出動作所使用之資訊；第2記憶胞陣列，其能記憶上述用戶資料及上述系統資訊；第1鎖存電路，其能儲存自上述第1記憶胞陣列讀出之上述系統資訊之偶數位元資料或奇數位元資料中之一者即第1位元資料；第2鎖存電路，其能儲存自上述第2記憶胞陣列讀出之上述系統資訊之上述偶數位元資料或上述奇數位元資料中之另一者即第2位元資料；及控制電路，其並行地執行讀出上述第1位元資料且儲存至上述第1鎖存電路之第1處理、與讀出上述第2位元資料且儲存至上述第2鎖存電路之第2處理。
以下，參照圖式對實施方式進行說明。
(第1實施方式)  (記憶體系統之構成)  圖1係表示第1實施方式之記憶體系統之構成例之方塊圖。本實施方式之記憶體系統具備記憶體控制器1與非揮發性記憶體2。記憶體系統能與主機連接。主機例如為個人電腦、便攜式終端等電子機器。
非揮發性記憶體2係非揮發地記憶資料之半導體記憶裝置，例如具備NAND快閃記憶體。本實施方式中，非揮發性記憶體2為具有每個記憶胞電晶體能記憶3 bit之記憶胞電晶體之NAND記憶體，即3 bit/Cell(TLC：Triple Level Cell，三層胞)之NAND記憶體。非揮發性記憶體2被三維化。
再者，非揮發性記憶體2亦可為具有每個記憶胞電晶體能記憶2 bit之記憶胞電晶體之NAND記憶體，即2 bit/Cell(MLC：Multi Level Cell，多層胞)之NAND記憶體，或者具有每個記憶胞電晶體能記憶4 bit之記憶胞電晶體之NAND記憶體，即4 bit/Cell(QLC：Quad Level Cell，四層胞)之NAND記憶體。
又再者，非揮發性記憶體2亦可為具有每個記憶胞電晶體能記憶1 bit之記憶胞電晶體之NAND記憶體，即1 bit/Cell(SLC：Single Level Cell，單層胞)之NAND記憶體。
記憶體控制器1根據來自主機之寫入請求，控制向非揮發性記憶體2之資料寫入。又，記憶體控制器1根據來自主機之讀出請求，控制自非揮發性記憶體2之資料讀出。記憶體控制器1具備RAM(Random Access Memory，隨機存取記憶體)11、處理器12、主機介面13、ECC(Error Checking and Correction，錯誤檢測與校正)電路14及記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14及記憶體介面15相互藉由內部匯流排16連接。
主機介面13將從主機接收到之請求、用戶資料(寫入資料)等輸出至內部匯流排16。又，主機介面13將自非揮發性記憶體2讀出之用戶資料、來自處理器12之應答等發送至主機。
記憶體介面15基於處理器12之指示，控制將用戶資料等寫入非揮發性記憶體2之處理、及自非揮發性記憶體2讀出用戶資料等之處理。
處理器12總括地控制記憶體控制器1。處理器12例如為CPU(Central Processing Unit，中央處理單元)、MPU(Micro Processing Unit，微處理單元)等。處理器12於從主機經由主機介面13接收到請求之情形時，進行按照該請求之控制。例如，處理器12根據來自主機之請求，對記憶體介面15指示向非揮發性記憶體2寫入用戶資料及奇偶校驗。又，處理器12根據來自主機之請求，對記憶體介面15指示自非揮發性記憶體2讀出用戶資料及奇偶校驗。
處理器12針對儲存於RAM11中之用戶資料，決定非揮發性記憶體2上之儲存區域(以下，稱為記憶體區域)。用戶資料經由內部匯流排16儲存至RAM11中。處理器12對作為寫入單位之頁單位之資料，即頁資料實施記憶體區域之決定。於本說明書中，將儲存於非揮發性記憶體2之1頁中之用戶資料定義為單元資料。單元資料例如以編碼所得之碼字之形式儲存於非揮發性記憶體2中。
再者，並非必須進行編碼。記憶體控制器1亦可將單元資料在不進行編碼的情況下儲存至非揮發性記憶體2中，但圖1中示出了進行編碼之構成作為一構成例。於記憶體控制器1不進行編碼之情形時，頁資料與單元資料一致。又，可基於1個單元資料產生1個碼字，亦可基於由單元資料分割成之分割資料產生1個碼字。又，還可使用複數個單元資料產生1個碼字。
處理器12針對每個單元資料決定寫入目的地之非揮發性記憶體2之記憶體區域。非揮發性記憶體2之記憶體區域被分配了物理位址。處理器12使用物理位址管理單元資料之寫入目的地之記憶體區域。處理器12指定經決定之記憶體區域之物理位址，對記憶體介面15指示將用戶資料寫入至非揮發性記憶體2中。處理器12管理用戶資料之邏輯位址(主機所管理之邏輯位址)與物理位址之對應關係。處理器12於接收到包含來自主機之邏輯位址之讀出請求之情形時，特定出與邏輯位址對應之物理位址，指定物理位址，對記憶體介面15指示讀出用戶資料。
ECC電路14將儲存於RAM11中之用戶資料編碼而產生碼字。又，ECC電路14將自非揮發性記憶體2讀出之碼字解碼。
RAM11於將從主機接收之用戶資料記憶至非揮發性記憶體2之前暫時儲存該用戶資料，或者於將自非揮發性記憶體2讀出之資料發送至主機之前暫時儲存該資料。RAM11例如為SRAM(Static Random Access Memory，靜態隨機存取記憶體)或DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等通用記憶體。
圖1中，示出了記憶體控制器1分別具備ECC電路14與記憶體介面15之構成例。然而，ECC電路14亦可內置於記憶體介面15中。又，ECC電路14亦可內置於非揮發性記憶體2中。
於從主機接收到寫入請求之情形時，記憶體控制器1以如下方式動作。處理器12將寫入資料暫時記憶於RAM11中。處理器12讀出儲存於RAM11中之資料，並輸入至ECC電路14。ECC電路14將輸入之資料編碼，並將碼字提供給記憶體介面15。記憶體介面15將輸入之碼字寫入至非揮發性記憶體2。
於從主機接收到讀出請求之情形時，記憶體控制器1以如下方式動作。記憶體介面15將自非揮發性記憶體2讀出之碼字提供給ECC電路14。ECC電路14將輸入之碼字解碼，並將解碼後之資料儲存至RAM11中。處理器12將儲存於RAM11中之資料經由主機介面13發送至主機。
(非揮發性記憶體之構成)  圖2係表示本實施方式之非揮發性記憶體之構成例之方塊圖。非揮發性記憶體2具備邏輯控制電路21、輸入輸出電路22、2個記憶胞陣列23、2個感測放大器24、2個列解碼器25、暫存器電路26、定序器27、電壓產生電路28、輸入輸出用焊墊群32、邏輯控制用焊墊群34及電源輸入用端子群35。
非揮發性記憶體2係具有2個記憶體面P0、P1之NAND記憶體。各記憶體面P0、P1包含記憶胞陣列23、感測放大器24及列解碼器25。各記憶體面P0、P1係能獨立地執行讀出動作、寫入動作及抹除動作之單位。
記憶胞陣列23具備複數個塊。記憶胞陣列23能記憶用戶資料及系統資訊(SI)。複數個塊BLK各自具備複數個記憶胞電晶體(記憶胞)。記憶胞陣列23中，為了控制對記憶胞電晶體施加之電壓，配設有複數個位元線、複數個字元線及源極線等。塊BLK之具體構成將於下文中敍述。
輸入輸出用焊墊群32為了與記憶體控制器1之間進行包含資料之各信號之收發，而具備與信號DQ＜7：0＞及資料選通信號DQS、/DQS對應之複數個端子(焊墊)。
邏輯控制用焊墊群34為了與記憶體控制器1之間進行各信號之收發，而具備與晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀出賦能信號RE、/RE、及寫保護信號/WP對應之複數個端子(焊墊)。
信號/CE能實現非揮發性記憶體2之選擇。信號CLE能將作為信號DQ發送之指令鎖存至指令暫存器中。信號ALE能將作為信號DQ發送之位址鎖存至位址暫存器中。信號WE使寫入得以進行。信號RE使讀出得以進行。信號WP禁止寫入及抹除。信號R/B表示非揮發性記憶體2為待命狀態(能接收來自外部之命令之狀態)，抑或為忙碌狀態(無法接收來自外部之命令之狀態)。記憶體控制器1可藉由接收信號R/B，而知曉非揮發性記憶體2之狀態。
電源輸入用端子群35為了自外部將各種動作電源提供給非揮發性記憶體2，而具備輸入電源電壓Vcc、VccQ、Vpp、及接地電壓Vss之複數個端子。電源電壓Vcc係通常自外部賦予而作為動作電源之電路電源電壓，例如被輸入3.3 V左右之電壓。電源電壓VccQ例如被輸入1.2 V之電壓。電源電壓VccQ用於在記憶體控制器1與非揮發性記憶體2之間收發信號。電源電壓Vpp係高於電源電壓Vcc之電源電壓，例如被輸入12 V之電壓。
邏輯控制電路21及輸入輸出電路22經由NAND匯流排連接於記憶體控制器1。輸入輸出電路22與記憶體控制器1之間經由NAND匯流排，收發信號DQ(例如DQ0～DQ7)。
邏輯控制電路21自記憶體控制器1經由NAND匯流排，接收外部控制信號(例如，晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀出賦能信號RE、/RE、及寫保護信號/WP)。信號名中附記之“/”表示低位準有效(active low)。又，邏輯控制電路21經由NAND匯流排，將待命/忙碌信號/RB發送至記憶體控制器1。
暫存器電路26具備指令暫存器、位址暫存器及狀態暫存器等。指令暫存器暫時保存指令。位址暫存器暫時保存位址。狀態暫存器暫時保存非揮發性記憶體2之動作所需之資料。暫存器電路26例如包含SRAM。
定序器27係自暫存器電路26接收指令，按照基於該指令之序列控制非揮發性記憶體2之控制電路。定序器27包含暫存器R。
電壓產生電路28自非揮發性記憶體2之外部接收電源電壓，使用該電源電壓，產生寫入動作、讀出動作及抹除動作所需之複數個電壓。電壓產生電路28將產生之電壓提供給2個記憶胞陣列23、2個感測放大器24及2個列解碼器25等。
各記憶體面P0、P1之列解碼器25自暫存器電路26接收列位址，將該列位址解碼。列解碼器25基於解碼後之列位址，進行字元線之選擇動作。然後，列解碼器25將寫入動作、讀出動作及抹除動作所需之複數個電壓傳輸至所選擇之塊中。
各記憶體面P0、P1之感測放大器24自暫存器電路26接收行位址，將該行位址解碼。感測放大器24基於解碼後之行位址，選擇任一個位元線。又，感測放大器24於讀出資料時，檢測並放大自記憶胞電晶體讀出至位元線之資料。又，感測放大器24於寫入資料時，將寫入資料傳輸至位元線。
感測放大器24具有感測放大器單元群24A與資料暫存器24B。資料暫存器24B係於讀出資料時，暫時保存由感測放大器24檢測後之資料，並將其串行地傳輸至輸入輸出電路22之感測放大器單元群24A中之鎖存電路XDL。又，資料暫存器24B於寫入資料時，暫時保存自輸入輸出電路22串行地傳輸之資料，並將其傳輸至感測放大器24。資料暫存器24B由SRAM等構成。
(記憶胞陣列之構成)  三維構造NAND記憶體之記憶胞陣列23包含複數個塊。圖3係表示三維構造NAND記憶體之塊之電路構成例之圖。圖4係三維構造NAND記憶體之塊之剖視圖。記憶胞陣列23之其他塊亦具有與圖3相同之電路構成、及與圖4相同之剖面構造。
如圖3所示，塊BLK例如包含4個串單元SU(SU0～SU3)。又，各串單元SU包含複數個NAND串NS。NAND串NS各自例如包含8個記憶胞電晶體MT(MT0～MT7)與選擇閘極電晶體ST1、ST2。記憶胞電晶體MT具備閘極與電荷蓄積層，非揮發地保存資料。
再者，記憶胞電晶體MT之個數並不限於8個，例如亦可為32個、48個、64個、96個。選擇閘極電晶體ST1、ST2於電路上作為1個電晶體示出，但亦可於構造上與記憶胞電晶體相同。又，例如，為了提高臨界特性，亦可分別使用複數個選擇閘極電晶體作為選擇閘極電晶體ST1、ST2。進而，於記憶胞電晶體MT與選擇閘極電晶體ST1、ST2之間等，記憶胞電晶體MT之週期性混亂之部位，亦可設置虛設單元電晶體。
記憶胞電晶體MT以串聯連接於選擇閘極電晶體ST1、ST2之間之方式配置。一端側之記憶胞電晶體MT7連接於選擇閘極電晶體ST1之一端，另一端側之記憶胞電晶體MT0連接於選擇閘極電晶體ST2之一端。
串單元SU0～SU3各自之選擇閘極電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。另一方面，選擇閘極電晶體ST2之閘極於處於同一塊BLK內之複數個串單元SU間共通連接於同一選擇閘極線SGS。又，處於同一塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。即，字元線WL0～WL7及選擇閘極線SGS於同一塊BLK內之複數個串單元SU0～SU3間共通連接，與此相對，選擇閘極線SGD即使於同一塊BLK內，亦針對串單元SU0～SU3之每一個而獨立。
於構成NAND串NS之記憶胞電晶體MT0～MT7之控制閘極電極，分別連接有字元線WL0～WL7，又，各NAND串NS中之記憶胞電晶體MTi(i＝0～n)間藉由同一字元線WLi(i＝0～n)共通連接。即，塊BLK內之各NAND串NS中對應之(圖3中，D3方向之高度相同之)記憶胞電晶體MTi之控制閘極電極連接於同一字元線WLi。再者，以下之說明中，有時將NAND串NS簡稱為「串」。
NAND串NS之選擇閘極電晶體ST1之另一端(不與記憶胞電晶體MT7連接之側之端部)連接於m個位元線中之任一個。位元線BL於同一塊BLK內於各串單元SU0～SU3中之任一位置共通連接於NAND串NS。又，位元線BL跨及複數個塊BLK地共通連接於對應之NAND串NS。又，選擇閘極電晶體ST2之另一端(不與記憶胞電晶體MT0連接之側之端部)連接於源極線CELSRC。源極線CELSRC跨及複數個塊BLK地共通連接於複數個NAND串NS。
如上所述，處於同一塊BLK內之記憶胞(記憶胞電晶體MT)之資料總括地被抹除。另一方面，資料之讀出及寫入係以記憶胞組MG單位(或頁單位)進行。本說明書中，將連接於1個字元線WLi且屬於1個串單元SU之複數個記憶胞定義為記憶胞組MG。於讀出動作及寫入動作時，根據物理位址，選擇1個字元線WLi及1個選擇閘極線SGD，而選擇記憶胞組MG。
各記憶體面P0、P1包含用戶資料區域與ROM(Read Only Memory，唯讀記憶體)區域。用戶資料區域能記憶用戶資料，記憶體系統之用戶能夠訪問。ROM區域能記憶系統資訊(SI)，通常記憶體系統之用戶無法訪問。
如圖2所示，各記憶體面P0、P1之記憶胞陣列23之一部分被用作ROM區域。此處，ROM區域係記憶胞陣列23所包含之複數個塊BLK中1個塊BLK之至少一部分之記憶區域。以下，將具有ROM區域之塊BLK稱為ROM塊ROMBLK。各記憶體面P0、P1中，可將2個以上之塊BLK用作ROM區域。即，各記憶體面P0、P1可包含2個以上之ROM塊ROMBLK。
ROM區域例如記憶非揮發性記憶體2動作所需之系統資訊。系統資訊例如為用於控制用戶資料之寫入動作及讀出動作之資訊。非揮發性記憶體2動作所需之系統資訊為各種設定參數，例如為不良塊(無法使用之塊)資訊、時點資訊、行冗餘資訊、修整資訊。修整資訊例如為用於產生特定電壓之參數。
非揮發性記憶體2於製造後會被評價，不良塊(無法使用之塊)資訊、行冗餘資訊及修整資訊等作為系統資訊被記憶於ROM區域中。系統資訊SI自非揮發性記憶體2發送至記憶體控制器1，且儲存於RAM11中。
通電讀出係於記憶體系統或非揮發性記憶體2啟動後執行，用於自ROM區域讀出系統資訊(SI)之讀出處理。通電讀出例如為於記憶體系統啟動後最初執行之資料之讀出處理。非揮發性記憶體2使用藉由通電讀出而自ROM區域讀出之系統資訊，控制用戶資料之寫入動作及讀出動作。
即，非揮發性記憶體2動作所需之系統資訊被預先寫入至ROM塊ROMBLK中。藉由通電讀出，系統資訊自ROM塊ROMBLK被讀出。
圖4中，D1方向對應於位元線BL延伸之方向，D2方向對應於字元線WL及選擇閘極線SGD、SGS延伸之方向，D3方向對應於字元線WL與選擇閘極線SGD、SGS之積層方向。又，D1方向與半導體基板100之表面平行，D2方向與半導體基板100之表面平行且與D1方向正交，D3方向與半導體基板100之表面垂直且與D1方向及D2方向正交。
如圖4所示，p型阱區域(P阱)上形成有複數個NAND串NS。即，於p型阱區域上，積層有作為選擇閘極線SGS發揮功能之複數個配線層333、作為字元線WLi發揮功能之複數個配線層332、及作為選擇閘極線SGD發揮功能之複數個配線層331。
而且，形成有貫通該等配線層333、332、331到達p型阱區域之記憶體孔334。於記憶體孔334之側面，依序形成阻擋絕緣膜335、電荷蓄積層336及閘極絕緣膜337，進而於記憶體孔334內嵌埋導電體柱338。導電體柱338例如包含多晶矽，作為於NAND串NS所包含之記憶胞電晶體MT以及選擇閘極電晶體ST1及ST2動作時形成通道之區域發揮功能。
各NAND串NS中，p型阱區域上形成有選擇閘極電晶體ST2、複數個記憶胞電晶體MT及選擇閘極電晶體ST1。於較導電體柱338靠上側，形成有作為位元線BL發揮功能之配線層。於導電體柱338之上側，形成有將導電體柱338與位元線BL連接之接觸插塞339。
進而，於p型阱區域之表面內，形成有n+型雜質擴散層及p+型雜質擴散層。於n+型雜質擴散層上形成接觸插塞340，於接觸插塞340上形成作為源極線CELSRC發揮功能之配線層。又，於p+型雜質擴散層上，形成接觸插塞341，於接觸插塞341上，形成作為阱線CPWELL發揮功能之配線層。
以上之圖4所示之構成於圖4之紙面之深度方向(D2方向)上排列有複數個，藉由沿深度方向排列成一排之複數個NAND串之集合，形成1個串單元SU。
圖5係表示自複數個位元線BL側俯視時之記憶胞陣列23中之塊之配置的圖。
自D3方向觀察記憶胞陣列23時，複數個位元線BL相互平行地配置。複數個塊BLK於位元線BL延伸之方向上連續設置。各塊BLK以於與位元線BL正交之方向延伸之方式形成。
此處，各記憶體面P0、P1之記憶胞陣列23具有n個塊BLK。
ROM塊ROMBLK係排列於D1方向上之複數個塊BLK之大致正中央之塊。圖5中，排列於D1方向上之塊BLK0至塊BLK(n－1)中之大致正中央之塊BLK(n/2)為具有ROM區域之ROM塊ROMBLK。
若n例如為2000，則為塊BLK0～塊BLK1999，ROM塊ROMBLK為第1000個塊BLK1000。
(記憶胞電晶體之閾值分佈)  向記憶胞電晶體MT之資料之寫入動作大體上包含編程動作與驗證動作。編程動作係藉由將電子注入至電荷蓄積層336而使記憶胞電晶體MT之閾值電壓Vth上升(或藉由禁止注入而維持閾值電壓Vth)之動作。於編程動作時，定序器27控制列解碼器25，對與對象記憶胞電晶體MT連接之字元線WL施加編程電壓Vpgm，控制感測放大器24而對與對象記憶胞電晶體MT連接之位元線BL施加與要寫入之資料對應之位元線電壓。
圖6係表示本實施方式之閾值區域之一例之圖。圖6之上圖中，示出了3 bit/Cell之記憶胞電晶體MT之閾值分佈例。在非揮發性記憶體2中，藉由蓄積於記憶胞之電荷蓄積膜中之電荷量而記憶資訊。各記憶胞具有與電荷量對應之閾值電壓Vth。而且，使記憶胞中記憶之複數個資料值分別與閾值電壓Vth之複數個區域(閾值區域)對應。
圖6之上圖中記載為Er、A、B、C、D、E、F、G之8個分佈(山型)表示8個閾值區域內各自之閾值分佈。如此，3 bit/Cell之記憶胞電晶體MT具有由7個交界區隔之閾值分佈。圖12之橫軸表示閾值電壓Vth，縱軸表示記憶胞數(胞數)之分佈。
本實施方式中，將閾值電壓Vth為Vr1以下之區域稱為區域Er，將閾值電壓Vth大於Vr1且為Vr2以下之區域稱為區域A，將閾值電壓Vth大於Vr2且為Vr3以下之區域稱為區域B，將閾值電壓Vth大於Vr3且為Vr4以下之區域稱為區域C。又，本實施方式中，將閾值電壓Vth大於Vr4且為Vr5以下之區域稱為區域D，將閾值電壓Vth大於Vr5且為Vr6以下之區域稱為區域E，將閾值電壓Vth大於Vr6且為Vr7以下之區域稱為區域F，將閾值電壓Vth大於Vr7之區域稱為區域G。
又，將與區域Er、A、B、C、D、E、F、G對應之閾值分佈分別稱為分佈Er、A、B、C、D、E、F、G(第1～第8分佈)。Vr1～Vr7係成為各區域之交界之閾值電壓Vth。
圖6之下圖中，示出了1 bit/Cell之記憶胞電晶體MT之閾值分佈例。圖6之下圖中記載為Er、A之2個分佈(山型)表示2個閾值區域內各自之閾值分佈。如此，1 bit/Cell記憶胞電晶體MT具有由1個交界區隔之閾值分佈。
非揮發性記憶體2中，使複數個資料值分別對應於記憶胞之複數個閾值區域(即閾值分佈)。將該對應稱為資料編碼。預先確定該資料編碼，於寫入資料(編程)時，以成為與按照資料編碼記憶之資料值對應之閾值區域內之方式，對記憶胞注入電荷。而且，於讀出時，對記憶胞施加讀出電壓，根據記憶胞之閾值高於讀出電壓抑或低於讀出電壓，來決定資料。
非揮發性記憶體2例如具有第1模式與第2模式這2個動作模式。第1模式例如為於記憶胞電晶體MT記憶3 bit資料之情形時應用之TLC模式，第2模式係於記憶胞電晶體MT記憶1 bit資料之情形時應用之SLC模式。
例如，於各記憶體面P0、P1之用戶資料區域中，記憶胞電晶體MT具有3 bit/Cell之閾值分佈。向各記憶體面P0、P1之用戶資料區域寫入資料之動作及自用戶資料區域讀出資料之動作係於第1模式下執行。再者，於各記憶體面P0、P1之用戶資料區域中，記憶胞電晶體MT可具有4 bit/Cell、3 bit/Cell、2 bit/Cell或1 bit/Cell中之任一種閾值分佈，亦可將其等組合。
例如，於各記憶體面P0、P1之ROM區域中，記憶胞電晶體MT具有1 bit/Cell之閾值分佈。向各記憶體面P0、P1之ROM區域寫入資料及自ROM區域讀出資料係於第2模式下執行。再者，於各記憶體面P0、P1之ROM區域中，記憶胞電晶體MT可具有4 bit/Cell、3 bit/Cell、2 bit/Cell或1 bit/Cell中之任一種閾值分佈，亦可將其等組合。但是，ROM區域與用戶資料區域相比，追求高可靠性。因此，較佳為使用1 bit/Cell之記憶胞電晶體MT或2 bit/Cell之記憶胞電晶體MT。
於第2模式下，如圖6之下圖所示，閾值位準為1個，二值資料0或1記憶於各記憶胞電晶體MT中。
(感測放大器)  非揮發性記憶體2中，向記憶胞電晶體MT寫入資料及自記憶胞電晶體MT讀出資料時，使用感測放大器24。
非揮發性記憶體2中，自記憶胞電晶體MT讀出資料係藉由電流感測方式與電壓感測方式中之任一種來進行。電流感測方式係感測於位元線BL中流動之電流之產生之方式。電壓感測方式係感測位元線BL之電壓變動之方式。
電流感測方式例如為了高速動作，而針對選擇字元線WL之所有位元線BL將資料讀出至感測放大器24。電壓感測方式例如為了確保讀出精度，針對選擇字元線WL之所有位元線BL中之第偶數個位元線BLe與第奇數個位元線BLo，分別將資料讀出至感測放大器24。再者，於電流感測方式中，感測放大器24亦可僅對第偶數個位元線BLe進行讀出，或者僅對第奇數個位元線BLo進行讀出。
例如，於上述第1模式下，自用戶資料區域之記憶胞電晶體MT之資料讀出係藉由電流感測方式來進行。又，例如，於上述第2模式下，自ROM區域之記憶胞電晶體MT之資料讀出係藉由電壓感測方式來進行。再者，第1模式下之資料讀出亦可藉由電壓感測方式來進行，第2模式下之資料讀出亦可藉由電流感測方式來進行。但是，對用戶資料區域進行之第1模式之讀出，要求高速地進行。因此，對用戶資料區域進行之第1模式之讀出較佳為藉由電流感測方式來進行。又，對ROM區域進行之第2模式之讀出與對用戶資料區域進行之第1模式之讀出相比，要求高可靠性。因此，對ROM區域進行之第2模式之讀出較佳為藉由電壓感測方式來進行。
圖7係表示圖2中之感測放大器24之具體構成之一例之電路圖。
感測放大器24包含與位元線BL0～BL(m－1)分別建立對應關係之複數個感測放大器單元SAU。圖7表示1個感測放大器單元SAU之詳細之電路構成。
如圖7所示，感測放大器單元SAU包含感測放大器部SA、以及鎖存電路SDL、ADL、BDL、CDL及XDL。感測放大器部SA以及鎖存電路SDL、ADL、BDL、CDL及XDL以能相互接收資料之方式藉由匯流排LBUS連接。鎖存電路SDL、ADL、BDL、CDL及XDL暫時保存讀出及寫入資料。鎖存電路XDL連接於定序器27，用於在感測放大器單元SAU與定序器27之間輸入輸出資料。
鎖存電路SDL例如包含反相器50、51及n通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體52、53。反相器50之輸入節點及反相器51之輸出節點連接於節點LAT。反相器51之輸入節點及反相器50之輸出節點連接於節點INV。藉由反相器50、51，保存節點INV、LAT之資料。來自定序器27之寫入資料被提供給節點LAT。節點INV中所保存之資料係保存於節點LAT中之資料之反轉資料。
電晶體52之汲極-源極路徑之一端連接於節點INV，另一端連接於匯流排LBUS。又，電晶體53之汲極-源極路徑之一端連接於節點LAT，另一端連接於匯流排LBUS。對電晶體53之閘極，輸入控制信號STL，對電晶體52之閘極，輸入控制信號STI。
再者，鎖存電路ADL、BDL、CDL及XDL之電路構成與鎖存電路SDL相同，因此省略說明。再者，提供給感測放大器單元SAU之各種控制信號係由定序器27賦予。
感測放大器部SA例如包含p通道MOS電晶體40、n通道MOS電晶體41～48及電容器49。
感測放大器部SA於讀出動作中，感測讀出至對應之位元線BL中之資料，判定讀出之資料為“0”抑或為“1”。又，感測放大器部SA於編程動作中，將對應之位元線BL設定為與要寫入之資料“0”、“1”相應之電壓值。
感測放大器部SA中，於編程動作中，電晶體40～44相關聯。於供給作為內部電源電壓之電壓VDD之電源線與節點COM之間，串聯連接電晶體40之源極-汲極路徑及電晶體41之汲極-源極路徑。又，於節點COM與供給作為接地電壓之電壓VSS之節點SRC之間，連接電晶體44之汲極-源極路徑。又，於節點COM與位元線BL之間串聯連接電晶體42之汲極-源極路徑及電晶體43之汲極-源極路徑。
電晶體40、44之閘極連接於節點INV。因此，於與資料“0”對應地，節點LAT為低位準(以下，稱為“L”)之情形時，INV被維持於高位準(以下，稱為“H”)，電晶體40斷開，電晶體44導通。相反，於與資料“1”對應地，節點LAT為“H”之情形時，節點INV被維持於“L”，電晶體40導通，電晶體44斷開。
於編程動作時，分別提供給電晶體45、46之閘極之控制信號HLL、XXL為“L”，電晶體45、46斷開。提供給電晶體41之控制信號為“H”，電晶體41導通。又，通常於編程動作時，藉由控制信號BLC、BLS，使電晶體42、43導通。
因此，若將資料“0”保存於節點LAT中，則電晶體40斷開，電晶體44導通，而將來自節點SRC之電壓VSS(例如0 V)等之位元線電壓Vbl_L提供給位元線BL。又，若將資料“1”保存於節點LAT，則電晶體40導通，電晶體44斷開，根據對電晶體42、43賦予之控制信號BLC、BLS，例如將2.5 V等之位元線電壓Vbl_H提供給位元線BL。
對編程對象之字元線WL施加編程電壓Vpgm時，於寫入對象記憶胞電晶體MT中，根據對應之位元線BL之電位，進行向電荷蓄積層336之電子蓄積。於資料“0”時，由於對位元線BL賦予電壓VSS，故而利用對選擇字元線WL之編程電壓Vpgm，進行向寫入對象記憶胞電晶體之電荷蓄積層336之電子蓄積。於資料“1”時，由於對位元線BL賦予2.5 V等之位元線電壓Vbl_H，故而不利用對選擇字元線WL之編程電壓Vpgm，進行向寫入對象記憶胞電晶體之電荷蓄積層336之電子蓄積。
藉由驗證動作判定各胞之閾值電壓Vth是否達到目標位準。驗證動作與讀出動作相同。
於讀出動作中，感測放大器部SA之所有電晶體40～48及電容器49存在關聯。於電晶體40之汲極與節點COM之間，串聯連接有電晶體45之汲極-源極路徑及46之汲極-源極路徑。又，於匯流排LBUS與基準電位點之間，串聯連接有電晶體48之汲極-源極路徑及電晶體47之汲極-源極路徑。電晶體45之源極與電晶體46之汲極連接於感測節點SEN，感測節點SEN連接於電晶體47之閘極。對電晶體45～48之閘極，分別施加控制信號HLL、XXL、感測節點SEN之電壓或控制信號STB。感測節點SEN經由電容器49被施加時脈CLK。
資料之讀出係藉由如下方法進行，即利用列解碼器25，對選擇字元線WL施加讀出電壓，並且利用感測放大器24，感測讀出至位元線BL之資料，來判定所讀出之資料為“0”抑或為“1”。再者，為了使連接於非選擇字元線WL之記憶胞電晶體導通，列解碼器25對非選擇字元線WL賦予使各記憶胞電晶體導通所需之足夠高之電壓VREAD。再者，為了使連接於鄰接字元線之記憶胞電晶體之導通變得容易，亦可對鄰接字元線賦予稍微高於電壓VREAD之電壓VREADK。
於電流感測方式之讀出中，列解碼器25對選擇字元線WL施加讀出電壓，對非選擇字元線WL施加電壓VREAD或VEREDK。於讀出動作時，感測放大器24將位元線BL固定於固定電壓(例如，0.5 V)，並且將感測節點SEN充電至較位元線BL之電壓高之特定之預充電電壓Vpre。於該狀態下，定序器27將感測節點SEN連接於位元線BL。如此一來，電流自感測節點SEN流向位元線BL，感測節點SEN之電壓逐漸下降。
感測節點SEN之電壓根據與對應之位元線BL連接之記憶胞電晶體之閾值電壓Vth之狀態而變化。即，於記憶胞電晶體之閾值電壓Vth低於讀出電壓時，記憶胞電晶體為導通狀態，大的胞電流流向記憶胞電晶體，感測節點SEN之電壓下降之速度變快。又，於記憶胞電晶體之閾值電壓Vth高於讀出電壓時，記憶胞電晶體為斷開狀態，流向記憶胞電晶體之胞電流小，或者胞電流不流向記憶胞電晶體，感測節點SEN之電壓下降之速度變慢。
利用此種感測節點SEN之電壓下降之速度差，判定記憶胞電晶體之寫入狀態，將結果記憶於資料鎖存電路中。例如，於自開始釋放感測節點SEN之電荷之放電開始時(下述之t3)起經過特定之第1期間後之第1時點(下述之t4)，判定感測節點SEN之電壓為低位準(以下記為“L”)，抑或為高位準(以下記為“H”)。例如，於記憶胞電晶體之閾值電壓Vth低於讀出電壓之情形時，記憶胞電晶體為完全導通狀態，大的胞電流流向記憶胞電晶體。因此，感測節點SEN之電壓快速下降，電壓下降量相對較大，於第1時點，感測節點SEN變為“L”。
又，於記憶胞電晶體之閾值電壓Vth高於讀出電壓之情形時，記憶胞電晶體為斷開狀態，流向記憶胞電晶體之胞電流非常小，或者胞電流不流向記憶胞電晶體。因此，感測節點SEN之電壓非常緩慢地下降，電壓下降量相對較小，於第1時點，感測節點SEN維持“H”。
如此，藉由一面利用列解碼器25對選擇字元線施加讀出電壓，一面由感測放大器單元群24A監視感測節點SEN之狀態，來判定記憶胞電晶體之閾值電壓Vth高於讀出電壓，抑或低於讀出電壓。因此，藉由將各位準彼此間之電壓作為讀出電壓施加至選擇字元線WL，可判定各記憶胞電晶體之位準，讀出分配至各位準之資料。
圖8A係表示電流感測方式中之感測放大器24之動作波形之一例的圖。首先，列解碼器25對選擇字元線WL施加與目標狀態對應之Vv作為讀出電壓，對非選擇字元線WL施加高於讀出電壓Vv之非選擇讀出電壓Vpass(例如，5～7 V)。
於讀出動作時，定序器27首先將節點INV設為“L”，使電晶體40導通。又，藉由控制信號BLX使電晶體41導通，同時將控制信號BLC及控制信號BLS設定為特定之電壓，藉此將位元線BL固定於固定電壓(例如，0.5 V)。又，藉由將控制信號HLL設定為特定電壓，而將感測節點SEN充電至較位元線BL之電壓高之特定之預充電電壓Vpre。於該狀態下，若將控制信號XXL設為“H”(t3)，則電流自感測節點SEN經由電晶體46、42及43流向位元線BL，感測節點SEN之電壓逐漸下降。
感測節點SEN之電壓根據讀出對象之記憶胞(選擇記憶胞)之閾值電壓Vth之狀態而變化。即，於選擇記憶胞之閾值電壓Vth低於讀出電壓Vv時，選擇記憶胞為導通狀態，大之胞電流流向選擇記憶胞，感測節點SEN之電壓下降之速度變快。又，於選擇記憶胞之閾值電壓Vth高於讀出電壓Vv時，選擇記憶胞為斷開狀態，流向選擇記憶胞之胞電流小，或者胞電流不流向選擇記憶胞，感測節點SEN之電壓下降之速度變慢。
因此，若於自開始釋放感測節點SEN之電荷之放電開始時t3起經過第1期間後之第1時點t4，即自將控制信號XXL設為“H”起經過第1期間後之時點，將控制信號XXL設為“L”，並且將控制信號STB設為“H”而使電晶體48導通，則根據感測節點SEN之電壓為“L”抑或為“H”，而電晶體47導通、斷開。當將控制信號STB設為“H”而使電晶體48導通時，根據感測節點SEN之電位，電晶體47變為導通或斷開，匯流排LBUS被更新。再者，位元線BL之電壓不論連接於導通狀態之記憶胞電晶體，抑或連接於斷開狀態之記憶胞電晶體，均被維持於與控制信號BLC相應之固定電壓(電壓幾乎不下降)。
藉由一面使讀出電壓變化，一面判定各記憶胞電晶體之位準，而於感測放大器24中進行資料之讀出。
於電壓感測方式之讀出中，列解碼器25亦對選擇字元線WL施加讀出電壓，對非選擇字元線WL施加電壓VREAD或VREADK。又，列解碼器25對與選擇串SU對應之選擇閘極線SGD施加電壓VREAD，同時對與非選擇串SU對應之選擇閘極線SGD及選擇閘極線SGS施加電壓VSS。進而，感測放大器24將位元線BL充電。於該等電壓之施加完成之後，感測放大器24將位元線BL設為浮動狀態，列解碼器25對選擇閘極線SGS施加電壓VREAD。如此一來，與導通狀態之記憶胞電晶體連接之位元線BL被放電至電壓VSS，與斷開狀態之記憶胞電晶體連接之位元線BL維持電壓(不放電至VSS)。
圖8B係表示電壓感測方式中之感測放大器24之動作波形之一例的圖。若於位元線BL被充電之後，於變成浮動狀態之時點t11以後之時刻t12，對選擇閘極線SGS施加電壓VREAD，則與導通狀態之記憶胞電晶體連接之位元線BL被放電至電壓VSS，與斷開狀態之記憶胞電晶體連接之位元線BL維持電壓(不放電至VSS)。
其後，若於自開始釋放感測節點SEN之電荷之放電開始時t13起經過第2期間後之第2時點t14，即自將控制信號XXL設為“H”起經過第2期間之時點，將控制信號XXL設為“L”，並且將控制信號STB設為“H”，而使電晶體48導通，則根據感測節點SEN之電壓為“L”抑或為“H”，而電晶體47導通、斷開。
圖9係表示電流感測方式之讀出時之電壓變化之波形圖。橫軸為時間，縱軸為電壓。圖9表示於讀出某一頁之情形時，讀出對象之字元線WLn之電壓變化3次之情形。
於電流感測方式之讀出中，於一連串之讀出開始時，設置對選擇閘極線SGS、SGD及所有字元線WL施加例如VREAD(5 V)左右之特定電壓之讀出尖峰期間。其後，於讀出尖峰期間結束後，為了將與非選擇串單元SU對應之選擇閘極線SGD之電壓降低至VSS左右，並且進行記憶胞電晶體之資料之讀出，而一面對與選擇串單元SU對應之選擇閘極線SGD及選擇閘極線SGS持續施加VREAD左右之電壓，一面使讀出電壓VCGRV向正方向轉變(transition)。
圖10係表示電壓感測方式之讀出時之電壓變化之波形圖。橫軸為時間，縱軸為電壓。
例如，系統資訊等以1 bit/Cell被寫入至ROM區域中。即，系統資訊等作為二值資料(即1位元資料)被寫入至ROM區域中。
於電壓感測方式之讀出中，對選擇字元線WL施加讀出電壓VCGRV。又，除了與選擇串單元SU對應之選擇閘極線SGD及選擇字元線WL以外，對所有字元線WL施加VREAD左右之電壓，並且對與非選擇串單元SU對應之選擇閘極線SGD及選擇閘極線SGS施加VSS左右之電壓。而且，於該等電壓之施加完成之後，對選擇閘極線SGS施加VREAD左右之電壓。
關於複數個位元線BL，就塊BLK內之位元線BL而言自端部開始按順序數，具有第偶數個位元線BLe與第奇數個位元線BLo。為了確保系統資訊之讀出精度，分別讀出系統資訊之偶數位元資料與奇數位元資料。
本實施方式中，以藉由將如下所述之2個資料部(df1、df2)之第偶數個(第偶數個位元線BLe之)資料彼此進行比較，且將第奇數個(第奇數個位元線BLo之)資料彼此進行比較，能檢查系統資訊有無錯誤之方式，將系統資訊記憶於系統資訊區域。
圖11係模式性地表示複數個位元線BL中之第偶數個位元線BLe與第奇數個位元線BLo之配置之圖。
圖12係用於說明針對第偶數個位元線BLe與第奇數個位元線BLo分別讀出資料之情形之圖。
可如圖12之上側所示，感測放大器24最先讀出第偶數個位元線BLe(用斜線表示)之資料，其後，如圖12之下側所示，讀出第奇數個位元線BLo(用斜線表示)之資料。或者，亦可最先讀出第奇數個位元線BLo(用斜線表示)之資料，其後，讀出第偶數個位元線BLe(用斜線表示)之資料。
於針對第偶數個位元線BLe進行資料讀出時，對第奇數個位元線BLo例如施加電壓VSS。這是為了將各第偶數個位元線BLe利用兩側之2個第奇數個位元線BLo屏蔽。
同樣地，於針對第奇數個位元線BLo進行資料讀出時，對第偶數個位元線BLe例如施加電壓VSS。這是為了將各第奇數個位元線BLo利用兩側之2個第偶數個位元線BLe屏蔽。
由此，定序器27可藉由控制感測放大器24，而獨立地對第偶數個位元線BLe與第奇數個位元線BLo進行讀出。
(系統資訊之讀出)  接下來，對系統資訊之讀出進行說明。
如上所述，系統資訊包含不良塊(無法使用之塊)資訊、行冗餘資訊及修整資訊等。系統資訊係非揮發性記憶體2動作所需之資訊。
由此，系統資訊以能檢查讀出之資訊有無錯誤之方式，於分割成2個之2個資料部中包含相同之資料。系統資訊記憶於1頁中。於此情形時，1頁中之2個資料部中記憶相同之資料。藉由檢查2個資料是否一致，來判定系統資訊有無錯誤。該檢查將於下文中敍述。
本實施方式中，為了快速地進行系統資訊之讀出，於2個記憶體面P0、P1之一個中，進行第偶數個位元線BLe之資料之讀出，於2個記憶體面P0、P1之另一個中，進行第奇數個位元線BLo之資料之讀出。
圖13係表示自2個記憶體面P0、P1讀出系統資訊之處理流程之圖。
系統資訊SI包含自第偶數個位元線BLe讀出之偶數位元資料E、及自第奇數個位元線BLo讀出之奇數位元資料O。如上所述，記憶於記憶體面P0中之系統資訊SI與記憶於記憶體面P1中之系統資訊SI為相同之資料。系統資訊SI具有2個資料部df1、df2。資料部df1之資料與資料部df2之資料相同。
偶數位元資料E係選擇位元線BLe並讀出之資料。奇數位元資料O係選擇位元線BLo並讀出之資料。如圖13所示，偶數位元資料E儲存於記憶體面P0之鎖存電路ADL中，奇數位元資料O儲存於記憶體面P1之鎖存電路ADL中。即，各記憶體面P0、P1之鎖存電路ADL能儲存自記憶體面P0、P1之記憶胞陣列23讀出之系統資訊SI之偶數位元資料E或奇數位元資料O。記憶體面P0之鎖存電路ADL中儲存有系統資訊SI之偶數位元資料E或奇數位元資料O中之一者，記憶體面P1之鎖存電路ADL中儲存有系統資訊SI之偶數位元資料E或奇數位元資料O中之另一者。
自記憶體面P0之系統資訊SI中讀出偶數位元資料E並傳輸至鎖存電路ADL之處理、和自記憶體面P1之系統資訊SI中讀出奇數位元資料O並傳輸至鎖存電路ADL之處理並行地執行。各記憶體面P0、P1中之系統資訊SI之讀出處理係由定序器27執行。即，作為控制電路之定序器27並行地執行讀出偶數位元資料E或奇數位元資料O中之一者並儲存至記憶體面P0之鎖存電路ADL的第1處理、和讀出偶數位元資料E或奇數位元資料O中之另一者並儲存至記憶體面P0之鎖存電路ADL的第2處理。
定序器27將記憶體面P0之鎖存電路ADL之偶數位元資料E傳輸至記憶體面P0之鎖存電路XDL。同樣地，定序器27將記憶體面P1之鎖存電路ADL之奇數位元資料O傳輸至記憶體面P1之鎖存電路XDL。
圖2中，二點鏈線d0表示自記憶體面P0之記憶胞陣列23之ROM塊ROMBLK，讀出偶數位元資料E，並儲存至鎖存電路XDL。同樣地，圖2中，二點鏈線d1表示自記憶體面P1之記憶胞陣列23之ROM塊ROMBLK，讀出奇數位元資料O，並儲存至鎖存電路XDL中。
記憶體面P0之鎖存電路XDL之偶數位元資料E與記憶體面P1之鎖存電路XDL之奇數位元資料O經由暫存器電路26傳輸至定序器27。對偶數位元資料E與奇數位元資料O，於定序器27中進行互補檢查。例如，定序器27針對接收到之偶數位元資料E執行互補檢查，其後，對接收到之奇數位元資料O執行互補檢查。
圖2中，二點鏈線d01表示儲存於記憶體面P0之鎖存電路XDL中之偶數位元資料E被傳輸至定序器27。同樣地，圖2中，二點鏈線d11表示儲存於記憶體面P1之鎖存電路XDL中之奇數位元資料O被傳輸至定序器27。
藉由互補檢查得出偶數位元資料E及奇數位元資料O無錯誤時，定序器27將偶數位元資料E及奇數位元資料O合成，將系統資訊SI儲存至暫存器R中。
如上所述，記憶於ROM區域中之系統資訊SI係於被分割成2個之2個資料部df1、df2中包含2個相同之資料，如此在記憶至ROM區域時或自ROM區域讀出時，能檢查資料有無錯誤。藉由針對2個資料部df1、df2之2個相同之資料，將第偶數個資料彼此進行比較，並將第奇數個資料彼此進行比較，而能互補檢查所傳輸之系統資訊SI有無錯誤。
互補檢查係如下進行，即，以2位元組單位，將2個資料部df1、df2之2個資料進行比較，看是否一致。關於偶數位元資料E，對2個資料部df1、df2以2位元組單位進行比較，而判定資料是否一致。關於奇數位元資料O，亦對2個資料部df1、df2以2位元組單位進行比較，而判定資料是否一致。藉此，於將系統資訊SI之資料尺寸設為L位元組時，進行以(L/2)位元組除以2所得之次數(k)之資料比較。
再者，此處之互補檢查係於定序器27中執行，但亦可設置專用電路，於該專用電路中執行。即，實施方式中，偶數位元資料E與奇數位元資料O各自是否有錯誤之判定係由定序器27進行，但亦可設為由與定序器27不同之電路進行。
例如，如圖2中之虛線所示，亦可為，於各感測放大器24內設置互補檢查電路24C，能夠並行地執行偶數位元資料E之互補檢查與奇數位元資料O之互補檢查。即，記憶體面P0之感測放大器24之互補檢查電路24C作為進行偶數位元資料E是否有錯誤之判定之第1判定電路發揮功能，記憶體面P1之感測放大器24之互補檢查電路24C作為進行奇數位元資料O是否有錯誤之判定之第2判定電路發揮功能。於此情形時，由於並行地執行互補檢查，故而通電讀出處理時間更短。將2個互補檢查之檢查結果向定序器27通知。
根據本實施方式，由於自記憶體面P0之ROM區域讀出偶數位元資料E且傳輸至鎖存電路ADL的處理、和自記憶體面P1之ROM區域讀出奇數位元資料O並傳輸至鎖存電路ADL的處理並行地執行，故而能快速地讀出系統資訊SI。
作為比較例，有如下方法：自記憶體面P0之ROM區域讀出偶數位元資料E並傳輸至鎖存電路ADL，其後自記憶體面P0之ROM區域讀出奇數位元資料O並傳輸至鎖存電路BDL。於該方法之情形時，偶數位元資料E與奇數位元資料O被合成，作為系統資訊傳輸至鎖存電路XDL。檢查儲存於鎖存電路XDL中之資料是否有錯誤。
但是，於此情形時，於偶數位元資料E與奇數位元資料O中之任一者有錯誤時，接著使用記憶體面P1進行相同之動作。因此，需再次執行自記憶體面P1之ROM區域讀出偶數位元資料E並傳輸至鎖存電路ADL，其後自記憶體面P1之ROM區域讀出奇數位元資料O並儲存至鎖存電路BDL中之處理，故而存在耗費時間之問題。
圖14係表示上述實施方式中之系統資訊SI之讀出時間之比較之圖。
上述實施方式(圖14中用實線表示)中，偶數位元資料E之讀出與奇數位元資料O之讀出並行地進行。如虛線所示，於比較例之情形時，偶數位元資料E之讀出與奇數位元資料O之讀出順序進行。
由此，上述第1實施方式中，由於並行地執行讀出記憶體面P0之偶數位元資料E並儲存至鎖存電路XDL之處理、與讀出記憶體面P1之奇數位元資料O並儲存至鎖存電路XDL之處理，故而與該比較例相比，讀出系統資訊SI之偶數位元資料E與奇數位元資料O各自所用之時間變為一半。
如上所述，根據上述實施方式，可提供一種縮短通電讀出處理所用時間之半導體記憶裝置。
(變化例)  上述構成中，並行地執行自記憶體面P0之ROM塊ROMBLK讀出系統資訊SI之偶數位元資料E並傳輸至鎖存電路ADL的第1處理、和自記憶體面P1之ROM塊ROMBLK讀出系統資訊SI之奇數位元資料O並傳輸至鎖存電路ADL的第2處理，但由於第1與第2處理同時開始，故非揮發性記憶體2中之峰值電流變大。為了讀出資料，而進行對字元線WL及位元線BL之充電等設置，因此於偶數位元資料E與奇數位元資料O之讀出開始時產生峰值電流。
因此，本變化例中，為了不使此種峰值電流變大，於第1處理之執行開始時刻與第2處理之執行開始時刻之間設置時間差。即，以使第1處理之執行開始時點與第2處理之執行開始時點不一致之方式，使2個時點錯開。
圖15係表示本變化例中之峰值電流之產生時點之圖。自記憶體面P0之ROM塊ROMBLK讀出系統資訊SI之偶數位元資料E的時點te、和自記憶體面P1之ROM塊ROMBLK讀出系統資訊SI之奇數位元資料O的時點to錯開時間td。
因此，基於時點te之峰值電流Ip之產生時點、與基於時點to之峰值電流Ip之產生時點不重合。圖15中，以山形形狀之虛線表示峰值電流Ip之產生時點。
根據本變化例，讀出偶數位元資料E之第1處理中之峰值電流之時點、與讀出奇數位元資料O之第2處理中之峰值電流之時點不重合。由此，能減小非揮發性記憶體2中之峰值電流。
(第2實施方式)  於第1實施方式中，自1個記憶體面讀出偶數位元資料E，自另一個記憶體面讀出奇數位元資料O，但於第2實施方式中，設為當自一記憶體面讀出之偶數位元資料E或奇數位元資料O有錯誤時，自另一記憶體面讀出該有錯誤之偶數位元資料E或奇數位元資料O。
由於第2實施方式之記憶體系統之構成與第1實施方式之記憶體系統之構成相同，故而對相同之構成要素使用相同之符號並省略說明，僅對不同之構成進行說明。
圖16係表示第2實施方式之，自2個記憶體面P0、P1讀出系統資訊之處理流程之圖。圖17係表示第2實施方式中之系統資訊SI之讀出時間之比較之圖。
例如，系統資訊SI之偶數位元資料E被自記憶體面P0之ROM塊ROMBLK讀出且儲存至鎖存電路ADL中。系統資訊SI之奇數位元資料O被自記憶體面P1之ROM塊ROMBLK讀出且儲存至鎖存電路ADL中。於此情形時，當互補檢查之結果為偶數位元資料E有錯誤時(用×記號表示)，定序器27自記憶體面P1之ROM塊ROMBLK讀出偶數位元資料E並儲存至鎖存電路BDL中。
然後，對自記憶體面P1之ROM區域讀出之偶數位元資料E進行互補檢查。若藉由該互補檢查發現偶數位元資料E無錯誤，則將自記憶體面P1之ROM塊ROMBLK讀出之偶數位元資料E與奇數位元資料O合成，產生系統資訊SI，並儲存至暫存器R中。
根據本實施方式，僅將互補檢查之結果為有錯誤之資料(偶數位元資料E或奇數位元資料O)自無錯誤之記憶體面(上述例中為記憶體面P1)讀出，故而能快速地讀出系統資訊。
圖17中之虛線表示於上述之比較例中自記憶體面P0之ROM塊ROMBLK讀出偶數位元資料E與奇數位元資料O之後，進行互補檢查。而且，若藉由該互補檢查發現偶數位元資料E與奇數位元資料O中之任一者有錯誤，則自記憶體面P1之ROM塊ROMBLK讀出偶數位元資料E與奇數位元資料O，進行互補檢查。藉此，比較例中，耗費通電讀出時間。
與此相對，本實施方式中，當於2個記憶體面中之一記憶體面中，偶數位元資料E與奇數位元資料O中之任一者有錯誤時，使用另一記憶體面僅讀出有錯誤之偶數或奇數位元資料。即，定序器27基於偶數位元資料E或奇數位元資料O有無錯誤之判定結果，於判定為偶數位元資料E或奇數位元資料O中之一者有錯誤時，執行自讀出了未判定有錯誤之偶數位元資料E或奇數位元資料O中之另一者之記憶體面之記憶胞陣列23，讀出偶數位元資料E或奇數位元資料O中之一者之第3處理。偶數位元資料E或奇數位元資料O是否有錯誤之判定亦可由與定序器27不同之電路來進行。
由此，第2實施方式中，除了實施例1之效果以外，於讀出之偶數位元資料E或奇數位元資料O有錯誤之情形時，亦能快速地讀出系統資訊。
再者，於本實施方式中亦能應用第1實施方式之變化例。即，亦可使偶數位元資料E之讀出時之峰值電流Ip之產生時點與奇數位元資料O之讀出時之峰值電流Ip之產生時點不重合。
(第3實施方式)  第2實施方式中，於判定為自一記憶體面讀出之偶數位元資料E或奇數位元資料O有錯誤時，自無錯誤之另一記憶體面讀出該有錯誤之偶數位元資料E或奇數位元資料O，第3實施方式中，不等待自2個記憶體面P0、P1讀出之偶數位元資料E或奇數位元資料O是否有錯誤之判定，而於互補檢查中，自2個記憶體面P0、P1分別讀出未讀出之奇數位元資料O與偶數位元資料E。即，第3實施方式中，為防備自2個記憶體面P0、P1讀出之偶數位元資料E與奇數位元資料O中之一者有錯誤之情緒，事先自各記憶體面P0、P1讀出偶數位元資料E與奇數位元資料O兩者。
第3實施方式之記憶體系統之構成與第1及第2實施方式之記憶體系統之構成相同，故而對相同之構成要素使用相同之符號並省略說明，僅對不同之構成進行說明。
圖18係表示第3實施方式之，自2個記憶體面P0、P1讀出系統資訊之處理流程之圖。圖19係表示第3實施方式中之系統資訊SI之讀出時間之圖。
如圖18所示，分別自記憶體面P0與P1讀出偶數位元資料E與奇數位元資料O。其後，對讀出之偶數位元資料E與奇數位元資料O執行互補檢查。於執行該互補檢查時，分別自記憶體面P0與P1讀出奇數位元資料O與偶數位元資料E。
假設自2個記憶體面P0、P1讀出之偶數位元資料E與奇數位元資料O中之一者有錯誤之情形時，於已明確有錯誤之後，定序器27可立刻使用於除資料有錯誤之記憶體面以外之另一記憶體面中讀出之資料進行互補檢查。
圖18中，自記憶體面P0讀出偶數位元資料E並儲存至鎖存電路ADL，自記憶體面P1讀出奇數位元資料ODD並儲存至鎖存電路ADL之後，對偶數位元資料E與奇數位元資料O兩者執行互補檢查。
於執行該互補檢查之期間內，開始自記憶體面P0讀出奇數位元資料O，將奇數位元資料O儲存至鎖存電路BDL中。同樣地，於執行互補檢查之期間內，開始自記憶體面P1讀出偶數位元資料E，將偶數位元資料E儲存至鎖存電路BDL中。即，不等待互補檢查之結果明確，定序器27就開始自記憶體面P0、P1讀出與已讀出之偶數位元資料E及奇數位元資料O相反之奇數位元資料及偶數位元資料。
圖19中，示出了於判定為自記憶體面P0讀出之偶數位元資料E有錯誤時，針對記憶體面P1中已讀出之偶數位元資料E執行互補檢查之情形。
如上所述，定序器27於進行偶數位元資料E或奇數位元資料O是否有錯誤之判定時，執行自記憶體面P0之記憶胞陣列23讀出奇數位元資料O，且自記憶體面P1之記憶胞陣列23讀出偶數位元資料E之第3處理。偶數位元資料E或奇數位元資料O是否有錯誤之判定亦可由與定序器27不同之電路進行。
根據本實施方式，為防備互補檢查之結果為檢測出錯誤之情形，於各記憶體面中事先讀出了偶數位元資料E或奇數位元資料O兩者，故而能快速地讀出系統資訊SI。
由此，第3實施方式中，除了第1實施方式之效果以外，於讀出之偶數位元資料E或奇數位元資料O有錯誤之情形時，亦能快速地讀出系統資訊。
再者，本實施方式中亦能應用第1實施方式之變化例。即，亦可使讀出偶數位元資料E時之峰值電流Ip之產生時點與讀出奇數位元資料O時之峰值電流Ip之產生時點不重合。
如上所述，根據上述各實施方式，可提供一種縮短通電讀出處理所用時間之半導體記憶裝置。
對本發明之若干實施方式進行了說明，但該等實施方式係作為例子而例示，並不意圖限定發明之範圍。該等新穎之實施方式能以其他各種方式實施，可於不脫離發明主旨之範圍內，進行各種省略、替換及變更。該等實施方式或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。  相關申請
本申請享有以日本專利申請2020-157807號(申請日：2020年9月18日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:記憶體控制器 2:非揮發性記憶體 11:RAM 12:處理器 13:主機介面 14:ECC電路 15:記憶體介面 16:內部匯流排 21:邏輯控制電路 22:輸入輸出電路 23:記憶胞陣列 24:感測放大器 24A:感測放大器單元群 24B:資料暫存器 24C:互補檢查電路 25:列解碼器 26:暫存器電路 27:定序器 28:電壓產生電路 32:輸入輸出用焊墊群 34:邏輯控制用焊墊群 35:電源輸入用端子群 40,41,42,43,44,45,46,47,48:電晶體 49:電容器 50,51:反相器 52,53:電晶體 100:半導體基板 331,332,333:配線層 334:記憶體孔 335:阻擋絕緣膜 336:電荷蓄積層 337:閘極絕緣膜 338:導電體柱 339:接觸插塞 340:接觸插塞 341:接觸插塞 ADL:鎖存電路 BDL:鎖存電路 BL:位元線 BLe:第偶數個位元線 BLK,BLK0～BLK(n/2)～BLK(n－1):塊 BLo:第奇數個位元線 CDL:鎖存電路 CELSRC:源極線 COM:節點 CPWELL:阱線 df1:資料部 df2:資料部 INV:節點 LAT:節點 LBUS:匯流排 MG:記憶胞組 MT0～MT7:記憶胞電晶體 NS:NAND串 P0:記憶體面 P1:記憶體面 R:暫存器 ROMBLK:ROM塊 SA:感測放大器部 SDL:鎖存電路 SEN:感測節點 SGD,SGD0～SGD3:選擇閘極線 SGS:選擇閘極線 SRC:節點 ST1:選擇閘極電晶體 ST2:選擇閘極電晶體 SU0～SU3:串單元 WL0～WL7,WLn:字元線 XDL:鎖存電路
圖1係表示第1實施方式之記憶體系統之構成例之方塊圖。  圖2係表示第1實施方式之非揮發性記憶體之構成例之方塊圖。  圖3係表示第1實施方式之三維構造NAND記憶體之塊之電路構成例的圖。  圖4係第1實施方式之三維構造NAND記憶體之塊之剖視圖。  圖5係表示第1實施方式之，自複數個位元線側俯視時之記憶胞陣列中之塊之配置的圖。  圖6係表示第1實施方式之閾值區域之一例之圖。  圖7係表示第1實施方式之感測放大器之具體構成之一例之電路圖。  圖8A係表示第1實施方式之感測放大器之動作波形之圖。  圖8B係表示第1實施方式之電壓感測方式中之感測放大器之動作波形之一例的圖。  圖9係表示第1實施方式之電流感測方式之讀出時之電壓變化之波形圖。  圖10係表示第1實施方式之電壓感測方式之讀出時之電壓變化之波形圖。  圖11係模式性地表示第1實施方式之複數個位元線中之第偶數個位元線與第奇數個位元線之配置的圖。  圖12係用於說明針對第1實施方式之第偶數個位元線與第奇數個位元線分別讀出資料之情形之圖。  圖13係表示第1實施方式之，自2個記憶體面讀出系統資訊之處理流程之圖。  圖14係表示第1實施方式中之系統資訊之讀出時間之比較的圖。  圖15係表示第1實施方式之變化例中之峰值電流之產生時點的圖。  圖16係表示第2實施方式之，自2個記憶體面讀出系統資訊之處理流程之圖。  圖17係表示第2實施方式中之系統資訊之讀出時間之圖。  圖18係表示第3實施方式之，自2個記憶體面讀出系統資訊之處理流程之圖。  圖19係表示第3實施方式中之系統資訊之讀出時間之圖。
ADL:鎖存電路  BDL:鎖存電路  df1:資料部  df2:資料部  P0:記憶體面  P1:記憶體面  R:暫存器  XDL:鎖存電路

Claims (9)

  1. 一種半導體記憶裝置，其包含：  第1記憶胞陣列，其能記憶用戶資料及系統資訊，上述系統資訊係供上述用戶資料之寫入動作及讀出動作使用之資訊；  第2記憶胞陣列，其能記憶上述用戶資料及上述系統資訊；  第1鎖存電路，其能儲存自上述第1記憶胞陣列讀出之上述系統資訊之偶數位元資料或奇數位元資料中之一者即第1位元資料；  第2鎖存電路，其能儲存自上述第2記憶胞陣列讀出之上述系統資訊之上述偶數位元資料或上述奇數位元資料中之另一者即第2位元資料；及  控制電路，其並行地執行讀出上述第1位元資料且儲存至上述第1鎖存電路之第1處理、與讀出上述第2位元資料且儲存至上述第2鎖存電路之第2處理。
  2. 如請求項1之半導體記憶裝置，其中基於上述第1位元資料或上述第2位元資料是否有錯誤之判定結果，上述控制電路於判定為上述第1位元資料有上述錯誤時，執行自上述第2記憶胞陣列讀出上述第1位元資料之第3處理。
  3. 如請求項2之半導體記憶裝置，其中上述第1位元資料與上述第2位元資料各者是否有錯誤之判定係由上述控制電路進行。
  4. 如請求項2之半導體記憶裝置，其中上述第1位元資料與上述第2位元資料各者是否有錯誤之判定係由與上述控制電路不同之電路進行。
  5. 如請求項4之半導體記憶裝置，其中上述不同之電路包含進行上述第1位元資料是否有錯誤之判定的第1判定電路、及進行上述第2位元資料是否有錯誤之判定的第2判定電路。
  6. 如請求項1之半導體記憶裝置，其中於進行上述第1位元資料或上述第2位元資料是否有錯誤之判定時，上述控制電路執行自上述第1記憶胞陣列讀出上述第2位元資料，且自上述第2記憶胞陣列讀出上述第1位元資料之第3處理。
  7. 如請求項6之半導體記憶裝置，其中上述第1位元資料與上述第2位元資料各者是否有錯誤之判定係由上述控制電路進行。
  8. 如請求項6之半導體記憶裝置，其中上述第1位元資料與上述第2位元資料各者是否有錯誤之判定係由與上述控制電路不同之電路進行。
  9. 如請求項8之半導體記憶裝置，其中上述不同之電路包含進行上述第1位元資料是否有錯誤之判定的第1判定電路、及進行上述第2位元資料是否有錯誤之判定的第2判定電路。
TW110129237A 2020-09-18 2021-08-09 半導體記憶裝置 TWI777715B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2020157807A JP2022051369A (ja) 2020-09-18 2020-09-18 半導体記憶装置
JP2020-157807 2020-09-18
US17/184,246 US11423980B2 (en) 2020-09-18 2021-02-24 Semiconductor storage device
US17/184,246 2021-02-24

Publications (2)

Publication Number Publication Date
TW202226246A TW202226246A (zh) 2022-07-01
TWI777715B true TWI777715B (zh) 2022-09-11

Family

ID=80645944

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110129237A TWI777715B (zh) 2020-09-18 2021-08-09 半導體記憶裝置

Country Status (4)

Country Link
US (1) US11423980B2 (zh)
JP (1) JP2022051369A (zh)
CN (1) CN114203241A (zh)
TW (1) TWI777715B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6086272A (en) * 1996-03-26 2000-07-11 Seiko Epson Corporation Printing apparatus and control method therefor
US6898109B2 (en) * 2001-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device in which bit lines connected to dynamic memory cells extend left and right of sense amplifier column
US7400534B2 (en) * 2005-02-03 2008-07-15 Kabushiki Kaisha Toshiba NAND flash memory and data programming method thereof
US8327229B2 (en) * 2008-02-15 2012-12-04 Kabushiki Kaisha Toshiba Data memory system
US8514636B2 (en) * 2010-09-21 2013-08-20 Kabushiki Kaisha Toshiba Semiconductor storage device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014186787A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステム
JP6190462B2 (ja) 2013-09-04 2017-08-30 東芝メモリ株式会社 半導体記憶装置
JP2019204565A (ja) * 2018-05-22 2019-11-28 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP7313889B2 (ja) * 2019-04-24 2023-07-25 キオクシア株式会社 半導体記憶装置及びメモリシステム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6086272A (en) * 1996-03-26 2000-07-11 Seiko Epson Corporation Printing apparatus and control method therefor
US6898109B2 (en) * 2001-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device in which bit lines connected to dynamic memory cells extend left and right of sense amplifier column
US7400534B2 (en) * 2005-02-03 2008-07-15 Kabushiki Kaisha Toshiba NAND flash memory and data programming method thereof
US8327229B2 (en) * 2008-02-15 2012-12-04 Kabushiki Kaisha Toshiba Data memory system
US8514636B2 (en) * 2010-09-21 2013-08-20 Kabushiki Kaisha Toshiba Semiconductor storage device

Also Published As

Publication number Publication date
TW202226246A (zh) 2022-07-01
CN114203241A (zh) 2022-03-18
US11423980B2 (en) 2022-08-23
US20220093174A1 (en) 2022-03-24
JP2022051369A (ja) 2022-03-31

Similar Documents

Publication Publication Date Title
JP6783682B2 (ja) 半導体記憶装置及びメモリシステム
US10008269B2 (en) Semiconductor memory device
US10957397B2 (en) Non-volatile memory device, storage device, and programming method thereof for performing an erase detect operation
JP6856400B2 (ja) 半導体記憶装置及びメモリシステム
CN105931666B (zh) 半导体存储装置及存储系统
US20170365348A1 (en) Semiconductor memory device
TW201810274A (zh) 半導體記憶裝置及記憶體系統
JP2014157650A (ja) 半導体記憶装置
TW201826269A (zh) 半導體記憶裝置
JP2021140853A (ja) 半導体記憶装置
JP2020047330A (ja) 半導体記憶装置
US20230092551A1 (en) Semiconductor storage device
JP2020027674A (ja) 半導体メモリ
JP2012155798A (ja) 不揮発性半導体記憶装置
JP2012123856A (ja) 不揮発性半導体記憶装置
TWI777715B (zh) 半導體記憶裝置
TWI804191B (zh) 半導體記憶裝置
TWI823249B (zh) 半導體記憶裝置及抹除驗證方法
TWI767789B (zh) 半導體記憶裝置
TWI802209B (zh) 半導體記憶裝置
JP2023046208A (ja) 半導体記憶装置
JP2023086292A (ja) 半導体記憶装置
JP2023130590A (ja) 半導体記憶装置
JP2023136234A (ja) 半導体記憶装置及びメモリシステム

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent