JP6190462B2 - 半導体記憶装置 - Google Patents

Description

本発明の実施形態は、不良情報を記憶可能な半導体記憶装置に関する。

メモリセルの不良情報をブロック単位あるいはカラム単位で記憶するロムヒューズブロックをメモリセルアレイ内に設ける場合がある。

ロムヒューズブロックは、通常のブロックと同じサイズであり、複数のメモリセルを備える。ロムヒューズブロックのメモリセルに許容限度を超える不良が生じた場合、ロムヒューズブロックに保存されているロムヒューズデータ自体が不良になるおそれもある。そして、ロムヒューズデータに不良が生じた場合、エラー訂正のために時間がかかり、半導体記憶装置の動作速度が低下する可能性がある。特に、メモリセルが微細化するに従って、メモリセルは不良になりやすくなるため、ロムヒューズブロックの不良チェックは重要になる。

ロムヒューズブロックの不良チェックは、一般には、電源投入時のパワーオンリード期間中に行われる。

しかしながら、メモリセルが微細化するに従って、消去レベルが変動しやすくなり、消去レベルと読み出しレベルの差が小さくなって、誤読み出しが生じる可能性が高くなる。

また、メモリセルの微細化が進んでメモリ容量が増えると、ブロック数も増えるため、ロムヒューズブロックに記録すべき不良情報も増えることから、ロムヒューズブロックから不良情報を読み出すのに時間がかかるおそれがある。

本実施形態によれば、複数のメモリセルと、前記メモリセルの少なくとも一部の複数の前記メモリセルに接続された複数のワード線と、前記メモリセルの少なくとも一部の複数の前記メモリセルに接続された複数のビット線と、前記メモリセルの少なくとも一部の複数の前記メモリセルの一群を含む複数のブロックとを有するメモリセルアレイと、
前記複数のブロックの少なくとも１つであって、前記メモリセルアレイ内の不良情報を記憶する不良情報記憶ブロックと、
前記不良情報記憶ブロック内の少なくとも一部の前記メモリセルのデータを読み出して、該データを検証することにより、前記不良情報記憶ブロックに不良があるか否かを判定する第１不良検出部と、
前記第１不良検出部により不良があると判定されると、前記メモリセルのデータの読み出し電圧レベルを変更して、再び前記不良情報記憶ブロック内の少なくとも一部の前記メモリセルのデータを読み出して、該データを検証することにより、前記不良情報記憶ブロックに不良があるか否かを判定する第２不良検出部と、
前記第２不良検出部により不良があると判定されると、前記不良情報記憶ブロックを不良と決定する不良決定部と、を備える半導体記憶装置が提供される。

第１の実施形態に係る半導体記憶装置１の概略構成を示すブロック図。 セルアレイ２周辺の詳細な構成を示すブロック図。 第１の実施形態によるロムヒューズブロックの不良チェック処理を示すフローチャート。 第２の実施形態によるロムヒューズブロックの不良チェック処理を示すフローチャート。 リフレッシュ時に不良情報を再書き込みする場合のタイミング図。 第３の実施形態によるロムヒューズブロックの不良チェック処理を示すフローチャート。 図６のステップＳ３１〜Ｓ３８の処理タイミングを示すタイミング図。 ロムヒューズブロック３１を含むメモリセルアレイ２のメモリマップを示す図。 （ａ）はロムヒューズブロック３１の各データ領域に記憶されるバッドブロック情報のデータ構成を示す図、（ｂ）は、商Block Add Xと８ビットデータBlock IOとの対応関係を示す図。 不良ブロック情報を転送する処理手順の一例を示すフローチャート。 ロムヒューズブロック３１に不良情報を記憶する処理手順の一例を示すフローチャート。

以下、図面を参照しながら、本発明の実施形態を説明する。

（第１の実施形態）
図１は第１の実施形態に係る半導体記憶装置１の概略構成を示すブロック図である。図１の半導体記憶装置１は、ＮＡＮＤ型フラッシュメモリの例を示している。

図１の半導体記憶装置１は、セルアレイ２と、ロウデコーダ３と、ワード線ドライバ４と、カラムデコーダ５と、センスアンプ（Ｓ／Ａ）６と、データラッチ回路７と、コントローラ８と、高電圧発生器９と、アドレスレジスタ１０と、コマンドデコーダ１１と、Ｉ／Ｏバッファ１２とを備えている。

セルアレイ２は、複数個のメモリセルを直列接続したＮＡＮＤストリング２０を有する。図２はセルアレイ２周辺の詳細な構成を示すブロック図である。図２に示すように、セルアレイ２は、複数のブロックＢＬＫ０〜ＢＬＫｎに分かれている。各ブロックには、上述したＮＡＮＤストリング２０がカラム方向に複数個配列されている。各ＮＡＮＤストリング２０は、直列接続された複数のメモリセル２１と、これらメモリセル２１の一端側に接続された選択ゲートトランジスタＳ１と、他端側に接続された選択ゲートトランジスタＳ２とを有する。

ＮＡＮＤストリング２０内の各メモリセル２１のゲートは、対応するワード線ＷＬ０〜ＷＬn+1（ｎは０以上の整数）にそれぞれ接続されている。選択ゲートトランジスタＳ１のゲートは選択ゲート線ＳＧＤに接続されている。選択ゲートトランジスタＳ２のゲートは選択ゲート線ＳＧＳに接続されている。各ＮＡＮＤストリング２０は、対応する選択ゲートトランジスタＳ１を介して、共通のセルソース線に接続されている。また各ＮＡＮＤストリング２０は、対応する選択ゲートトランジスタＳ２を介して、対応するビット線ＢＬ０〜ＢＬｎに接続されている。

ＮＡＮＤストリング２０内の各メモリセル２１のゲートに接続される各ワード線ＷＬ０〜ＷＬn+1は、ロウデコーダ３に接続されている。ロウデコーダ３は、アドレスレジスタ１０から転送されてきたロウアドレスをデコードする。ロウデコーダ３の近傍には、ワード線ドライバ４が配置されている。ワード線ドライバ４は、デコードしたデータに基づいて、各ワード線を駆動するための電圧を生成する。

各ＮＡＮＤストリング２０に接続されるビット線ＢＬ０〜ＢＬｎは、ビット線選択トランジスタＱ０を介してセンスアンプ６に接続されている。センスアンプ６で検出された読み出しデータは、例えば二値データとしてデータラッチ回路７に保持される。

図１に示すカラムデコーダ５は、アドレスレジスタ１０からのカラムアドレスをデコードする。またカラムデコーダ５は、このデコードした結果に基づいて、データラッチ回路７に保持されたデータをデータバスに転送するか否かを決定する。

Ｉ／Ｏバッファ１２は、Ｉ／Ｏ端子から入力されたアドレス、データおよびコマンドをバッファリングする。またＩ／Ｏバッファ１２は、アドレスをアドレスレジスタ１０に転送し、コマンドをコマンドデコーダ１１に転送し、データをデータバスに転送する。

コントローラ８は、アドレスとコマンドを識別するとともに、後述するロムヒューズブロックの不良チェックやセンスアンプ６等の動作を制御する。

図２に示すように、セルアレイは複数のブロックに分かれているが、そのうちの二つは、ロムヒューズ（ROM FUSE）ブロック（不良情報記憶ブロック）とスペアロムヒューズブロック（スペア記憶ブロック）である。ロムヒューズブロックとスペアロムヒューズブロックには、セルアレイ内の不良情報などが記憶されている。スペアロムヒューズブロックは、ロムヒューズブロックが不良になったときに使用されるものであり、ロムヒューズブロックに新たな不良情報が記憶されるときには、スペアロムヒューズブロックにも同じ不良情報が記憶される。スペアロムヒューズブロックを使用するか否かは設定により切り替えることができる。

ロムヒューズブロックとスペアロムヒューズブロックに記憶される不良情報は、セルアレイ内の各ブロックが不良か否かを示すバッドブロック情報や、セルアレイ内の各カラムが不良か否かを示すバッドカラム情報などである。この他、ロムヒューズブロックには、内部電圧の電圧レベルを調整するためのパラメータ情報などを記憶してもよい。

図１のコントローラ８は、例えばパワーオンリード（ＰＯＲ）時に、ロムヒューズブロックに不良があるか否かをチェックする処理を行う。図３は第１の実施形態によるロムヒューズブロックの不良チェック処理を示すフローチャートである。

ＮＡＮＤ型フラッシュメモリの中には、メモリセルへの書き込み方法として、ＳＬＣ（Single Level Cell）方式とＭＬＣ（Multi Level Cell）方式とのいずれにも対応しているものがあるが、本実施形態では、ＳＬＣを採用することにする。その理由は、ＭＬＣは多値書き込みを行うため、読み出しマージンが小さくて、誤読み出しが生じやすいことから、より信頼性の高い読み出しが可能なＳＬＣを利用してロムヒューズブロックの不良チェックを行うようにしたものである。

まず、ロムヒューズブロック内の複数のワード線のうち、特定のワード線上の複数のメモリセルに記憶されているデータを読み出す（ステップＳ１）。特定のワード線は、基本的にはどのワード線であってもよいが、ロムヒューズブロック内の複数のワード線のうち、できるだけ信頼性よくデータを読み出せるワード線を特定のワード線とするのが望ましい。本明細書では、特定のワード線をＷＬ１５にする例を説明する。

次に、ステップＳ１で読み出したデータを用いて、メモリセルの消去レベルの閾値電圧分布が、消去レベルの隣のＡレベルの閾値電圧分布の方向にシフトして正常な読み出しができなくなったか否かのチェック（以下、Ｅ−ｔｏ−Ａ検知）を行う（ステップＳ２）。上述したステップＳ１とＳ２が第１不良検出部に対応する。

Ｅ−ｔｏ−Ａ検知の具体的な手法として、例えば以下の３通り（Ｅ−ｔｏ−Ａ検知手法１〜３）が考えられ、いずれの手法を採用してもよい。

ロムヒューズブロック内の各ワード線には、例えば１６Ｋバイト分のビット線がつながっている。これらビット線は、２Ｋバイト分のビット線ごとにセグメントに分割されている。これらセグメントのうち、未使用のセグメントを用いて、Ｅ−ｔｏ−Ａ検知ではメモリセルの読み出しチェックを行う。

Ｅ−ｔｏ−Ａ検知手法１では、未使用のセグメントの全メモリセルを消去した状態で、未使用のセグメントの全メモリセルを読み出して、消去状態である「１」データではなく、「０」データとして読み出されたデータの数が所定値を超えればＥ−ｔｏ−Ａ検知にフェイルしたと判断する。

Ｅ−ｔｏ−Ａ検知手法２では、ロムヒューズブロック内の未使用のセグメントにおける特定のビット線上の全メモリセルを消去した状態で、これら全メモリセルを読み出して、「０」データとして読み出されたデータの数が所定値を超えればＥ−ｔｏ−Ａ検知にフェイルしたと判断する。

Ｅ−ｔｏ−Ａ検知手法３では、ロムヒューズブロック内の未使用のセグメントのメモリセルに相補データを書き込み、書き込んだ相補データを読み出して、相補データのビット論理が入れ替わった数が所定値を超えればＥ−ｔｏ−Ａ検知にフェイルしたと判断する。

上述したＥ−ｔｏ−Ａ検知手法１〜３のいずれかで行われるステップＳ２のＥ−ｔｏ−Ａ検知でフェイルした場合は、Ｅレベルの閾値電圧分布がＡレベルの閾値電圧分布の方向にシフトしたと判断して、メモリセルの読み出し電圧レベルを上げて、再度メモリセルからの読み出し（以下、再ロムリード）を行う（ステップＳ３）。この再ロムリードでは、メモリセルのゲート−ソース間に印加する電圧を高くして、再度メモリセルからの読み出しを行う。

次に、ステップＳ３で読み出したデータを用いて、再度Ｅ−ｔｏ−Ａ検知を行う（ステップＳ４）。この場合のＥ−ｔｏ−Ａ検知も、上述した検知手法１〜３のいずれを採用してもよい。上述したステップＳ３とＳ４が第２不良検出部に対応する。

ステップＳ４のＥ−ｔｏ−Ａ検知がフェイルすると、ロムヒューズブロックのチェックにフェイルしたと決定する（ステップＳ５、不良決定部）。この場合、このロムヒューズブロックを含むＮＡＮＤ型フラッシュメモリは、不良品とみなされる。

一方、上述したステップＳ２のＥ−ｔｏ−Ａ検知にパスした場合は、通常のパワーオンリード動作で行われるブロックチェックを行う（ステップＳ６、第３不良検出部）。このブロックチェックでは、例えば、ロムヒューズブロック内にバッドブロック情報やバッドカラム情報等を記憶する際に、これら情報を相補データとして記憶しておき、記憶された相補データを読み出して、相補データを構成する２種類のデータを互いにビット単位で比較することで、読み出しエラーの有無を判断する。ブロックチェックは、ロムヒューズブロック内の全メモリセルについて行う必要はなく、特定のワード線上のメモリセルについて行ってもよい。

ステップＳ６のブロックチェックにフェイルした場合は、ステップＳ３の再ロムリードを行い、ブロックチェックにパスした場合は、ロムヒューズブロックは正常と判断する（ステップＳ７）。

同様に、ステップＳ４のＥ−ｔｏ−Ａ検知にパスした場合も、ブロックチェックを行い（ステップＳ８、第３不良検出部）、このブロックチェックにフェイルした場合は、フェイルと決定し（ステップＳ５）、ブロックチェックにパスした場合は、ロムヒューズブロックのチェックにパスしたと決定する（ステップＳ７）。

上述した図３のフローチャートでは、Ｅ−ｔｏ−Ａ検知と、読み出し電圧レベルを変更した再ロムリードとを組み合わせる例を説明したが、Ｅ−ｔｏ−Ａ検知を行わずに再ロムリードを行ってもよい。この場合、ステップＳ２およびＳ４のＥ−ｔｏ−Ａ検知の代わりに、既存のブロックチェックを行えばよい。

また、再ロムリードを行わずにＥ−ｔｏ−Ａ検知のみを行ってもよい。この場合、１回のＥ−ｔｏ−Ａ検知の結果により、ロムヒューズブロックが正常か否かを判断することになるため、ロムヒューズブロックの不良率が上がるおそれがある。よって、ロムヒューズブロックの不良率を下げたい場合は、上述した再ロムリードを行うのが望ましい。

このように、第１の実施形態では、Ｅ−ｔｏ−Ａ検知やブロックチェック等により、ロムヒューズブロックが不良と判断されると、読み出し電圧レベルを上げて、再度ロムヒューズブロックが不良か否かを判断するため、製造ばらつき等により、メモリセルのＥレベルの閾値電圧分布がＡレベルの閾値電圧分布側に多少シフトしたとしても、ロムヒューズブロックを不良と判断しなくて済み、ロムヒューズブロックの不良率を低減できる。

（第２の実施形態）
以下に説明する第２の実施形態は、ロムヒューズブロックを不良と判断したときに、ロムヒューズブロックのリフレッシュを行うものである。

第２の実施形態に係るＮＡＮＤ型フラッシュメモリは、図１と同様のブロック構成を備え、コントローラ８の処理動作が第１の実施形態とは異なるため、以下では、コントローラ８の処理動作を説明する。

図４は第２の実施形態によるロムヒューズブロックの不良チェック処理を示すフローチャートである。まず、ロムヒューズブロックの不良チェックを行う（ステップＳ１１、第１不良検出部）。このステップＳ１１の不良チェックは、例えば、ロムヒューズブロック内の特定のワード線上のメモリセルを対象として、上述した既存のブロックチェックを行う。あるいは、上述したＥ−ｔｏ−Ａ検知手法１〜３のいずれかを採用してもよい。

ステップＳ１１で、ロムヒューズブロックが正常と判断されると、ロムヒューズブロックのチェックにパスしたと決定して（ステップＳ１９）、図４の処理を終了する。この場合は、ロムヒューズブロックのリフレッシュは行わない。

一方、ステップＳ１１で、ロムヒューズブロックが不良と判断されると、スペアロムヒューズブロックにアクセスするためにアドレスを発行し（ステップＳ１２）、スペアロムヒューズブロックの不良チェックを行う（ステップＳ１３、第２不良検出部）。

スペアロムヒューズブロックが不良と判断されると、スペアロムヒューズブロック内の不良情報を有効に活用できないことから、ロムヒューズブロックのリフレッシュを行う意味がないと判断して、ロムヒューズブロックのチェックにフェイルしたと決定する（ステップＳ１４）。この場合、このロムヒューズブロックを含むＮＡＮＤ型フラッシュメモリは、不良品とみなされる。

スペアロムヒューズブロックが正常と判断されると、ロムヒューズブロック内の全メモリセルを消去する（ステップＳ１５、データ消去部）。これにより、ロムヒューズブロック内の全メモリセルには、「１」データが書き込まれる。

ステップＳ１５の処理の後に、スペアロムヒューズブロックに記憶されている全不良情報を、例えばセンスアンプ６内のデータラッチ回路７に一時的にラッチする（ステップＳ１６、一時保持部）。

次に、ステップＳ１６で一時的にラッチしたスペアロムヒューズブロック内の不良情報を、ロムヒューズブロックに書き込む（ステップＳ１７、不良情報書き込み部）。ステップＳ１５〜Ｓ１７はリフレッシュ処理部に対応する。

ステップＳ１７の書き込みは、ロムヒューズブロック内の、ステップＳ１１で不良と判断されたワード線上のメモリセルにも不良情報を書き込む場合と、不良と判断されたワード線以外のワード線上のメモリセルに不良情報を書き込む場合とがある。不良が特定のメモリセル内の構造的な故障により生じた場合は、そのメモリセルは使わないのが望ましいが、不良が一時的なリードディスターブで生じた場合は、不良を起こしたメモリセルに再書き込みをしても問題が生じないこともありうる。そこで、本実施形態では、いったん不良と判断されたメモリセルに対しても再書き込みを許容している。

ステップＳ１５〜Ｓ１７のリフレッシュ処理が終了すると、ロムヒューズブロックには不良がないとみなしてパス決定する（ステップＳ１８）。

図５は、図４のステップＳ１７で、過去に不良と判断されたメモリセルにもリフレッシュ時に不良情報を再書き込みする場合のタイミング図である。図５は、レディビジー信号ＲＢと、ロムヒューズブロックのワード線WL15 PB0と、このワード線に接続されたメモリセルの基板ウェル領域CPWELL PB0と、スペアロムヒューズブロックのワード線WL15 PB1との信号波形を示している。

パワーオンリード動作は、レディビジー信号ＲＢがハイからロウに遷移した後に開始され、パワーオンリード動作中にリフレッシュ動作が行われる。まず、ロムヒューズブロック内の特定のワード線（例えばＷＬ１５）上のメモリセルからデータを読み出す（時刻ｔ１）。時刻ｔ１では、ロムヒューズブロックのＷＬ１５を読み出し電圧ＶＣＧＲＶに設定する。

読み出したデータによりロムヒューズブロックが不良と判断されると、次に、スペアロムヒューズブロック内の特定のワード線（例えばＷＬ１５）上のメモリセルからデータを読み出して（時刻ｔ２）、スペアロムヒューズブロックに不良があるか否かを判断する。

スペアロムヒューズブロックが正常であると判断されると、不良と判断されたロムヒューズブロック内の全メモリセルのデータを消去する（時刻ｔ３）。消去をしたメモリセルは、ベリファイを行って、正しく消去されたことを確認する（時刻ｔ４）。ロムヒューズブロック内のメモリセルのデータ消去とベリファイは、ロムヒューズブロック内の全メモリセル分のデータ消去とベリファイが終了するまで繰り返される。

ロムヒューズブロックのデータ消去が終了すると、スペアロムヒューズブロックからの不良情報を読み出してセンスアンプ内のラッチ回路に一時保持した後、保持した不良情報をロムヒューズブロックに書き込む（時刻ｔ５）。続いて、書き込んだ不良情報が正常に読み出せるか否かのベリファイを行う（時刻ｔ６）。時刻ｔ５とｔ６の処理は、スペアロムヒューズブロック内の全不良情報がロムヒューズブロックに書き込まれるまで継続される。

ロムヒューズブロックのリフレッシュを行ったか否かを示す情報を、例えばコントローラ８の内部のレジスタ回路８ａ（図１参照）に記憶してもよい。例えば、少なくとも１バイト分のデータを記憶可能なＳＲＡＭ等の不揮発性メモリで構成されるレジスタ回路（リフレッシュ履歴情報記憶部）８ａを設けて、１バイトのうちの一つのビットにロムヒューズブロックのリフレッシュを行ったか否かを示す情報を記憶し、外部からの特定のコマンドで、このレジスタ回路８ａの１バイトのデータを外部に出力できるようにしてもよい。これにより、ロムヒューズブロックのリフレッシュを過去に行ったか否かの履歴情報をＮＡＮＤ型フラッシュメモリの外部から検出でき、この履歴情報によりロムヒューズブロックの信頼性を評価できる。

このように、第２の実施形態では、ロムヒューズブロックが不良と判断されると、ロムヒューズブロック内の全メモリセルのデータを消去した後に、スペアロムヒューズブロック内の不良情報を書き込むリフレッシュを行うため、ロムヒューズブロック内の不良情報の信頼性が向上し、ロムヒューズブロックの不良率を低下させることができる。

（第３の実施形態）
以下に説明する第３の実施形態は、ロムヒューズブロックのリフレッシュを過去に行ったことがあるか否かを自動判別して、過去にリフレッシュを行ったロムヒューズブロックは再度のリフレッシュを行わないようにするものである。

第３の実施形態に係るＮＡＮＤ型フラッシュメモリは、図１と同様のブロック構成を備え、コントローラ８の処理動作が第１および第２の実施形態とは異なるため、以下では、コントローラ８の処理動作を説明する。

図６は第３の実施形態によるロムヒューズブロックの不良チェック処理を示すフローチャートである。まず、ロムヒューズブロック内の特定のワード線上のメモリセルのデータを読み出す（ステップＳ３１）。

特定のワード線上の未使用のセグメントの全メモリセルはオール「１」である。一方、リフレッシュを行っていないロムヒューズブロック内の特定のワード線上の未使用のセグメントの全メモリセルは、初期状態でオール「０」を書き込んでおけば、オール「０」のままのはずである。

そこで、ロムヒューズブロック内の特定のワード線上の未使用のセグメントのメモリセルのデータがオール「１」か否かを判定する（ステップＳ３２、リフレッシュ判定部）。オール「１」であれば、過去にロムヒューズブロックのリフレッシュを行ったと判断し、ロムヒューズブロック内の特定のワード線以外の所定のワード線上のメモリセルのデータを読み出して、不良があるか否かを判定する（ステップＳ３３）。ここでは、予めバッドブロック情報やバッドカラム情報などを相補データでロムヒューズブロックに記憶しておき、この相補データを読み出して、相補データを構成する２種類のデータを比較することで、不良か否かを判断する。

ステップＳ３３で、ロムヒューズブロックからのデータ読み出しを正常に行えた場合は、ロムヒューズブロックのチェックにパスしたと決定し（ステップＳ３４）、図６の処理を終了する。

一方、ステップＳ３３で、ロムヒューズブロックが不良と判断されると、ロムヒューズブロックのリフレッシュは行わずに、スペアロムヒューズブロックにアクセスするためのアドレス変更を行う（ステップＳ３５）。そして、スペアロムヒューズブロック内の特定のワード線上のメモリセルを読み出して、スペアロムヒューズブロックが不良か否かのチェックを行う（ステップＳ３６）。ここでは、ステップＳ３３と同様に、例えば相補データを読み出して、不良か否かを判定する。この結果、スペアロムヒューズブロックが不良と判定されると、ロムヒューズブロックのチェックにフェイルしたと決定する（ステップＳ３７）。この場合、このロムヒューズブロックを含むＮＡＮＤ型フラッシュメモリは不良品とみなす。

ステップＳ３６でスペアロムヒューズブロックが不良でないと判定されると、ロムヒューズブロックのチェックにパスしたと決定する（ステップＳ３４）。この場合、ロムヒューズブロックは使用せずに、スペアロムヒューズブロック内の不良情報を使用することになる。

一方、ステップＳ３２で、ロムヒューズブロック内の特定のワード線上の未使用のセグメントの全メモリセルがオール「０」の場合は、まだリフレッシュを行ったことがないロムヒューズブロックと判断して、既存のブロックチェックを行う（ステップＳ３８）。このステップＳ３８では、例えば、ロムヒューズブロック内の特定のワード線上のメモリセルの相補データを読み出して、不良の有無を判断する。

ステップＳ３８でロムヒューズブロックは正常と判断されると、ロムヒューズブロックのチェックにパスしたとみなす（ステップＳ３４）。一方、ステップＳ３８でロムヒューズブロックは不良と判断されると、図４のフローチャートのステップＳ１２〜Ｓ２０のリフレッシュ処理を行う。

このように、図６の処理では、過去にリフレッシュを行ったことのあるロムヒューズブロックか否かを確認して、過去にリフレッシュを行ったことのあるロムヒューズブロックであれば、再度不良になっても、再リフレッシュは行わずに、スペアロムヒューズブロックを使用する。一方、過去にリフレッシュを行ったことのないロムヒューズブロックであれば、不良になったときに、リフレッシュを行って、スペアロムヒューズブロック内の不良情報をロムヒューズブロックに書き込んで、ロムヒューズブロックを使い続ける。

図７は、図６のステップＳ３１、Ｓ３２、Ｓ３３およびＳ３５に遷移した場合、すなわちロムリフレッシュ後のパワーオンリードの処理タイミングを示すタイミング図である。まず、ロムヒューズブロック内の特定のワード線（例えばＷＬ１５）上のメモリセルのデータを読み出す（時刻ｔ１１）。読み出したデータがオール「１」であれば、過去にリフレッシュを行ったことがあるロムヒューズブロックと判断して、ロムヒューズブロックの再リフレッシュは行わずに、ロムヒューズブロック内の特定のワード線以外の所定のワード線上のメモリセルのデータを読み出す（時刻ｔ１２）。そして、読み出したデータに基づいてロムヒューズブロックのブロックチェックを行い、不良と判断されると、スペアロムヒューズブロック内の特定のワード線（例えばＷＬ１５）上のメモリセルのデータを読み出す（時刻ｔ１３）。

このように、第３の実施形態では、ロムヒューズブロック内の特定のワード線上のメモリセルのデータを読み出して、読み出したデータがオール「１」か否かによって、ロムヒューズブロックが過去にリフレッシュを行ったことがあるか否かを的確に判断できる。

また、過去にリフレッシュを行ったことがあるロムヒューズブロックは、再リフレッシュを行わないようにしたため、信頼性の低いロムヒューズブロックを使い続けるおそれがなくなる。

さらに、過去にリフレッシュを行ったことがないロムヒューズブロックが不良と判断されると、第２の実施形態と同様にロムヒューズブロックのリフレッシュを行うため、ロムヒューズブロックの不良率を低減できる。

（第４の実施形態）
以下に説明する第４の実施形態は、ロムヒューズブロックへの不良情報の格納の仕方に特徴を持たせたものである。

図８はロムヒューズブロック３１を含むメモリセルアレイ２のメモリマップを示す図である。図示のように、ロムヒューズブロック３１は、メモリセルアレイ２内に複数設けられるブロックのうちの一つである。ロムヒューズブロック３１は、例えば４つのデータ領域ｄ０〜ｄ３に分けられている。４つのデータ領域ｄ０〜ｄ３に記憶される情報は同じである。各データ領域に記憶される情報の種類としては、例えばバッドカラム情報ｄ００と、パラメータ情報ｄ０１と、バッドブロック情報ｄ０２とが含まれる。一つのデータ領域が不良と判定されると、別のデータ領域から同じ種類の情報を読み出すことができる。

図９（ａ）はロムヒューズブロック３１の各データ領域に記憶されるバッドブロック情報のデータ構成を示す図である。図９（ａ）のバッドブロック情報は、８ブロック分の不良情報を４バイトで記憶するものである。より具体的には、１バイト目には、ブロックアドレスを８で割った商を表す８ビットのアドレス情報が記憶される。２バイト目には、１バイト目の８ビットのアドレス情報の反転データが記憶される。３バイト目には、８ブロックのそれぞれが不良か否かを示すフラグ情報が１ビットずつ記憶される。４バイト目には、３バイト目の８ビットデータの反転データが記憶される。

図９（ａ）では、ブロックアドレスを８で割った商をBlock Add Xと表記し、８ブロック中の各ブロックが不良か否かを示す８ビットのフラグ情報からなる８ビットデータをBlock IOと表記している。

図９（ｂ）は、メモリセルアレイ２内の各ブロックと、各ブロックのブロックアドレスを８で割った商Block Add Xと、各ブロックが不良か否かを示す８ビットデータBlock IOとの対応関係を示す図である。

図９（ａ）および図９（ｂ）からわかるように、本実施形態では、８つのブロックアドレスを１つのアドレス情報Block Add Xに変換し、各ブロックが不良か否かを示すフラグ情報を１ビットで表現して８ブロック分のフラグ情報を１バイトとして、ロムヒューズブロック３１に記憶する。また、本実施形態では、Block Add Xで表される８ブロック中に不良のブロックが一つも存在しない場合は、ロムヒューズブロック３１に記憶しない。これにより、ロムヒューズブロック３１内に、できるだけ多くのブロックの不良情報を格納できる。

図９（ａ）および図９（ｂ）に従ってロムヒューズブロック３１に記憶された不良情報は、ロウデコーダ３内の不図示のブロック選択回路に設けられるラッチ回路（不良情報保持部）３ａにラッチされる。ブロック選択回路は、このラッチ回路３ａにラッチされているデータを参照することで、各ブロックへのアクセスを行うか否かを選択する。

図１０はロムヒューズブロック３１からブロック選択回路内のラッチ回路３ａに不良ブロック情報を転送する処理手順の一例を示すフローチャートである。このフローチャートは、例えばコントローラ８により実行される。まず、ロムヒューズブロック３１から不良ブロック情報を読み出す（ステップＳ６１）。読み出した不良ブロック情報は、いったん一時的に保持される。次に、図９（ａ）の１バイト目と２バイト目に記憶されていたアドレス情報Block Add Xとその反転データを比較するとともに、図９（ａ）の３バイト目と４バイト目に記憶されていたフラグ情報Block IOとその反転データを比較する（ステップＳ６２）。

ステップＳ６２の比較が成功した場合は、ロムヒューズブロック３１には不良はないと判断して、アドレス情報Block Add XとBlock IOを元のブロックアドレスに変換する（ステップＳ６３、アドレス変換部）。ステップＳ６３で変換したブロックアドレスに対応するブロック選択回路内のラッチ回路に、対応するブロックの不良情報を記憶する（ステップＳ６４）。

次に、ロムヒューズブロック３１内の最後のデータまで読み出したか否かを判定し（ステップＳ６５）、まだ読み出していないデータがあれば、ロムヒューズブロック３１内の次の４バイトデータを読み出して（ステップＳ６６）、ステップＳ６２に進む。

図１１は出荷前のテスト時にロムヒューズブロック３１に不良情報を記憶（登録）する処理手順の一例を示すフローチャートである。まず、メモリセルアレイ２内のブロック０を選択する（ステップＳ７１）。本実施形態では、少なくとも一つのブロックが不良である８ブロック分のブロックアドレスを１つのアドレス情報としてロムヒューズブロック３１に記憶するため、ブロック０から順番に、８ブロック分の既存のブロックチェックを行って、ブロック内に不良があるか否かをチェックする（ステップＳ７２）。

選択したブロックに不良があると判定されると、そのブロックに対応するブロックアドレスを８で割った商で表されるアドレス情報Block Add Xをセンスアンプ内のラッチ回路にラッチする（ステップＳ７３）。次に、ステップＳ７３でラッチしたアドレス情報Block Add Xの反転データをステップＳ７３とは別個のラッチ回路にラッチする（ステップＳ７４）。

次に、８ブロックのうちどのブロックに不良があるか否かを示すフラグ情報を８ビットのデータとして、ステップＳ７３，Ｓ７４とは別個のラッチ回路に保持する（ステップＳ７５）。次に、ステップＳ７５で保持したデータの反転データを、ステップＳ７３〜Ｓ７５とは別個のラッチ回路に保持する（ステップＳ７６）。

次に、選択したブロックが、まとめて記憶する８ブロックの最終ブロックか否かを判定し（ステップＳ７７）、最終ブロックでなければ、ブロック番号を１増やして（ステップＳ７８）、ステップＳ７２以降の処理を繰り返す。ステップＳ７７で最終ブロックと判定されると、ステップＳ７３〜Ｓ７６で保持した４つのラッチ回路のラッチデータを４カラムアドレス分のデータとして、全不良ブロック分のデータをまとめてロムヒューズブロック３１に転送する。（ステップＳ７９）。ステップＳ７２のブロックチェックで不良がないと判断されると、ステップＳ７７の処理を行う。以上の処理を、メモリセルアレイ２のすべてのブロックについて行う。

このように、第４の実施形態では、各ブロックアドレスや各カラムアドレスを８で割った商をアドレスとして、各ブロックまたは各カラムの不良情報を１ビットで表したデータをロムヒューズブロック３１に記憶するため、ロムヒューズブロック３１に記憶可能な不良情報を増やすことができる。また、本実施形態では、不良でないブロックやカラムについては、ロムヒューズブロック３１には記憶しないため、ロムヒューズブロック３１の記憶領域を有効活用できる。したがって、パワーオンリード時に、ロムヒューズブロック３１からの不良情報の読み出しを高速化できる。本実施形態によれば、例えば８ブロックの不良情報をわずか４バイトで記憶でき、１ブロックの不良情報を４バイトで記憶する比較例に比べて、８倍もの多くのブロックの不良情報を記憶できる。

上述した第４の実施形態によるロムヒューズブロック３１のデータ構成は、第１〜第３の実施形態によるロムヒューズブロック３１に適用することが可能である。これにより、第１〜第３の実施形態においても、より多くの不良情報をロムヒューズブロック３１に記憶可能となり、ＮＡＮＤ型フラッシュメモリの大容量化に対応できるようになる。

上述した実施形態では、本発明をＮＡＮＤ型フラッシュメモリに適用する例を説明したが、本発明は、ＮＯＲ型フラッシュメモリやＭＲＡＭ、ＲｅＲＡＭなど、ロムヒューズブロックを有する種々の不揮発性半導体記憶装置に適用可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (9)

1. 複数のメモリセルと、前記メモリセルの少なくとも一部の複数の前記メモリセルに接続
   された複数のワード線と、前記メモリセルの少なくとも一部の複数の前記メモリセルに接
   続された複数のビット線と、前記メモリセルの少なくとも一部の複数の前記メモリセルの
   一群を含む複数のブロックとを有するメモリセルアレイと、
   前記複数のブロックの少なくとも１つであって、前記メモリセルアレイ内の不良情報を
   記憶する不良情報記憶ブロックと、
   前記不良情報記憶ブロック内の少なくとも一部の前記メモリセルのデータを読み出して
   、該データを検証することにより、前記不良情報記憶ブロックに不良があるか否かを判定
   する第１不良検出部と、
   前記第１不良検出部により不良があると判定されると、前記メモリセルのデータの読み
   出し電圧レベルを変更して、再び前記不良情報記憶ブロック内の少なくとも一部の前記メ
   モリセルのデータを読み出して、該データを検証することにより、前記不良情報記憶ブロ
   ックに不良があるか否かを判定する第２不良検出部と、
   前記第２不良検出部により不良があると判定されると、前記不良情報記憶ブロックを不
   良と決定する不良決定部と、を備え、
   前記ブロックは、複数のＮＡＮＤストリングを有し、
   前記ＮＡＮＤストリングは、直列接続された少なくとも一部の複数の前記メモリセルと
   、前記直列接続された少なくとも一部の複数の前記メモリセルの一端側に接続された第１
   選択ゲートトランジスタと、前記直列接続された少なくとも一部の複数の前記メモリセル
   の他端側に接続された第２選択ゲートトランジスタと、を有し、
   前記ＮＡＮＤストリングの直列接続された複数の前記メモリセルは、それぞれ少なくと
   も一部の複数のワード線に接続され、
   前記ＮＡＮＤストリングは、セルソース線と前記ビット線とに接続される半導体記憶装
   置。
2. 前記第１不良検出部および前記第２不良検出部は、当該半導体記憶装置がパワーオンリ
   ードを行うたびに前記不良情報記憶ブロックに不良があるか否かを判定する請求項１に記
   載の半導体記憶装置。
3. 前記第１不良検出部および前記第２不良検出部の少なくとも一方は、前記不良情報記憶
   ブロック内の特定の前記ワード線上の少なくとも一部の前記メモリセルの記憶データが反
   転した数が所定個を超えると、不良があると判定する請求項１に記載の半導体記憶装置。
4. 前記第１不良検出部および前記第２不良検出部の少なくとも一方は、前記不良情報記憶
   ブロック内の特定の前記ビット線に与えられた特定のデータを、特定の前記ビット線に接
   続される前記メモリセルに書き込んだ後に、これらメモリセルから読み出したデータと前
   記特定のデータとを比較して、不良があるか否かを判定する請求項１に記載の半導体記憶
   装置。
5. 前記第１不良検出部および前記第２不良検出部の少なくとも一方は、前記不良情報記憶
   ブロック内の特定の前記ワード線上の少なくとも一部の前記メモリセルに相補データを書
   き込んだ後に、当該相補データを読み出して比較して、不良があるか否かを判定する請求
   項１に記載の半導体記憶装置。
6. 前記第１不良検出部および前記第２不良検出部の少なくとも一方で不良がないと判定さ
   れると、前記不良情報記憶ブロックの少なくとも一部に相補データを書き込んだ後に、書
   き込んだ前記相補データを読み出して比較することにより、前記不良情報記憶ブロックに
   不良があるか否かを判定する第３不良検出部を備える請求項１に記載の半導体記憶装置。
7. 前記不良情報記憶ブロックは、前記メモリセルアレイをブロック単位またはカラム単位
   に分割した各ブロックまたは各カラムを指定するアドレスをｎ（ｎは２以上の整数）で割
   った商で表されるアドレス情報と、ｎ個のブロックまたはカラムのそれぞれの不良情報を
   １ビットとするｎビットデータと、を対応づけて記憶する請求項１に記載の半導体記憶装
   置。
8. 前記不良情報記憶ブロックは、前記アドレス情報と、前記アドレス情報の反転データと
   、前記ｎビットデータと、前記ｎビットデータの反転データと、を対応づけて記憶する請
   求項７に記載の半導体記憶装置。
9. 前記不良情報記憶ブロックに記憶されている不良情報を読み出して保持する不良情報保
   持部と、
   前記不良情報記憶ブロックをアクセスするための前記アドレスを、前記不良情報保持部
   をアクセスするための前記アドレスに変換するアドレス変換部と、を備え、
   前記不良情報保持部は、前記アドレス変換部で変換された前記アドレスに対応づけて、
   前記不良情報記憶ブロックに記憶されているブロック単位またはカラム単位の不良情報を
   それぞれ別個に記憶する複数のラッチ回路を有する請求項７に記載の半導体記憶装置。

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