TWI505278B - Semiconductor memory device - Google Patents

Description

半導體記憶裝置

本發明之實施形態係關於一種可記憶不良資訊之半導體記憶裝置。

有時將以區塊單位或行單位記憶記憶單元之不良資訊之唯讀記憶體熔絲區塊設置於記憶單元陣列內。

唯讀記憶體熔絲區塊具有與通常之區塊相同之尺寸，且具備複數個記憶單元。於唯讀記憶體熔絲區塊之記憶單元中產生超過容許限度之不良之情形時，亦存在保存於唯讀記憶體熔絲區塊之唯讀記憶體熔絲資料本身變為不良之危險。且，於唯讀記憶體熔絲資料中產生不良之情形時，為訂正錯誤而花費時間，故有可能使半導體記憶裝置之動作速度下降。尤其，由於隨著記憶單元之微細化，使記憶單元容易成為不良，故唯讀記憶體熔絲區塊之不良校驗變重要。

唯讀記憶體熔絲區塊之不良校驗，一般係在電源投入時之電源接通讀取期間中進行。

然而，隨著記憶單元微型化，抹除位準容易變動，或抹除位準與讀取位準之差變小，而使產生錯誤讀取之可能性變高。

又，由於當記憶單元之微細化發展而記憶容量增加時，區塊數亦增加，故而應記錄於唯讀記憶體熔絲區塊之不良資訊亦增加，因此，存在自唯讀記憶體熔絲區塊讀取不良資訊時較花費時間之虞。

本發明之實施形態係提供一種可降低唯讀記憶體熔絲區塊之不良率之半導體記憶裝置。

根據本實施形態，可提供一種半導體記憶裝置，其具備：記憶單元陣列，其具有連接於複數條字元線之各者之複數個記憶單元；不良資訊記憶區塊，其包含與上述複數條字元線中之特定之2條以上之字元線各者連接之複數個記憶單元，並於該等記憶單元中記憶上述記憶單元陣列內之不良資訊；第1不良檢測部，其讀取上述不良資訊記憶區塊內之至少一部分之記憶單元之資料，且藉由驗證該資料而判定上述不良資訊記憶區塊中是否存在不良；第2不良檢測部，其係當由上述第1不良檢測部判定為存在不良時，變更上述記憶單元之資料之讀取電壓位準，且再次讀取上述不良資訊記憶區塊內之至少一部分之記憶單元之資料並驗證該資料，藉此判定上述不良資訊記憶區塊中是否存在不良；及不良決定部，其係當由上述第2不良檢測部判定為存在不良時，決定上述不良資訊記憶區塊為不良。

1‧‧‧半導體記憶裝置

2‧‧‧單元陣列

3‧‧‧列解碼器

3a‧‧‧閂鎖電路(不良資訊保持部)

4‧‧‧字元線驅動器

5‧‧‧行解碼器

6‧‧‧感測放大器

7‧‧‧資料閂鎖電路

8‧‧‧控制器

8a‧‧‧暫存器電路

9‧‧‧高電壓產生器

10‧‧‧位址暫存器

11‧‧‧命令解碼器

12‧‧‧I/O緩衝器

20‧‧‧NAND串

21‧‧‧記憶單元

31‧‧‧唯讀記憶體熔絲區塊

BL0~BLn‧‧‧位元線

BLK0~BLKn‧‧‧區塊

Block Add X‧‧‧商

Block IO‧‧‧8位元資料

CPWELL PB0‧‧‧基板井區域

d0~d3‧‧‧資料區域

d00‧‧‧不良行資訊

d01‧‧‧參數資訊

d02‧‧‧不良區塊資訊

Q0‧‧‧位元線選擇電晶體

RB‧‧‧RDY/Busy信號

S1‧‧‧選擇閘極電晶體

S2‧‧‧選擇閘極電晶體

SGD‧‧‧選擇閘極線

SGS‧‧‧選擇閘極線

t1‧‧‧時刻

t2‧‧‧時刻

t3‧‧‧時刻

t4‧‧‧時刻

t5‧‧‧時刻

t6‧‧‧時刻

t11‧‧‧時刻

t12‧‧‧時刻

t13‧‧‧時刻

VCGRV‧‧‧讀取電壓

WL0~WLn+1‧‧‧字元線

WL15 PB0‧‧‧唯讀記憶體熔絲區塊之字元線

WL15 PB1‧‧‧備用唯讀記憶體熔絲區塊之字元線

圖1係顯示第1實施形態之半導體記憶裝置1之概略構成之方塊圖。

圖2係顯示單元陣列2周邊之詳細構成之方塊圖。

圖3係顯示第1實施形態之唯讀記憶體熔絲區塊之不良校驗處理之流程圖。

圖4係顯示第2實施形態之唯讀記憶體熔絲區塊之不良校驗處理之流程圖。

圖5係於刷新時重寫不良資訊之情形之時序圖。

圖6係顯示第3實施形態之唯讀記憶體熔絲區塊之不良校驗處理之流程圖。

圖7係顯示圖6之步驟S31~S38之處理時序之時序圖。

圖8係顯示包含唯讀記憶體熔絲區塊31之記憶單元陣列2之記憶映像之圖。

圖9(a)係顯示記憶於唯讀記憶體熔絲區塊31之各資料區域中之不良區塊資訊之資料構成之圖，(b)係表示商Block Add X與8位元資料Block IO之對應關係之圖。

圖10係顯示傳送不良區塊資訊之處理順序之一例之流程圖。

圖11係顯示於唯讀記憶體熔絲區塊31中記憶不良資訊之處理順序之一例之流程圖。

以下，一邊參照圖式並說明本發明之實施形態。

(第1實施形態)

圖1係顯示第1實施形態之半導體記憶裝置1之概略構成之方塊圖。圖1之半導體記憶裝置1顯示NAND型快閃記憶體之例。

圖1之半導體記憶裝置1具備單元陣列2、列解碼器3、字元線驅動器4、行解碼器5、感測放大器(S/A)6、資料閂鎖電路7、控制器8、高電壓產生器9、位址暫存器10、命令解碼器11、及I/O緩衝器12。

單元陣列2具有串聯連接有複數個記憶單元之NAND串20。圖2係顯示單元陣列2周邊之詳細構成之方塊圖。如圖2所示，單元陣列2分成複數個區塊BLK0~BLKn。於各區塊中，於行方向排列有複數個上述NAND串20。各NAND串20具有串聯連接之複數個記憶單元21、連接於此等記憶單元21之一端側之選擇閘極電晶體S1、及連接於另一端側之選擇閘極電晶體S2。

NAND串20內之各記憶單元21之閘極分別連接於對應之字元線 WL0~WLn+1(n為0以上之整數)。選擇閘極電晶體S1之閘極連接於選擇閘極線SGD。選擇閘極電晶體S2之閘極連接於選擇閘極線SGS。各NAND串20經由對應之選擇閘極電晶體S1連接於共通之單元源極線。又，各NAND串20經由對應之選擇閘極電晶體S2連接於對應之位元線BL0~BLn。

連接於NAND串20內之各記憶單元21之閘極之各字元線WL0~WLn+1連接於列解碼器3。列解碼器3將自位址暫存器10傳送而來之列位址進行解碼。於列解碼器3之附近，配置有字元線驅動器4。字元線驅動器4基於所解碼之資料，產生用以驅動各字元線之電壓。

連接於各NAND串20之位元線BL0~BLn，經由位元線選擇電晶體Q0連接於感測放大器6。感測放大器6所檢測出之讀取資料係作為例如二進制資料保持於資料閂鎖電路7。

圖1所示之行解碼器5將來自位址暫存器10之行位址進行解碼。又，行解碼器5基於此解碼之結果，決定是否將保持於資料閂鎖電路7之資料傳送至資料匯流排。

I/O緩衝器12緩衝自I/O端子所輸入之位址、資料及命令。又，I/O緩衝器12將位址傳送至位址暫存器10，將命令傳送至命令解碼器11，將資料傳送至資料匯流排。

控制器8識別位址與命令，且控制後述之唯讀記憶體熔絲區塊之不良校驗或感測放大器6等之動作。

如圖2所示，將單元陣列分成複數個區塊，其中兩個為唯讀記憶體熔絲(ROM FUSE)區塊(不良資訊記憶區塊)與備用唯讀記憶體熔絲區塊(備用記憶區塊)。於唯讀記憶體熔絲區塊與備用唯讀記憶體熔絲區塊中，記憶有單元陣列內之不良資訊等。備用唯讀記憶體熔絲區塊係在唯讀記憶體熔絲區塊成為不良時所使用者，於唯讀記憶體熔絲區塊內記憶新的不良資訊時，亦於備用唯讀記憶體熔絲區塊中記憶相同 之不良資訊。可根據設定切換是否要使用備用唯讀記憶體熔絲區塊。

記憶於唯讀記憶體熔絲區塊與備用唯讀記憶體熔絲區塊內之不良資訊係表示單元陣列內之各區塊是否不良之不良區塊資訊、或表示單元陣列內之各行是否不良之不良行資訊等。此外，於唯讀記憶體熔絲區塊中，亦可記憶用以調整內部電壓之電壓位準之參數資訊等。

圖1之控制器8係例如在電源接通讀取(POR)時，進行校驗是否於唯讀記憶體熔絲區塊中存在不良之處理。圖3係顯示第1實施形態之唯讀記憶體熔絲區塊之不良校驗處理之流程圖。

於NAND型快閃記憶體中，作為寫入至記憶單元之方法，雖存在對於SLC(Single Level Cell：單層單元)方式與MLC(Multi Level Cell：多層單元)方式之任一者均支援者，但在本實施形態中採用SLC。其理由在於MLC係進行多值寫入，因此讀取裕度較小而容易產生錯誤讀取，故利用可進行可靠性更高之讀取之SLC而進行唯讀記憶體熔絲區塊之不良檢驗。

首先，讀取唯讀記憶體熔絲區塊內之複數條字元線中、特定之字元線上之複數個記憶單元中所記憶之資料(步驟S1)。特定之字元線基本上可為任一字元線，但期望將唯讀記憶體熔絲區塊內之複數條字元線中、儘可能可靠性良好地讀取資料之字元線作為特定之字元線。在本說明書中，對將特定之字元線設為WL15之例進行說明。

接著，使用在步驟S1中所讀取之資料，進行記憶單元之抹除位準之閾值電壓分佈是否已向抹除位準之附近之A位準之閾值電壓分佈之方向位移而無法進行正常之讀取之校驗(以下稱為E-t0-A檢測)(步驟S2)。上述之步驟S1與S2對應於第1不良檢測部。

作為E-to-A檢測之具體技術，可考慮例如以下3種(E-to-A檢測技術1~3)，採用任一技術皆可。

於唯讀記憶體熔絲區塊內之各字元線上，連接有例如16 KB之位 元線。此等位元線係以2 KB之每條位元線分割成區段。使用此等區段中未使用之區段，以E-to-A檢測進行記憶單元之讀取校驗。

在E-to-A檢測技術1中，係在已抹除未使用之區段之全部記憶單元之狀態下，讀取未使用之區段之全部記憶單元，且當讀取為並非抹除狀態即「1」資料而是讀取為「0」資料之資料之數超過特定值時，判斷為於E-to-A檢測中失敗。

在E-to-A檢測技術2中，係在已抹除唯讀記憶體熔絲區塊內之未使用之區段之特定之位元線上之全部記憶單元之狀態下，讀取此等全部記憶單元，且當讀取為「0」資料之資料之數超過特定值時，判斷為於E-to-A檢測中失敗。

在E-to-A檢測技術3中，於唯讀記憶體熔絲區塊內之未使用之區段之記憶單元中寫入互補資料，當讀取所寫入之互補資料，而互補資料之位元邏輯替換之數超過特定值時，判斷為於E-to-A檢測中失敗。

在以上述之E-to-A檢測技術1~3之任一者進行之步驟S2之E-to-A檢測中為失敗之情形時，判斷為E位準之閾值電壓分佈已向A位準之閾值電壓分佈之方向位移，提高記憶單元之讀取電壓位準，而再次進行來自記憶單元之讀取(以下，為再唯讀記憶體讀取)(步驟S3)。在該再唯讀記憶體讀取中，提高施加於記憶單元之閘極-源極間之電壓，而再次進行來自記憶單元之讀取。

其次，使用步驟S3所讀取之資料，再次進行E-to-A檢測(步驟S4)。此情形之E-to-A檢測亦可採用上述之檢測技術1~3之任一者。上述之步驟S3與S4對應於第2不良檢測部。

若步驟S4之E-to-A檢測失敗，則決定為於唯讀記憶體熔絲區塊之校驗中失敗(步驟S5，不良決定部)。此情形時，將包含此唯讀記憶體熔絲區塊之NAND型快閃記憶體視為不良品。

另一方面，通過上述之步驟S2之E-to-A檢測之情形時，進行以通 常之電源接通讀取動作進行之區塊校驗(步驟S6，第3不良檢測部)。在此區塊校驗中，例如，於唯讀記憶體熔絲區塊內記憶不良區塊資訊或不良行資訊等時，將此等資訊預先記憶為互補資料，並讀取所記憶之互補資料，而以位元單位互相比較構成互補資料之2種資料，藉此判斷有無讀取錯誤。區塊校驗無須對唯讀記憶體熔絲區塊內之全部記憶單元進行，可對特定之字元線上之記憶單元進行。

於步驟S6之區塊校驗中失敗之情形時，進行步驟S3之再唯讀記憶體讀取，通過區塊校驗之情形時，判斷為唯讀記憶體熔絲區塊正常(步驟S7)。

同樣，通過步驟S4之E-to-A檢測之情形時，亦進行區塊校驗(步驟S8，第3不良檢測部)，於該區塊校驗中失敗之情形時，決定為失敗(步驟S5)，通過區塊校驗之情形時，決定為通過唯讀記憶體熔絲區塊之校驗(步驟S7)。

在上述之圖3之流程圖中，雖已說明將E-to-A檢測與已變更讀取電壓位準之再唯讀記憶體讀取加以組合之例，但亦可不進行E-to-A檢測而進行再唯讀記憶體讀取。此情形時，替代步驟S2及S4之E-to-A檢測，而進行現有之區塊校驗即可。

又，可不進行再唯讀記憶體讀取而僅進行E-to-A檢測。此情形時，由於係根據1次E-to-A檢測之結果來判斷唯讀記憶體熔絲區塊是否正常，故而存在唯讀記憶體熔絲區塊之不良率上升之虞。因此，欲降低唯讀記憶體熔絲區塊之不良率之情形時，期望進行上述之再唯讀記憶體讀取。

如此般，在第1實施形態中，由於當根據E-to-A檢測或區塊校驗等判斷為唯讀記憶體熔絲區塊不良時，提高讀取電壓位準，而再次判斷唯讀記憶體熔絲區塊是否不良，故即使因製造不均一等而記憶單元之E位準之閾值電壓分佈向A位準之閾值電壓分布側略微位移，仍可 不將唯讀記憶體熔絲區塊判斷為不良，從而降低唯讀記憶體熔絲區塊之不良率。

(第2實施形態)

以下所說明之第2實施形態係在將唯讀記憶體熔絲區塊判斷為不良時，進行唯讀記憶體熔絲區塊之刷新者。

第2實施形態之NAND型快閃記憶體具備與圖1相同之區塊構成，由於控制器8之處理動作與第1實施形態不同，故於以下說明控制器8之處理動作。

圖4係顯示第2實施形態之唯讀記憶體熔絲區塊之不良校驗處理之流程圖。首先，進行唯讀記憶體熔絲區塊之不良校驗(步驟S11，第1不良檢測部)。此步驟S11之不良校驗係例如以唯讀記憶體熔絲區塊內之特定之字元線上之記憶單元作為對象，而進行上述之現有之區塊校驗。或，可採用上述之E-to-A檢測技術1~3之任一者。

在步驟S11中，若判斷為唯讀記憶體熔絲區塊正常，則決定為通過唯讀記憶體熔絲區塊之校驗(步驟S19)，而結束圖4之處理。此情形時，不進行唯讀記憶體熔絲區塊之刷新。

另一方面，在步驟S11中若判斷為唯讀記憶體熔絲區塊不良，則為對備用唯讀記憶體熔絲區塊進行存取而發行位址(步驟S12)，而進行備用唯讀記憶體熔絲區塊之不良校驗(步驟S13，第2不良檢測部)。

因當判斷為備用唯讀記憶體熔絲區塊不良時，無法有效地活用備用唯讀記憶體熔絲區塊內之不良資訊，故判斷為進行唯讀記憶體熔絲區塊之刷新並無意義，而決定為於唯讀記憶體熔絲區塊之校驗中失敗(步驟S14)。此情形時，將包含此唯讀記憶體熔絲區塊之NAND型快閃記憶體視為不良品。

當判斷為備用唯讀記憶體熔絲區塊正常時，抹除唯讀記憶體熔絲區塊內之全部記憶單元(步驟S15，資料抹除部)。藉此，對唯讀記 憶體熔絲區塊內之全部記憶單元寫入「1」資料。

步驟S15之處理後，將記憶於備用唯讀記憶體熔絲區塊內之全部不良資訊，暫時閂鎖於例如感測放大器6內之資料閂鎖電路7(步驟S16，暫時保持部)。

接著，將步驟S16中暫時閂鎖之備用唯讀記憶體熔絲區塊內之不良資訊，寫入至唯讀記憶體熔絲區塊(步驟S17，不良資訊寫入部)。步驟S15~S17對應於刷新處理部。

步驟S17之寫入存在於唯讀記憶體熔絲區塊內之、在步驟S11中判斷為不良之字元線上之記憶單元中亦寫入不良資訊之情形，與於判斷為不良之字元線以外之字元線上之記憶單元中寫入不良資訊之情形。因特定之記憶單元內之構造性故障而產生不良之情形時，期望不使用該記憶單元，但因暫時之讀取干擾而產生不良之情形時，可能即使於引起不良之記憶單元中進行重寫亦不會產生問題。因此，在本實施形態中，對已判斷為不良之記憶單元亦容許重寫。

當步驟S15~S17之刷新處理結束時，視為唯讀記憶體熔絲區塊中無不良而決定通過(步驟S18)。

圖5係在圖4之步驟S17中，於過去判斷為不良之記憶單元中亦於刷新時重寫不良資訊之情形之時序圖。圖5顯示RDY/Busy信號RB、唯讀記憶體熔絲區塊之字元線WL15 PB0、連接於此字元線之記憶單元之基板井區域CPWELL PB0、及備用唯讀記憶體熔絲區塊之字元線WL15 PB1之信號波形。

電源接通讀取動作係在RDY/Busy信號RB自高向低轉變後開始，並於電源接通讀取動作中進行刷新動作。首先，自唯讀記憶體熔絲區塊內之特定之字元線(例如WL15)上之記憶單元讀取資料(時刻t1)。在時刻t1時，將唯讀記憶體熔絲區塊之WL15設定為讀取電壓VCGRV。

當根據所讀取之資料判斷為唯讀記憶體熔絲區塊不良時，接 著，自備用唯讀記憶體熔絲區塊內之特定之字元線(例如WL15)上之記憶單元讀取資料(時刻t2)，而判斷備用唯讀記憶體熔絲區塊內是否存在不良。

當判斷為備用唯讀記憶體熔絲區塊正常時，抹除判斷為不良之唯讀記憶體熔絲區塊內之全部記憶單元之資料(時刻t3)。對已抹除之記憶單元進行驗證而確認已正確地抹除(時刻t4)。重複進行唯讀記憶體熔絲區塊內之記憶單元之資料抹除與驗證，直到唯讀記憶體熔絲區塊內之全部記憶單元之資料抹除與驗證結束為止。

當唯讀記憶體熔絲區塊之資料抹除結束時，讀取來自備用唯讀記憶體熔絲區塊之不良資訊而暫時保持於感測放大器內之閂鎖電路後，將所保持之不良資訊寫入至唯讀記憶體熔絲區塊(時刻t5)。接著，進行能否正常地讀取所寫入之不良資訊之驗證(時刻t6)。繼續時刻t5與t6之處理，直到備用唯讀記憶體熔絲區塊內之全部不良資訊皆寫入至唯讀記憶體熔絲區塊。

亦可將表示是否已進行唯讀記憶體熔絲區塊之刷新之資訊，記憶於例如控制器8之內部之暫存器電路8a(參照圖1)。例如，亦可設置以可記憶至少1位元組之資料之SRAM等之非揮發性記憶體構成之暫存器電路(刷新歷史資訊記憶部)8a，並於1位元組中之1位元中記憶表示是否已進行唯讀記憶體熔絲區塊之刷新之資訊，以來自外部之特定之命令，可將此暫存器電路8a之1位元組之資料輸出至外部。藉此，可自NAND型快閃記憶體之外部檢測過去是否已進行唯讀記憶體熔絲區塊之刷新之歷史資訊，從而可根據此歷史資訊評估唯讀記憶體熔絲區塊之可靠性。

如此般，在第2實施形態中，由於當判斷唯讀記憶體熔絲區塊為不良時，在抹除唯讀記憶體熔絲區塊內之全部記憶單元之資料後，進行寫入備用唯讀記憶體熔絲區塊內之不良資訊之刷新，故而唯讀記憶 體熔絲區塊內之不良資訊之可靠性提高，從而可使唯讀記憶體熔絲區塊之不良率降低。

(第3實施形態)

以下說明之第3實施形態係自動判別過去是否已進行唯讀記憶體熔絲區塊之刷新，以免對過去已進行刷新之唯讀記憶體熔絲區塊進行再次刷新者。

第3實施形態之NAND型快閃記憶體具備與圖1相同之區塊構成，由於控制器8之處理動作與第1及第2實施形態不同，故於以下說明控制器8之處理動作。

圖6係顯示第3實施形態之唯讀記憶體熔絲區塊之不良校驗處理之流程圖。首先，讀取唯讀記憶體熔絲區塊內之特定之字元線上之記憶單元之資料(步驟S31)。

特定之字元線上之未使用之區段之全部記憶單元為全「1」。另一方面，未進行刷新之唯讀記憶體熔絲區塊內之特定之字元線上之未使用之區段之全部記憶單元，若於初始狀態下寫入全「0」，則應始終為全「0」。

因此，判定唯讀記憶體熔絲區塊內之特定之字元線上之未使用之區段之記憶單元之資料是否為全「1」(步驟S32，刷新判定部)。若為全「1」則判斷為過去已進行唯讀記憶體熔絲區塊之刷新，並讀取唯讀記憶體熔絲區塊內之特定之字元線以外之特定之字元線上之記憶單元之資料，而判定是否存在不良(步驟S33)。此處，預先將不良區塊資訊或不良行資訊等以互補資料記憶於唯讀記憶體熔絲區塊，並讀取此互補資料，且藉由比較構成互補資料之2種資料而判斷是否不良。

在步驟S33中，於可正常進行來自唯讀記憶體熔絲區塊之資料讀取之情形時，決定為通過唯讀記憶體熔絲區塊之校驗(步驟S34)，並 結束圖6之處理。

另一方面，在步驟S33中，若判斷為唯讀記憶體熔絲區塊不良，則不進行唯讀記憶體熔絲區塊之刷新，而進行用以對備用唯讀記憶體熔絲區塊進行存取之位址變更(步驟S35)。且，讀取備用唯讀記憶體熔絲區塊內之特定之字元線上之記憶單元，而進行備用唯讀記憶體熔絲區塊是否不良之校驗(步驟S36)。此處，與步驟S33相同，讀取例如互補資料而判定是否不良。其結果，若判定為備用唯讀記憶體熔絲區塊不良，則決定為於唯讀記憶體熔絲區塊之校驗中失敗(步驟S37)。此情形時，將包含此唯讀記憶體熔絲區塊之NAND型快閃記憶體視為不良品。

若在步驟S36中判定為備用唯讀記憶體熔絲區塊並非不良，則決定為通過唯讀記憶體熔絲區塊之校驗(步驟S34)。此情形時，不使用唯讀記憶體熔絲區塊，而使用備用唯讀記憶體熔絲區塊內之不良資訊。

另一方面，在步驟S32中唯讀記憶體熔絲區塊內之特定之字元線上之未使用之區段之全部記憶單元為全「0」之情形時，判斷為還未進行刷新之唯讀記憶體熔絲區塊，並進行現有之區塊校驗(步驟S38)。在此步驟S38中，例如，讀取唯讀記憶體熔絲區塊內之特定之字元線上之記憶單元之互補資料，且判斷有無不良。

若在步驟S38中判斷為唯讀記憶體熔絲區塊正常，則視為通過唯讀記憶體熔絲區塊之校驗(步驟S34)。另一方面，若在步驟S38中判斷為唯讀記憶體熔絲區塊不良，則進行圖4之流程圖之步驟S12~S20之刷新處理。

如此般，在圖6之處理中，確認是否為於過去已進行刷新之唯讀記憶體熔絲區塊，若為於過去已進行刷新之唯讀記憶體熔絲區塊，則即使再次成為不良，仍不進行再刷新，而使用備用唯讀記憶體熔絲區 塊。另一方面，若為未於過去進行刷新之唯讀記憶體熔絲區塊，則在成為不良時進行刷新，將備用唯讀記憶體熔絲區塊內之不良資訊寫入至唯讀記憶體熔絲區塊，並繼續使用唯讀記憶體熔絲區塊。

圖7係顯示向圖6之步驟S31、S32、S33及S35轉變之情形、即唯讀記憶體刷新後之電源接通讀取之處理時序之時序圖。首先，讀取唯讀記憶體熔絲區塊內之特定之字元線(例如WL15)上之記憶單元之資料(時刻t11)。若所讀取之資料為全「1」，則判斷為已於過去進行刷新之情況之唯讀記憶體熔絲區塊，且不進行唯讀記憶體熔絲區塊之再刷新，而讀取唯讀記憶體熔絲區塊內之特定之字元線以外之特定之字元線上之記憶單元之資料(時刻t12)。且，基於所讀取之資料進行唯讀記憶體熔絲區塊之區塊校驗，若判斷為不良，則讀取備用唯讀記憶體熔絲區塊內之特定之字元線(例如WL15)上之記憶單元之資料(時刻t13)。

如此般，在第3實施形態中，讀取唯讀記憶體熔絲區塊內之特定之字元線上之記憶單元之資料，並根據所讀取之資料是否為全「1」，而可正確地判斷唯讀記憶體熔絲區塊是否存在已於過去進行刷新之情況。

又，存在已於過去進行刷新之情況之唯讀記憶體熔絲區塊，由於不進行再刷新，故而無持續使用可靠性較低之唯讀記憶體熔絲區塊之虞。

再者，由於當判斷為不存在已於過去進行刷新之情況之唯讀記憶體熔絲區塊不良時，與第2實施形態同樣進行唯讀記憶體熔絲區塊之刷新，故可降低唯讀記憶體熔絲區塊之不良率。

(第4實施形態)

以下所說明之第4實施形態係於向唯讀記憶體熔絲區塊儲存不良資訊之辦法上具有特徵者。

圖8係顯示包含唯讀記憶體熔絲區塊31之記憶單元陣列2之記憶映像之圖。如圖示，唯讀記憶體熔絲區塊31係於記憶單元陣列2內設置複數個之區塊中之一個。唯讀記憶體熔絲區塊31分為例如4個資料區域d0~d3。記憶於4個資料區域d0~d3之資訊相同。作為記憶於各資料區域之資訊之種類，包含例如不良行資訊d00、參數資訊d01、及不良區塊資訊d02。若判定為一個資料區域不良，則可自其他之資料區域讀取相同種類之資訊。

圖9(a)係顯示記憶於唯讀記憶體熔絲區塊31之各資料區域之不良區塊資訊之資料構成之圖。圖9(a)之不良區塊資訊係以4位元組記憶8區塊量之不良資訊者。更具體而言，於第1位元組中記憶表示區塊位址除以8之商之8位元之位址資訊。於第2位元組中記憶第1位元組之8位元之位址資訊之反轉資料。於第3位元組中係將表示8區塊之各者是否不良之標記資訊以每1位元予以記憶。於第4位元組中記憶第3位元組之8位元資料之反轉資料。

在圖9(a)中，將區塊位址除以8之商記述為Block Add X，將包含表示8區塊中之各區塊是否不良之8位元之標記資訊之8位元資料記述為Block IO。

圖9(b)係表示記憶單元陣列2內之各區塊、各區塊之區塊位址除以8之商Block Add X、與表示各區塊是否不良之8位元資料Block IO之對應關係之圖。

如根據圖9(a)及圖9(b)所知般，在本實施形態中，係將8個區塊位址轉換成1個位址資訊Block Add X，並以1位元表現表示各區塊是否不良之標記資訊，且將8區塊量之標記資訊作為1位元組記憶於唯讀記憶體熔絲區塊31。又，在本實施形態中，於Block Add X所示之8區塊中不良之區塊1個都不存在之情形時，不記憶於唯讀記憶體熔絲區塊31。藉此，可於唯讀記憶體熔絲區塊31內儲存儘可能多之區塊之不良 資訊。

根據圖9(a)及圖9(b)，記憶於唯讀記憶體熔絲區塊31之不良資訊閂鎖於設置於列解碼器3內之未圖示之區塊選擇電路上之閂鎖電路(不良資訊保持部)3a中。區塊選擇電路係藉由參照閂鎖於此閂鎖電路3a之資料，選擇是否進行向各區塊之存取。

圖10係顯示自唯讀記憶體熔絲區塊31向區塊選擇電路內之閂鎖電路3a傳送不良區塊資訊之處理順序之一例之流程圖。此流程圖係藉由例如控制器8執行。首先，自唯讀記憶體熔絲區塊31讀取不良區塊資訊(步驟S61)。將所讀取之不良區塊資訊暫且暫時地保持。接著，將圖9(a)之記憶於第1位元組與第2位元組之位址資訊Block Add X與其反轉資訊進行比較，且將圖9(a)之記憶於第3位元組與第4位元組之標記資訊Block IO與其反轉資料進行比較(步驟S62)。

成功進行步驟S62之比較之情形時，判斷為於唯讀記憶體熔絲區塊31內無不良，並將位址資訊Block Add X與Block IO轉換成原來之區塊位址(步驟S63，位址轉換部)。於與步驟S63所轉換之區塊位址對應之區塊選擇電路內之閂鎖電路中，記憶對應之區塊之不良資訊(步驟S64)。

其次，判定是否已讀取至唯讀記憶體熔絲區塊31內之最後之資料為止(步驟S65)，若還有未讀取之資料，則讀取唯讀記憶體熔絲區塊31內之下一個4位元組資料(步驟S66)，並進入步驟S62。

圖11係顯示於出貨前之測試時在唯讀記憶體熔絲區塊31中記憶(登錄)不良資訊之處理順序之一例之流程圖。首先，選擇記憶單元陣列2內之區塊0(步驟S71)。在本實施形態中，由於係將至少1個區塊為不良之8區塊量之區塊位址作為1個位址資訊記憶於唯讀記憶體熔絲區塊31，故自區塊0依序進行8區塊量之現有之區塊校驗，從而校驗出是否於區塊內存在不良(步驟S72)。

若判定為於所選擇之區塊中存在不良，則將對應於該區塊之區塊位址除以8之商所示之位址資訊Block Add X閂鎖於感測放大器內之閂鎖電路(步驟S73)。接著，將步驟S73所閂鎖之位址資訊Block Add X之反轉資料閂鎖於與步驟S73不同之閂鎖電路中(步驟S74)。

再次，將表示8區塊中哪個區塊中是否存在不良之標記資訊作為8位元之資料保持於與步驟S73、S74不同之閂鎖電路中(步驟S75)。接著，將步驟S75所保持之資料之反轉資料保持於與步驟S73~S75不同之閂鎖電路中(步驟S76)。

其次，判定所選擇區塊是否為一併記憶之8區塊之最終區塊(步驟S77)，若並非最終區塊，則將區塊序號增加1(步驟S78)，並重複步驟S72以後之處理。若在步驟S77中判定為最終區塊，則將步驟S73~S76所保持之4個閂鎖電路之閂鎖資料作為4行位址量之資料，且將全部不良區塊量之資料而一併傳送至唯讀記憶體熔絲區塊31。(步驟S79)。若在步驟S72之區塊校驗中判斷為無不良，則進行步驟S77之處理。將以上之處理針對記憶單元陣列2之全部之區塊進行。

如此般，在第4實施形態中，由於係將各區塊位址或各行位址除以8之商作為位址，並將以1位元表示各區塊或各行之不良資訊之資料記憶於唯讀記憶體熔絲區塊31，故可增加能記憶於唯讀記憶體熔絲區塊31中之不良資訊。又，在本實施形態中，由於對並非不良之區塊或行，不記憶於唯讀記憶體熔絲區塊31，故可有效活用唯讀記憶體熔絲區塊31之記憶區域。因此，在電源接通讀取時，可使來自唯讀記憶體熔絲區塊31之不良資訊之讀取高速化。根據本實施形態，可將例如8區塊之不良資訊僅以4位元組記憶，與以4位元組記憶1區塊之不良資訊之比較例相比，可記憶多達8倍之區塊之不良資訊。

上述第4實施形態之唯讀記憶體熔絲區塊31之資料構成，可應用於第1~第3實施形態之唯讀記憶體熔絲區塊31。藉此，於第1~第3實施 形態中，亦可將更多之不良資訊記憶於唯讀記憶體熔絲區塊31，從而可對應NAND型快閃記憶體之大容量化。

在上述實施形態中，雖已說明將本發明應用於NAND型快閃記憶體之例，但本發明可應用於NOR型快閃記憶體或MRAM、ReRAM等，具有唯讀記憶體熔絲區塊之各種非揮發性半導體記憶裝置。

雖已對本發明之若干個實施形態進行說明，但該等實施形態係作為例子而提示者，並非意圖限定發明之範圍者。該等新穎之實施形態可以其他各種形態實施，且於不脫離發明之主旨之範圍內可進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，且包含於申請專利範圍所記載之發明及其均等之範圍內。

1‧‧‧半導體記憶裝置

2‧‧‧單元陣列

3‧‧‧列解碼器

3a‧‧‧閂鎖電路(不良資訊保持部)

4‧‧‧字元線驅動器

5‧‧‧行解碼器

6‧‧‧感測放大器

7‧‧‧資料閂鎖電路

8‧‧‧控制器

8a‧‧‧暫存器電路

9‧‧‧高電壓產生器

10‧‧‧位址暫存器

11‧‧‧命令解碼器

12‧‧‧I/O緩衝器

Claims (20)

1. 一種半導體記憶裝置，其包含：記憶單元陣列，其包含：複數個記憶單元；複數條字元線，該等連接於上述記憶單元之至少一部分之複數個上述記憶單元；複數條位元線，該等連接於上述記憶單元之至少一部分之複數個上述記憶單元；及複數個區塊，該等包含上述記憶單元之至少一部分之複數個上述記憶單元之一群；不良資訊記憶區塊，其係上述複數個區塊之至少1個，且記憶上述記憶單元陣列內之不良資訊；第1不良檢測部，其讀取上述不良資訊記憶區塊內之至少一部分之上述記憶單元之資料，且藉由驗證該資料而判定上述不良資訊記憶區塊內是否存在不良；第2不良檢測部，其係當由上述第1不良檢測部判定為存在不良時，變更上述記憶單元之資料之讀取電壓位準，且再次讀取上述不良資訊記憶區塊內之至少一部分之上述記憶單元之資料，藉由驗證該資料而判定上述不良資訊記憶區塊內是否存在不良；及不良決定部，其係當由上述第2不良檢測部判定為存在不良時，將上述不良資訊記憶區塊決定為不良。
2. 如請求項1之半導體記憶裝置，其中上述第1不良檢測部及上述第2不良檢測部係每當該半導體記憶裝置進行電源接通讀取時，判定上述不良資訊記憶區塊內是否存在不良。
3. 如請求項1之半導體記憶裝置，其中若上述不良資訊記憶區塊內之特定之上述字元線上之至少一部分之上述記憶單元之記憶資料反轉之數超過特定個數，則上述第1不良檢測部及上述第2不 良檢測部之至少一者判斷為存在不良。
4. 如請求項1之半導體記憶裝置，其中上述第1不良檢測部及上述第2不良檢測部之至少一者係於將經賦予至上述不良資訊記憶區塊內之特定之上述位元線之特定之資料寫入至連接於特定之上述位元線之上述記憶單元後，將自該等記憶單元讀取之資料與上述特定之資料進行比較，而判定是否存在不良。
5. 如請求項1之半導體記憶裝置，其中上述第1不良檢測部及上述第2不良檢測部之至少一者係於上述不良資訊記憶區塊內之特定之上述字元線上之至少一部分之上述記憶單元中寫入互補資料後，讀取並比較該互補資料，而判定是否存在不良。
6. 如請求項1之半導體記憶裝置，其中包含第3不良檢測部，其係當由上述第1不良檢測部及上述第2不良檢測部之至少一者判定為無不良時，於上述不良資訊記憶區塊之至少一部分中寫入互補資料後，藉由讀取並比較所寫入之上述互補資料，而判定上述不良資訊記憶區塊內是否存在不良。
7. 如請求項1之半導體記憶裝置，其中上述不良資訊記憶區塊係將對指定將上述記憶單元陣列分割成區塊單位或行單位之各區塊或各行之位址除以n(n為2以上之整數)之商所示之位址資訊，與將n個區塊或行之各者之不良資訊設為1位元之n位元資料相對應而記憶。
8. 如請求項7之半導體記憶裝置，其中上述不良資訊記憶區塊係將上述位址資訊、上述位址資訊之反轉資料、上述n位元資料、及上述n位元資料之反轉資料相對應而記憶。
9. 如請求項7之半導體記憶裝置，其中包含：不良資訊保持部，其讀取並保持記憶於上述不良資訊記憶區塊之不良資訊；及位址轉換部，其將用以存取上述不良資訊記憶區塊之上述位 址，轉換成用以存取上述不良資訊保持部之上述位址；且上述不良資訊保持部具有複數個閂鎖電路，其對應於經上述位址轉換部轉換之上述位址，將記憶於上述不良資訊記憶區塊之區塊單位或行單位之不良資訊分別個別地記憶。
10. 一種半導體記憶裝置，其包含：記憶單元陣列，其包含：複數個記憶單元；複數條字元線，該等連接於上述記憶單元之至少一部分之複數個上述記憶單元；複數條位元線，該等連接於上述記憶單元之至少一部分之複數個上述記憶單元；及複數個區塊，該等包含上述記憶單元之至少一部分之複數個上述記憶單元之一群；不良資訊記憶區塊，其係上述複數個區塊中之至少1個，且記憶上述記憶單元陣列內之不良資訊；備用記憶區塊，其記憶與上述不良資訊記憶區塊相同之不良資訊；第1不良檢測部，其檢測上述不良資訊記憶區塊內是否存在不良；資料抹除部，其係當由上述第1不良檢測部檢測於上述不良資訊記憶區塊中存在不良時，抹除上述不良資訊記憶區塊內之全部記憶單元之記憶資料；暫時保持部，其讀取記憶於上述備用記憶區塊之不良資訊並暫時保持；及不良資訊寫入部，其將保持於上述暫時保持部之不良資訊，寫入至由上述資料抹除部抹除後之上述不良資訊記憶區塊。
11. 如請求項10之半導體記憶裝置，其中包含第2不良檢測部，其係當檢測出於上述不良資訊記憶區塊內存在不良時，檢測上述備用記憶區塊內是否存在不良；且 上述資料抹除部係在由上述第1不良檢測部檢測出上述不良資訊記憶區塊內存在不良，且由上述第2不良檢測部檢測出於上述備用記憶區塊內無不良時，抹除上述不良資訊記憶區塊內之上述記憶單元之記憶資料。
12. 如請求項10之半導體記憶裝置，其中上述第1不良檢測部及上述第2不良檢測部係每當該半導體記憶裝置進行電源接通讀取時判定是否存在不良。
13. 如請求項10之半導體記憶裝置，其中上述第1不良檢測部基於讀取上述不良資訊記憶區塊中之特定之字元線上之上述記憶單元之資料之結果，而檢測上述不良資訊記憶區塊內是否存在不良；且上述不良資訊寫入部於上述不良資訊記憶區塊中、以上述第1不良檢測部檢測出不良之上述特定之字元線以外之上述字元線上之上述記憶單元中，寫入保持於上述暫時保持部之不良資訊。
14. 如請求項10之半導體記憶裝置，其中包含不良決定部，其係當由上述第2不良檢測部判定為存在不良時，將該半導體記憶裝置視為不良。
15. 如請求項10之半導體記憶裝置，其中上述不良資訊記憶區塊係將對指定將上述記憶單元陣列分割成區塊單位或行單位之各區塊或各行之位址除以n(n為2以上之整數)之商所示之位址資訊，與將n個區塊或行之各者之不良資訊作為1位元之n位元資料相對應而記憶。
16. 如請求項15之半導體記憶裝置，其中上述不良資訊記憶區塊係將上述位址資訊、上述位址資訊之反轉資料、上述n位元資料、及上述n位元資料之反轉資料相對應而記憶。
17. 如請求項15之半導體記憶裝置，其中包含：不良資訊保持部，其讀取並保持記憶於上述不良資訊記憶區塊之不良資訊；及位址轉換部，其將用以存取上述不良資訊記憶區塊之上述位址，轉換成用以存取上述不良資訊保持部之上述位址；且上述不良資訊保持部具有複數個閂鎖電路，其對應於經上述位址轉換部轉換之上述位址，將記憶於上述不良資訊記憶區塊之區塊單位或行單位之不良資訊分別個別地記憶。
18. 一種半導體記憶裝置，其包含：記憶單元陣列，其包含：複數個記憶單元；複數條字元線，該等連接於上述記憶單元之至少一部分之複數個上述記憶單元；複數條位元線，該等連接於上述記憶單元之至少一部分之複數個上述記憶單元；及複數個區塊，該等包含上述記憶單元之至少一部分之複數個上述記憶單元之一群；不良資訊記憶區塊，其係上述複數個區塊之至少1個，且記憶上述記憶單元陣列內之不良資訊；備用記憶區塊，其記憶與上述不良資訊記憶區塊相同之不良資訊；第1不良檢測部，其檢測上述不良資訊記憶區塊內是否存在不良；刷新處理部，其係當由上述第1不良檢測部檢測出上述不良資訊記憶區塊中存在不良時，於抹除上述不良資訊記憶區塊內之上述記憶單元之記憶資料後，進行將記憶於上述備用記憶區塊之不良資訊重寫至上述不良資訊記憶區塊之刷新；及刷新歷史資訊記憶部，其記憶包含是否已進行上述刷新之刷新歷史資訊。
19. 如請求項18之半導體記憶裝置，其中包含命令處理部，其係當 特定之命令經發行時，讀取記憶於上述刷新歷史資訊記憶部之刷新歷史資訊。
20. 如請求項18之半導體記憶裝置，其中包含刷新判定部，其係在上述刷新處理部最初進行上述不良資訊記憶區塊之刷新前，於上述記憶單元陣列內之一部分之上述記憶單元中，預先寫入與抹除資料之邏輯不同邏輯之資料，並根據上述一部分之記憶單元與上述抹除資料之邏輯是否相同，而判定是否已進行上述刷新。