TWI508078B - 半導體記憶體裝置 - Google Patents

Description

半導體記憶體裝置

本發明之實施例係關於一種半導體記憶體裝置。

本申請案係基於且主張受益於2011年12月2日申請之日本專利申請案第2011-264736號之優先權，該案之全文以引用之方式併入本文中。

近年來已廣泛實踐在併入一NAND快閃記憶體之媒體中儲存內容(諸如，視訊)。已發展藉由主機裝置(諸如，視訊播放器)鑑認此類媒體之功能性，以保護內容使用權。例如，該等主機裝置判定該媒體係一經授權或未經授權複本且若該媒體為未經授權複本則拒絕播放視訊。在出貨之前將鑑認所需之資料(諸如，一秘密金鑰)寫入至該NAND快閃記憶體中之一特定區。若可藉由任何使用者而重寫該特定區中之此類資料，一攻擊者可擦除該區且寫入可通過該鑑認之資料以複製未經授權媒體。

本發明之實施例提供一種半導體記憶體裝置，其防止重寫機密資訊。

根據一實施例，一種半導體記憶體裝置包含一記憶體，其包括：一區，其可自外部存取；及一機密資訊區，其儲存機密資訊及一設定旗標。當指示一控制器擦除該機密資訊區中之資料時，該控制器自該記憶體讀取該旗標，判定是否已設定該旗標，當已清除該旗標時擦除該機密資訊區 內之資料，且當已設定該旗標時放棄由該資料擦除指令所請求之程序。一鑑認器使用該機密資訊區中之資料以執行鑑認操作。

本發明之實施例可提供一種半導體記憶體裝置，其防止重寫機密資訊。

發明者在實施例之發展過程中已獲得以下知識。僅需禁止機密資訊之擦除以防止NAND快閃記憶體中之機密資訊之重寫，此係由於NAND快閃記憶體歸因於其等之屬性而禁止重寫經寫入資訊。換言之，僅允許具有該經擦除狀態之臨限電壓之記憶體胞之寫入。

如上所述，需防止重寫至儲存機密資訊之區。另一方面，需在該區中寫入該機密資訊，且在寫入該機密資訊之前記憶體需通過寫入及擦除資料之一測試。因此，需允許在寫入該機密資訊及機密資訊寫入步驟之前在該測試期間於該機密區內寫入資料及擦除該機密區內之資料，且一旦寫入該機密資訊，則防止該區中之資料之擦除(及因此亦防止寫入)。

在機密資訊之寫入之前及之後施此類不同限制件之最簡單方法之一者可提供在寫入機密資訊之前及之後具有不同值之ROM熔絲參數。該等ROM熔絲參數定義該等記憶體之各種設定。在半導體記憶體裝置中提供用於儲存該等ROM熔絲參數之一特定區塊，且當供應至該裝置之電力啟動時，讀取該等ROM熔絲參數(接通電力讀取)，且接著將 該等ROM熔絲參數儲存於一控制器中之一鎖存器內。在寫入該機密資訊之前，將該機密資訊儲存區之參數設定為允許此區之資料之寫入及擦除之值。相比而言，一旦已寫入該機密資訊，將該參數設定為禁止該機密資訊儲存區之資料之寫入及擦除之值。運用經設定為用於禁止之值之參數，該等記憶體可不鎖存資料寫入或擦除命令，或該等記憶體可鎖存該等命令但輸入資料寫入或擦除序列且在此之後立即在無需執行實際操作之情況下離開該序列。

然而，自從自一工廠出貨該等記憶體之後，可重寫該等ROM熔絲參數。運用自外部輸入之參數之專用重寫命令及位址，可存取儲存該等參數之區以重寫該等值且亦自外部讀取該等值。此功能性最初係準備用於一測試模式，且近年來亦對於使用者部分公開。因此，若一攻擊者試圖存取該等ROM熔絲參數及重寫其等之值(例如，反轉全部參數之值)，則攻擊者可釋放對機密資訊儲存區上之擦除之鎖定。仍存在對於具有該等ROM熔絲參數之機密資訊之保護中之此一問題。

現將參考圖式描述基於此類發現而組態之實施例。將用相同元件符號表示具有實質上相同功能及組態之組件且僅當需要時給出重複說明。此外，實施例僅繪示用於體現該等實施例之技術理念之裝置及方法，且該等實施例之技術理念並非將組件之材料、形式、結構及配置等等限制於以下實例。該等實施例之技術理念可根據申請專利範圍之範疇而不同地改變。

圖1繪示根據一實施例之一半導體記憶體裝置之一功能性方塊圖。將各功能性區塊實施為硬體、電腦軟體、或以上兩者之組合。將說明硬體及軟體之大體功能性，以清晰地繪示硬體及軟體之互換性。此類功能性係實施為硬體或軟體取決於施加於整個系統上之具體應用及設計約束。熟習技術者可在各具體應用中用不同方式實施該等功能性區塊，但任何實施方法係包含於該等實施例之範疇內。此外，如以下在具體實例中所述，該等功能性區塊無需彼此區分。例如，可藉由不同於以下所繪示之此類功能性區塊之功能性區塊而執行一些功能。此外，可將所繪示之功能性區塊劃分為功能性子區塊。本實施例並非由該等特定功能性區塊之說明而限制。

半導體記憶體裝置1通常包含一NAND快閃記憶體之特徵。如圖1所示，半導體記憶體裝置1包含一記憶體胞陣列2。記憶體胞陣列2包含區塊BK。各區塊BK包含圖2中所示之諸如記憶體胞電晶體MT、字線WL、位元線BL之組件。各區塊BK包含頁PG，頁PG之各者包含記憶體胞電晶體MT。各頁PG包含記憶體胞電晶體或其等之記憶體空間或由記憶體胞電晶體或其等之記憶體空間組成。統一擦除一區塊BK中之記憶體胞電晶體MT內之資料。不能依記憶體胞電晶體或頁為單位擦除該資料。換言之，區塊BK係一擦除單位。統一地將資料寫入至一頁PG中之記憶體胞電晶體MT或自該記憶體胞電晶體MT讀取該資料。

各區塊BK可包含位於沿字線方向之一線中之記憶體胞 組(或記憶體胞單位)。一記憶體胞包含一記憶體胞電晶體MT。一記憶體胞行包含一NAND串及耦合至其之各自末端之選擇電晶體S1及S2。一NAND串包含記憶體胞電晶體(例如，64個電晶體)MT，該等記憶體胞電晶體之電流路徑(或源極/汲極SD)係彼此串聯耦合。該選擇電晶體S1之電流路徑之另一端耦合至源極線SL，且該選擇電晶體S2之電流路徑之另一端耦合至一相應位元線BL。在位元線BL與字線WL之交叉點提供一記憶體胞電晶體。在形成於一半導體基板中之一井上提供該等記憶體胞電晶體。該井自一電壓產生器11接收預判定電壓。一記憶體胞電晶體MT具有在該井上之一穿隧絕緣體、在該穿隧絕緣體上之一浮動閘極電極、在該浮動閘極電極上之一閘極間絕緣體、在該閘極間絕緣體上之一控制閘極電極，及該井之表面中之源極/汲極區。一源極/汲極區(其係記憶體胞電晶體MT之一電流路徑)耦合至相鄰記憶體胞電晶體MT之源極/汲極區。一選擇電晶體包含該半導體基板上之一閘極絕緣體、該閘極絕緣體上之一閘極電極，及該井之表面中之源極/閘極區。

各字線WL耦合至屬於相同列之記憶體胞電晶體MT之控制閘極電極。耦合至相同字線WL之記憶體胞電晶體MT組態一頁PG。半導體記憶體裝置1可經組態以在一記憶體胞處儲存兩個或兩個以上位元之資料。在此一組態中，將兩個或兩個以上頁指派至一字線WL。例如，該兩個頁稱作為一上部頁及一下部頁。可定義一額外頁。在本文中僅稱為一頁之一組件指代耦合至相同字線之一組記憶體胞電晶 體MT，或可稱作為一實體頁。相比而言，被指派至一實體頁之一上部頁或一下部頁等等可稱作為一邏輯頁。

再次參考圖1，一感測放大器3通過位元線BL讀取記憶體胞陣列2中之該等記憶體胞(記憶體胞電晶體MT)之資料，且通過位元線BL感測記憶體胞陣列2中之該等記憶體胞之狀態。一頁緩衝器4暫時地儲存自感測放大器3讀取之資料或待供應至感測放大器3之資料。一行解碼器6按照經由終端IO自半導體記憶體裝置1之外部而接收之位址信號選擇一特定位元線BL及感測放大器。一行位址緩衝器7暫時地儲存該等位址信號，且將該等位址信號供應至行解碼器6。一列解碼器8自電壓產生器11接收資料讀取、寫入或擦除所需之各種電壓，且按照該等位址信號將其等供應至特定字線WL。一列位址緩衝器9暫時地儲存該等位址信號，且將該等位址信號供應至列解碼器8。電壓產生器11接收諸如源極電壓VSS及電壓VCC之電壓，且自此等電壓產生用於資料寫入、讀取及擦除等等之電壓。

一輸入/輸出控制器12經由終端IO接收控制半導體記憶體裝置1之操作之各種命令及該等位址信號，且亦接收及輸出資料。藉由一位址暫存器13而鎖存自輸入/輸出控制器12輸出之該等位址信號。將所鎖存之位址信號供應至行位址緩衝器7及列位址緩衝器9。藉由一命令暫存器14而鎖存自輸入/輸出控制器12輸出之命令。一狀態暫存器15儲存定義藉由序列控制器23或鑑認器25而控制之操作之狀態之值，且狀態暫存器15主要係用於回應於自半導體記憶體 裝置1之外部讀取狀態之請求，而通過輸入/輸出控制器12將狀態資訊輸出至晶片之外部。

半導體記憶體裝置1自外部接收各種控制信號以控制半導體記憶體裝置1之操作。該等控制信號可包含一晶片啟用/CE、一命令鎖存啟用CLE、一位址鎖存啟用ALE、讀取啟用RE及/RE、寫入啟用WE及/WE、一寫入保護WP、及時脈DQS及/DQS。在相關聯終端處接收此等控制信號，且將此等控制信號供應至邏輯控制器21。按照該等控制信號，邏輯控制器21控制輸入/輸出控制器12以允許終端IO上之該等通過輸入/輸出控制器12抵達位址暫存器13、命令暫存器14及頁緩衝器4或禁止終端IO上之該等信號通過輸入/輸出控制器12抵達位址暫存器13、命令暫存器14及頁緩衝器4，作為命令、位址或資料。邏輯控制器21亦自命令暫存器14接收所鎖存之命令。

邏輯控制器21包含一序列控制器23、一參數暫存器24及一鑑認器25。序列控制器23自命令暫存器14接收命令。按照所接收之命令，序列控制器23控制感測放大器3及電壓產生器11等等以執行藉由該等命令而指示之程序(諸如，資料讀取、寫入及擦除)。參數暫存器24儲存各種參數以指定邏輯控制器21之操作。鑑認器25執行關於半導體記憶體裝置1之鑑認之程序。例如，鑑認器25接收請求鑑認之命令，使用記憶體胞陣列2中之特定資料執行用於鑑認之特定操作，及將結果輸出至半導體記憶體裝置1之外部。在此類操作之序列之一執行過程中，鑑認器25指示序列控 制器23讀取或寫入所需之資料等等。可藉由一電路實施由鑑認器25所使用以讀取或寫入此類資料之電路，若該半導體記憶體裝置提供有此一電路，則控制接通電源讀取。使用該電路控制接通電壓讀取可防止整體電路區增大。

邏輯控制器21亦管理一就緒/忙碌信號R/B之輸出。具體言之，邏輯控制器21控制一輸出電路27，使得半導體記憶體裝置1在一忙碌狀態期間輸出一忙碌信號。例如，當在就緒/忙碌輸出終端上輸出低位準之一信號時，半導體記憶體裝置1係處於忙碌狀態，且當在就緒/忙碌輸出終端上輸出一高位準信號時，半導體記憶體裝置1係處於就緒狀態，或反之亦然。

圖3繪示根據一實施例之記憶體胞陣列之記憶體空間31之分類。如圖3所示，記憶體空間31包含普通區32、一ROM熔絲區33及一機密資訊區34。普通區32、ROM熔絲區33及機密資訊區34之各者組成大於或等於一頁之一單位。普通區32、ROM熔絲區33及機密資訊區34之各者可為一或多個頁、或一或多個區塊。普通區32、ROM熔絲區33及機密資訊區34之位置係任意的，且不限於圖中之實例。普通區32、ROM熔絲區33及機密資訊區34均具有相同實體結構(特徵及連接)，且因此係彼此不可區分的。相比而言，普通區32、ROM熔絲區33及機密資訊區34儲存不同類型之資訊，且因此具有不同用途。針對不同用途共用相同實體區(諸如ROM熔絲區33及機密資訊區34)係可能的，例如，若此使用係可能的，則將ROM熔絲區33之一部分用於 機密資訊區34。具體言之，使用組成機密資訊區34之一區塊之ROM熔絲區33之一特定頁或多個頁係可能的。

可自與半導體記憶體裝置1相通信之一裝置存取普通區32。與半導體記憶體裝置1相通信之裝置可將資料寫入至普通區32及讀取或擦除普通區32中之資料。ROM熔絲區33儲存ROM熔絲參數以指定半導體記憶體裝置1之各種屬性。按照半導體記憶體裝置1之功能可允許、部分允許或禁止自半導體記憶體裝置1之外部存取至ROM熔絲區33。

機密資訊區34儲存各種機密資訊，其係自與諸如一主機裝置之半導體記憶體裝置1相通信之一裝置不可存取的。此資訊可包含：金鑰資訊，其用於半導體記憶體裝置1與主機裝置之間之鑑認；識別資訊；其他資訊，其意欲僅待用於半導體記憶體裝置1內部；及資訊，其係自與半導體記憶體裝置1相通信之一裝置可存取的，但並非設定為由使用者可存取的。因此，半導體記憶體裝置1外部之裝置基本上不能存取機密資訊區34。因此，半導體記憶體裝置1外部之該等裝置通常不能通過正常使用知道機密資訊區34之位址。

機密資訊區34具有(例如)諸如圖4中所示之一結構。圖4繪示根據一實施例之機密資訊區34。如上所述，機密資訊區34可包含一或多個頁、或一或多個區塊。如圖4所示，機密資訊區34包含一資訊儲存區段41及一旗標區段42。具體言之，組態機密資訊區34之一頁或區塊包含儲存於資訊儲存區段41中儲存之資料之記憶體胞，及儲存於旗標區段 42中儲存之資料之記憶體胞。亦可在不同於儲存機密資訊之該頁之一頁中提供旗標區段42。例如，如圖5所示，可在不同於機密資訊區34中之機密儲存區段41之該頁之一頁中定義旗標區段42。

資訊儲存區段41及旗標區段42之各者組成一或多個位元。當半導體記憶體裝置1經組態以儲存一記憶體胞中之兩個或兩個以上位元之資料時，在機密資訊區34中，每胞可儲存一個位元資料，或每胞可儲存多個位元資料。然而，每胞一位元之儲存係較佳的，由於其導致機密資訊所需之一較高資料保持可靠性。相比而言，對普通區32及ROM熔絲區33，每胞任何數量之位元係可能的。

資訊儲存區段41儲存該機密資訊。當機密資訊區34包含兩個或兩個以上頁時，可在全部頁之各者中或僅在該等頁之一或多者中提供旗標區段42。需將一特定類型(旗標)之一或多個位元寫入至旗標區段42。當寫入該等特定位元時，判定已設定旗標區段42或有效的。稍後將描述該旗標之該類型之實例。可藉由序列控制器23而辨識旗標區段42之位置。為了此目的，可將旗標區段42置於各頁之末端或緊隨(例如)組態機密資訊區34之該等頁之最後者之資訊儲存區段41。旗標區段42中之資料經組態以通過頁緩衝器4而待讀取至序列控制器23。換言之，序列控制器23辨識包含旗標區段42之機密資訊區34之位址，且經組態以控制半導體記憶體裝置1中之相關聯組件以讀取至邏輯控制器21之機密資訊。

亦可將機密資訊區34組態為如圖15所示。圖15繪示根據一實施例之機密資訊區34之另一實例。如圖15所示，資訊儲存區段41及旗標區段42係儲存於不同頁中(其等被指派至不同字線，此係由於在儲存一位元資料之一胞之一情況中，一頁被指派至一字線)。包含旗標區段42之頁不包含該機密資訊。用於該旗標之資料(該旗標資料)係儲存於旗標區段42之該頁之一些或全部該等位元中。

鑑認器25需該機密資訊作為鑑認之一部分。為獲得該機密資訊，鑑認器25請求序列控制器23讀取該機密資訊。

如圖6所示，在寫入機密資訊區34同時或之後且在半導體記憶體裝置1之出貨之前，寫入該旗標。圖6繪示根據一實施例之半導體記憶體裝置1自製造至出貨之一流程圖。如圖6所示，製造半導體記憶體裝置1(步驟S1)。接著測試半導體記憶體裝置1(步驟S2)。該測試可包含檢查正常出現之是否寫入及擦除至半導體記憶體裝置1之資料，及一失敗半導體記憶體裝置1之排序。在步驟S2中，對執行寫入及擦除至機密資訊區34及以下測試之一情況，需判定是否已寫入該區之旗標，且僅當清除該旗標時允許該寫入及擦除。稍後將結合步驟S3詳細描述該旗標之判定。在測試期間，亦執行至ROM熔絲區33之該等參數之電壓修整及寫入。接著將機密資訊寫入至機密資訊區34(步驟S3)。

可使用圖16之一系統寫入機密資訊。圖16繪示根據一實施例之一機密資訊寫入系統。如圖16所示，各自晶圓71之測試器72自金鑰(機密資訊)伺服器73接收一金鑰之資料。 該金鑰資料對該等晶片係不同的。例如，測試器72可經由網際網路通信地耦合至金鑰伺服器73。測試器72將所接收之金鑰資料寫入至各自晶圓71中之機密資訊區34。

對於機密資訊及旗標被指派至相同頁之一情況，由於半導體記憶體裝置1通常經組態以依頁為單位寫入資料，當寫入機密資訊時，亦將該旗標寫入至機密資訊區34中之旗標區段42。然而，此類同時寫入與實施例之本質無關，且因此可在任何時間寫入該旗標，只要係在如上所述之半導體記憶體裝置1之出貨之前寫入機密資訊之後寫入旗標。

對於如圖15所示組態機密資訊區34之一情況，可如下執行步驟S3。首先，判定是否已寫入該旗標。當已寫入該旗標時，步驟S3在此結束。相比而言，當未寫入該旗標時，接著將機密資訊寫入至機密資訊區34。接著寫入該旗標且判定是否正確地寫入該旗標。當未正確寫入該旗標時，擦除機密資訊區34(通常對於機密資訊區34之區塊)，且寫入機密資訊及旗標，且接著判定是否寫入該旗標。稍後將詳細描述步驟S3。

接著出貨半導體記憶體裝置1(步驟S4)。

現參考圖7及圖8，將描述根據一實施例之半導體記憶體裝置1中之一資料擦除序列。圖7詳細繪示根據一實施例之序列控制器23之一方塊圖。如圖7所示，序列控制器23包含一存取控制器51、一位址比較器52及一旗標判定器53。圖8繪示根據一實施例之半導體記憶體裝置中之一擦除序列之一流程圖。如圖8所示，序列控制器23接收一擦除命 令(步驟S11)。位址比較器52比較與擦除命令相關聯之待擦除資料之位址與機密資訊區34之位址，以判定是否已選定機密資訊區34(步驟S12)。機密資訊區34內之機密資訊意欲通過如上所述之半導體記憶體裝置1之出貨之後之正常使用僅用於半導體記憶體裝置1內之鑑認程序，且不意欲待擦除。禁止此類擦除。此外，應藉由(例如)來自鑑認器25之一請求作為鑑認之一部分而觸發讀取機密資訊，且亦非意欲直接自半導體記憶體裝置1之外部而直接指定機密資訊區34，且因此不應揭示機密資訊區34之位址。接著，出貨後，在通常使用範圍內，機密資訊區34不應為任何資料擦除之目標，且因此由位址比較器52所導致之比較指示該等位址之不匹配。當該等位址係不同時，該流程變換至步驟S13。在步驟S13中，存取控制器51控制該等相關聯組件以擦除所指定之位址之資料(步驟S13)。存取控制器51係用於控制半導體記憶體裝置1中之相關聯組件以在所指定之位址寫入、讀取或擦除資料。在步驟S13之後，完成該資料擦除。

相比而言，若機密資訊區34之位址係通過一未經授權程序待洩漏至外部，運用某異常未經授權程序獲得機密資訊區34之位址之一攻擊者可請求擦除機密資訊區34內之資料，試圖擦除及更新該機密資訊。當藉由序列控制器23而接收此一指令時，步驟S12中藉由位址比較器52之判定結果為「是」。當存取控制器51接收該結果時，存取控制器51將該旗標傳送至(例如)序列控制器23中之一鎖存器，其 未加以描繪(步驟S14)。

旗標判定器53接著判定是否已設定該旗標(步驟S15)。稍後將描述此判定之實例。當清除該旗標時，旗標判定器53輸出指示清除該旗標之一信號，且該流程變換至步驟S13。具有清除旗標之情況通常在該機密資訊之寫入之前之測試程序期間出現(圖6之步驟S2)。在步驟S13中，存取控制器51擦除該資料。因此，對機密資訊區34之資料擦除測試係可能的。

相比而言，當在半導體記憶體裝置1之出貨之後觸發擦除序列時，應設定該旗標。位址比較器52接著輸出該旗標信號。當存取控制器51接收該信號時，存取控制器51自經指定位址之資料之擦除序列退出(步驟S17)，或其不擦除經指定位址之資料且結束擦除序列。換言之，存取控制器51放棄藉由擦除命令而指示之程序。因此，在寫入機密資訊之後，不可擦除機密資訊。

在出貨之後，當用上述擦除序列對除機密資訊區34外之區執行資料擦除時，在始於步驟S11之命令接收至步驟S13中之資料擦除時期期間自就緒/忙碌輸出終端(就緒/忙碌終端)輸出一忙碌信號，直至該擦除序列之結束。如上所述，該低或高位準就緒/忙碌信號可各自地指示(例如)半導體記憶體裝置1之就緒或忙碌狀態。亦如上所述，當存取該機密資訊區34時，該擦除序列在無需執行步驟S13中之資料擦除之情況中結束。步驟S13中用於擦除該資料之時間主導用於該擦除序列之時間。因此，如圖9所示，當比 較試圖機密資訊區34上之資料擦除之一情況與執行在一普通區32上之資料擦除之一情況時，執行在一普通區32上之資料擦除可藉由跳過步驟S13而導致較短忙碌時間。關於事項在於，一攻擊者利用具有略不同位址之此現象以便知道機密資訊區34之位址且成功地指定該位址。接著，如圖10所示，可在自該擦除序列退出之前提供一虛設狀態(步驟S21)。半導體記憶體裝置1不採取具體行動且在虛設狀態期間等待，且接著變換至步驟S17。結果，通過該就緒/忙碌終端而輸出忙碌信號之時期等於習知持續時間與虛設忙碌時期之總和。調整該虛設狀態之持續時間可使對於半導體記憶體裝置1之外部而言機密資訊區34上之資料擦除之忙碌時期與一普通區32之資料擦除之忙碌時期明顯地均等，如圖11所示。此類操作可防止攻擊者通過該等忙碌時期之差異而指定機密資訊區。

此外，現將說明機密資訊區34係由一區塊組成並且步驟S2中之測試之結果指示此一機密資訊區塊實際上係缺陷時之一可能情況之方法。如圖12所示，提供多個機密資訊區塊，諸如第一機密資訊區塊(區)34a、第二機密資訊區塊(區)34b等等。將相同機密資訊儲存於該等機密資訊區塊中。在步驟S2之測試程序中，當第一機密資訊區塊34a經判定為缺陷時，則替代地使用第二機密資訊區塊34b。亦當第一機密資訊區塊34a在半導體記憶體裝置1之出貨之後之鑑認期間展現一後天缺陷時，使用第二機密資訊區塊34b替代第一機密資訊區塊34a。

此外，當半導體記憶體裝置1具有多個記憶體胞陣列2時，可在不同記憶體胞陣列2中提供第一機密資訊區(區塊)34a及冗餘第二機密資訊區(區塊)34b。圖17繪示此一實例。如圖17所示，各自地在第一記憶體胞陣列2a及第二記憶體胞陣列2b中提供第一機密資訊區塊34a及第二機密資訊區塊34b。

已說明在該擦除期間判定該旗標之一實例。因為在半導體記憶體裝置1之出貨時，該已寫入之機密資訊之未經授權之重寫之前，機密資訊之擦除係基本需要，且因此使用該旗標來防止未經授權擦除機密資訊區34可間接地防止如上所述之機密資訊之未經授權之重寫。替代地或此實例之外，可回應於至機密資訊區34之寫入指令而判定該旗標。圖18繪示根據一實施例之半導體記憶體裝置中之資料寫入序列之一流程圖。寫入序列基本上與擦除序列相同(圖8)。以下將主要描述差異。首先，替代步驟S11執行步驟S21。如同在步驟S11中，在步驟S21中，序列控制器23接收一寫入命令。接著替代步驟S12執行步驟S22。如同步驟S21，在步驟S22中，位址比較器52比較該寫入命令相關聯之待寫入資料之位址與機密資訊區34之位址以判定是否已選定機密資訊區34。

當步驟S22中之判定為「否」時，替代步驟S13執行步驟S23。如同步驟S13，在步驟S23中，存取控制器51控制相關聯組件以將資料寫入至該特定位址。相比而言，當步驟S22之判定為「是」時，該流程變換至步驟S14。當在隨後 步驟S15中判定為「否」時，該流程變換至步驟S23。相比而言，當在步驟S15中該判定為「是」時，替代步驟S17執行步驟S27。如同步驟S17，在步驟S27中，存取控制器51自寫入序列退出。

現將參考圖19及圖20詳細描述圖6之步驟S3。圖19詳細繪示圖6之步驟S3之流程。圖20繪示根據一實施例之旗標判定之前及之後之該旗標之狀態。如圖19所示，判定是否執行將設定旗標資料寫入至旗標區段42(步驟S3-1)。如圖20所示，依據預設，該(安全)旗標係高(設定)，且在該旗標判定之後變為低(清除)。因此，若不執行旗標判定，甚至旗標區段42中無設定旗標資料，仍設定該旗標，且結果，禁止對機密資訊區34之寫入及擦除。例如，當試圖使用設定旗標擦除機密資訊區34時，存取控制器51自該擦除序列退出而無需按照圖8之序列進行擦除。當試圖寫入至機密資訊區34時，存取控制器51自寫入序列退出而無需按照圖18之序列之寫入。因此，當步驟S3-1之判定為「是」時，完成步驟S3。

在該製造之後，假設在步驟S3之前清除該旗標，且因此步驟S3-1中之旗標判定導致高位準變為低位準(清除)之旗標。相比而言，若旗標區段42之該記憶體胞或該等記憶體胞之臨限電壓已突然變為高的，且結果，該旗標係處於該經寫入狀態，該旗標判定之執行維持該高旗標。為此，不能在屬於與此旗標區段42相同之機密資訊區34之資訊儲存區41中寫入資料，且判定機密資訊區34係缺陷的。

在步驟S3-1中之判定之後使得該旗標為低，該流程變換至步驟S3-2，在步驟S3-2，在機密資訊區41中寫入機密資訊。由於該旗標為低，按照圖18之步驟S15中之判定允許轉變至一寫入步驟(步驟S23)，且因此允許寫入機密資訊。

在步驟S3-3中，使用例如指示成功寫入之狀態來判定是否成功地寫入機密資訊。當對機密資訊區41之寫入失敗時，在步驟S3-4擦除機密資訊區34。若該旗標係低(清除)，按照圖8之步驟S15中之判定允許轉變至一擦除步驟(步驟S13)，且因此允許擦除機密資訊區。

當步驟S3-3中之判定為「是」時(完成寫入機密資訊)，該流程變換至步驟S3-5，在步驟S3-5，在旗標區段42中寫入設定旗標資料。在步驟S3-6中，判定是否已寫入該旗標資料。當未寫入(清除)該旗標時，在步驟S3-4中執行對機密資訊區之擦除，後續接著在步驟S3-2中寫入該機密資訊。一旦寫入該旗標，禁止對機密資訊區34之寫入或擦除。由於在如上所述之圖8或圖18之旗標判定步驟S15處判定該旗標係處於經寫入狀態，且存取控制器51退出該擦除或寫入序列。

現將描述旗標之一實例及讀取旗標之判定。該旗標可包含如上所述之一特定位元串。替代地，該旗標可包含一特定位元串之設定(序列)及其互補位元串。此可改良該旗標之可靠性。具體言之，若旗標區段42中之一特定位元係由於一些原因無意地變換至經寫入狀態，則該旗標不正確地 運行。例如，該旗標甚至在該旗標之寫入之前可無意地處於該經寫入狀態且因此可在擦除測試期間中止一擦除序列。更具體言之，在緊隨圖6之製造步驟(步驟S1)期間之製造之後之半導體記憶體裝置1中，旗標區段42之一記憶體胞電晶體可具有一高臨限電壓，或處於該經寫入狀態。為了解決此問題，當該位元串及一相應互補位元串中之若干對之位元之互斥邏輯運算導致比一臨限值更多之0(或1)，判定已設定該旗標。在旗標寫入之前，該旗標包含一特定位元串及該互補位元串係可能的；然而，其之可能性係顯著低的。一位元串中之位元數量(以及該互補位元串中之位元數量)越多，該旗標之可靠性越高。

現將詳細說明包含多個位元之旗標區段42之一情況。控制器21比較旗標區段42中之各自位元之值與相應預期值，且判定當不匹配位元之計數係小於或等於一特定臨限值時，設定該旗標。替代地，當匹配位元之計數係大於或等於該臨限值時，控制器21判定已設定該旗標。作為一記憶體胞所持有之一值與一相關聯狀態之間之對應，假設處於經擦除狀態之一記憶體胞儲存1且處於經寫入狀態之記憶體胞儲存0。在該旗標之寫入之前，記憶體胞係處經擦除狀態且因此旗標區段42儲存1。假設提供該旗標六個位元(F[5]至F[0])且該設定旗標包含010010。處於該經擦除狀態之全部位元為1。如圖13所示，在該旗標之寫入期間將互補位元(/F[5]至/F[0])寫入至各自鄰接位元。當已讀取該旗標時，針對該等位元及各自相應互補位元計算互斥或 (XOR)。當兩個輸入之極性不同時，兩輸入XOR邏輯輸出1。當一對位元儲存彼此互補之值時，XOR之輸出為1。各自地藉由XOR閘極61a至61f而計算F[5]至F[0]及各自相應互補位元之互斥或，且將六位元輸出輸入至旗標判定器62，其之結果將為如圖14所示之旗標。作為旗標判定器62之判定之準則，當輸入至旗標判定器62之六位元互斥或結果之五個或五個以上位元為1時，可判定已寫入或已設定該旗標。例如在旗標判定器53中提供圖14之組態。

將描述包含兩個或兩個以上位元之旗標區段42之另一實例。具體言之，將說明如同圖15中經指派用於旗標資料之一整個頁之一情況。圖21繪示根據一實施例之半導體記憶體裝置之一些組件，例如，尤其與判定序列控制器23相關聯之組件。如圖21所示，半導體記憶體裝置進一步包含一計算單元64。邏輯控制器21包含一計數器/比較器62以及圖1中之組件。圖22詳細繪示圖21之一部分。如圖22所示，感測放大器3包含n+1個感測放大器電路SA0至SAn。計算單元64包含n+1個運算電路OP0至OPn。頁緩衝器4包含n+1個資料鎖存器AD0至ADn、n+1個資料鎖存器BD0至BDn、及n+1個旗標鎖存器FLG0至FLGn。感測放大器電路SA0、運算電路OP0、資料鎖存器AD0及BD0、及旗標鎖存器FLG0用於位元線BL0。類似地，感測放大器電路SAi、運算電路OPi、資料鎖存器ADi及BDi、及旗標鎖存器FLGi用於位元線BLi，其中i為0或1至n中之一自然數。旗標鎖存器FLG0至FLGn係各自地經由開關SW0至SWn耦合至一 匯流排FLGBUS。匯流排FLGBUS耦合至計數器/比較器62。操作如下。例如，藉由序列控制器23而控制以下操作。

假設旗標區段42中之設定位元儲存特定資料(例如，1或0)。首先，旗標區段42中之位元之資料係各自地讀取至資料鎖存器AD0至ADn。將與設定旗標值相同之值自邏輯控制器21設定至資料鎖存器BD0至BDn。運算電路OP0計算資料鎖存器AD0及BD0中之資料之互斥或(XOR)，且將該結果儲存於旗標鎖存器FLG0中。當資料鎖存器AD0中之資料不同於資料鎖存器BD0中之資料時，該XOR之結果將為1。類似地，運算電路OPi計算資料鎖存器ADi及BDi中之資料之XOR，且將該結果儲存於旗標鎖存器FLGi中。開啟開關SW0，且因此將旗標鎖存器FLG0中之資料供應至計數器/比較器62。當所接收之資料為1時，計數器/比較器62累加1。類似，依次開啟開關SW1至SWn，且因此計數旗標鎖存器FLG0至FLGn中之「1」資料之計數。換言之，獲得一頁中之失效位元之計數。計數器/比較器62接收等於自參數暫存器24之一頁中可接受之失效位元之數量之一參考。計數器/比較器62比較一頁中之失效位元計數與該參考。當該計數小於或等於該參考時，計數器/比較器62將指示通過判定之一信號傳送至序列控制器23。當該計數大於該參考時，計數器/比較器62將指示失敗判定之一信號傳送至序列控制器23。

可藉由控制接通電源讀取之一電路而實施讀取及判定該 旗標之電路，若該半導體記憶體裝置係提供有此一電路。使用該電路可防止整個電路區增大。

亦可藉由執行驗證讀取以計數未經寫入之位元之一電路而實施讀取及判定該旗標之電路，若該半導體記憶體裝置係提供有此一電路。

如上所述，在根據實施例之半導體記憶體裝置1中，可僅當記憶體胞陣列2處於資料已擦除狀態時寫入資料，且在寫入機密資訊之後，機密資訊區34包含設定旗標。當半導體記憶體裝置1接收指定機密資訊區34之一資料擦除請求時，其判定該旗標，且當設定該旗標時，不執行資料擦除。半導體記憶體裝置1包含執行此一程序之序列控制器23。因此，可防止機密資訊區34中之機密資訊之擦除，且因此避免機密資訊之重寫。亦對於指定機密資訊區34之一資料寫入請求，當設定該旗標時，半導體記憶體裝置1不執行該資料寫入。此可進一步改良機密資訊區34之保護。此外，在測試程序之後寫入該旗標。為此，允許在該測試期間擦除機密資訊區34中之資料，且因此該測試之實施與機密資訊擦除之禁止係相容的。

目前為止所描述之具有鑑認功能之記憶體裝置大體上係經由一控制器而耦合至具有此功能之一主機。然而，具有鑑認功能之該記憶體裝置亦可用於無該功能之使用。若由於無意使用該鑑認功能，該裝置在機密資訊區無資料寫入(所謂白ROM)，則攻擊者可將資料寫入該區中而通過該鑑認以生產宛如一經授權裝置之一記憶體裝置。由於機密資 訊洩漏之一風險增大，亦不希望如同具有鑑認功能之該記憶體將機密資訊區34中寫入機密資訊中。為了解決此問題，可將虛設資料及旗標寫入至機密資訊區34，且在此一記憶體使用一常規控制器(不具有鑑認功能)之應用中不出現問題。相比而言，對於使用具有鑑認功能之一控制器及具有虛設資料及旗標之記憶體以實施無鑑認用途之記憶體，可採用以下措施。就具有鑑認功能而言，鑑認器25應執行鑑認序列且將操作結果輸出至半導體記憶體裝置1外部之控制器。對於虛設資料之操作結果應大體上導致鑑認失敗；然而，該控制器應經組態以當針對無鑑認功能用途而忽略鑑認結果時操作。

可使用圖23之一系統執行虛設資料寫入。圖23系統主要地與圖16系統相同。唯一差異係待供應至測試器72之虛設資料替代圖16之金鑰資料。虛設資料可對全部或一些晶圓係相同的，或可有所不同。可依如圖24中所示之機密資訊寫入之相同時序寫入虛設資料。圖24繪示根據一實施例之半導體記憶體裝置之自製造至出貨之另一例示性流程圖。在圖24中，替代圖6之步驟S3執行步驟S31。在步驟S31中，將虛設資料及旗標寫入至機密資訊區34。

此實踐使根據實施例之具有鑑認功能之半導體記憶體裝置能夠用於常規用途，或不具有鑑認功能。換言之，根據實施例之半導體記憶體裝置可用於具有或不具有鑑認功能。對於不具有鑑認功能之用途，將寫入虛設資料及旗標之步驟(S31)添加至習知流程(圖25)。此方面在該等實施例之流程與該習知流程之間不同。

(第二實施例)

第二實施例係關於各種旗標之一儲存方法。

根據該第一實施例之旗標指示是否允許寫入至及/或擦除包含該旗標之機密資訊區34之一資訊儲存區段41，且在下文中將其稱為一擦除/寫入旗標以與一通用旗標相區分。可對於半導體記憶體裝置1定義各種旗標以及該擦除/寫入旗標。大體在各個頁中寫入一旗標，且該旗標指示包含該旗標之頁上之各種資訊。

該旗標之實例可包含一LM旗標、一智慧型驗證(SV)旗標等等。LM旗標指示是否將包含該LM旗標之一實體頁寫入至其之上部頁。例如，該LM旗標係表示為一位元資訊。例如，如圖26所示，顯示該一位元資訊具有八個位元(或一行)。圖26繪示一普通區(例如，一普通區32)之一實例。該普通區係繪示為由一區塊BK組成。如圖26所示，普通區中之各實體頁包含一資訊儲存區段(或使用者資料儲存區段)101及旗標區段102。各資訊儲存區段101儲存使用者資料。各旗標區段102包含一LM旗標區102A及一SV旗標區102B。LM旗標區102A儲存(在其之除結束位元外之六個位元中)0以指示一經清除旗標或儲存1以指示一設定旗標。藉由判定包含於八位元設定中之0與1哪一個之數量係超過另一者而執行該LM旗標之區分。相應地，在此內容脈絡中至多三位元錯誤係可接受的。相比而言，該旗標容易受到整行缺陷之影響，且試圖增大其之資訊之量(或 指示項位元之數量)以解決錯誤導致一電路之一增大區以判定該大多數。

SV旗標係表示為四位元資訊，顯示為八個位元且儲存關於寫入至一下部頁之資訊，例如，諸如一迴圈寫入計數及因此導致成功寫入之寫入電壓量值。使用關於寫入至下部頁之資訊以調整用於寫入至一上部頁之電壓可改良寫入至該上部頁之效率。SV旗標區102B中之最先四個位元指示SV旗標自身，且最後四個位元各自地與該最先四個位元互補。藉由判定該最先四個位元是否正確地與該最後四個位元互補而執行判定該SV旗標。相應地，在此內容脈絡中該八個位元不可接受任一位元錯誤。兩位元錯誤導致不可偵測之錯誤判定，即，通過錯誤值的錯誤通過判定。

如上所述，需防止不正確旗標寫入。為了解決此問題，在旗標寫入之後僅對旗標區段102上執行一特定檢查。具體言之，特別謹慎寫入該旗標以保證無不正確寫入。然而，此寫入導致寫入效能之降級。亦可增大每旗標之資訊之量以解決此類錯誤，諸如顯示有兩個或兩個以上行之一旗標。然而，增大行之數量需實體頁之增大長度，其很難實施。亦不能減小資訊儲存區段101以增大旗標區段102，此係由於其損害使用者方便性。現將描述按照此背景之發展之第二實施例。

圖27繪示根據第二實施例之一普通區之一部分。如圖27所示，一實體頁111提供有一區塊(其包含(例如)128個實體頁)，其與該區塊相關聯且稱為一管理資訊頁。管理資訊 頁111亦為普通區32之一部分。管理資訊頁111於與管理資訊頁111相關聯之區塊BK中儲存全部頁PG之全部管理資訊(例如，旗標)。例如，定義該LM旗標及SV旗標作為該等旗標；然而，可使用任何其他旗標。區塊BK中之實體頁PG不包含相應旗標且稱作為資訊儲存頁。作為一實例，該LM旗標係由一位元表示且SV旗標係由四個位元表示。該等旗標之類型及表示法不限於以下實例，而是任何其他類型及表示法適用於本實施例。

管理資訊頁111包含用於相應區塊BK中之實體頁PG0至PG127之各自管理資訊之區。通常依升序中定位實體頁PG0至PG127之該等區。實體頁PG0至PG127之該等區之各者具有與圖27通常所示之相同結構，例如，圖27展示用於實體頁PG0之區。然而，不同區具有不同結構

實體頁PG0之區係進一步劃分為用於實體頁PG0之全部管理資訊之各自位元之分割區。將第一分割區(Flag[0])指派至LM旗標(LM)之一位元。將第二至第五分割區(Flag[1]至Flag[4])各自地指派至SV旗標(SV[0]至SV[3])之第一至第四位元。將其餘分割區指派至任何其他管理資訊之位元，且未指派至管理資訊之分割區保留備用。假設一頁具有65536個位元(=8192個位元組)之長度，實體頁PG0至PG127之區之各者可按照儲存128個實體頁之管理資訊之管理資訊頁111儲存m=64之管理資訊位元。

圖27繪示各自地儲存0、0、1、1及0之第一至第五分割區(Flag[0]至Flag[4])之一實例。換言之，儲存0之LM旗標 及4'b0110之SV旗標。例如，各分割區由n=8個位元(或一行)組成。換言之，管理資訊之「1」位元係由一行而顯示。管理資訊位元「1」係以一組全部「1」位元顯示。然而，如將描述，係藉由判定「1」位元計數是否超過一臨限值而判定一管理資訊位元。為此，如在圖中，不需要全部位元為1。相比而言，管理資訊位元「0」係以八位元隨機資料顯示。該隨機資料指代由指示藉由一演算法而產生之兩個或兩個以上特定位元(在此內容脈絡中n個位元)之一位元資訊而表示之資料。

圖28繪示根據第二實施例之管理資訊頁判定之一序列之一實例。圖28中之頂部列繪示無管理資訊頁讀取之習知資料讀取之一序列。首先，將一命令00h(或一讀取命令)、待讀取之一或多個邏輯頁之位址Add、及命令30h(或一位址結束命令)自半導體記憶體裝置1外部之一控制器供應至半導體記憶體裝置1。回應於此，序列控制器23控制相關組件以將由該等位址所指定之邏輯頁中之資料輸出至半導體記憶體裝置1之外部。第二、第三及底部列展示具有管理資訊頁判定之序列之實例。第二列展示一致地添加至習知讀取之管理資訊頁判定之一實例。如第二列所示，當半導體記憶體裝置1接收命令00h、位址及命令30h時，其在資料讀取之前讀取該管理資訊頁。序列控制器23將管理資訊頁中之管理資訊儲存於(例如)序列控制器23中之一暫存器(諸如參數暫存器24)中。稍後將描述管理資訊頁讀取。序列控制器23接著按照儲存於該暫存器中之管理資訊(諸如 該LM旗標)進行讀取。圖僅展示資料讀取；然而，原理適用於資料寫入。具體言之，在寫入時，該序列控制器23讀取該管理資訊頁，將該管理資訊頁儲存於該暫存器中，且按照該暫存器中之管理資訊(諸如該SV旗標)進行寫入。此適用性亦適用於以下第三及底部列。

第三列展示其中定義用於管理資訊頁之一命令之一實例。在管理資訊頁讀取時，一外部控制器將以此目的之一命令(21h)供應至半導體記憶體裝置1。序列控制器23經組態以辨識命令21h。在命令21h之後，該外部控制器將命令00h、位址及命令30h供應至半導體記憶體裝置1。序列控制器23按照已首先接收之命令21h而讀取包含用於待讀取之邏輯頁之管理資訊之管理資訊頁111，且將其儲存於(例如)序列控制器23中之暫存器(未展示)中。在命令00h之前無命令21h，自經指定頁讀取資料，如同習知情況中。回應於讀取指令，序列控制器23接著按照暫存器中之管理資訊進行讀取，如第一列所描述。

該底部列亦展示其中定義用於管理資訊頁判定之一命令。在此實例中，當命令21h在命令00h之前存在時，序列控制器23讀取與待讀取之邏輯頁相關聯之管理資訊頁，將管理資訊儲存於該暫存器中，且按照該暫存器中之管理資訊進行讀取。在命令00h之前無命令21h情況中，自經指定頁讀取資料，如同習知情況。

圖29繪示根據第二實施例之管理資訊頁讀取之一流程圖。例如係藉由序列控制器23而執行圖29流程。具體言 之，當序列控制器23辨識按照圖28所實施之第二列至底部列中之任一者而讀取之管理資訊頁之一指令時，執行圖29之管理資訊頁讀取。當序列控制器23辨識管理資訊頁讀取之指令時，其將一參數i重設為0，且初始化儲存待讀取之一管理資訊頁中之管理資訊之暫存器中之值(Flag[0]至Flag[m-1])為該經擦除狀態(步驟S41)。參數i指定一分割區，且例如，其係儲存於序列控制器23中之計數器/暫存器中。序列控制器23讀取管理資訊頁中之資料，且例如將其儲存於半導體記憶體裝置1中之一隨機存取記憶體(RAM)中(步驟S42)。

序列控制器23接著判定第i分割區中之「0」位元計數係小於或等於一臨限值(步驟S43)。當「0」位元計數係小於或等於該臨限值時，待判定之分割區經判定不儲存隨機資料，且該流程變換至步驟S47。當儲存非隨機資料時，分割區中之全部位元應處於經擦除狀態(或「1」狀態)；然而，可實際上地反轉一些位元。為此，當判定「0」位元計數係低於一可接受位準而非判定全部位元是否為1時，則判定該分割區待處於經擦除狀態。在步驟S47中，序列控制器23在暫存器中將對應於該第i分割區之管理資訊位元設定為1。步驟S47之後接著步驟S48。

當步驟S43中之判定為「否」時，該流程變換至步驟S45，在步驟S45，序列控制器23判定該第i分割區中之「1」位元計數係小於或等於另一臨限值。當「1」位元計數係小於或等於該臨限值時，待判定之該分割區經判定不 儲存隨機資料，且該流程變換至步驟S47。相比而言，當「1」位元計數超過該臨限值時，此指示「0」位元計數及「1」位元計數兩者超過該等臨限值。按照此，該第i分割區經判定為儲存隨機資料，其表示「0」位元。結果，序列控制器23在暫存器中將對應於該第i分割區(步驟S46)之管理資訊位元設定為0(或有效)。在步驟S46之後接著步驟S48。

在步驟S48中，序列控制器23判定參數i是否為m-1，即，已判定全部分割區。當步驟S48中之判定為「否」時，序列控制器23將參數i累加1(步驟S49)，且該流程變換至步驟S43。當步驟S48中之判定為「是」時，完成該管理資訊頁讀取。

如上所述，按照根據該第二實施例之半導體記憶體裝置，實體頁(例如，一區塊中之全部實體頁)之全部管理資訊(或旗標)聚集在一實體頁中。此可僅藉由減去m(或對一頁中之管理資訊位元)而增大n(或顯示一管理資訊位元之位元之數量)。增大n可改良管理資訊之讀取錯誤容差。此無需改變記憶體胞陣列之設計，例如，增大該頁之長度。

此外，透過判定隨機資料是否存在於相應分割區中而判定一管理資訊位元。隨機資料是否存在之判定係藉由掃描「0」及/或「1」位元及比較其等與該等臨限值而執行。位元掃描及與臨限值之比較係以一位元掃描電路而執行，其最初提供用於寫入及擦除。為此，無需新電路來判定管理資訊位元。

(第三實施例)

第二實施例係關於聚集頁之管理資訊，即，該等旗標。第三實施例係關於一頁中之一區塊上之管理資訊之顯示。

圖30繪示根據第三實施例之一普通區之一分割區。如圖30所示，普通區之一區塊(或普通區塊)係提供有與第二實施例中之該區塊相關聯之一管理資訊頁111。管理資訊頁111包含分割區，如同在第二實施例中。所包含之分割區之數量與儲存於管理資訊頁111中之管理資訊位元之數量相匹配。圖30係關於16個管理資訊位元之一實例。對於8192個位元組(=65536個位元)之一頁之一實例，各分割區具有512行(或位元組)之一大小。作為一實例，16個管理資訊位元之一者作為指示寫入允許或禁止之一旗標，且剩餘之15個位元指示一擦除或寫入計數。例如，將第一分割區(保護)指派至指示擦除允許/禁止之一位元。將第二至第16分割區(W/E[0]至W/E[14])指派至15位元擦除/寫入計數之各自位元。各分割區儲存實質上全部「1」位元以指示相應管理資訊位元「1」，或儲存n=4096個位元之隨機資料以指示相應管理資訊位元「0」，如同在第二實施例中。

依特定時序讀取管理資訊頁111。例如，序列控制器23遵循來自外部控制器之指令，且在開啟半導體記憶體裝置1之後讀取半導體記憶體裝置1中之全部或一些管理資訊頁111。如同在第二實施例中(圖29)，序列控制器23比較各分割區中之「0」位元計數及「1」位元計數與該讀取管理資訊頁中之各自臨限值，其對應於步驟S43及S45。就此比較 而言，序列控制器23判定隨機資料是否儲存於各分割區中，且相應管理資訊位元是否為0或1。例如，將該經判定管理資訊儲存於序列控制器23中之一暫存器中，其對應於步驟S46及S47。替代地，依特定時序藉由序列控制器23而觸發管理資訊頁111之讀取，如同在圖28之第二實施例中。具體言之，如同在圖28之第二列中，每當被指示以寫入至或擦除一普通區塊時，序列控制器23在寫入或擦除之前讀取相應管理資訊頁。當已禁止寫入及/或擦除相應區塊時，序列控制器23不寫入及/或擦除。對於擦除或寫入計數亦適用。具體言之，每當被指示以擦除及/或寫入至一普通區塊時，序列控制器23判定各分割區是否儲存隨機資料以判定各位元之0或1，且將該等經判定值儲存於暫存器中。

如上所述，按照根據第三實施例之半導體記憶體裝置，一區塊上之管理資訊係儲存於一管理資訊頁中。此簡化如第二實施例中之管理資訊位元之定義(例如，其之類型及/或數量n)之改變。此外，如同在第二實施例中，無需新電路來判定管理資訊位元。

(第四實施例)

如上所述，需在製造半導體記憶體裝置1之後且在出貨之前，將機密資訊寫入至機密資訊區34，且需在該出貨之後禁止擦除及/或寫入至機密資訊區34。就此背景而言，第四實施例係關於機密資訊區之一區塊(機密資訊區塊)之管理資訊頁之應用，及第一實施例之細節。

圖31繪示根據第四實施例之一機密資訊區之一部份。如圖31所示，一機密資訊區塊121包含一管理資訊頁122。例如，管理資訊頁122係機密資訊區塊121中之最後頁。機密資訊區塊121中剩餘之實體頁係儲存機密資訊之機密資訊儲存頁123。管理資訊頁122將第一實施例之旗標(即，擦除/寫入旗標)作為一整體儲存。擦除/寫入旗標指示是否可擦除及/或寫入相應機密資訊區塊121。

使用擴及整個管理資訊頁122中之隨機資料而顯示擦除/寫入旗標。具體言之，當整個管理資訊頁122係處於經擦除狀態時，或當整個管理資訊頁122實際上包含「1」之位元數量少於或等於稍後將描述之一臨限值時，該擦除/寫入旗標為1(允許擦除/寫入)。相比而言，當將隨機資料儲存於管理資訊頁122中時，該擦除/寫入旗標係0(禁止擦除/寫入)。

圖32係根據第四實施例之管理資訊讀取之一流程圖。圖32流程係關於在半導體記憶體裝置1之出貨之前及之後，且將沿時間描述其。應注意，在該流程之開始時，不寫入任何機密資訊於(例如)一機密資訊區塊中。此外，例如，在半導體記憶體裝置1中不寫入任何資料，且因此管理資訊頁122亦處於該經擦除狀態。

如圖32所示，半導體記憶體裝置1接收一命令以讀取該管理資訊頁(步驟S51)。意欲在出貨之前使用此命令，且並非意欲在出貨之後由一使用者使用此命令，或未揭示此命令。回應於該命令之接收，序列控制器23將保存管理資 訊頁中之待讀取之管理資訊(或擦除/寫入旗標)之暫存器初始化至經擦除狀態(步驟S52)。可在例如序列控制器23中提供該暫存器，且該暫存器可為參數暫存器24。序列控制器23接著控制相關組件以讀取管理資訊頁122中之資料，且將資料儲存於(例如)半導體記憶體裝置1中之一RAM內(步驟S53)。如同步驟S43中，序列控制器23判定該所讀取之資料中之「0」位元計數係小於或等於一臨限值(步驟S54)。當「0」位元計數係小於或等於該臨限值時，判定隨機資料非儲存於管理資訊頁122中，即，已清除該擦除/寫入旗標。按照此判定，該流程變換至步驟S55。如上所述，當首次到達步驟S54時，管理資訊頁122係處於經擦除狀態，且因此該流程變換至步驟S55。

在步驟S55中，序列控制器23將保存該擦除/寫入旗標之暫存器設定為1(無效的)。序列控制器23接著自外部接收機密資訊，且將機密資訊寫入該機密資訊區塊中(步驟S56)。在接收到用於寫入(及/或擦除)至機密資訊區塊之指令時，序列控制器23參照該暫存器中之擦除/寫入旗標。當清除該暫存器中之擦除/寫入旗標時，序列控制器23進行寫入(或擦除)。序列控制器23經組態使得該暫存器中之寫入/擦除旗標指示該禁止時，序列控制器23不能寫入(及/或擦除)至機密資訊區塊。應在步驟S56中清除該擦除/寫入旗標，且因此成功地寫入該機密資訊。回應於自(例如)半導體記憶體裝置1之外部而接收之該命令，序列控制器23將隨機資料寫入管理資訊頁122中(步驟S59)。在此階段亦 清除該擦除/寫入旗標，且因此允許寫入至管理資訊頁122。因此，完成與第四實施例相關聯之出貨之前之流程。

現將描述出貨後。在出貨後，管理資訊頁122儲存隨機資料。若一使用者透過一未經授權程序獲得且使用一管理資訊頁讀取命令，步驟S51開始。該流程通過步驟S51及S52(或暫存器初始化)及S53(或管理資訊頁讀取)到達步驟S54。作為步驟S54中之判定之一結果，「0」位元計數應超過該臨限值，此係由於管理資訊頁122儲存隨機資料。結果，該流程變換至步驟S61。

如同步驟S45中，在步驟S61中，序列控制器23判定所讀取之資料中之「1」位元計數係小於或等於該臨限值。按照儲存隨機資料之管理資訊頁122，「1」位元計數亦應超過該臨限值。按照通過步驟S54及S61中之判定之儲存隨機資料之管理資訊頁，該流程變換至步驟S63。在步驟S63中，序列控制器23在保存擦除/寫入旗標之暫存器中設定0(或設定)。保存擦除/寫入旗標之暫存器儲存指示擦除/寫入禁止之值。為此，即使一未經授權使用者試圖寫入(及/或，擦除)至該機密資訊區塊，仍不能完成此操作。換言之，當管理資訊頁122儲存隨機資料時，該流程不能到達步驟S55。因此，未經授權之使用者均不能設定該暫存器中之擦除/寫入旗標以指示允許(且因此可重寫該機密資訊區塊)。序列控制器23經組態以僅通過圖32之流程而設定該暫存器中之該擦除/寫入旗標。為此，無未經授權使用 者可寫入至機密資訊區塊。

於步驟S61中，當「1」位元計數係小於或等於臨限值時，該流程變換至步驟S55。

如上所述，根據第四實施例之半導體記憶體裝置包含管理資訊頁122。管理資訊頁122儲存擦除/寫入旗標，可按照其儲存隨機資料或處於該經擦除狀態而設定擦除/寫入旗標。在半導體記憶體裝置1之製造之後之早期階段中管理資訊頁122係處於該經擦除狀態，且按照此清除暫存器中之擦除/寫入旗標，且因此允許寫入至機密資訊區塊121。接著將隨機資料寫入至管理資訊頁122，後續接著將半導體記憶體裝置1出貨。在此階段中，即使已存取管理資訊頁122，其儲存隨機資料，且因此在儲存暫存器之該擦除/寫入旗標中設定指示禁止之值。換言之，機密資訊之重寫係不可能的。因此，呈現防止機密資訊之重寫之機制。

當已描述某些實施例時，該等實施例僅通過例示性之方式呈現，且並非意欲限制本發明之範疇。實際上，本文中所描述之該等新穎實施例可以各種其他形式體現；此外，可不背離本發明之精神而作出本文所描述之以該等實施例之形式之各種省略、替代及改變。隨附申請專利範圍及其等價物意欲涵蓋包含於本發明之範疇及精神內之此類形式或修改。

1‧‧‧半導體記憶體裝置

2‧‧‧記憶體胞陣列

2a‧‧‧第一記憶體胞陣列

2b‧‧‧第二記憶體胞陣列

3‧‧‧感測放大器

4‧‧‧頁緩衝器

6‧‧‧行解碼器

7‧‧‧行位址緩衝器

8‧‧‧列解碼器

9‧‧‧列位址緩衝器

11‧‧‧電壓產生器

12‧‧‧輸入/輸出控制器

13‧‧‧位址暫存器

14‧‧‧命令暫存器

15‧‧‧狀態暫存器

21‧‧‧邏輯控制器

23‧‧‧序列控制器

24‧‧‧參數暫存器

25‧‧‧鑑認器

27‧‧‧輸出電路

31‧‧‧記憶體空間

32‧‧‧普通區

33‧‧‧ROM熔絲區

34‧‧‧機密資訊區

34a‧‧‧第一機密資訊區塊(區)

34b‧‧‧第二機密資訊區塊(區)

41‧‧‧資訊儲存區段

42‧‧‧旗標區段

51‧‧‧存取控制器

52‧‧‧位址比較器

53‧‧‧旗標判定器

61a‧‧‧XOR閘極

61b‧‧‧XOR閘極

61c‧‧‧XOR閘極

61d‧‧‧XOR閘極

61e‧‧‧XOR閘極

61f‧‧‧XOR閘極

62‧‧‧旗標判定器

71‧‧‧晶圓

72‧‧‧測試器

73‧‧‧金鑰(機密資訊)伺服器

101‧‧‧資訊儲存區段

102‧‧‧旗標區段

102A‧‧‧LM旗標區

102B‧‧‧智慧型驗證(SV)旗標區

111‧‧‧實體頁/管理資訊頁

121‧‧‧機密資訊區塊

122‧‧‧管理資訊頁

123‧‧‧機密資訊儲存頁

AD0、...、ADn‧‧‧資料鎖存器

BK‧‧‧區塊

BL‧‧‧位元線

FLG0、...、FLGn‧‧‧旗標鎖存器

FLGBUS‧‧‧匯流排

IO‧‧‧終端

MT‧‧‧記憶體胞電晶體

OP0、...、OPn‧‧‧運算電路

PG‧‧‧頁

S1‧‧‧選擇電晶體

S2‧‧‧選擇電晶體

SA0、...、SAn‧‧‧感測放大器電路

SD‧‧‧源極/汲極

SL‧‧‧源極線

SW0、...、SWn‧‧‧開關

WL‧‧‧字線

圖1繪示根據一實施例之一半導體記憶體裝置之一功能 性方塊圖。

圖2繪示根據一實施例之半導體記憶體裝置之一例示性區塊之一電路圖。

圖3繪示根據一實施例之依一記憶體胞陣列之記憶體空間之一例示性分類。

圖4繪示根據一實施例之一例示性機密資訊區之結構。

圖5繪示根據一實施例之機密資訊區之另一例示性結構。

圖6繪示根據一實施例之半導體記憶體裝置之製造至出貨之一例示性流程圖。

圖7繪示根據一實施例之一序列控制器之一方塊圖。

圖8繪示根據一實施例之半導體記憶體裝置之一資料擦除序列之一例示性流程圖。

圖9繪示根據一實施例之按照待擦除區之就緒/忙碌狀態之實例。

圖10繪示根據一實施例之半導體記憶體裝置中之一資料擦除序列之另一例示性流程圖。

圖11繪示根據一實施例之按照待擦除區之就緒/忙碌狀態之其他實例。

圖12繪示根據一實施例之依一記憶體胞陣列之記憶體空間之另一例示性分類。

圖13繪示根據一實施例之一例示性旗標。

圖14繪示根據一實施例之一例示性旗標判定器。

圖15繪示根據一實施例之機密資訊區之結構之另一實 例。

圖16繪示根據一實施例之機密資訊之寫入。

圖17繪示根據一實施例之記憶體胞陣列中之機密資訊之一例示性配置。

圖18繪示根據一實施例之半導體記憶體裝置中之資料寫入序列之一流程圖。

圖19詳細繪示圖6之步驟S3之流程。

圖20繪示根據一實施例之旗標判定之前及之後之旗標之狀態。

圖21繪示根據一實施例之半導體記憶體裝置之一些組件。

圖22繪示圖21之一部分之細節。

圖23繪示根據一實施例之虛設資料之寫入。

圖24繪示根據一實施例之半導體記憶體裝置之製造至出貨之另一例示性流程圖。

圖25繪示習知半導體記憶體裝置之製造至出貨之一流程圖。

圖26繪示一例示性普通區。

圖27繪示根據一第二實施例之一普通區之一部分。

圖28繪示根據第二實施例之管理資訊頁判定之一例示性序列。

圖29繪示根據第二實施例之管理資訊頁讀取之一流程圖。

圖30繪示根據一第三實施例之一普通區之一部分。

圖31繪示根據一第四實施例之一機密資訊區之一部分。

圖32繪示根據第四實施例之管理資訊頁讀取之一流程圖。

1‧‧‧半導體記憶體裝置

2‧‧‧記憶體胞陣列

3‧‧‧感測放大器

4‧‧‧頁緩衝器

6‧‧‧行解碼器

7‧‧‧行位址緩衝器

8‧‧‧列解碼器

9‧‧‧列位址緩衝器

11‧‧‧電壓產生器

12‧‧‧輸入/輸出控制器

13‧‧‧位址暫存器

14‧‧‧命令暫存器

15‧‧‧狀態暫存器

21‧‧‧邏輯控制器

23‧‧‧序列控制器

24‧‧‧參數暫存器

25‧‧‧鑑認器

27‧‧‧輸出電路

BK‧‧‧區塊

IO‧‧‧終端

Claims (20)

1. 一種半導體記憶體裝置，其包括：一記憶體，其包括：一區，其可自外部存取；及一機密資訊區，其可儲存機密資訊及一設定旗標；一控制器，當指示該控制器擦除該機密資訊區中之資料時，該控制器自該記憶體讀取該設定旗標，判定是否已設定該設定旗標，當已清除該設定旗標時擦除該機密資訊區內之資料，且當已設定該設定旗標時放棄由一資料擦除指令所請求之程序；及一鑑認器，其使用該機密資訊區中之資料以執行鑑認操作。
2. 如請求項1之裝置，其中該記憶體包含記憶體胞，當該等記憶體胞係處於一資料經擦除狀態時可將資料寫入至該等記憶體胞。
3. 如請求項1之裝置，其中該設定旗標包含位元，且該設定旗標包含一特定位元串。
4. 如請求項3之裝置，其中該設定旗標包含該特定位元串；及一互補位元串，其包含與該特定位元串中之各自位元互補之位元。
5. 如請求項1之裝置，其中：該記憶體依頁為單位讀取資料，該設定旗標包含一頁上之一特定位元串，該控制器判定當不同於各自預期值之該特定位元串之位元之數量係大於或等於一臨限值時或當與該等各自預 期值相同之該特定位元串之位元之數量係小於或等於該臨限值時，設定該設定旗標。
6. 如請求項1之裝置，其中當請求機密資訊區上之資料擦除時，該記憶體產生一虛設忙碌。
7. 如請求項1之裝置，其中當將該記憶體用於鑑認功能之應用之外之使用時，該機密資訊區儲存虛設資料。
8. 如請求項1之裝置，其中該記憶體可在一記憶體胞中儲存兩個或兩個以上位元，且一個記憶體胞儲存在該機密資訊區中之一個位元。
9. 如請求項1之裝置，其中當指示該控制器將資料寫入該機密資訊區中時，該控制器自該記憶體讀取該設定旗標，判定是否已設定該設定旗標，當已清除該設定旗標時將資料寫入該機密資訊區內，且當已設定該設定旗標時放棄由一資料寫入指令所請求之程序。
10. 如請求項1之裝置，其中：該記憶體包括：一資訊儲存區，其包含儲存資料之頁；及一管理資訊區，其當一位元資訊係有效時以n位元隨機資料(n為一自然數)顯示該等頁之該管理資訊之該一位元資訊，及該控制器判定隨機資料是否儲存於該管理資訊區內，且判定當儲存該隨機資料時，該管理資訊之一相應位元係有效的。
11. 如請求項10之裝置，其中：該管理資訊區包含該設定旗標， 一有效旗標係以n位元隨機資料顯示，當該管理資訊區儲存隨機資料時，該控制器設定一暫存器中之一有效值，及當在該暫存器中設定一有效值時，該控制器拒絕擦除該機密資訊區及寫入至該機密資訊區之至少一者。
12. 如請求項10之裝置，其中該管理資訊區係與該資訊儲存區內之一組頁相關聯，且儲存該等關聯頁之各者之管理資訊。
13. 一種半導體記憶體裝置，其包括：一記憶體，其包括：一區，其可自外部存取；及一機密資訊區，其儲存機密資訊及一設定旗標；一控制器，當指示該控制器擦除該機密資訊區內之資料或將資料寫入該機密資訊區內時，該控制器自該記憶體讀取該設定旗標，判定是否已設定該設定旗標，當已清除該設定旗標時擦除該機密資訊區內之資料或將資料寫入該機密資訊區內，且當已設定該設定旗標時放棄由一資料擦除或寫入指令所請求之程序；及一鑑認器，其使用該機密資訊區中之資料以執行鑑認操作。
14. 如請求項13之裝置，其中該記憶體包含當該等記憶體胞係處於一資料經擦除狀態時可被寫入資料之記憶體胞。
15. 如請求項13之裝置，其中該設定旗標包含位元，且該設定旗標包含一特定位元串。
16. 如請求項15之裝置，其中該設定旗標包含該特定位元 串；及一互補位元串，其包含與該特定位元串中之各自位元互補之位元。
17. 如請求項13之裝置，其中：該記憶體依頁為單位讀取資料，該設定旗標包含一頁上之一特定位元串，該控制器判定當不同於各自預期值之該特定位元串之位元之數量係大於或等於一臨限值時或當與該各自預期值相同之該特定位元串之位元之數量係小於或等於該臨限值時，設定該設定旗標。
18. 如請求項13之裝置，其中當請求該機密資訊區上之資料擦除時，該記憶體產生一虛設忙碌。
19. 如請求項13之裝置，其中當將該記憶體用於鑑認功能之應用之外之使用時，該機密資訊區儲存虛設資料。
20. 如請求項13之裝置，其中該記憶體可在一記憶體胞中儲存兩個或兩個以上位元，且一個記憶體胞儲存在該機密資訊區中之一個位元。