TW201329988A

TW201329988A - 非揮發性半導體記憶裝置及其寫入方法

Info

Publication number: TW201329988A
Application number: TW101125742A
Authority: TW
Inventors: Makoto Senoo; Hideki Arakawa; Riichiro Shirota
Original assignee: Powerchip Technology Corp
Priority date: 2012-01-06
Filing date: 2012-07-18
Publication date: 2013-07-16
Also published as: JP2013143155A; CN103198862B; US20130176783A1; US9064580B2; CN103198862A; TWI496152B

Abstract

一種非揮發性半導體記憶裝置，包括：一非揮發性的記憶單元陣列；以及一控制電路，用以控制該記憶單元陣列的寫入。在抹除已寫入記憶單元之資料的抹除處理之前或之後，上述控制電路檢測寫入至上述記憶單元陣列時的寫入速度，決定每區塊或每字元線之對應該寫入速度的寫入開始電壓，儲存上述所決定的寫入開始電壓於上述記憶單元陣列，以及從上述記憶單元陣列讀出寫入開始電壓以寫入預定資料。

Description

非揮發性半導體記憶裝置及其寫入方法

本發明係有關於例如快閃記憶體等之可電抹除且可程式唯讀記憶體(EEPROM)與其寫入方法。

已知的NAND型非揮發性半導體裝置(例如，參照專利文獻1-4)具有在位元線和源極線之間以複數個記憶單元電晶體(以下稱記憶單元)串聯連接而成之NAND串列，並實現高度積體化。

在一般的NAND型非揮發性記憶裝置中，抹除(erase)為施加例如20伏特之高電壓至半導體基板，施加0伏特至字元線。因此，電子從例如由多晶矽等形成之電荷蓄積層的浮動閘極拔除，使臨界電壓(threshold voltage)比抹除臨界電壓(例如-3伏特)更低。另一方面，當寫入(program)時，施加0伏特至半導體基板，施加例如20伏特之高電壓至控制閘極。如此一來，電子由半導體基板注入浮動閘極，使得臨界電壓比寫入臨界電壓(例如1伏特)更高。具有這些臨界電壓之記憶單元藉由將位於寫入臨界電壓與讀出臨界電壓之間的讀出電壓(例如0伏特)施加於控制閘極來得知是否有電流流經記憶單元以判斷其狀態。

在如上列所述組成之非揮發性記憶裝置中，藉由寫入動作對作為寫入對象之記憶單元進行寫入後，電荷注入記憶單元電晶體之浮動閘極，臨界電壓上升。因此，即使施加臨界電壓以下之電壓至閘極仍不會有電流流過，達成寫入資料「0」的狀態。一般而言，抹除狀態之記憶單元會有臨界電壓變異(Threshold voltage variation)的狀況，而由於製程變異(process variation)也會有寫入速度變異的狀況。因此，當藉由施加既定的寫入電壓進行寫入動作並進行驗證(verify)使臨界電壓在驗證位準(verify level)以上時，寫入後之記憶單元的臨界電壓的分佈情況會在驗證位準以上。

同時，由於製程變異，對於寫入速度變異程度較大的記憶體會使用更有效的寫入方法，也就是增量階躍脈衝程式(Increment Step Pulse Program，ISPP)法。換句話說，若由於製程方面的製作變異較大，藉由1脈衝使寫入後之記憶單元的臨界電壓的分佈變大。儘管驗證技術係運用至每位元(Bit)，但若要將臨界電壓控制在較窄的範圍內，必須連續地重複寫入/驗證，需要較長的寫入時間。因此，如第4圖所示，提供一種寫入脈衝(Program Pulse)PP的電壓從寫入開始電壓Vstart開始，每次增加預定的階躍電壓(Step Voltage)Vstep並對每位元進行驗證的方法。

專利文獻：

專利文獻1：特開平9-147582號公報。

專利文獻2：特開2000-285692號公報。

專利文獻3：特開2003-346485號公報。

專利文獻4：特開2001-028575號公報。

專利文獻5：特開2001-325796號公報。

專利文獻6：特開2001-102751號公報。

專利文獻7：特開2009-283117號公報。

為了得到寫入NAND型快閃EEPROM之預定的臨界電壓分佈，如下所示，寫入開始電壓Vstart為重要的參數。如第5圖所示，寫入開始電壓Vstart決定臨界電壓分佈的寬度。為了使縮減臨界電壓分佈變窄，通常會傾向於使用較低的寫入開始電壓Vstart，但也因此增加寫入時間。另一方面，若使用較高的寫入開始電壓Vstart，雖然會縮減寫入時間，但會有臨界電壓分佈變寬的問題。除此之外，在經過寫入以及抹除的循環(cycle)後，若還是一樣的寫入開始電壓Vstart，則臨界電壓分佈變寬且寫入速度會隨著記憶單元陣列之區塊中的字元線而變動。因此，最佳化寫入開始電壓Vstart是重要的課題。

在先前技術中，一般而言會在一個晶片(chip)中使用相同寫入開始電壓Vstart。在申請人的製造過程中，並未將一個晶片中每區塊或每字元線的寫入速度變異列入考量(例如，參照專利文獻6)。此外，如上所述，當寫入速度高時，每一區塊的臨界電壓分佈變寬。因此，隨著改寫資料，氧化膜本身的劣化而使得耐久性降低，難以達成高速多次改寫的特性。

第6圖所示為使用相同的寫入開始電壓Vstart進行寫入並藉由第4圖所示之ISPP法進行NAND型快閃EEPROM之寫入時的臨界電壓分佈的示意圖。第11圖所示為先前技術中所使用的寫入開始電壓Vstart。參照第11圖，如第6 圖所示，當在每一區塊中使用相同的寫入開始電壓進行寫入時，會產生臨界電壓分佈變動的問題。

為了解決上述問題，舉例而言，專利文獻7提供一種改變寫入開始電壓的方法。在專利文獻7所示的非揮發性記憶裝置寫入方法中，為了提供一種根據每區塊之寫入速度而設定不同寫入開始電壓的非揮發性記憶裝置寫入方法，專利文獻7所示的非揮發性記憶裝置寫入方法包括：執行寫入操作於第一分頁；計算所施加的寫入脈衝的次數直到上述第一分頁的寫入操作完成；比較該次數與一閾值以根據比較結果重新設定寫入開始電壓；以及使用上述重新設定之寫入開始電壓來執行寫入操作於第二分頁。

上述之專利文獻7的寫入方法中，第一分頁並未使用最佳化的寫入開始電壓，分頁間的寫入變異並未被修正。除此之外，由於只有計算寫入脈衝的次數，難以藉由最佳化寫入開始電壓來消除臨界電壓分佈的變異。

本發明之目的在於解決上述問題並提供一種非揮發性半導體記憶裝置及其寫入方法，得以最小化寫入後的臨界電壓分佈的變異，並達到高速多次改寫的特性。

本發明提供一種非揮發性半導體記憶裝置，包括：一非揮發性的記憶單元陣列；以及一控制電路，用以控制該記憶單元陣列的寫入。在抹除已寫入記憶單元之資料的抹除處理之前或之後，上述控制電路檢測寫入至上述非揮發性記憶單元陣列時的寫入速度，決定每區塊或每字元線之對應該寫入速度的寫入開始電壓，儲存上述所決定的寫入開始電壓於上述記憶單元陣列，以及從上述記憶單元陣列讀出寫入開始電壓以寫入預定資料。

在上述非揮發性半導體記憶裝置中，在上述抹除處理之前，上述控制電路藉由使用儲存於上述記憶單元陣列之字元線的記憶單元的資料檢測上述寫入速度。

或者，在上述抹除處理之前，上述控制電路藉由使用上述記憶單元陣列之虛擬字元線的預定記憶單元檢測上述寫入速度。

或者，在上述抹除處理之前，上述控制電路藉由使用上述記憶單元陣列之字元線的預定記憶單元檢測上述寫入速度。

或者，在上述抹除處理之後，上述控制電路藉由使用上述記憶單元陣列之虛擬字元線的記憶單元檢測上述寫入速度。

此外，上述控制電路在每一上述抹除處理中藉由只使用一字元線的資料檢測寫入速度。

在此，當藉由只使用一字元線的資料檢測寫入速度時，檢測此寫入速度之字元線的記憶單元串列內的位置隨著每次上述抹除處理移位，且以預定的抹除處理次數為一週期。

除此之外，在上述非揮發性半導體記憶裝置中，在上述寫入速度檢測的檢查中，隨著每次上述抹除處理計算抹除次數，將上述抹除次數的資訊以與寫入速度資料相同的方式儲存為旗幟位元，當上述抹除次數達到預定次數時，進行寫入速度檢查並更新該資料。

除此之外，在上述非揮發性半導體記憶裝置中，上述控制電路將上述所決定的寫入開始電壓儲存於上述記憶單元陣列之虛擬字元線的記憶單元。

除此之外，在上述非揮發性半導體記憶裝置中，上述控制電路將上述所決定的寫入開始電壓儲存於上述記憶單元陣列之字元線的附加記憶單元。

在此，為了儲存上述所決定的寫入開始電壓，對各字元線準備對應至進行寫入速度檢測之字元線數目N的至少N位元組的記憶區域，並將上述所決定的寫入開始電壓儲存於對應每一上述抹除處理之寫入速度檢測中所使用的字元線的記憶單元。

在此，當檢測上述寫入速度的字元線同時為串列中至少一條以上之相鄰字元線的資料時，上述寫入開始電壓不儲存於進行上述寫入速度檢測的字元線，而是利用N位元組的記憶區域，將上述寫入開始電壓儲存於對應上述所決定的寫入開始電壓的字元線，並隨著每次抹除處理移位。

在上述非揮發性半導體記憶裝置中，當上述所決定的寫入開始電壓儲存於上述記憶單元陣列之虛擬字元線或字元線的記憶單元時，上述控制電路附加ECC(Error Correcting Code)之位元於該寫入開始電壓的資料中以進行寫入。

在此，當附加上述ECC之位元以寫入時，對一位元之資料使用具有三位元以上的位元單元進行寫入。

此外，在上述非揮發性半導體記憶裝置中，上述控制電路以一次的讀出週期讀出上述所儲存的寫入開始電壓，並藉由使用上述所讀出的寫入開始電壓進行寫入。

並且，在上述非揮發性半導體記憶裝置中，上述控制電路以一次的讀出週期讀出上述所儲存的寫入開始電壓，並將上述所讀出的所有寫入開始電壓儲存於暫存器，且當寫入預定資料之寫入處理在相關區塊中進行時，上述控制電路從該暫存器讀出相關字元線的寫入開始電壓以寫入預定資料。

本發明同時提供一種非揮發性半導體記憶裝置的寫入方法，其中上述非揮發性半導體記憶裝置包括一非揮發性的記憶單元陣列以及用以控制該記憶單元陣列的寫入的一控制電路，其中上述控制電路進行包括：在抹除已寫入記憶單元之資料的抹除處理之前或之後檢測寫入至上述非揮發性記憶單元陣列時的寫入速度；決定每區塊或每字元線之對應該寫入速度的寫入開始電壓；儲存上述所決定的寫入開始電壓於上述記憶單元陣列；以及從上述記憶單元陣列讀出寫入開始電壓以寫入預定資料。

根據本發明之非揮發性半導體記憶裝置以及其寫入方法，在抹除寫入至記憶單元之資料的抹除處理之前或之後檢測寫入上述記憶單元陣列時的寫入速度，決定每一區塊或每一字元線對應上述寫入速度的寫入開始電壓。將所決定之寫入開始電壓儲存於上述記憶單元陣列中，以及從上述記憶單元陣列讀出寫入開始電壓寫入預定資料。因此，可以最小化寫入後的臨界電壓分佈的變異，並達成高速多次改寫的特性。

以下說明為本發明的實施例。其目的是要舉例說明本發明一般性的原則，不應視為本發明之限制，本發明之範圍當以申請專利範圍所界定者為準。此外，在以下各實施例中，同樣的組成元件以相同符號標示。

第1圖為根據本發明實施例之NAND型快閃EEPROM的整體組成示意圖。第2圖為第1圖之記憶單元陣列10以及其周邊電路的組成電路圖。第3圖為第2圖之分頁緩衝器(對應2條位元線)的詳細組成電路圖。首先關於本實施例之NAND型快閃EEPROM的組成說明如下。

如第1圖所示，本實施例之NAND型快閃EEPROM包括記憶單元陣列10、控制記憶單元陣列10運作的控制電路11、列解碼器12、高電壓產生電路13、資料改寫及讀出電路14、行解碼器15、指令暫存器17、位址暫存器18、操作邏輯控制器19、資料輸入/輸出緩衝器50、資料輸入/輸出端子51。

如第2圖所示，在記憶單元陣列10中，NAND單元NU(NU0,NU1,...)可藉由串聯連接例如18個堆疊閘極(Stacked Gate)構造之可電性改寫非揮發性記憶單元MC0~MC15、MCD0以及MCD1而組成。在各NAND單元NU中，汲極端透過選擇閘極電晶體SG1連接至位元線BL，源極端透過選擇閘極電晶體SG2連接至共用源極線CELSRC。排列在列方向的記憶單元MC的控制閘極共同連接至字元線WL，選擇閘極電晶體SG1、SG2的閘極電極則連接至與字元線WL平行配置的選擇閘極線SGD、SGS。平行於每一字元線之虛擬字元線DWL0配置於選擇閘極線SGS與字元線WL0之間，平行於每一字元線之虛擬字元線DWL1配置於選擇閘極線SGD與字元線WL15之間。

一分頁(page)，作為寫入和讀出單位，為每一字元線WL所選擇記憶單元的範圍。一區塊(block)，作為資料抹除的單位，為一分頁或其整數倍分頁之複數個NAND單元NU的範圍。為了進行分頁單位的資料改寫及讀出，改寫及讀出電路14，以下稱為分頁緩衝器，包括感應放大電路(SA)以及鎖存器電路(DL)。

第2圖之記憶單元陣列10具有簡化的組成，其中複數條位元線可共用分頁緩衝器。在此情況下，當寫入或讀出資料時，1個分頁單位相當於選擇性連接至分頁緩衝器的位元線數目。此外，第2圖顯示在1個輸入輸出端子51間進行資料輸入/輸出的單元陣列的範圍。為了選擇記憶單元陣列10的字元線WL及位元線BL，分別設有列解碼器12及行解碼器15。控制電路11進行資料寫入、抹除及讀出的序列控制。被控制電路11控制的高電壓產生電路13產生用於改寫、抹除及讀出資料的高電壓或中間電壓。

輸入輸出緩衝器50用於資料的輸入輸出及位址信號的輸入。也就是說，資料透過輸入輸出緩衝器50和資料線52在輸入輸出端子51與分頁緩衝器14之間傳送。從輸入輸出端子51所輸入的位址信號儲存於位址暫存器18並送往列解碼器12及行解碼器15解碼。控制操作的指令同樣從輸入輸出端子51輸入。輸入的指令經解碼後儲存於指令暫存器17以使控制電路11進行控制。晶片致能(chip enable)信號CEB、指令拴鎖致能(command latch enable)信號CLE、位址拴鎖致能(address latch enable)信號ALE、寫入致能信號WEB、讀出致能信號REB等的外部控制信號被操作邏輯控制電路19取出，產生對應操作模式的內部控制信號。內部控制信號用於在輸入輸出緩衝器50的資料拴鎖、傳送等的控制，並被傳送至控制電路11以進行操作控制。

分頁緩衝器14包括2個鎖存器電路14a、14b，其被配置為能夠在多值操作功能以及快取功能之間進行切換。換句話說，在1個記憶單元記憶1位元的2個啟始電壓值資料的情況下具備快取機能，而在1個記憶單元記憶2位元的4個啟始電壓值資料的情況下具備快取功能，且即使被位址(address)所限制，仍能使快取功能有效。執行上述功能的分頁緩衝器14a(對應2條位元線)的詳細組成顯示於第3圖。

在第3圖中，分頁緩衝器14A配置為包括2個反相器61、62所組成的鎖存器L1、2個反相器63、64所組成的鎖存器L2、驗證用電容70、預充電壓用電晶體71、驗證用電晶體72至75、驗證及判定通過/失敗電晶體76和77、行選擇閘極電晶體81和82、傳送開關電晶體83至85、88和89、位元線選擇電晶體86和87、拴鎖平均化電晶體90以及重置電晶體91。

在第3圖中，2條位元線BLe和BLo選擇性地連接至分頁緩衝器14A。在這個情況下，根據位元線選擇信號 BLSE或BLSO分別導通位元線選擇電晶體86或87，以分別將位元線BLe或位元線BLo選擇性地連接至分頁緩衝器14A。此外，當選擇一位元線時，較佳地將處於非選擇狀態的另一條位元線設於固定的接地電位或電源電壓電位，藉此削減鄰接位元線間的雜訊。

第3圖之分頁緩衝器14A包括第一鎖存器L1與第二鎖存器L2。分頁緩衝器14A根據既定的操作控制主要負責讀出、寫入以及抹除的操作。除此之外，第二鎖存器L2在2個啟始電壓值操作中是實現快取功能的二次鎖存器電路，並在不使用快取功能的情況下輔助該分頁暫存器14A的運作以實現多值運作。

第一鎖存器L1係藉由並聯連接時脈反相器(clocked inverter)61與62所組成。記憶單元陣列10的位元線BL透過傳送開關電晶體85連接至感應節點N4，且感應節點N4再透過傳送開關電晶體83連接至鎖存器L1的資料保存節點N1。感應節點N4設有預充電壓用電晶體71。節點N1透過傳送開關電晶體74和75連接至將節點N1的資料暫時記憶用的暫時記憶節點N3。而節點N4又連接至對位元線預充電壓V1用的預充電壓用電晶體71。節點N4連接至保持位準用的電容70。電容70的另一端接地。

如同第一鎖存器L1，第二鎖存器L2係藉由並聯連接時脈反相器63與64所組成。第二鎖存器L2的2個資料節點N5和N6。透過行選擇信號CSL所控制的行選擇閘極電晶體81和82連接至資料線52，其中資料線52連接至資料輸入/輸出緩衝器50。節點N5透過傳送開關電晶體連接至節點N4。

第2圖顯示記憶單元陣列10、分頁暫存器14以及資料輸入/輸出緩衝器50的連接關係。NAND型快閃EEPROM的讀出與寫入的處理單位是一列位址同時選擇的1個分頁的容量(例如512位元組(byte))。在512位元組的例子中，因為有8個資料輸入/輸出端子51，所以每一資料輸入/輸出端子51為512位元(bit)。第2圖即表示對應此512位元組成的示意圖。

當寫入資料至記憶單元時，將來自資料線52的寫入資料取至第二鎖存器L2中。要開始寫入操作的寫入資料必須在第一鎖存器中，因此接著將鎖存器L2所保存的資料傳送至鎖存器L1。而在讀出操作中，讀出資料必須在第二鎖存器中以將讀出資料輸出至資料輸入/輸出端子51，因此必須將從鎖存器L1讀出的資料傳送至鎖存器L2。因此，這個架構是藉由導通傳送開關電晶體83和84來使資料在鎖存器L1與鎖存器L2之間傳送。此時，作為傳送目的地的鎖存器電路切換為非主動狀態再傳送資料，之後再將傳送目的地的鎖存器電路回復到主動狀態以保存資料。

在第1圖至第3圖中，記憶單元陣列10的資料寫入與抹除的基本操作在例如專利文獻4-5中已揭露，在此將不贅述。

本實施例提供一種NAND型快閃EEPROM的寫入方法，其使用改良的ISPP法來縮小寫入後的臨界電壓分佈的變異並達成高速多次改寫的特性。根據本實施例之寫入方法具有以下特徵：每區塊或每字元線地改變寫入開始電壓 Vstart、在檢查寫入速度之後根據寫入速度的檢查結果決定寫入開始電壓並儲存之以及將此資訊讀出並進行預定資料的寫入。

第7圖為一般的NAND型快閃EEPROM(SLC2G位元)中分頁(page)以及區塊(block)的概念的立體示意圖。由第7圖可以得知，一個分頁係由2064位元組×8位元所組成，一個區塊係由64個分頁組成，因此總共有128K分頁。分頁緩衝器14用以對每一分頁進行寫入和讀出並對每一區塊進行抹除。

第11圖為先前技術所使用的寫入開始電壓Vstart的示意圖，而第12圖為本發明實施例中所使用的寫入開始電壓Vstart的示意圖。在先前技術中，每一區塊的寫入開始電壓Vstart皆相同。另一方面，如第12圖所示，在本發明實施例中會對應每個區塊決定每個區塊最佳化的寫入開始電壓Vstart。需注意的是，在第12圖中，寫入開始電壓Vstart(．)之括號中的資料表示對應至預定標準寫入開始電壓Vstart(0)的補償資料。舉例而言，若一單位的補償電壓為0.3伏特，則Vstart(+2)=Vstart(0)+2×0.3伏特。

第8圖為臨界電壓Vth分佈圖，其呈現根據本發明實施例對每一區塊或每一位元線使用最佳化寫入開始電壓Vstart之寫入方法的效果。根據本實施例，寫入開始電壓Vstart針對每一區塊或每一位元線進行最佳化，因此每一區塊或每一位元線之間的臨界電壓分佈變異可以最小化，如第8圖所示。因此，相較於先前技術，可以改善隨著改寫資料而劣化的氧化膜所造成的耐久性降低，因此可以達成高速多次改寫的特性。

第9圖為臨界電壓Vth的分佈圖，其呈現使用第8圖之寫入方法的寫入速度檢查處理的效果。寫入速度檢查處理的執行方法如下所述。如第9圖所示，為了測試之用，會對每一區塊或每一字元線之特定位元(測試位元)施加一寫入應力(programming stress)。特定位元的臨界電壓分佈可藉由使用數個電壓位階(voltage level)(第9圖中為4個電壓位階，每個位階補償△Vstep)來進行驗證讀出而檢測出。根據用於該次測試中的特定位元中的最快速位元的最大臨界電壓來決定用於該區塊或該字元中的寫入開始電壓Vstart。舉例而言，寫入開始電壓Vstart(0)=15~16伏特，在多階單元(Multi Level Cell，MLC)中，Vstep=0.3伏特而△Vstep=0.1伏特，而在單階單元(Single Level Cell，SLC)中，Vstep=1.1伏特而△Vstep=0.2~0.5伏特。

對於上述的寫入開始電壓Vstart(．)的補償資料，最好是將對應補償資料的補償值儲存於各區塊之虛擬字元線的特定位元的記憶單元中。舉例而言，位元(110)對應至寫入開始電壓Vstart(-2)，位元(101)對應至寫入開始電壓Vstart(-1)，位元(100)對應至寫入開始電壓Vstart(0)，位元(011)對應至寫入開始電壓Vstart(+1)，而位元(010)對應至寫入開始電壓Vstart(+2)，並根據寫入開始電壓儲存對應的位元(110)、(101)、(100)、(011)或(010)至特定位元中。在此，由於寫入開始電壓為重要參數，並不允許有誤差，因此可以在讀出時使用多數決原則以避免誤差。除此之外，例如藉由在使用(Vstart+n×Vstep)電壓之一寫入脈衝中藉由寫入處理將資料寫入，並藉由預設的多數決方法讀出虛擬字元線的寫入開始電壓Vstart(．)的資料。在此情況中，對應各字元線設定的寫入開始電壓Vstart(．)的資料儲存於該區塊之虛擬字元線之記憶單元中。若所決定的寫入開始電壓Vstart(．)的資料儲存於一般寫入用的特定位元的記憶單元中，則不需要用於上述目的的附加記憶單元。

第13圖為根據本發明第一實施例之寫入處理的流程圖。在第13圖中，首先在步驟S1中載入寫入資料。在步驟S2中，在施加寫入脈衝之前，讀出選為寫入用的區塊的特定位元的資料。此資料記錄了該區塊或該區塊之每一字元線的寫入開始電壓Vstart。具體而言，首先，如上所述，在儲存於虛擬字元線的情況下，選擇虛擬字元線並讀出虛擬字元線的資料。在儲存於沒有設置附加記憶單元的一般字元線的情況下，再將預定的讀出用字元線電壓Vsp施加至所有字元線後，進行一次讀出處理。接著，根據對應至所選擇的字元線的特定位元的資料，將寫入開始電壓以及旗幟資料設定至暫時暫存器(緩衝記憶體)。然後，在步驟S3中，將寫入資料設定至緩衝記憶體14a中。接著在步驟S4中，藉由使用基於特定位元而設定的寫入開始電壓的ISPP法執行寫入處理。對於根據本實施例之寫入方法而言，其中一個必須條件為維持寫入傳輸率(throughput)的寫入時間不可以增加，因此，寫入速度檢查處理要在抹除操作中執行。

在第13圖的步驟S2中，基本上，寫入開始電壓Vstart(．)係根據從記憶單元的特定位元讀出的資料而決定。在字元線WL3~WL28的連續寫入的情況下，只有在寫入字元線WL3的時候會從特定位元的記憶體單元讀出資料，在寫入其他字元線WL4~WL28時，是從暫時暫存器讀出寫入開始電壓Vstart(．)以縮減額外的寫入時間。

第14圖為第13圖子流程之寫入處理(步驟S4)的流程圖。在第14圖中，在步驟S11中將所設定的寫入開始電壓Vstart(．)設定為寫入電壓Vpgm(n)，在步驟S12中施加具有寫入電壓Vpgm(n)之寫入脈衝，在步驟S13中驗證是否寫入，在步驟S14中判斷是否全部的記憶單元都通過，若是則回到原本的主流程，若否則前進到步驟S15。在步驟S15中，將寫入電壓Vpgm(n)增加Vstep之電壓以設定寫入電壓Vpgm(n)然後回到步驟S12。

第15圖為在第一實施例之寫入處理前進行的抹除處理的流程圖。在此抹除處理中係執行寫入開始電壓設定處理(實施例1)。在第15圖中，在步驟S21中執行寫入速度檢查處理(第16圖)。在步驟S22中藉由抹除脈衝抹除資料。接著，在步驟S23中將從上述寫入速度檢查處理而來並被設定至暫時暫存器的寫入開始電壓以及旗幟資料儲存於記憶單元之預定特定位元。具體而言，在將儲存於暫時暫存器的寫入開始電壓以及旗幟資料設定至分頁緩衝器14後，選擇對應的字元線(或虛擬字元線)，進行一寫入處理，例如SLC寫入處理。

第16圖為第15圖子流程之寫入速度檢查處理(步驟S21)的流程圖。在第16圖中，首先在步驟S31中將記憶單元之特定位元之資料設定至緩衝記憶體14。具體而言，從特定的字元線讀出資料，若資料為「1」則作為檢查位元(check bit)，若資料為「0」則作為遮罩位元(mask bit)。接著在步驟S32中，藉由寫入脈衝執行寫入處理。然後在步驟S33中，取得上述特定位元中的最大臨界電壓，並將此時的寫入開始電壓的補償資料儲存於暫時暫存器，然後回到原本的主流程。在此，為了取得上述特定位元中最大臨界電壓，每次將驗證電壓增加一預定階躍電壓直到例如所有資料位元為「1」並藉以進行驗證讀出。

第16圖之步驟S31中，當使用者的資料「1」用以取得檢查位元時，通常使用者的資料不會有足夠用以檢查「1」之位元的數量。因此，當使用者的資料被如此利用時，若資料「0」的數量(在如第13圖所示的寫入處理中的步驟S1中計算)大於一半的分頁尺寸，則設置反向旗幟且資料在步驟S3中被反向(reverse)。藉此，資料「1」的數量可以永遠超過一半的分頁尺寸。除此之外，當讀出時，若有反向旗幟的存在，則當然資料會先被反向然後再輸出。

第17圖為在第一實施例之寫入處理前進行的另一種形式的抹除處理的流程圖。在此抹除處理中係執行寫入開始電壓設定處理(實施例2)。在第17圖中，首先在步驟S41中，藉由抹除脈衝抹除資料。在步驟S42中，藉由軟程式化處理(soft programming process)執行寫入速度檢查處理。接著在步驟S43中，將從上述寫入速度檢查處理而得來的寫入開始電壓以及旗幟資料儲存於記憶單元之預定特定位元中。

第18圖為第17圖子流程之寫入速度檢查處理(步驟 S42)的流程圖。在第18圖中，首先在步驟S51中，對虛擬字元線而言，設定特定位元的資料至緩衝記憶體14。接著，在步驟S52中，藉由將寫入脈衝使用於虛擬字元線的特定位元執行寫入處理。然在步驟S53中，藉由改變驗證電壓以使特定位元中所有資料皆為「1」來進行驗證讀出以取得最大臨界電壓Vth，並將當時的寫入開始電壓的補償資料儲存於暫時暫存器，然後回到原本的主流程。

第19圖為根據本發明第二實施例之抹除處理的流程圖。在第19圖中，首先在步驟S61中，從記憶單元的特定位元讀出舊的寫入開始電壓以及旗幟資料。在此，旗幟係用來表示寫入速度檢查用的字元線。接著，在步驟S62中執行寫入速度檢查。在步驟S63中，藉由抹除脈衝抹除資料。然後在步驟S64中，藉由使用根據上述寫入速度檢查所設定的寫入開始電壓的軟寫入開始電壓或著根據其他預設方式所決定的軟寫入開始電壓執行軟程式處理。除此之外，在步驟S65中，將上述的寫入開始電壓以及旗幟資料儲存於特定位元，其中修改的旗幟係表示寫入速度檢查用的下一條字元線。

在第19圖所示的寫入速度檢查處理中，為了縮減用於寫入速度檢查處理的多餘時間，對於每一抹除處理，寫入速度檢查處理執行於一特定字元線上。因此，字元線的寫入速度檢查處理的一個週期相當於單一串列中的單元數量。更精確地說，字元線的使用者資料被讀出，且藉由取得位元「1」(或位元「11」)而將資料設定為寫入資料。因此，施加寫入脈衝，而最大臨界電壓Vth係藉由改變驗證電壓而執行的驗證讀出來檢測到。比較最大臨界電壓Vth與預設值以決定對應的寫入開始電壓Vstart(．)。

第10圖為根據上述寫入檢查處理的修改例的字元線選擇方法的示意圖。寫入速度檢查處理在每次抹除時依序移位(shift)全部或部份的特定字元線下執行。首先，為了準備並確保寫入開始電壓Vstart的資料儲存空間，在各字元線準備(N+1)位元組。在此，N為進行寫入速度檢查的字元線數目。Vstart(．)之補償值以1位元組儲存。在第19圖之抹除處理之步驟S65中，對於進行寫入速度檢查之字元線的(N+1)位元組，藉由使用驗證電壓Vread=PV之一般的SLC寫入儲存寫入開始電壓以及旗幟資料。此儲存處理的流程在第20圖中說明。接著在讀出以此方式寫入之寫入開始電壓以及旗幟資料的步驟S61中，對所有的字元線施加讀出用的字元線電壓Vsp(在第10圖中為1伏特)，從前次儲存的字元線讀出寫入開始電壓Vstart以及儲存此次量測所要進行的字元線的號碼的旗幟資料。對於有寫入資料的一條字元線的(N+1)位元組係以一次的讀出操作讀出資料。

接著，使用例如ECC(Error Correcting Code)等解碼資料，並將解碼的資料儲存在暫時暫存器中。此讀出處理的流程在第21圖中說明。除此之外，用於寫入速度檢查處理的字元線被設定為上述旗幟資料的字元線。在字元線選擇方法的一個例子中，對所有的字元線皆執行速度檢查。但是，由於除了兩邊的字元線，其他字元線通常排列整齊，因此提供一種選擇例如WL0、1、2、16、29、30、31(串列的兩端以及中央)的方法。WL16可以涵括WL3~28。此種字元線選擇方法係根據隨字元線而變的寫入特性來決定。關於字元線數目，舉例而言，在將寫入開始電壓儲存於一般字元線之附加記憶單元的情況下，會增加多餘的位元數，因此檢查的尺寸也相對地增加。此外，關於讀出寫入開始電壓的資料，在一個讀出週期中利用驗證電壓VpassR=Vread=Vsp進行讀出以及驗證，而旗幟用以表示進行寫入速度檢查的下一條檢查用字元線。

第20圖為根據本發明潤飾實施例之處理(步驟S65)，顯示抹除處理中使用一般字元線之附加記憶單元儲存寫入開始電壓以及旗幟資料的上述寫入處理中的寫入開始電壓以及旗幟資料儲存處理(步驟S23、S43、S65)的流程。在第20圖中，首先，在步驟S71中，對於記憶單元的特定位元，將寫入開始電壓以及旗幟資料從暫時暫存器設定至分頁緩衝器。在步驟S72中，將上述所設定的資料寫入至所選擇的字元線以將寫入開始電壓以及旗幟資料儲存至記憶單元的特定位元。如第10圖所示，由於被選擇的字元線以外的字元線的單元全部為抹除狀態，因此寫入後的臨界電壓Vth沒即使比讀出通過(read pass)電壓(VpassR)高也不會有問題，所以寫入脈衝比一般寫入少，可以縮減寫入時間。具體而言，一般的SLC寫入使用3~4個脈衝的寫入時間大約為200μs，但本發明只要1~2個脈衝，約100μs的寫入時間，幾乎減少了一半寫入時間。

第21圖為根據本發明潤飾實施例之處理(步驟S61)，為上述寫入處理中從一般字元線之附加記憶單元讀出寫入開始電壓以及旗幟資料的寫入開始電壓以及旗幟資料讀出處理的流程圖。在第21圖中，在步驟S81中，對於所有字元線設定讀出用字元線電壓Vsp。接著，在步驟S82中，讀出記憶單元的特定位元的資料。在步驟S83中，將由特定位元的資料而來的寫入開始電壓以及旗幟資料設定至暫時暫存器。因為在讀出旗幟資料之前並不知道哪條字元線存有寫入開始電壓以及旗幟資料，通常需要逐字元線地讀出。儘管如此，如第10圖所示，由於一條字元線之特定位元以外的記憶單元為抹除狀態，在步驟S81中可藉由施加讀出電壓Vsp(第10圖中為1伏特)至所有字元線的方法一次讀出(約20μs)。此外，儲存此資料的字元線可固定為例如WL16，因此每次移位時每條字元線的改寫次數得以減少，並因此提昇可靠度。

如上所述，根據本實施例，藉由對每區塊或每字元線進行寫入速度檢查可以決定最佳的寫入開始電壓，並以不同的寫入開始電壓進行資料寫入，以使寫入後的臨界電壓分佈的變異趨向最小，達成高速多次改寫的特性。

在以上說明中，關於對「每區塊或每字元線」設定寫入開始電壓，理想上是希望對所有區塊的所有字元線進行速度檢查以及開始電壓設定。如上所述，由於位於記憶單元之串列中間部份的字元線的寫入速度幾乎都一樣，類似的情形也存在於區塊間，因此，寫入速度檢查只需要在必要的區塊以及字元線上進行，而對於未進行檢查的區塊和字元線，可利用與其對應的數值。藉此可以縮減伴隨寫入速度檢查而增加的抹除處理時間。

除此之外，對於進行寫入速度的字元線，在如第18圖所示之使用虛擬字元線的情況下，各字元線的寫入開始電壓係使用根據初始特性或標準特性計算的值，因此並未完全補正變異，但區塊間的變異已被補正。此外，可使用主要說明的利用字元線的使用者資料區域的方法，也可使用將檢查用的附加位元附加至記憶單元陣列的方法。

並且，關於寫入速度檢查方法，除了這種決定寫入後的最大臨界電壓Vth的方法外，為了避開異常寫入的快位元(fast bit)的資料，也可以使用採用第二高臨界電壓Vth的方法，甚至採用到電路的2~3位元也沒有問題。

再者，對於在寫入速度檢查中的位元，在使用一般字元線的情況下提供了使用使用者資料的方法，但本發明並不限定於此。在使用虛擬字元線的特定位元的情況下因為沒有全部寫入也可以全部利用。若使用上述(N+1)位元組加上多數決位元的組合，由於作為寫入速度檢查對象的位元全部為抹除狀態，因此也可以使用這些位元。如此一來，也可以不使用使用者資料。

此外，對於儲存寫入開始電壓資料的記憶單元，實施例係提供虛擬字元線或一般字元線的附加位元。對於虛擬字元線，在沒有附加位元的一般位元區域，除了加上附加位元區域，也可以選擇利用選擇閘極線SGD側的虛擬字元線或是利用選擇閘極線SGS側的虛擬字元線。因此，可以將選擇閘極線SGD側作為儲存用，而選擇閘極線SGS側作為寫入速度檢查用。

除此之外，以下說明在一條字元線進行寫入速度並每次抹除處理時移位一條位元線的方法。以下藉由在字元線 0、1、2、16、29、30、31進行寫入速度檢查的實施例說明，但本發明並不限定於此實施例，若在全部的字元線進行速度檢查則速度檢查的週期為一週期32次，而在上述僅在7條字元線進行速度檢查的情況下，除了有一週期為7次的方法，也有在字元線3~15以及7~28僅進行計數(count)、一週期為32次、一邊進行資料儲存一邊在字元線3~28移位的方法，此方法可以說是抑制隨著記憶單元的改寫次數而造成的可靠度劣化的好方法。除此之外，在如第18圖所示之使用虛擬字元線且計算抹除處理次數並儲存為旗幟位元情況下，速度檢查的週期也可以設定為32次或其他合適的次數。

在以上的實施例中雖然以NAND型EEPROM為例來說明，但本發明並不限定於此，也可廣泛適用於例如NOR型EEPROM等可將資料寫入浮動閘極的非揮發性半導體記憶裝置。

實際運用的可能性：

如上所述，根據本發明之非揮發性半導體記憶裝置以及其寫入方法可以對每區塊或每字元線進行寫入速度檢查以決定最適合的寫入開始電壓，並以不同的寫入開始電壓進行資料寫入以使寫入後的臨界電壓分佈的變異最小化，達成高速多次改寫的特性。

以上所述為實施例的概述特徵。所屬技術領域中具有通常知識者應可以輕而易舉地利用本發明為基礎設計或調整以實行相同的目的和/或達成此處介紹的實施例的相同優點。所屬技術領域中具有通常知識者也應了解相同的配置不應背離本創作的精神與範圍，在不背離本創作的精神與範圍下他們可做出各種改變、取代和交替。說明性的方法僅表示示範性的步驟，但這些步驟並不一定要以所表示的順序執行。可另外加入、取代、改變順序和/或消除步驟以視情況而作調整，並與所揭露的實施例精神和範圍一致。

10‧‧‧記憶單元陣列

11‧‧‧控制電路

12‧‧‧列解碼器

13‧‧‧高電壓產生電路

14‧‧‧資料改寫及讀出電路

14a、14b‧‧‧鎖存器電路

15‧‧‧行解碼器

17‧‧‧指令暫存器

18‧‧‧位址暫存器

19‧‧‧操作邏輯控制器

50‧‧‧資料輸入/輸出緩衝器

51‧‧‧資料輸入/輸出端子

52‧‧‧資料線

61、62、63、64‧‧‧反相器

70‧‧‧電容

71、72、...、77、81、82、...89、90、91‧‧‧電晶體

BL、BLe、BLo‧‧‧位元線

BLSE、BLSO‧‧‧位元線選擇信號

CELSRC‧‧‧共用源極線

CSL0、CSL1、CSL2、...CSL511‧‧‧行選擇信號

DWL0、DWL1‧‧‧虛擬字元線

L1、L2‧‧‧鎖存器

MC0、MC1、...、MC15‧‧‧記憶單元

N1、N2、N3、N4、N5、N6‧‧‧節點

NU0、NU1、NU2‧‧‧NAND單元

SG1、SG2‧‧‧選擇閘極電晶體

SGD、SGS‧‧‧選擇閘極線

S1、S2、S3、...、S83‧‧‧步驟

V1、V2‧‧‧電壓

WL0、WL1、...、WL15‧‧‧字元線

第1圖為根據本發明實施例之NAND型快閃EEPROM的整體組成的示意圖；第2圖為第1圖之記憶單元陣列10以及其周邊電路的組成的電路圖；第3圖為第2圖之分頁緩衝器(對應至2條位元線)的詳細組成的電路圖；第4圖為使用先前技術之ISPP(Increment Step Pulse Program)法寫入NAND型快閃EEPROM時的寫入方法的時間圖；第5圖為使用第4圖之ISPP法寫入NAND型快閃EEPROM並改變寫入開始電壓Vstart時的臨界電壓Vth分佈的示意圖；第6圖為使用第4圖之ISPP法寫入NAND型快閃EEPROM並使用相同寫入開始電壓Vstart進行寫入時的臨界電壓Vth分佈的示意圖；第7圖為表示一般NAND型快閃EEPROM中分頁以及區塊的概念的立體示意圖；第8圖為根據本發明實施例之呈現對每一區塊或每一位元線使用最佳化寫入開始電壓Vstart之寫入方法的效果的臨界電壓Vth分佈的示意圖；第9圖為呈現使用第8圖之寫入方法的寫入速度檢查處理的效果的臨界電壓Vth分佈的示意圖；第10圖為用於第9圖之寫入速度檢查處理的字元線選擇方法的示意圖；第11圖為先前技術中所使用的寫入開始電壓Vstart的示意圖；第12圖為本發明實施例中所使用的寫入開始電壓Vstart的示意圖；第13圖為根據本發明第一實施例之寫入處理的流程圖；第14圖為第13圖子流程之寫入處理(步驟S4)的流程圖；第15圖為在第一實施例之寫入處理前進行的抹除處理的流程圖；第16圖為第15圖子流程之寫入速度檢查處理(步驟S21)的流程圖；第17圖為在第一實施例之寫入處理前進行的抹除處理(實施例2)的流程圖；第18圖為第17圖子流程之寫入速度檢查處理(步驟S42)的流程圖；第19圖為根據本發明第二實施例之抹除處理的流程圖；第20圖為根據本發明潤飾實施例之抹除處理中使用一般字元線之附加記憶單元儲存寫入開始電壓以及旗幟資料的上述寫入處理中的寫入開始電壓以及旗幟資料儲存處理(步驟S23、S43、S65)的流程圖；第21圖為根據本發明潤飾實施例之處理(步驟S61)中從一般字元線之附加記憶單元讀出寫入開始電壓以及旗幟資料的上述寫入處理中的寫入開始電壓以及旗幟資料讀出處理的流程圖。

S1、S2、S3、S4‧‧‧步驟

Claims

一種非揮發性半導體記憶裝置，包括：一非揮發性的記憶單元陣列；以及一控制電路，用以控制該記憶單元陣列的寫入；其中在抹除已寫入記憶單元之資料的抹除處理之前或之後，上述控制電路檢測寫入至上述記憶單元陣列時的寫入速度，決定每區塊或每字元線之對應該寫入速度的寫入開始電壓，儲存上述所決定的寫入開始電壓於上述記憶單元陣列，以及從上述記憶單元陣列讀出寫入開始電壓以寫入預定資料。
如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中在上述抹除處理之前，上述控制電路藉由使用儲存於上述記憶單元陣列之字元線的記憶單元的資料檢測上述寫入速度。
如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中在上述抹除處理之前，上述控制電路藉由使用上述記憶單元陣列之虛擬字元線的預定記憶單元檢測上述寫入速度。
如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中在上述抹除處理之前，上述控制電路藉由使用上述記憶單元陣列之字元線的預定記憶單元檢測上述寫入速度。
如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中在上述抹除處理之後，上述控制電路藉由使用上述記憶單元陣列之虛擬字元線的記憶單元檢測上述寫入速度。
如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中上述控制電路在每一上述抹除處理中藉由只使用一字元線的資料檢測寫入速度。
如申請專利範圍第6項所述之非揮發性半導體記憶裝置，其中當藉由只使用一字元線的資料檢測寫入速度時，檢測此寫入速度之字元線的記憶單元串列內的位置隨著每次上述抹除處理移位，且以預定的抹除處理次數為一週期。
如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中在上述寫入速度檢測的檢查中，隨著每次上述抹除處理計算抹除次數，將上述抹除次數的資訊以與寫入速度資料相同的方式儲存為旗幟位元，當上述抹除次數達到預定次數時，進行寫入速度檢查並更新該資料。
如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中上述控制電路將上述所決定的寫入開始電壓儲存於上述記憶單元陣列之虛擬字元線的記憶單元。
如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中上述控制電路將上述所決定的寫入開始電壓儲存於上述記憶單元陣列之字元線的附加記憶單元。
如申請專利範圍第10項所述之非揮發性半導體記憶裝置，其中為了儲存上述所決定的寫入開始電壓，對各字元線準備對應至進行寫入速度檢測之字元線數目N的至少N位元組的記憶區域，並將上述所決定的寫入開始電壓儲存於對應每一上述抹除處理之寫入速度檢測中所使用的字元線的記憶單元。
如申請專利範圍第11項所述之非揮發性半導體記憶裝置，其中當檢測上述寫入速度的字元線同時為串列中至少一條以上之相鄰字元線的資料時，上述寫入開始電壓不儲存於進行上述寫入速度檢測的字元線，而是利用N位元組的記憶區域，將上述寫入開始電壓儲存於對應上述所決定的寫入開始電壓的字元線，並隨著每次抹除處理移位。
如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中當上述所決定的寫入開始電壓儲存於上述記憶單元陣列之虛擬字元線或字元線的記憶單元時，上述控制電路附加ECC(Error Correcting Code)之位元於該寫入開始電壓的資料中以進行寫入。
如申請專利範圍第13項所述之非揮發性半導體記憶裝置，其中當附加上述ECC之位元以寫入時，對一位元之資料使用具有三位元以上的位元單元進行寫入。
如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中上述控制電路以一次的讀出週期讀出上述所儲存的寫入開始電壓，並藉由使用上述所讀出的寫入開始電壓進行寫入。
如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中上述控制電路以一次的讀出週期讀出上述所儲存的寫入開始電壓，並將上述所讀出的所有寫入開始電壓儲存於暫存器，且當寫入預定資料之寫入處理在相關區塊中進行時，上述控制電路從該暫存器讀出相關字元線的寫入開始電壓以寫入預定資料。
一種非揮發性半導體記憶裝置的寫入方法，其中上述非揮發性半導體記憶裝置包括一非揮發性的記憶單元陣列以及用以控制該記憶單元陣列的寫入的一控制電路，其中上述控制電路進行包括：在抹除已寫入記憶單元之資料的抹除處理之前或之後檢測寫入至上述記憶單元陣列時的寫入速度；決定每區塊或每字元線之對應該寫入速度的寫入開始電壓；儲存上述所決定的寫入開始電壓於上述記憶單元陣列；以及從上述記憶單元陣列讀出寫入開始電壓以寫入預定資料。