JP7096070B2 - 多数決処理装置、半導体記憶装置及び情報データの多数決方法 - Google Patents
多数決処理装置、半導体記憶装置及び情報データの多数決方法 Download PDFInfo
- Publication number
- JP7096070B2 JP7096070B2 JP2018101998A JP2018101998A JP7096070B2 JP 7096070 B2 JP7096070 B2 JP 7096070B2 JP 2018101998 A JP2018101998 A JP 2018101998A JP 2018101998 A JP2018101998 A JP 2018101998A JP 7096070 B2 JP7096070 B2 JP 7096070B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- majority
- address
- data
- information data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/187—Voting techniques
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0604—Improving or facilitating administration, e.g. storage management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1096—Write circuits, e.g. I/O line write drivers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
[通常モード]
図3は、動作モード信号MODが通常モードを示す場合に、ビットd0~d2を含む情報データDINをアドレスADにて表される番地[0000]に対応したメモリセルMC0、MC4及びMC8に書き込み、これを読み出す際の動作を表すタイムチャートである。
[多数決モード]
図4は、動作モード信号MODが多数決モードを示す場合に、ビットd0~d2からなる情報データDINをワード線W0に接続されているメモリセルMC群に書き込み、これを読み出す際の動作を表すタイムチャートである。
20 多数決演算回路
102 制御部
104 カラムデコーダ
105 データ入出力部
ACN アドレス制御部
DCV データ変換部
MV 多数決部
Claims (6)
- r(rは2以上の整数)ビットからなる情報データ片の各ビットについて多数決処理を施す多数決処理装置であって、
前記rビットの各ビットに夫々対応した記憶を担うr個の記憶素子からなる記憶素子群をアドレスの単位として複数群含むメモリと、
前記情報データ片の各ビット毎に、その1ビットを1つの前記アドレスに対応した前記記憶素子群内のk(kは3以上の奇数)個の前記記憶素子に夫々書き込み、前記1つのアドレスに対応した前記k個の前記記憶素子に書き込まれた前記k個のビットを読み出すメモリアクセス部と、
前記メモリアクセス部によって前記メモリから読み出された前記k個のビットの多数決を取る多数決部と、を有することを特徴とする多数決処理装置。 - 前記メモリアクセス部は、前記メモリの読み出し動作時において前記アドレスを時間経過につれて変更するアドレス制御部を含み、
前記多数決部は、
前記k個のビットの多数決を取って1ビットの多数決結果を得る多数決演算回路と、
前記アドレス毎に前記多数決演算回路にて得られた前記1ビットの多数決結果を個別に保持しつつ、夫々が保持した内容を前記情報データ片の多数決結果として出力する複数のラッチと、を含むことを特徴とする請求項1に記載の多数決処理装置。 - 通常モード及び多数決モードを示す動作モード信号を受け、
前記メモリアクセス部は、
前記動作モード信号が前記多数決モードを示す場合には、前記情報データ片の各ビット毎に、その1ビットを1つの前記アドレスに対応した前記記憶素子群内のk個の前記記憶素子に夫々書き込み、前記1つのアドレスに対応した前記k個の前記記憶素子に書き込まれている前記k個のビットを同時に読み出し、
前記動作モード信号が前記通常モードを示す場合には、前記情報データ片の前記rビットの各ビットを1つのアドレスに対応した前記記憶素子群に書き込み、前記1つのアドレスに対応した前記記憶素子群に書き込まれている前記rビットの各ビットを読み出すことを特徴とする請求項1又は2に記載の多数決処理装置。 - 前記メモリは、前記記憶素子に接続されている複数のビット線を含み、
前記メモリアクセス部は、
前記情報データ片の各ビットに対応したr個の書込電圧を生成してr本のデータビット線に夫々印加するデータ変換部と、
前記アドレスに応じて前記複数のビット線からr本のビット線を選択して前記r本のデータビット線と接続する第1のセレクタと、
前記動作モード信号が前記通常モードを示す場合には前記第1のセレクタと前記ビット線の各々とを電気的に接続する一方、前記動作モード信号が前記多数決モードを示す場合には前記r個の書込電圧の各々を複数の前記ビット線に印加する第2のセレクタと、を含むことを特徴とする請求項3に記載の多数決処理装置。 - r(rは2以上の整数)ビットからなる情報データ片の各ビットに夫々対応した記憶を担うr個のメモリセルからなる記憶素子群をアドレスの単位として複数群含むメモリセルアレイを有する半導体記憶装置であって、
前記情報データ片の各ビット毎に、その1ビットを1つの前記アドレスに対応した前記記憶素子群内のk個(kは3以上の奇数)の前記メモリセルに夫々書き込み、前記1つのアドレスに対応したk個の前記メモリセルに書き込まれた前記k個のビットを読み出すメモリアクセス部と、
前記メモリアクセス部によって前記メモリセルアレイから読み出された前記k個のビットの多数決を取る多数決部と、を有することを特徴とする半導体記憶装置。 - r(rは2以上の整数)ビットの各ビットに夫々対応した記憶を担うr個の記憶素子からなる記憶素子群をアドレスの単位として複数群含むメモリのk(kは3以上の奇数)箇所に、rビットの情報データ片を夫々書き込み、前記k箇所から読み出したk個の情報データ片の同一ビット桁同士で多数決を取る情報データの多数決方法であって、
前記情報データ片の各ビット毎にその1ビットを1つのアドレスに対応した前記記憶素子群内のk個の記憶素子に夫々書き込み、
前記1つのアドレスに対応したk個の前記記憶素子に書き込まれた前記k個のビットを同時に読み出し、読み出された前記k個のビットの多数決を取ることを特徴とする情報データの多数決方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018101998A JP7096070B2 (ja) | 2018-05-29 | 2018-05-29 | 多数決処理装置、半導体記憶装置及び情報データの多数決方法 |
CN201910418101.3A CN110543387A (zh) | 2018-05-29 | 2019-05-20 | 多数决处理装置、半导体存储装置和信息数据的多数决方法 |
US16/417,019 US10861510B2 (en) | 2018-05-29 | 2019-05-20 | Majority voting processing device, semiconductor memory device, and majority voting method for information data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018101998A JP7096070B2 (ja) | 2018-05-29 | 2018-05-29 | 多数決処理装置、半導体記憶装置及び情報データの多数決方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019207512A JP2019207512A (ja) | 2019-12-05 |
JP7096070B2 true JP7096070B2 (ja) | 2022-07-05 |
Family
ID=68694231
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018101998A Active JP7096070B2 (ja) | 2018-05-29 | 2018-05-29 | 多数決処理装置、半導体記憶装置及び情報データの多数決方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10861510B2 (ja) |
JP (1) | JP7096070B2 (ja) |
CN (1) | CN110543387A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006106583A (ja) | 2004-10-08 | 2006-04-20 | Seiko Epson Corp | 画像表示装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0357048A (ja) | 1989-07-25 | 1991-03-12 | Sony Corp | 半導体メモリ |
JPH0652697A (ja) * | 1992-07-29 | 1994-02-25 | Kawasaki Steel Corp | 誤り訂正機能付半導体メモリ |
JPH09134313A (ja) * | 1995-11-10 | 1997-05-20 | Sony Corp | メモリ装置 |
JP4734110B2 (ja) * | 2005-12-14 | 2011-07-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
WO2018132219A1 (en) * | 2017-01-13 | 2018-07-19 | Everspin Technologies, Inc. | Preprogrammed data recovery |
US10802909B2 (en) * | 2018-08-17 | 2020-10-13 | Micron Technology, Inc. | Enhanced bit flipping scheme |
-
2018
- 2018-05-29 JP JP2018101998A patent/JP7096070B2/ja active Active
-
2019
- 2019-05-20 US US16/417,019 patent/US10861510B2/en active Active
- 2019-05-20 CN CN201910418101.3A patent/CN110543387A/zh active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006106583A (ja) | 2004-10-08 | 2006-04-20 | Seiko Epson Corp | 画像表示装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2019207512A (ja) | 2019-12-05 |
US10861510B2 (en) | 2020-12-08 |
US20190371375A1 (en) | 2019-12-05 |
CN110543387A (zh) | 2019-12-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6243281B1 (en) | Method and apparatus for accessing a segment of CAM cells in an intra-row configurable CAM system | |
KR101902838B1 (ko) | 메모리 동작 파라미터에 대한 다수의 파라미터 코드를 저장 및 기록하기 위한 방법 및 장치 | |
US20050063219A1 (en) | Multilevel memory device with memory cells storing non-power of two voltage levels | |
JPH052873A (ja) | 半導体記憶装置 | |
US10490240B2 (en) | Semiconductor memory device capable of correctly reading data | |
JP7096070B2 (ja) | 多数決処理装置、半導体記憶装置及び情報データの多数決方法 | |
US9263101B2 (en) | Semiconductor memory device | |
JP4724722B2 (ja) | 集積回路半導体ランダムアクセス・メモリ装置 | |
KR100564033B1 (ko) | 단일 버퍼 선택 입력 단자를 가지는 반도체 메모리 및반도체 메모리 테스트 방법 | |
JP3872922B2 (ja) | 半導体記憶装置及びメモリ混載ロジックlsi | |
CN210606641U (zh) | 存储器 | |
US6795892B1 (en) | Method and apparatus for determining a match address in an intra-row configurable cam device | |
US20080151659A1 (en) | Semiconductor memory device | |
US6704229B2 (en) | Semiconductor test circuit for testing a semiconductor memory device having a write mask function | |
US20070260955A1 (en) | Test auxiliary device in a memory module | |
KR20170130267A (ko) | 메모리 장치에 있어서의 파워 시그너처 억제를 위한 방법 및 시스템 | |
JP2016139447A (ja) | 半導体記憶装置およびデータ書き込み方法 | |
JP2000030491A (ja) | 不良解析メモリ | |
KR101971830B1 (ko) | 메모리 장치에 있어서의 파워 시그너처 억제를 위한 시스템 | |
JP3190781B2 (ja) | 半導体メモリ | |
US9159457B2 (en) | Non-volatile memory device for storing write data having different logic levels | |
JP3201423B2 (ja) | メモリ試験装置 | |
US10395703B2 (en) | Column decoder of memory device | |
KR102542584B1 (ko) | 반도체 메모리의 입력 장치 및 이를 포함하는 반도체 메모리 장치 | |
JP3577396B2 (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210331 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220224 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220322 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220513 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220531 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220623 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7096070 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |