JP4724722B2 - 集積回路半導体ランダムアクセス・メモリ装置 - Google Patents

Description

この発明は全般的に集積回路技術で構成された半導体メモリ装置、更に具体的に言えば、試験手順の間、複雑な形状を持つアレイのメモリ・セルのアドレス動作に関する。
（従来の技術及び課題）

従来、半導体アレイの形状は比較的単純な格子パターンであった。比較的簡単な行コピー書込み方式を用いて、記憶セル・アレイに試験パターンを書込む事が出来た。例えば捩れビット線及びスクランブル論理の結果として、複雑なアレイの形状が導入された事により、試験手順の為に行コピー方式を使う事がもはや出来なくなった。図１について説明すると、ビット線が捩れた記憶セル１１のアレイが示されている。この結果、形は同じように見えるけれども、ワード線の下に示した記憶される論理状態は異なっている。その為、選ばれたメモリ・セル記憶パターンを形成する為の記憶セルの作動は、従来の行コピー方式によって対処する事が出来た場合よりもずっと複雑になる。行コピー方式では、所定のワード線をアクセスし、センスアンプがデータをセルに書込む。行アドレスが変えられる間、センスアンプが引続いて駆動され、この結果同じデータ・パターンが記憶される。行コピー方式を用いる事が出来ないので、半導体メモリには一層長い試験時間が必要になり、従来は外部試験装置を必要としていた。

そこで、半導体メモリ記憶セル・アレイに内部データ・パターンを速く効率よく記憶する試験装置及び関連した方法の必要性が感じられている。この装置は、捩れたビット線に見られるような複雑なアドレス形状を持つ記憶セル・アレイに予め選ばれた試験パターンを記憶する事が出来なければならない。従来の方式を使う時、このパターンは構成するのが困難であると共に、時間がかかる。
（課題を解決するための手段及び作用）

上に述べた事並びにその他の特徴が、この発明では、データ・パターンの群を記憶するＲＯＭパターン装置、可変ステップ・アドレス発生器、比較装置及び制御装置を持つメモリ装置を提供する事によって達成される。ＲＯＭパターン装置からのデータの群のパターンを、記憶セル・アレイに各々のデータの群のパターンを記憶する為のテンプレートとして使う。可変ステップ・アドレス発生器は、行コピー手順で、各々の適切な周期的なアドレスにテンプレートのデータの群のパターンを入力する事が出来るようにする。周期性は記憶セル・アレイの形状によって決定される。アレイの記憶セルのデータ・パターンが完成した時、可変ステップ・アドレス発生器が記憶セル・アレイの周期的なアドレスから各々のデータ・パターンの群を再生し、再生したデータ・パターンをＲＯＭパターン装置に記憶されているテンプレート・データ・パターンの群と比較する。是正の補正手段を取る為に、比較の誤りを記憶する事が出来る。
この発明の上記並びにその他の特徴は、以下図面について説明する所から理解されよう。

図１については従来技術に関連して説明した。
図２には、この発明による半導体メモリ装置の簡略ブロック図が示されている。記憶セル・アレイ２１が、論理状態を表す信号を記憶するのに使われる記憶セルと、記憶セル・アレイの動作に必要なセンスアンプのような関連した装置を含んでいる。列復号装置２２１及び行復号装置２３１が、アドレス入力信号に応答して、記憶セル・アレイの内、現在アクセスされている場所を指定する。データＩ／Ｏ装置２４１が、記憶セル・アレイ２１内のアドレスされたセルにデータ信号を供給し、並びにそこからデータ信号を再生する。データ・バッファ装置２４２がデータＩ／Ｏ装置２４１に結合されると共に、メモリ・データ端子２４３ａ乃至２４３ｎに結合されている。行復号装置２３１がマルチプレクサ装置２５７に結合され、これに対して列復号装置２２１がマルチプレクサ装置２５６に結合される。マルチプレクサ装置２５７が行ＶＳＡＧ（可変ステップ・アドレス発生器）２５５並びに行アドレス・バッファ装置２３３に結合される。マルチプレクサ装置２５６が列ＶＳＡＧ装置２５４で及び列アドレス・バッファ装置２２３に結合される。行アドレス・バッファ装置２３３及び列アドレス・バッファ装置にはアドレス入力信号が印加される。マルチプレクサ装置２５３ａ乃至２５３ｎの出力端子が夫々データ端子２４３ａ乃至２４３ｎに結合される。マルチプレクサ装置２５３ａ乃至２５３ｎの入力端子が、夫々比較装置２５２ａ乃至２５２ｎの第１の出力端子並びにデータ・バッファ装置２４２に結合される。比較装置２５２ａ乃至２５２ｎの第２の出力端子がＥＥＰＲＯＭ（電気的に消去可能なプログラム可能な固定メモリ）装置２５９に結合され、比較装置２５２ａ乃至２５２ｎの第１の入力端子が読出し装置２６１に結合され、比較装置２５２ａ乃至２５２ｎの第２の入力端子がＲＯＭパターン装置２５３に結合される。ＲＯＭパターン装置２５８は書込み装置２６０の入力端子にも結合される。書込み装置２６０の出力端子が読出し装置２６１に結合される。読出し装置２６１がデータ・バッファ装置２４２に結合される。マルチプレクサ装置２７１の第１の入力端子に外部信号が印加される。マルチプレクサ装置２７１の出力端子が試験モード選択装置２７２に結合される。試験モード選択装置２７２の出力端子が状態マシーン（又はＲＯＭ ＢＩＳＴ（組込み自己試験）装置）２５１の入力端子に結合されている。状態マシーン２５１は、マルチプレクサ装置２７１、行ＶＳＡＧ装置２５５、列ＶＳＡＧ装置２５４、書込み装置２６０及び読出し装置２６１に結合された出力端子を持っている。状態マシーン２５１は、通常のメモリ動作又はメモリ試験動作のいずれか、現在実行されているものを実現する為に、マルチプレクサ装置のような別の装置に対する制御信号を供給する。

メモリ装置を試験する時、最初の工程は所望の試験パターンを定める事である。例えば、最も近い近隣に対するある記憶セルの効果を判断する場合、第１の論理状態を記憶する記憶セルが、相補的な論理状態を持つ最も近い近隣によって取囲まれるようなパターンを発生する事が出来る。背景の試験パターンを作るには、普通は装置に特定であるアドレス・スクランブルを理解する事が必要である。差動増幅器で構成されたセンスアンプは、一般的にビット線及びビット線＿と呼ばれるデータ線の対を反対の状態に駆動する。その時、記憶セルはビット線又はビット線＿の値を記憶する。記憶セルを転送装置に接続し、転送装置をワード線の信号で作動する。

所望のパターンを発生する為、センスアンプをセットし、選ばれたワード線に信号を出す事が出来る。ワード線は、異なるビット線と記憶セルの組合せに対する接続条件を交互に変える。可変指標装置とも呼ばれる可変ステップ・アドレス発生器ＶＳＡＧを使って、ビット線及びビット線＿の接続条件及びビット線の捩れを埋合せる為に、交互のパターンを飛越す。ビット線の捩れの形状（メモリ・セルに於ける雑音を検証する目的で行われる）の複雑さ、並びに記憶セルに対するビット線又はビット線＿の接続条件により、ワード線のインクレメントから生ずるデータ反転により、記憶セルのアクセスがビット線及びビット線＿形状の間で切替わる事を経験せずに、データ・パターンを効率よく記憶セル・アレイに移し変える事は困難である。しかし、パターンは、アレイの形状の関数として繰返される。可変ステップ・アドレス発生器を状態制御論理装置と組合せて使って、非順次的なアドレス・ステップを持つ行コピー手順を使って、ずっと効率的にアレイの埋めパターンをコピーする事が出来る。

一旦予め選ばれた記憶セル・アレイ・パターンが入力されたら、次に読出し及び比較サイクルを使って、ＲＯＭパターン・メモリからの適切なパターンを使って、記憶されているデータを試験する。可変ステップ・アドレス発生器が記憶されている正しいパターンを選び、現在のサイクルに対する行アドレスと同期する。この動作モードにより、記憶セル・アレイの形状が一層複雑である為に、従来の手順が不適切になった場合でも、行コピー手順を使う事が出来る。この手順を使うと、典型的には機能試験モードで行われるデータ・パターンを自己試験モードで行う事が出来る。試験モードの動作は、電源投入の際に逐次的に自動運転する事が出来、或いは選択可能な入力試験キー（即ち、アドレス入力キー）によって個別に行う事が出来る。

状態マシーン（組込みの自己試験機械）が、試験手順の間の動作順序を制御する。可変ステップ・アドレス発生器が、試験の間の非順次的な内部アドレスの復号の面倒を見る為に、通常のアドレス復号経路内に取入れてある。試験の結果を直接的に出力端子に書込む事が出来、ＥＥＰＲＯＭメモリに記憶する事も出来る。ＥＥＰＲＯＭメモリは、不良の行又は列を試験する事により、自己修理を取入れるという利点を持つ。失敗を記録し、正しい修理アドレスをルックアップ・テーブルに記憶する事が出来る。この能力によりオンラインの組込み自己試験又は並行の組込み自己試験が出来る。

再び図２について説明すると、試験に必要なパターンがＲＯＭパターン装置２５８に記憶されている。外部信号又は内部の状態により、試験モードが選択された時、即ち試験モード選択装置２７２によって選択された時、信号（又は信号の群）が状態マシーン２５１に印加される。状態マシーンが、行ＶＳＡＧ装置２５５、列ＶＳＡＧ装置２５４、書込み装置２６０、読出し装置２６１及びＲＯＭパターン装置２５８に対して制御信号を印加する。上記並びにその他の制御信号の結果、ＲＯＭパターン装置２５８からのデータ・パターンの群がデータ・バッファ装置２４２に記憶される。データ・バッファ装置２４２に記憶された１番目のデータ・パターンが、行ＶＳＡＧ装置及び列ＶＳＡＧ装置によって決定された第１の群のアドレスに入力される。第１のデータ・パターン及び記憶セル・アレイの形状によって決定された第１の群のアドレスが、所望のアレイ・パターンになるようなアドレスの所に、第１のデータ・パターンを記憶する。次に、ＲＯＭパターン装置２５８からの第２のデータ・パターンがデータ・バッファ装置に記憶され、そのパターンが、行ＶＳＡＧ装置２５５及び列ＶＳＡＧ装置２５４によって決定された第２の群のアドレスの所で、記憶セル・アレイに記憶される。相次ぐデータ・パターンの群が（データ・パターンによって決定された相次ぐアドレスの群の所に）記憶される事により、記憶セル・アレイの記憶セルが所望のアレイ・パターンで埋められる。

次に状態マシーン２５１が比較モードに入る。この時、制御信号が発生され、行ＶＳＡＧ装置２５５及び列ＶＳＡＧ装置２５４によって決定されたアドレスにある第１の記憶されたデータ・パターンの群が抽出される。再生された第１の記憶されていたデータ・パターンを、第１の記憶されたデータ・パターンに対するテンプレートとして使われたＲＯＭパターン装置２５８にあるデータ・パターンに対して比較する。この比較が比較装置２５２ａ乃至２５２ｎで実施され、ＥＥＰＲＯＭ装置２５９に記憶され、並びに／又はメモリ装置の出力端子２４３ａ乃至２４３ｎに印加される。記憶されたデータの群の各組が再生されて、ＲＯＭパターン装置にあるテンプレートのデータの群と比較される。こうして、メモリ・セル・アレイの各々の場所を試験する事が出来る。行ＶＳＡＧ装置２５５及び列ＶＳＡＧ装置２５４からの一連のアドレスを使う事により、変形行コピー・モードが出来る。複数個のコピーされるデータ・パターンの各々は一般的には相次ぐ行にはコピーされない。

ＥＥＰＲＯＭ装置２５９にある検出された試験の欠陥を記憶する事により、メモリ装置が自己補正機構を持つようにする事が出来、或いはこういう結果を、試験手順が完了した後に再生する事が出来る。メモリ装置が一層大きくなるにつれて、試験は一層長い期間を必要とする。外部の試験装置を使う事は、試験に必要な時間が長くなる為、必要となる試験ステーションの数の為に、又は限られた数の試験ステーションで試験するのに必要な時間の為に、コストがかなり増加する。メモリ装置による自己試験が出来るようにする事により、試験装置の必要がなくなり、メモリ装置のアレイと同じ規模及び複雑さの装置を使う事に伴なう隘路の可能性もなくなる。

この発明を好ましい実施例について説明したが、当業者であれば、この発明の範囲を逸脱せずに、好ましい実施例の要素に種々の変更を加え又は均等物で置換える事が出来る事が理解されよう。更に、この発明の考えを逸脱せずに、この発明の考えに合うように特定の場合及び材料を適応させる為に種々の変更を加える事が出来る。
これ迄の説明から明らかなように、この発明のある面は、ここに示した例の具体的な細部に制限されず、当業者にはこの他の変更及び応用も当然に考えられる。従って、特許請求の範囲はこの発明の範囲を逸脱しない全ての変更及び応用を包括する事を承知されたい。

以上の説明に関連し、更に以下の項目を開示する。
（１） 多数の記憶セルを持つ記憶セル・アレイと、データ・パターンの群を記憶するパターン記憶装置と、記憶セルのアドレスされた群とデータをやり取りするデータ入出力装置と、前記記憶セルの群をアドレスするアドレス装置とを有し、該アドレス装置は、第１のアドレス制御信号に応答して、少なくとも第１の非順次的な一連の記憶セル・アレイの群をアドレスする装置を含み、第１の書込み制御信号に応答して、第１のデータ・パターンの群が前記非順次的な一連の記憶セルの群に記憶される集積回路半導体ランダムアクセス・メモリ装置。
（２） 第１項記載の集積回路半導体ランダムアクセス・メモリ装置に於いて、比較装置を有し、第１の読出し制御信号に応答して、前記記憶セル・アレイに記憶されている第１のデータ・パターンの群が前記パターン記憶装置にある前記第１のデータ・パターンの群と比較される集積回路半導体ランダムアクセス・メモリ装置。
（３） 第２項記載の集積回路半導体ランダムアクセス・メモリ装置に於いて、記憶装置を有し、該記憶装置は、前記記憶セル・アレイに記憶されている前記第１のデータ・パターンの群が前記パターン記憶装置にある前記第１のデータ・パターンの群に等しくない時を表示するデータ信号を記憶する集積回路半導体ランダムアクセス・メモリ装置。

（４） 第１項記載の集積回路半導体ランダムアクセス・メモリ装置に於いて、第２の書込み制御信号に応答して、第２のデータ・パターンの群が第２の非順次的な記憶セル・アレイの群に記憶される集積回路半導体ランダムアクセス・メモリ装置。
（５） 第１項記載の集積回路半導体ランダムアクセス・メモリ装置に於いて、前記アドレスする装置が可変ステップ・アドレス発生器を含み、前記パターン記憶装置がＲＯＭ装置である集積回路半導体ランダムアクセス・メモリ装置。
（６） 第１項記載の集積回路半導体ランダムアクセス・メモリ装置に於いて、状態マシーンを有し、該状態マシーンは、前記第１のアドレス制御信号、前記第１の書込み制御信号及び前記第１の読出し制御信号を供給する集積回路半導体ランダムアクセス・メモリ装置。

（７） 第１項記載の集積回路半導体ランダムアクセス・メモリ装置に於いて、前記記憶セル・アレイが、捩れたビット線の対を含む複雑な形状を有する集積回路半導体ランダムアクセス・メモリ装置。
（８） 集積回路メモリ装置にある所定の記憶セル・アレイに予め選ばれたデータ・パターンを与える方法に於いて、前記予め選ばれたデータ・パターンの群を構成する各々のデータ・パターンの群を前記メモリ装置のメモリ・サブユニットに記憶し、各々のデータ・パターンの群を非順次的な一連の記憶セルの群のアドレスに加える工程を含む方法。
（９） 第８項記載の方法に於いて、更に、各々の前記非順次的な一連の記憶セルの群のアドレスから各々のデータ・パターンの群を再生し、再生した各々のデータ・パターンの群を、記憶セルの群のアドレスで前記メモリ・サブユニットに記憶されていたデータ・パターンの群と比較する工程を含む方法。

（１０） データ信号を記憶する記憶セル・アレイと、行記憶セルをアドレスする行及び列アドレス装置と、アドレスされた記憶セルにデータを入力すると共に該セルからデータを再生するデータＩ／Ｏ装置と、データの群を記憶するパターン記憶装置と、アドレス制御信号に応答して、一連の非順次的な記憶セル・アレイの群をアドレスする補助アドレス装置と、前記アドレス制御信号を供給する制御装置とを有し、該制御装置は、記憶されているデータの群を予め選ばれた一連の非順次的な記憶セル・アレイの群に入力させる試験モードを持っているランダムアクセス・メモリ装置。
（１１） 第１０項記載のランダムアクセス・メモリ装置に於いて、前記データＩ／Ｏ装置及び前記パターン記憶装置に結合された比較装置を有し、前記制御装置は、一連の非順次的な記憶セル・アレイの群から記憶されているデータの群を再生し、該再生したデータの群を、前記一連の非順次的な記憶セル・アレイの群に初めに記憶されていたパターン・データの群と比較する第２の試験モードを有するランダムアクセス・メモリ装置。

（１２） 第１０項記載のランダムアクセス・メモリ装置に於いて、複数個の前記一連の非順次的な記憶セル・アレイの群と、複数個のデータ・パターンの群との組合せにより、前記記憶セル・アレイを予め選ばれたアレイ・パターンで埋める事が出来るようにしたランダムアクセス・メモリ装置。
（１３） 第１１項記載のランダムアクセス・メモリ装置に於いて、前記比較の結果を記憶する比較記憶装置を有するランダムアクセス・メモリ装置。
（１４） 第１０項記載のランダムアクセス・メモリ装置に於いて、前記補助アドレス装置が可変ステップ・アドレス発生器を含むランダムアクセス・メモリ装置。

（１５） 半導体ランダムアクセス・メモリ装置に設けられる試験装置に於いて、第１の複数個のデータ・パターンの群を記憶するパターン・メモリ装置と、第２の複数個の非順次的な記憶セルの群をアドレスするアドレス装置とを有し、関連する記憶セルの群に記憶されたデータ・パターンの群によって、予め選ばれたデータ・パターン又はその一部分を前記メモリ装置の記憶セル・アレイに入力する事が出来るようにした試験装置。
（１６） 第１５項記載の試験装置に於いて、更に比較装置を有し、選ばれたパターン・メモリの群が、該選ばれたパターンが記憶されていた記憶セルの群から前記アドレス装置によって再生されたデータ・パターンの群と比較される試験装置。
（１７） 第１６項記載の試験装置に於いて、前記比較装置からの結果を含む試験装置。

（１８） 第１５項記載の試験装置に於いて、前記アドレス装置が可変ステップ・アドレス発生器を含む試験装置。
（１９） 複雑な形状を持つ半導体ランダムアクセス・メモリが、試験手順の間に記憶セル・アレイに入力すべき悉くの潜在的な行データ・パターンを記憶するＲＯＭ装置、可変ステップ・アドレス発生器、比較装置及び制御装置を備えている。制御装置からの信号に応答して、可変ステップ・アドレス発生器が、複雑な形状の周期性によって決定された適切なアドレスの所に、各々の両データ・パターンを入力する。その後、可変ステップ・アドレス発生器を使って、各々のＲＯＭデータ・パターンを記憶するのに使われたアドレスから、記憶されているデータの群を再生する。再生されたデータの群を、記憶されているデータの群に対するテンプレートとして使われたＲＯＭデータ・パターンと比較する。比較の誤りの記録を消去可能なメモリ装置に記憶する事が出来る。

捩れたビット線に対する記憶される論理信号のアレイの複雑さを示す図。 この発明による試験装置を含むメモリ装置のブロック図。

符号の説明

２１ 記憶セル・アレイ
２２１ 列複合装置
２３１ 行複合装置
２４１ データ入出力装置
２５８ ＲＯＭパターン装置

Claims (18)

1. ワード線に対応する記憶セルの群を有する記憶セル・アレイと、
   データ・パターンを記憶するパターン記憶装置と、
   記憶セル・アレイ内のアドレス指定された記憶セルの群とデータをやり取りするデータ入出力装置と、
   記憶セルの群をアドレス指定するアドレス装置であって、第１のアドレス制御信号に応答して、可変ステップ・アドレッシングによって少なくとも第１の非順次的な一連の記憶セルの群をアドレス指定する装置を含むアドレス装置と、
   を有し、
   第１の書き込み制御信号に応答して、パターン記憶装置から取り出された第１のデータ・パターンが前記第１の非順次的な一連の記憶セルの群に記憶され、
   可変ステップ・アドレッシングが記憶セル・アレイの形状により決定される、
   半導体ランダムアクセス・メモリ装置。
2. 請求項１に記載の半導体ランダムアクセス・メモリ装置に於いて、比較装置を更に有し、第１の読み出し制御信号に応答して、前記記憶セル・アレイに記憶された第１のデータ・パターンが前記パターン記憶装置内の前記第１のデータ・パターンと比較される、半導体ランダムアクセス・メモリ装置。
3. 請求項２に記載の半導体ランダムアクセス・メモリ装置に於いて、記憶装置を更に有し、前記記憶装置は、前記記憶セル・アレイに記憶された前記第１のデータ・パターンが前記パターン記憶装置内の前記第１のデータ・パターンに等しくない時を示すデータ信号を記憶する、半導体ランダムアクセス・メモリ装置。
4. 請求項１に記載の半導体ランダムアクセス・メモリ装置に於いて、第２の書き込み制御信号に応答して、パターン記憶装置から取り出された第２のデータ・パターンが第２の非順次的な一連の記憶セルの群に可変ステップ・アドレッシングによって記憶される、半導体ランダムアクセス・メモリ装置。
5. 請求項２に記載の半導体ランダムアクセス・メモリ装置に於いて、前記アドレス装置が可変ステップ・アドレス発生器を含み、前記パターン記憶装置がＲＯＭ装置である、半導体ランダムアクセス・メモリ装置。
6. 請求項２に記載の半導体ランダムアクセス・メモリ装置に於いて、状態マシーンを更に有し、前記状態マシーンが、前記第１のアドレス制御信号、前記第１の書き込み制御信号及び前記第１の読み出し制御信号を供給する、半導体ランダムアクセス・メモリ装置。
7. 請求項２に記載の半導体ランダムアクセス・メモリ装置に於いて、前記記憶セル・アレイが、捩れたビット線の対を含む複雑な形状を有する、半導体ランダムアクセス・メモリ装置。
8. メモリ装置内の所定の記憶セル・アレイに試験のための予め選ばれたデータ・パターンを与える方法に於いて、
   予め選ばれたデータ・パターンを含むデータ・パターンの群を前記メモリ装置のメモリ・サブユニットに記憶し、
   メモリ・サブユニット内のデータ・パターンを非順次的な一連の記憶セルの群のアドレスに与え、前記アドレスが周期的であり、前記周期的なアドレスが前記記憶セル・アレイの形状により決定される、
   方法。
9. 請求項８に記載の方法に於いて、更に、
   各々の前記非順次的な一連の記憶セルの群のアドレスから各々のデータ・パターンを取り出し、
   取り出した各々のデータ・パターンを、前記メモリ・サブユニット内に記憶されたデータ・パターンと比較する、
   方法。
10. データ信号を記憶する記憶セル・アレイと、
    行記憶セルをアドレスする行及び列アドレス装置と、
    アドレスされた記憶セルにデータを入力し、前記記憶セルからデータを取り出すデータＩ／Ｏ装置と、
    データ・パターンを記憶するパターン記憶装置と、
    アドレス制御信号に応答して、周期的なアドレスを有する一連の非順次的な記憶セル・アレイの群をアドレス指定する補助アドレス装置と、
    前記アドレス制御信号を供給する制御装置であって、記憶されたデータ・パターンを予め選ばれた一連の非順次的な記憶セル・アレイの群に入力させる試験モードを有する前記制御装置と、
    を有し、
    前記周期的なアドレスが前記記憶セル・アレイの形状により決定される、ランダムアクセス・メモリ装置。
11. 請求項１０に記載のランダムアクセス・メモリ装置に於いて、前記データＩ／Ｏ装置及び前記パターン記憶装置に結合された比較装置を更に有し、
    前記制御装置が、一連の非順次的な記憶セル・アレイの群から記憶されているデータ・パターンを取り出し、前記取り出したデータ・パターンを、前記パターン記憶装置内のデータ・パターンと比較する第２の試験モードを有する、ランダムアクセス・メモリ装置。
12. 請求項１０に記載のランダムアクセス・メモリ装置に於いて、複数個の前記一連の非順次的な記憶セル・アレイの群と複数個のデータ・パターンとの組合せにより、前記記憶セル・アレイを予め選ばれたアレイ・パターンで埋める事ができるようにした、ランダムアクセス・メモリ装置。
13. 請求項１１に記載のランダムアクセス・メモリ装置に於いて、比較記憶装置を更に有し、前記比較記憶装置が前記比較の結果を記憶する、ランダムアクセス・メモリ装置。
14. 請求項１０に記載のランダムアクセス・メモリ装置に於いて、前記補助アドレス装置が可変ステップ・アドレス発生器を含む、ランダムアクセス・メモリ装置。
15. 半導体ランダムアクセス・メモリ装置に設けられる試験装置に於いて、
    第１の複数個のデータ・パターンを記憶するパターン・メモリ装置と、
    周期的なアドレスを有する第２の複数個の非順次的な記憶セルの群をアドレス指定するアドレス装置と、
    を有し、
    関連する記憶セルの群に記憶されたデータ・パターンによって、予め選ばれたデータ・パターン又はその一部分を前記メモリ装置の記憶セル・アレイに入力することができるようにし、
    前記周期的なアドレスが前記記憶セル・アレイの形状により決定される、
    試験装置。
16. 請求項１５に記載の試験装置に於いて、比較装置を更に有し、選ばれたパターン・メモリの群が、前記予め選ばれたデータ・パターンが記憶されていた記憶セルの群から前記アドレス装置によって取り出されたデータ・パターンと比較される、試験装置。
17. 請求項１６に記載の試験装置に於いて、前記比較装置からの結果を更に含む、試験装置。
18. 請求項１５に記載の試験装置に於いて、前記アドレス装置が可変ステップ・アドレス発生器を含む、試験装置。

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