KR20060019553A

KR20060019553A - 전자 회로 테스트 방법 및 장치

Info

Publication number: KR20060019553A
Application number: KR1020057022366A
Authority: KR
Inventors: 모하메드 아지만
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 2003-05-22
Filing date: 2004-05-17
Publication date: 2006-03-03
Also published as: CN1791943A; US7689878B2; ATE430365T1; US20070033453A1; TW200511323A; WO2004105045A1; CN1791943B; EP1629506B1; JP2007505440A; EP1629506A1; DE602004020887D1

Abstract

본 발명은 행렬 내에서 "매우 작은 점프" 및 "매우 큰 점프"를 수행하는 것으로 이루어지는 새로운 테스트 패턴에 관한 것이다. "매우 작은 점프"는 행 디코더에 의해 제어되고, 워드 라인에서 슬로우 투 폴 동작을 야기하는 저항 단선 결함을 감지된다. "매우 작은 점프"는, 2회의 연속적인 액세스가 그 서브 클러스터 내에 있는 모든 행이 테스트 완료될 때까지 하나의 서브 클러스터 내에서 수행되고, 클러스터 내에 있는 모든 행이 테스트 완료될 때까지 하나의 클러스터 내에서 수행되고, 그 U 섹션 내에 있는 모든 행이 테스트 완료될 때까지 하나의 U 섹션 내에서 수행되고, Z 블록 내에 있는 모든 행이 테스트 완료될 때까지 하나의 Z 블록 내에서 수행된다는 것을 의미한다. "매우 큰 점프"는 슬로우 투 라이즈 동작을 야기하는 저항 단선 회로의 종류를 커버하려는 것이고, 이는 2회의 연속적인 액세스가 동일한 서브클러스터에서, 동일한 클러스터에서, 또는 동일한 U 섹션에서 수행되어서는 안된다는 것을 의미한다.

Description

전자 회로 테스트 방법 및 장치{TEST OF RAM ADDRESS DECODER FOR RESISTIVE OPEN DEFECTS}

본 발명은 반도체 메모리 어드레스 디코더 또는 랜덤 로직 회로와 같은 집적 회로를 테스트하기 위한 방법 및 장치에 관한 것이고, 보다 구체적으로는 단선 결함(open defects)의 존재에 대해 이러한 회로를 테스트하기 위한 방법 및 장치에 관한 것이다.

전자 회로와, 특히, 집적 회로의 조직적 및 자동적 테스트는 점점 중요해지고 있다. 매 생성되는 회로는 보다 높은 밀도의 구성요소와 점점 더 많은 개수의 시스템 기능을 포함하는 경향이 있다. 개개의 회로들은 소모적이며 고가인 테스트에 의해 이루어진다는 점을 제외하고는 프로세스 결함이 검출되거나 위치할 수 없을 정도로 복잡하게 되어 왔다. 회로 제품 동작 동안에만 그 숨겨진 결함을 드러내어 예를 들면 수명 지원 시스템 또는 항공기 제어 시스템을 신뢰할 수 없게 만드는 회로 제품을 고객들이 받아들이려 하지 않을 것이라는 것은 예상할 수 있다. 따라서, 회로 제품이 결함 없이 동작되도록 테스트를 수행하는 것은 제조자와 고객 양자에게 최고로 중요하다.

랜덤 액세스 메모리(SRAM, DRAM)는 마이크로 전자 장치 산업에 있어서 중요한 위치를 차지한다. 여러 측면에서, RAM 테스트는 종래의 로직 테스트와 다르다. RAM은 제조되는 회로 중 가장 대형이며 고밀도인 경향이 있고, 그 작은 피쳐 크기 및 대형 칩 크기로 인해 결함에 대해 막대한 위험 영역이 생긴다. 고 복잡도 및 결함 민감도는 RAM 테스트 비용이 극도로 되게 하고, 이러한 문제에 대한 다양한 방법이 제안되어 왔다.

통상, 랜덤 액세스 메모리는 마치 테스트(March tests) 대상이 된다. 마치 테스트에서, 개개의 마치 요소들은 모든 RAM 어드레스를 가로지르고 판독 및 기록 동작의 특정 조합을 수행한다. 예를 들어, 전형적인 마치 요소는 먼저 각각의 RAM 어드레스 위치를 판독하고, 그 후에 예상되는 데이터 값의 보수를 거꾸로 기록한다. 이와 함께, 모든 마치 요소들은 주어진 RAM에서 유사 오류를 커버해야 한다.

오류를 RAM 오류 모델 내로 수집한 후에, 테스트 엔지니어는 그 오류를 커버하기 위한 테스트 알고리즘을 개발할 것이다. 주어진 RAM 어드레스에 대해 모든 마치 요소가 수행하는 메모리 동작의 전체 개수에 의해, 테스트 알고리즘의 전체 복잡도가 결정된다. 마치 알고리즘의 복잡도는 어드레스 공간에 대해 1차원 관계이며, 따라서 1차원 알고리즘으로서 알려져 있다.

통상, RAM 디코더 결함은 RAM 어레이 오류로서 매핑될 수 있고, RAM 어레이를 테스트함으로써 검출될 수 있다는 것이 제안되어 와서, 과거에는, 어드레스 디코더와 같은 회로는 특수한 테스트를 필요로 하지 않는다고 가정되어 왔다. 그러 나, 그 이래, RAM 어드레스 디코더와 같은 회로에서, 마치 테스트에 의해 검출될 수 없는 몇몇 단선 결함이 발생할 수 있다는 것이 발견되었다.

단선 결함, 또는 단선 고착 트랜지스터 오류에 의해, CMOS 회로에서의 연속적인 동작이 야기되고, 그 검출을 위해 2개의 패턴 테스트 시퀀스를 필요로 한다. RAM 행렬에서의 단선 결함은 셀 판독 오류, 행/열 판독 오류 또는 SA(stuck-at) 오류로 나타날 수 있으며, 이 오류 전체는 마치 테스트에 의해 검출 가능하다. 그러나, 마치 테스트는 어드레스 디코더와 같은 회로에서의 단선 결함 중 일 유형을 검출하는 데에는 실패한다.

이제, RUT(테스트 하의 ROM)의 계층적 설계에 대해 간단히 설명한다.

전형적인 ROM의 예는 메모리 셀의 256개 행과, 메모리 셀의 8개 열과, 32 Z 블록(256/8)을 가질 수 있고, 아날로그 오류 시뮬레이션을 위해 워드 당 16개 비트가 사용된다. 종래 기술에 따른 실시예에 따른 RUT는 3개의 디코더, X, Y 및 Z를 포함한다. X 디코더는 메모리 셀의 행을 선택하고, Y 디코더는 메모리 셀의 열을 선택하고, Z 디코더는 Z 블록을 선택한다. 그러나, X 디코더는 각 Z 블록이 U 섹션으로 나뉘기 때문에 열의 선택에 기여하고, 각 U 섹션은 최대 64개 행을 포함할 수 있으며 LBL(local bit line)에 제한된다. 행에 액세스하기 위해서, 그 행을 포함하는 해당 U 섹션을 먼저 액세스하는 것이 필요하다.

X 디코더가 행렬 내의 행을 선택하고, Z 블록을 서로 다른 U 섹션으로 나누고, 열을 선택하는데 기여한다(이에 대해서는 후술한다). X 디코더는 네 개의 블록을 포함한다. 즉,

X 프리디코더(predecoder)

X 포스트디코더(postdecoder)

내부 디코더

짝/홀 X 디코더(even/odd X decoder)

모든 Z 블록이 X 프리디코더 및 X 포스트디코더를 공동으로 사용하지만, 내부 및 짝/홀 X 디코더는 ROM의 고유 Z 블록에 속한다.

각 Z 블록의 행렬은 단지 64개 행을 포함하는 U 섹션으로 나뉜다. 각 Y 섹션은 클러스터로 이루어지며, 각 클러스터는 2개의 서브클러스터로 이루어지고, 마지막으로 각 서브클러스터는 2개의 행으로 이루어진다. 도 1은 256개의 행을 갖는 하나의 Z 블록의 계층적 설계의 개략도이며, 행을 선택하는 X 디코더가 데이터 경로 뒤에 온다. 각 행은 고유의 클러스터에 속하는 고유의 서브클러스터에 속한다. 클러스터는 고유의 U 섹션에 속하며, 고유의 U 섹션은 ROM의 고유 Z 블록에 속한다.

내부 X 디코더는 메모리 행렬 내에 위치하지만, 짝/홀 X 디코더는 외부에 있다. 프리디코더는 포스트디코더의 2개의 평행한 부분들을 선택하는 조합 회로로 이루어지며, 제 1 부분은 Y 구동기로 이루어지고 U 섹션의 선택과 관련된다. 서브클러스터는 프리디코더의 최하위 비트로 선택된다. 마지막으로 짝/홀 디코더는 행을 선택한다.

도 2는 Z 블록의 서로 다른 블록을 액세스하기 위한, X 어드레스의 분배를 도시한다. X 어드레스 비트는 4개의 그룹으로 나뉜다. (U 구동기에 의해 정의되 는) 제 1 그룹은 최상위 비트(MSB)로 이루어지고, U 섹션의 선택과 관련되며, (프리디코더가 정의하는) 제 3 그룹은 제 2의 최하위 비트(LSB1)로 이루어지며 서브클러스터를 선택하고, (짝/홀 X 디코더가 정의하는) 제 4 그룹은 최하위 비트(LSB0)로 이루어지며 행을 선택한다.

계층적 설계로 인해, 메모리 셀의 열 선택은, X 디코더가 해당 U 섹션을 선택한 경우에만, Y 디코더에 의해 수행될 수 있다. 환언하면, 선택된 U 섹션에 속하는 열만 Y 디코더에 의해 선택될 수 있으며, 이에 대해서는 아래에서 보다 상세히 설명한다. 최종 열의 선택은 결과적으로 X 및 Y 디코더 동작의 조합이며, Y 어드레스는 열 액세스를 완전히 제어하지 않는다.

Y 디코더는 3개의 블록, 즉, Y 프리디코더, 짝/홀 Y 디코더 및 내부 Y 디코더로 나뉜다. Y 프리디코더는 (아래 참조) 판독되는 GBL(global bit line)을 선택하는 조합 회로이다. 짝/홀 Y 디코더는 판독 싸이클 동안에 로딩되는 GBL을 선택하고, 또한 LBL을 사전 선택한다. 내부 Y 디코더는 X 포스트디코더(U 구동기)로부터 정보를 얻고 짝/홀 Y 디코더는 액세스되는 짝/홀 LBL을 선택한다. 실제로, 내부 Y 디코더는 하나의 신호로 2개의 선택을 하고, 제 1 선택은 (X 디코더에 의존하는) 액세스되는 U의 선택으로 이루어지고, 제 2 선택은 LBL의 선택으로 이루어진다. 따라서, 열의 사전 선택은 Z 블록이 Y 섹션으로 나뉘어지기 때문에 X 디코더에 의해 부분적으로 수행된다.

보다 상세하게, 전형적인 RUT 행렬은 6개의 블록으로 이루어진다. 즉,

GBL(global bit lines)

LBL(local bit lines)

워드 라인(WL)

메모리 셀

내부 조합 회로

감지 증폭기

각 GBL은 U 섹션 당 2개의 LBL 및 하나의 감지 증폭기에 연결된다. 셀은 저장되어 있는 로직 값이 0이면, LBL에 연결되고, 저장되어 있는 로직 값이 1이면 LBL에 연결되지 않는 하나의 NMOS 트랜지스터로 이루어질 수 있다. GBL은 판독 싸이클마다 1로 변하고, 판독 로직 값이 0이면 로컬 비트 라인에 의해 방전된다. 동일한 GBL은, 또 다른 행에서, 셀 트랜지스터가 LBL에 연결되어 있지 않으면 그것이 활성화되어 있어도 동일한 LBL에 의해 방전될 수 없다. 따라서, 이러한 경우에 판독 로직 값은 1이 될 것이다. 내부 조합 로직은 2개의 서로 다른 블록으로 나뉘며, 하나의 블록은 LBL을 선택하고, 또 다른 하나의 블록은 WL을 선택한다. 각각의 GBL의 내용이 판독되는 것을 가능하게 하는 감지 증폭기는 Z 블록의 내부 Y 디코더에 의해 선택된다.

도 3은 GBL, LBL, 감지 증폭기 및 선택 라인들 사이에 연결되어 있는 RUT의 예시적인 행렬 설계를 개략적으로 도시한다. 내부 Y 디코더의 ysel 및 ybsel 선택 라인이 선택할 수 있는 2개의 LBL에 연결되고, 짝/홀 GLB은, Y 프리디코더의 pche/pcho 선택 라인에 의해 선택되면 로딩된다. ysel 및 ybsel 선택 라인은 GBL 내용이 감지 증폭기를 통해 판독될 수 있게 한다. 도 3은, X 및 Y 디코더를 통한 행렬 선택의 이해를 돕기 위해 예시적인 행렬 설계의 주 블록을 개략적으로 도시한다는 것을 이해할 수 있을 것이다.

Z 디코더는 액세스되는 Z 블록을 선택한다. Z 신호는 3개의 그룹으로 나뉜다. 즉, 제 1 그룹은 짝/홀 및 내부 X 디코더를 인에이블하고, 제 2 그룹은 내부 Y 디코더를 인에이블하고, 제 3 그룹은 X 블록의 감지 증폭기를 버스에 연결하는 멀티플렉서를 인에이블한다. 사실상, Z 디코더는 액세스되는 Z 블록의 U 섹션만 인에이블하고, 전체 Z 블록을 인에이블하지는 않아, 이로써, 칩의 전력 소모가 감소될 수 있게 한다. 선택되는 Z 블록의 나머지 U 섹션은 디스에이블된 채 남는다.

위에서 설명하는 바와 같이, 종래에는, RAM 디코더 결함은 RAM 어레이 오류로서 매핑되고, RAM 어레이를 테스트함으로써 검출될 수 있다고 제안해와서, 과거에는, 어드레스 디코더와 같은 회로가 특수한 테스트를 필요로 하지 않는다고 가정해왔다. 그러나, 그 이래, RAM 어드레스 디코더와 같은 회로에서 종래의 마치 테스트에 의해서는 검출이 불가능한 몇몇 단선 결함이 발생할 수 있다는 것이 발견되었다.

단선 결함, 또는 단선 고착 트랜지스터 오류는 CMOS 회로에서 연속적인 동작을 야기하고, 이들을 검출하기 위해 2 패턴 테스트 시퀀스가 필요하다. RAM 행렬에서의 단선 결함은 셀 판독 오류, 행/열 판독 오류, 또는 셀 SA(stuck-at) 오류로 나타나며, 이들 모두 마치 테스트에 의해 검출 가능하다. 그러나 마치 테스트는 어드레스 디코더와 같은 회로에서의 단선 결함 종류는 검출할 수 없다.

도면의 도 4를 참조하면, 단선 결함은 다음과 같이 두 가지 분류로 분류될 수 있다. 즉,

어드레스 디코더의 서로 다른 게이트들 사이에서 발생하며, 고착 또는 로직 지연 동작 ━ 고착 동작은 보통 종래의 마치 테스트에 의해 검출될 수 있지만, 로직 지연 동작은 검출될 수 없음 ━ 을 야기하는 경향이 있는 게이트간 결함,

어드레스 디코더의 서로 다른 게이트 내에서 발생하며, 연속적인 또는 연속적인 지연 동작 ━ 이러한 유형의 결함은 전형적인 마치 테스트에 의해 완전히 커버되지 않고, 따라서 특수한 다수의 테스트 패턴 시퀀스를 필요로 함 ━ 을 야기하는 경향이 있는 게이트간 결함.

유럽 특허 번호 EP-B-0738418호에는 메모리 어드레스 디코더를 테스트하는 방법이 개시되어 있다. 이러한 문서에 개시하는 방법은 2개의 논리적으로 인접하는 행 또는 열의 2개의 제각각의 셀에 대해 보수 로직 데이터를 기록하는 단계를 포함한다. 순차 판독 동작에 의해 2개의 셀에 있는 데이터가 동일하다고 나타내면, 디코더에서의 하드 단선 결함의 존재 및 위치함을 증명한다. 보다 상세하게, 유럽 특허 EP-B-0738418호에 개시하는 방법은 제 1 로직 상태를 제 1 셀에 기록하고, 그 다음에 제 1 셀에 대해 보수인 제 2 로직 상태를 제 2 셀에 기록하는 시스템적 방법을 사용한다. 제 2 셀 상에서 수행되는 기록 동작의 완료 후에 제 1 셀을 판독하는 것에 의해서는, 디코딩 수단이 정확하게 작용하면, 제 1 셀이 제 1 로직 상태 그대로 라는 것이 나타나야 한다. 그러나, 제 1 셀이 제 2 로직 상태로 되었다면, 제 2 셀의 기록 동작 동안에 제 1 셀이 겹쳐 기록되었고, 이에 따라, 디코딩 수단에서 결함의 검출 및 위치 파악이 가능하게 된다.

EP-B-0738418에 기재된 테스트 방법은 순차적 동작을 야기하는 저항 단선 결함을 검출하는데 사용될 수 있다. 그러나, 이하에 보다 상세히 설명되는 바와 같이, 순차적 지연 동작을 야기하는 저항 단선 결함의 등급이 커버되지 않는다.

따라서, 이러한 계열의 알고리즘은 어드레스를 증가 순서와 감소 순서로 생성하는 것을 기초로 하기 때문에, 진행(march) 테스트는 게이트 내 저항 단선 결함을 커버하지 않는다. 또한, 선형 알고리즘에 의해 이러한 단선 결함을 포괄적으로 커버하는 것은 불가능하다. 게이트 내 단선 결함은 단선 결함 커버리지를 증가시키기 위해 진행 테스트에 추가되어야 하는 특정 테스트 패턴의 시퀀스를 사용할 필요가 있다. 또한, 논리적 또한 순차적 지연 동작을 야기하는 저항 단선 결함은 완전히 커버되지 않게 된다.

도 5a 및 도 5b를 참조하면, 논리적 또한 순차적 지연 동작은 셀의 논리 상태가 최대 초과 시간으로부터 점진적으로 하강하는 "슬로우 투 폴(slow-to-fall)" 동작(도 5a)과, 최대 논리 상태가 초과 시간에 점진적으로 도달하는 "슬로우 투 라이즈(slow-to-rise)" 동작(도 5b)으로 분류된다.

이러한 유형의 결함은 중대한 소비자 반환과 신뢰성 문제를 야기한다. 따라서, 개선된 구성을 고안하였다.

본 발명의 일 측면에 따르면, 논리 데이터를 수신하는 셀 행렬을 포함하는 전자 회로를 테스트하는 방법이 제공되며, 상술한 셀 행렬은 복수의 Z 블록으로 분할되며, 각각의 Z 블록은 n개 행의 셀을 포함하며, 여기서, n은 1보다 큰 정수이며, 본 방법은 상술한 행렬 내의 상술한 셀 각각에 액세스하는 단계를 포함하며, 2 개의 연속적인 셀 액세스는 n개의 행 모두가 액세스될 때까지 동일 Z 블록 내에 남게 된다.

본 명세서에 사용된 용어 "액세스"는 판독 및/또는 기록 동작을 의미한다. 판독 전용 메모리(ROM)에 있어서, 감지와 검출 모두에 판독 동작만이 사용된다. 랜덤 액세스 메모리(RAM)에 있어서는, 판독과 기록 모두가 결함을 감지하고 검출하는데 사용될 수 있다. 기록 동작의 경우에, 데이터 배경은 결함 동작의 관찰을 고려하는 것이 바람직하다. 감지 액세스와 검출 액세스의 데이터 배경은 2개의 메모리 워드(슬로우 투 폴의 경우)의 AND/OR 로직 또는 2진 벡터(111...1 및 000...0)(느린 상승의 경우)를 볼 수 있도록 구현될 수 있어야 한다.

바람직한 실시예에서, 각각의 Z 블록은 복수의 U 섹션으로 분할되며, 각각의 U 섹션은 각각의 Z 블록의 n 행의 일부분을 포함하며, 본 방법은 모든 행이 액세스될 때까지 2개의 연속적인 셀 액세스가 동일 U 섹션 내에 있는 것을 특징으로 한다. 보다 바람직하게는, 각각의 U 섹션은 복수의 클러스터로 분할되며, 각각의 클러스터는 각각의 U 섹션의 행의 일부분을 포함하며, 본 방법은 모든 행이 액세스될 때까지 2개의 연속적인 셀 액세스가 동일 클러스터 내에 있는 것을 특징으로 한다. 보다 바람직하게는, 각각의 클러스터는 복수의 서브클러스터로 분할되며, 각각의 서브클러스터는 각각의 클러스터의 행의 일부분, 바람직하게 2개를 포함하며, 본 방법은 모든 행이 액세스될 때까지 2개의 연속적인 셀 액세스가 동일 서브클러스터 내에 있는 것을 특징으로 한다.

따라서, 본 발명의 제 1 측면에 따르면, 행렬 내에서 "매우 작은 점프"를 수 행하는 것을 포함하는 새로운 테스트 패턴이 제안된다. 이들 점프는 바람직하게 행 디코더에 의해 제어되며, 워드선에서 슬로우 투 폴 동작을 야기하는 저항 단선 결함을 감지하는 효과를 가지고 있다. 본 발명의 바람직한 실시예의 문맥에서의 "매우 작은 점프"는 2개의 연속적인 액세스의 메모리 위치가 그 서브클러스터 내의 모든 행이 테스트될 때까지 고유의 서브클러스터 내에 있게 되며, 그 클러스터 내의 모든 행이 테스트될 때까지 동일 클러스터 내에 있으며, 그 U 섹션 내의 모든 행이 테스트될 때까지 동일 U 섹션 내에 있으며, Z 블록의 모든 행이 테스트될 때까지 동일 Z 블록 내에 있다는 것을 의미한다. 동일한 과정이 메모리의 다른 모든 Z 블록에 적용된다.

바람직한 실시예에서, 상술한 셀 액세스 또는 판독 및/또는 기록 동작은 상술한 선택된 블록 내의 셀의 각각의 행과 관련하여 오름차순 어드레스 그리고 내림차순 어드레스로, 또는 그 반대로 수행된다.

바람직하게, 블록은 오름차순 어드레스/내림차순 어드레스로 선택된다.

테스트 알고리즘의 어드레스 생성기는 "매우 작은 점프" 조건을 증명할 때, 슬로우 투 폴 디폴트가 감지되고, 대응하는 저항 단선 결함이 검출가능하게 된다는 것을 알 수 있다. 진행 테스트 계열에 있어서, "매우 작은 점프"는 스크램블링 없이 논리 어드레스가 증가하고 감소될 때를 증명하며, 이로써, 슬로우 투 폴 동작을 야기하는 저항 단선 결함의 일부분의 검출을 가능하게 한다. "매우 작은 점프"의 테스트 조건은 행렬의 액세스 제어에 근거하여 상술한 진정한 설계 디코더에 채택될 수 있다(도 2 참조). 테스트 알고리즘이 "매우 작은 점프" 조건을 오름차순 어 드레스 및 내림차순 어드레스로 증명할 때, 2개의 메모리 행이 동시에 인에이블되며, 판독 동작은 액세스되는 메모리 워드의 AND 또는 OR 로직을 부여하고, 그 다음 검출될 수 있다.

본 발명의 제 2 측면에 따르면, 논리 데이터를 수신하는 셀 행렬을 포함하는 전자 회로를 테스트하는 방법이 제공되며, 상술한 셀 행렬은 복수의 Z 블록으로 분할되며, 각각의 Z 블록은 n행의 셀을 포함하며, 여기서, n은 1보다 큰 정수이며, 상술한 Z 블록 각각은 복수의 U 섹션으로 분할되며, 각각의 U 섹션은 각각의 Z 블록의 n 행의 일부분을 포함하며, 본 방법은 상술한 행렬 내의 상술한 셀 각각에 액세스하는 단계를 포함하며, 2개의 연속적인 셀 액세스는 동일한 Z 블록 내의 상이한 U 섹션에서 수행될 수 있다는 것을 특징으로 한다.

바람직하게, 상술한 Z 블록의 각각의 블록은 증가 순서 및/또는 감소 순서로 선택된다.

바람직한 실시예에서, 각각의 U 섹션은 복수의 클러스터로 분할되며, 각각의 클러스터는 각각의 U 섹션의 셀의 행의 일부분을 포함한다. 보다 바람직하게는, 각각의 클러스터는 복수의 서브클러스터로 바람직하게 분할되며, 각각의 서브클러스터는 각각의 클러스터의 행의 일부분, 바람직하게 2개를 포함한다.

본 방법은 모든 Z 블록이 선택될 때까지, 다음과 같이,

a) 제 1의 Z 블록을 선택하는 싸이클과,

b) ⅰ) 제 1 행, ⅱ) 최종 행, ⅲ) 상술한 제 1 행 + 1인 논리 어드레스를 가진 행, ⅳ) 상술한 최종 행 + 1인 논리 어드레스를 가진 행의 논리 어드레스 순 서로 상술한 선택된 Z 블록 내의 셀의 상술한 행 각각에 액세스하는 싸이클과,

c) 선택된 Z 블록 내의 모든 행이 액세스될 때까지 ⅰ) 내지 ⅳ)를 반복하는 싸이클과,

d) 제 2의 Z 블록을 선택하는 싸이클

의 연속적인 사이클의 시퀀스를 포함할 수 있다.

따라서, 본 발명의 제 2 측면은 슬로우 투 라이즈 동작을 야기하는 저항 단선 결함의 등급을 커버하기 위해 행렬 내에서 "매우 큰 점프"를 수행하는 것을 포함한다. 이러한 등급의 저항 단선 결함은 행렬의 하위 블록 간의 "매우 큰 점프"가 수행될 때 감지된다. 본 발명의 제 2 측면에 따르면, 메모리 내에서의 "매우 큰 점프"는 2개의 연속하는 메모리 액세스가 동일한 서브클러스터 내에서, 동일한 클러스터에서 또는 동일한 U 섹션에서 이루어져서는 안된다(도면의 도 7 참조). 그러나, 감지하는 액세스는 검출 액세스와 동일한 Z 블록에 머물러야 하고, 그렇지 않으면 은닉 문제가 발생한다. 이는, 서로 다른 Z 블록간의 점프가 행 및 열 디코더의 오류 결과를 감추어, Z 블록의 로컬 저항 단선 결함이 검출되지 않고 남기 때문이다. 테스트 알고리즘에 의해, "매우 큰 점프"가 검증되면, 메모리 행이 선택되지 않고, 메모리 출력은 메모리 설계에 따라 틀린 로직 값 0 또는 1을 제공하며, 이들은 비교적 쉽게 검출된다.

또한, 본 발명에 따라, 전자 회로를 테스트하는 방법이 제공되며, 이 방법은 본 발명의 본 발명의 제 1 및 제 2 측면인 본 방법의 특징 부분을 결합한다.

본 발명은 위에서 정의한 임의의 방법을 수행하는 장치로 확대된다.

본 발명의 이러한 측면 및 다른 측면은 아래에 설명하는 실시예를 참조하여 보다 명확해질 것이다.

이제, 본 발명의 실시예는 단지 예로서 첨부 도면을 참조하여 설명한다.

도 1은 256개의 행인 경우 Z 블록의 계층적 설계를 도시하는 개략도,

도 2는 X개 어드레스 비트에 의한 행렬의 액세스 가능성 제어를 도시하는 개략도,

도 3은 대응하는 선택 라인을 갖는 행렬 설계를 도시하는 회로도,

도 4는 인터 게이트 및 인트라 게이트 단선 결함을 도시하는 종래의 어드레스 디코더의 개략적 회로도,

도 5a는 메모리 셀이 나타낼 수 있는 바른 동작(위쪽) 및 슬로우 투 폴 동작(slow-to-fall behavior)(아래쪽)의 그래프,

도 5b는 메모리 셀이 나타낼 수 있는 바른 동작(위쪽) 및 슬로우 투 라이즈 동작(slow-to-rise behavior)(아래쪽)의 그래프,

도 6은 본 발명의 실시예에 따른 방법에서 사용하는 행 디코더 테스트를 나타내는 개략적 순서도,

도 7은 본 발명의 실시예에 따라 슬로우 투 라이즈 단선 결함을 야기하는 저항 단선 결함을 커버하기 위해 필요한 점프를 도시하는 개략도,

도 8은 본 발명의 실시예에 따른 방법에서 사용하는 열 디코더 테스트를 나 타내는 개략적 순서도,

도 9는 본 발명의 실시예에 따른 방법에서 사용하는 Z 블록 디코더 테스트를 나타내는 개략적 순서도.

도 7은 슬로우 투 라이즈 단선 결함을 야기하는 저항 단선 결함을 커버하기 위해 필요한 점프 표시를 도시한다. 이 도면에서 제 1 및 마지막 어드레스는 둘 다 하나의 Z 블록의 제 1 및 마지막 메모리 위치를 의미한다.

이미 설명한 바와 같이, 다음 동작들 사이에는 차이가 있다. 즉,

서브블록들은 이미 인에이블되어 그 행을 액세스함.

서브블록들을 인에이블하여 이와 동시에 그 행을 액세스함.

본 발명의 실시예에 따라, 슬로우 투 폴을 야기하는 저항 단선 결함의 종류를 검출하기 위해서, 행렬의 서브블록은 이미 인에이블되어 있어야 하고, 그 다음에 본 방법은 "매우 작은 점프" 조건이 검증되도록 이전 액세스에 대해 가장 가까운 행만 인에이블하는 단계를 포함한다. 이는, 서브 블록들, 즉, Z 블록, U 섹션, 클러스터가, 행들 중 하나(짝수/홀수)를 액세스하는 감지 동작 동안에 이미 인에이블되어 있고, 동일한 서브블록에 속하는 다음 행(짝수/홀수)으로만 점프하여, 단선 결함을 검출한다는 것을 의미한다.

슬로우 투 라이즈를 야기하는 저항 단선 결함의 종류를 검출하기 위해서, 행렬의 서브 블록 및 메모리 행은 동시에 인에이블되어야 한다. 이는, Z 블록이라는 행렬의 서브블록이 감지 동작 동안에 인에이블되지 않아야 한다는 것을 의미한다. 각 메모리 액세스 동안에, 새로운 서브 블록이 인에이블되어야 한다.

X 디코더 테스트

삽입된 X 디코더 지연 오류 : 슬로우 투 폴 및 슬로우 투 라이즈는 두 가지 의 메모리의 서로 다른 오류 동작을 나타낸다. 슬로우 투 라이즈 오류 모델은 2개의 워드의 AND처럼 동작하는 판독 동작의 결과에 영향을 미치지만, 슬로우 투 라이즈 오류는 GBL 방전을 방지하고, 각 판독 싸이클에서 부하 동작이 수행되기 때문에 판독 결과가 1을 제공한다.

X 디코더의 경우에, 삽입된 지연 오류는 오류 액세스 검출을 쉽게 만드는 완전한 워드에 영향을 미친다. 그러나, ROM에서 2개의 워드의 AND 로직은, 연속적으로 액세스되는 워드가 틀린 워드보다 많은 0을 포함하거나, 지연 오류를 감출 수 있는 부분적으로 동일한 이진 데이터를 포함하면 정확한 답을 제공할 수도 있다.

X 디코더 위치를 알 수 있게 하는 RUT의 설계에 대해 연구하였다. X 디코더의 외부 부분은 모든 Z 블록에 의해 공유되지만, 짝수/홀수 및 내부 X 디코더는 고유한 Z 블록에 속한다. 모든 지연 오류를 커버하기 위해서, 모든 Z개 블록에 대해 동일한 테스트 알고리즘을 적용해야 한다. X개 디코더 블록의 위치는 테스트 알고리즘을 2차원으로 만든다. 그러나, X 디코더의 내부 지연 오류를 커버하기 위해서 나머지 Z개 블록에 대해 동일한 테스트를 적용해야 한다.

슬로우 투 폴

X 디코더에서의 슬로우 투 폴 오류는 다음과 같이 설명될 수 있다. 즉,

오류가 있는 메모리 행은 판독 싸이클 이후에도 선택되며, 이는 연속하는 판독 동작이 이전의 판독 동작에 의해 영향을 받을 수 있다는 것을 의미한다.

RUT의 Pstar 모델의 시뮬레이션은, 메모리의 오류가 있는 동작이, 정확한 메모리 워드와 오류가 있는 메모리 워드의 AND 로직이라는 것을 나타낸다.

슬로우 투 폴 오류를 검출하기 위한 조건은 다음이다.

1. AND 로직 연산이 다음 조건을 검증해야 한다. 즉, AND(D_i, D_i ₊₁) ≠ D_i ₊₁, 여기서 D_i 및 D_i ₊ ₁는 각각 연속적으로 판독되는 오류가 있는 메모리 워드 및 바른 메모리 워드이다.

2. 메모리는 하나 보다 많은 Z 블록을 포함할 수 있고, 각각의 Z 블록은 그 자신의 내부 X 디코더와, X 및 Y 디코더의 제 2의 작은 외부 부분을 포함하기 때문에, 내부 지연 오류를 커버하기 위해서 나머지 Z 블록에 대해 동일한 테스트 시퀀스를 적용하는 것이 필요하다. 이와 동시에, Z 어드레스는 하나의 Z 블록의 내부 X 디코더의 테스트 동안에 일정하게 유지되어야 하고, 그렇지 않으면, 슬로우 투 폴 오류 모델이 숨겨진다.

3. 행렬 내에서 "매우 작은 점프"를 수행하기 위해서, X 디코더에 의해 제어되고, 슬로우 투 폴 오류를 감지하는 것이 필요하고, 그렇지 않으며, 계층적 설계로 인해 검출되지 않는다. Z 블록은 단지 64개 행을 포함할 수 있는 U 섹션으로 나뉘고, X 디코더의 최상위 비트에 의해 제어되는 U 구동기에 의해 제어된다. U 섹션은 4개의 행의 클러스터로 나뉜다. 각각의 클러스터는 2개의 행의 2개의 서브클러스터로 나뉜다. 메모리 내에서의 매우 작은 점프는, 양 행이 테스트될 때까지 고유 서브클러스터에 머무르고, 4개의 행이 테스트될 때까지 하나의 클러스터에 머무르고, 모든 행들이 테스트될 때까지 동일한 Z 블록에 머무른다는 것을 의미한다. 이러한 조건이 반복되지 않으면, 슬로우 투 폴 오류의 감지 동작은 바르게 수행되지 않아, 이러한 오류들이 감지되지 않을 수 있다.

4. ROM에서, 슬로우 투 오류가 올바른 답을 나타낼 수 있기 때문에, 각 행에 2개의 비트가 추가되어야 한다. 이러한 2개의 비트는 AND 로직 동작을 검출할 수 있게 하는 특수한 데이터를 포함한다. 이러한 추가에 의해서, ROM 내용으로 인한 오류 은닉은 방지된다. 2개의 연속하는 행의 추가 비트가 각각 데이터 01 및 10을 포함하면, 연속하는 행에 속하는 오류가 있는 워드와 올바른 워드의 AND 로직 값은 슬로우 투 오류의 검출을 보장하기 위한 추가된 비트에서 00을 나타낸다.

결론:

모든 Z 블록에서, 내부 및 외부 디코더가 검출되어야 한다. 슬로우 투 폴 오류는 조건 1, 2, 3 및 4가 지켜지면, 완전히 커버된다.

전력 소모로 인해, 판독 로직 값이 반전되며, 이는 판독 값이 저장되어 있는 값과 다를 수 있다는 것을 의미한다.

조건 1은 메모리의 실제 내용, 즉, 셀의 실제 내용과 관련되지만, 판독 로직 값과 관련되지 않는다.

슬로우 투 폴 오류에 대한 방법:

액세스되는 위치는 양 위치의 행들이 판독될 때까지 동일한 Z 블록, 동일한 U 섹션, 동일한 클러스터, 동일할 서브클러스터에 머물러야 한다. 프로세스는 4개의 행이 판독될 때까지 동일한 클러스터의 다음 서브클러스터에 적용되어야 한다. 연속적으로, 다음 판독 동작은, 제 1 U 섹션이 종료될 때까지 다음 클러스터에 적용되어야 한다. 나머지 프로세스는 그들 모두가 판독될 때까지 다음 U 섹션에 동일한 방식으로 적용된다. 이러한 동작은 각 Z 블록에 대해 X 디코더의 오름차순/내림차순 어드레스의 개념과 상충한다. 최상위 비트는, 최하위 비트 상에서 급격한 변경이 실행되는 충분한 시간 동안 이전의 어드레스와 동일한 값으로 유지된다. 최상위 비트와 최하위 비트 사이에 있는 중간 비트(medium bits)가 이전의 어드레스와 동일한 값으로 유지되면, 4개의 행의 동일한 클러스터 상에서 판독 동작이 실행된다. 완전한 어드레스의 비트들이, 최하위 2개의 비트가 변하는 동안 이전의 어드레스와 동일하게 유지되면, 동일한 서브클러스터 상에서 그리고 동일한 클러스터 상에서 연속적인 판독 동작이 실행된다. 따라서, 동일한 서브클러스터에 속하는 2개의 행의 판독 동작은 연속적으로 실행되고, 동일한 클러스터에 속하는 4개 행의 판독 동작도 연속적으로 실행되고, 마지막으로, 동일한 U 섹션에 속하는 행의 판독 동작이 오름차순/내림차순 어드레스로 연속적 실행된다.

슬로우 투 폴 오류의 감지 동작은 동일한 행의 세트에 유지되고, 이웃 행을 판독, 즉, "매우 작은 점프"를 하는 것으로 이루어진다.

하나의 Z 블록에 대해 X 디코더에 대한 테스트 패턴의 예.

256개 행의 ROM에 있어서, 6개의 X개 비트가 필요하다. ROM은, 4개의 섹션으로 나뉘며, 4개의 섹션이 디코딩되기 위해서는 2개의 U 구동기가 필요하다. X 디코더의 최상위 비트는 4개 섹션을 디코딩하기에 충분하다.

내림차순 어드레스로도 동일한 시스템을 따르며, 슬로우 투 폴 오류의 범위를 완전히 커버하는 것을 가능하게 한다. 오름차순 동안에, 하나의 정해진 서브클러스터의 제 1 행은, 그 서브클러스터의 제 1 판독 동작에 의해서 감지되며 동일한 서브클러스터의 제 2 행의 판독 동작 동안에 오류가 검출될 수 있는 행인 것으로 가정하자. 판독 동작이 내림 차순으로 적용되면, 제 2 행은 제 1 판독 동작 동안에 감지되고, 동일한 서브클러스터의 제 2 판독 동안에 검출된다. 따라서, 슬로우 투 폴 오류의 완전한 범위가 커버된다.

슬로우 투 라이즈 오류

X 디코더에서 슬로우 투 라이즈 오류는 다음과 같이 정의될 수 있다:

메모리 행은 올바른 X 어드레스가 적용되면 판독 싸이클 동안에 선택되지 않는 것으로 남는다.

ROM의 아날로그형 시뮬레이션은 오류 메모리 워드의 판독 결과가 2진 벡터 1이라는 것을 나타낸다.

슬로우 투 라이즈 오류를 검출하기 위한 조건 다음이다. 즉,

블록 사이에서 "매우 큰 점프"가 수행되면 슬로우 투 라이즈 오류가 감지된다. 이는, Z 블록의 U 섹션들 사이에서, U 섹션의 클러스터들 사이에서, 그리고 마지막으로 클러스터의 서브클러스터들 사이에서 점프하는 것을 의미한다. 이러한 지연 문제의 간단한 개념은 이러한 종류의 지연 오류를 검출하는 것이 용이하지만, 감지 조건 지켜지지 않으면, 판독 동작이 올바른 내용을 생성할 수 있고 슬로우 투 라이즈 오류는 검출되지 않고 남는 개념이 된다.

다음 동작들간에는 차이가 있다. 즉,

블록이 이미 인에이블되어 있고, 그 행을 액세스함.

블록을 인에이블함과 동시에 그 행을 액세스함.

첫 번째 동작은 그 행을 포함하는 블록이 이미 인에이블되어 있으므로 슬로우 투 라이즈 오류를 정확하게 감지하지 않고, 오류가 검출되지 않고 남을 수 있다. 두 번째 동작은 판독 액세스 동안에 그 행을 포함하는 블록도 인에이블되기 때문에 슬로우 투 라이즈 오류를 감지하는 올바른 방식이다. 이는, 블록 및 행이 동시에 액세스될 수 있게 한다. ROM의 계층적 설계로 인해 서로 다른 블록 레벨이 존재한다. 모든 블록 레벨이 액세스되는 행과 동시에 인에이블되면 슬로우 투 라이즈 오류가 검출될 수 있다. 결정되는 Z 블록 내에서, 서로 다른 레벨의 슬로우 투 라이즈 오류를 초래하는 U 섹션, 클러스터, 서브클러스터 및 행이 검출되어야 한다. 오류 커버리지는, 문제가 행 레벨로 줄어들면 나타나지 않을 수 있다는 것을 설명하는 내부 지연으로 인해 최대치에 도달한다.

결론:

슬로우 투 라이즈 문제는 U 섹션 내에서와 이들 간에, 클러스터 내에서와 이들 간에, 서브클러스터 내에서와 이들간에 그리고 마지막으로 행들간에 설명되어야 한다.

X 디코더 테스트에 대한 최종 결론:

슬로우 투 폴 오류를 검출하기 위해, 각 Z 블록의 메모리 행은 오름차순 및 내림차순으로 판독되어야 한다. X 디코더 테스트에서, Y 디코더 입력이 일정한 값에서 유지될 수 있기 때문에 판독되어야 하는 행 당 하나의 워드만 테스트한다?. 본 알고리즘은, 하나의 Z 블록의 전체 행들을 오름차순 어드레스로 판독하고, 그 다음에, 내림차순 어드레스로 판독하는 것으로 이루어진다. 슬로우 투 라이즈 오 류에서, "매우 큰 점프"는 계층 설계의 오류가 있는 블록 및 오류가 있는 행 모든 행을 검출하는 것을 필요로 하는데, 이는 모든 행들이 판독될 때까지 제 1 행과 마지막 행 사이에서 점프하는 개념과 상충한다.

슬로우 투 폴 오류

각 Z 블록에 대해 수행

시작

Y 디코더를 일정한 값으로 유지;

모든 행을 오름차순 어드레스로 판독;

모든 행을 내림차순 어드레스로 판독;

종료

슬로우 투 라이즈 오류:

각 Z 블록에 대해 수행

시작

Y 디코더를 일정한 값으로 유지;

제 1 행을 판독;

마지막 행을 판독;

제 1 행 = 제 1 행 + 1;

마지막 행 = 마지막 행 - 1;

모든 행이 판독될 때까지 처리를 반복;

종료;

Y 디코더 테스트

Y 디코더 지연 오류는 2개의 부분, 즉, 스롤우 투 라이즈 및 슬로우 투 폴 오류로 나뉜다. 각 부분은 2개의 서로 다른 오류 결과, 즉, 워드 레벨 및 비트 레벨 결과를 가진다. Y 디코더에서 슬로우 투 라이즈 오류는 검출되기가 쉽우며 오류 당 하나의 패턴만을 필요로 한다. 슬로우 투 폴 오류는, 오류가 있는 그리고 올바른 데이터 위치 사이의 상호작용으로 인해 하나보다 많은 위치를 포함한다. 2개의 위치의 AND 또는 OR의 오류가 있는 동작으로 올바른 답이 생성될 수 있어, 오류가 감추어질 수 있다. 슬로우 투 라이즈 오류가 워드의 1 비트에만 영향을 미치면, 오류 커버리지를 상당히 감소시키며 우수한 답을 얻을 확률은 75%이다.

GBL 및 LBL의 슬로우 투 라이즈 오류를 검출하기 위해서, "매우 큰 점프"를 기초로 하는 알고리즘 동작이 적용되는데, "매우 큰 점프"의 개념은 각 판독 싸이클 동안에 새로운 GBL을 새로운 LBL로 선택하는 것으로 이루어진다. 새로운 GBL이 선택되면, 새로 선택한 LBL이 그 액세스를 테스트할 수 있게 하며 부하 동작을 테스트한다. GBL 및 LBL의 슬로우 투 라이즈 오류는 틀린 판독값이 항상 각각 0 및 1이면 검출된다. 모든 슬로우 투 라이즈 오류는 모든 조합이 수행되기 때문에 검출된다.

LBL의 슬로우 투 폴 오류를 검출하기 위해서, "매우 작은 점프"를 기초로 하는 알고리즘 동작이 적용된다. 작은 점프의 개념은 U 섹션 당 하나의 GBL을 선택 하고 양 LBL이 판독될 때까지 그 GLB로 남는 것으로 이루어진다. 셀의 내용은 오류 은닉을 방지하도록 고려해야 한다. 생성될 수 있는 AND 로직 값은 오류가 있는 LBL로 인해 올바른 답을 75% 제공한다.

X 디코더 지연 오류를 검출하기 위해 필요한 패턴의 개수는 Y 및 Z 디코더의 지연 오류를 검출하기 위해 필요한 패턴 개수보다 많다. Y 디코더의 테스트 알고리즘이 X 디코더의 테스트 알고리즘과 병합되면, Y 디코더의 오류 커버리지는 증가고, 오류 은닉이 해결된다. Y 디코더 테스트는 OR 및 AND의 오류가 있는 동작을 커버할 수 있도록 서로 다른 행들에 대해 반복된다. X 디코더 테스트에 대한 "매우 작은 점프"의 개념은 Y 디코더 테스트의 "매우 작은 점프"의 개념과 병합되며, X 디코더 테스트의 "매우 큰 점프"의 개념은 Y 디코더 테스트의 "매우 큰 점프"의 개념과 병합된다.

오류가 있는 Y 디코더는 오류 커버리지를 감소시킬 수 있는 비트 레벨에서의 메모리 동작에 영향을 미치지만, 병합으로 인해, 오류 커버리지는 다시 증가되고, 오류 은닉이 해결된다.

비트 레벨에서 보다 적은 패턴으로 Y 디코더의 슬로우 투 폴 오류를 완전히 커버하기 위해 제 2 테스트 방법이 적용될 수 있다. 이러한 방법은, 은닉 문제를 방지하기 위해 셀의 내용을 고려하는 것으로 이루어진다.

동일한 GBL의 LBL의 AND 오류가 있는 동작

U 섹션 당 각 GBL에 대해 수행

판독(C₁, 0), 여기서 C₁ ∈ LBL₁

판독(C₂, 0), 여기서 C₂ ∈ LBL₂

코멘트 : AND 로직이 0을 제공하고, LBL₁의 슬로우 투 폴 오류가 검출된다.

판독(C₃, 0), 여기서 C₃ ∈ LBL₂

판독(C₄, 0), 여기서 C₄ ∈ LBL₁

코멘트 : AND 로직이 0을 제공하고, LBL₂의 슬로우 투 폴 오류가 검출된다.

종료

GBL의 OR 오류가 있는 동작.

동일한 비트를 나타내는 GBL의 각 커플에 대해 수행

판독(C₁, 0), 여기서 C₁ ∈ GBL₁

판독(C₂, 0), 여기서 C₂ ∈ GBL₂

코멘트 : OR 로직이 부정확한 값으로서 검출될 수 있는 1을 제공한다.

판독(C₃, 0), 여기서 C₃ ∈ GBL₂

판독(C₄, 0), 여기서 C₄ ∈ GBL₁

코멘트 : GBL이 둘 다 동일한 비트를 나타내고, 서로 다른 비트를 나타내는 GBL들간에는 상호작용이 없는 것으로 관찰된다.

종료

Y 디코더 테스트는 내부 Y 디코더 위치로 인해 3차원이어야 한다. 각각의 Z 블록은 그 소유의 내부 Y 디코더를 포함하고, 또한 X 디코더는, Y 디코더가 제어하는 GBL 및 LBL을 포함하는 U 섹션을 선택한다.

모든 내부 Y 디코더는 Y 디코더 테스트에서 고려 대상이어야 하고, 이들은 Z 블록에서 U 섹션에 위치한다. 내부 Y 디코더의 지연 오류를 커버하기 위해서, X 및 Z 어드레스가 Y 디코더 테스트를 내부 Y 디코더에 적용할 수 있는 파라미터인 것으로 가정하자.

위에서 설명한 조건들이 지켜지고 내부 Y 디코더를 Y 디코더 테스트 동안에 고려하면, 오류 커버리지가 증가된다.

Z 디코더 테스트

Z 디코더 테스트는 다른 디코더에 대해 상대적으로 용이하다. 슬로우 투 라이즈 오류는, Z 블록의 제 1 판독 동작 동안에 쉽게 검출된다. 실제로, Z 디코더는 Y 섹션을 인에이블하지만, 전체 Z 블록을 인에이블하지는 않는다. 따라서, 슬로우 투 라이즈 오류는 Y 섹션의 레벨에거 테스트되어야 하고, Z 블록의 레벨에서 테스트되어서는 안된다. 그러나, Y 섹션에 관련된 슬로우 투 라이즈는 X 디코더 테스트 동안에 이미 테스트된다. 그러나, Z 블록 레벨에서는 슬로우 투 라이즈 오류는 실행되지 않는다. 이로써, 중복 테스트 패턴을 방지할 수 있다.

슬로우 투 폴 오류와 관련된 테스트의 제 2 부분은 비트 레벨에서의 메모리 내용에 영향을 미친다. 증폭기를 버스에 연결하는 멀티플렉서는 Z 디코더에 의해 제어된다. Z 디코더 또는 멀티플렉서의 레벨에서의 슬로우 투 폴 오류는 2개의 비트의 OR 로직 값처럼 동작한다. 올바른 답이 생성될 수 있고, 지연 오류가 쉽게 감추어질 수 있다.

은닉 문제 때문에, Z 디코더 테스트 동안에 메모리 내용을 고려해야 한다. 오류 커버리지를 감소시키는 오류 결과는 비트 레벨에서 관찰된다. 슬로우 투 폴 오류를 검출하기 위해서 액세스되는 메모리 위치는 모든 Z 블록 및 멀티플렉서를 커버한다. Z 디코더 동안에 판독되는 메모리 위치는 어느 메모리 위치가 슬로우 투 폴 오류를 검출하는 것을 도울 수 있는 지를 알도록 선택되어야 한다. 모든 워드 비트는 커버되어야 한다. Z 블록이 데이터 0 및 1을 포함하면, 테스트 알고리즘은 다음과 같이 표현될 수 있다. 즉,

제 1 Z 블록을 선택

내용이 00...00인 메모리 위치를 판독

다음 Z 블록을 선택

내용이 111...1인 메모리 위치를 판독

모든 Z 블록이 판독될 때까지 이러한 처리를 반복

마지막 Z 블록을 선택

내용이 000...0인 메모리 위치를 판독

마지막 Z 블록을 선택

내용이 111...1인 메모리 위치를 판독

메모리의 설계는 이러한 알고리즘을 적용하기 위한 조건을 검사하기 위해 변경될 수 있다. 0 및 1이 각 Z 블록에 추가될 수 있지만, 동일한 알고리즘은 멀티플렉서 지연을 커버하기 위해 변경될 수 있다.

요약하면, 슬로우 투 폴 및 슬로우 투 라이즈 둘 다를 초래하는 저항 단선 결함을 커버하기 위한 예시적인 테스트 알고리즘을 처음으로 개시한다.

테스트 알고리즘:

행 디코더 테스트(도 6 참조)

각 Z 블록에 대해 수행/* 행 디코더에서 슬로우 투 폴의 검출 */

시작

열 디코더를 일정한 값으로 유지;

시작

모든 행을 오름차순 어드레스로 액세스;

모든 행을 내림차순 어드레스로 액세스;

종료:

/* 행 디코더에서 슬로우 투 라이즈의 검출 */

반복

제 1 행을 액세스;

마지막 행을 액세스;

제 1 행을 액세스;

제 1 행 = 제 1 행 + 1;

마지막 행 = 마지막 행 - 1;

모든 행이 액세스될 때까지 처리를 반복;

종료

열 디코더 테스트(도 8 참조)

각 블록에 대해 수행/* 열 디코더에서 슬로우 투 폴의 검출 */

시작

행 디코더를 일정한 값으로 유지;

시작

모든 열을 오름차순 어드레스로 액세스;

모든 열을 내림차순 어드레스로 액세스;

종료;

/* 열 디코더에서 슬로우 투 라이즈의 검출 */

반복

제 1 열을 액세스;

마지막 열을 액세스;

제 1 열을 액세스;

제 1 열 = 제 1 열 + 1;

마지막 열 = 마지막 열 - 1;

모든 열이 액세스될 때까지 처리를 반복;

종료;

Z 블록 디코더 테스트(도 9 참조)

행 및 열 디코더를 일정한 어드레스에 유지

시작/* Z 블록 디코더에서 슬로우 투 폴의 검출 */

모든 Z 블록을 오름차순 어드레스로 액세스;

모든 Z 블록을 내림차순 어드레스로 액세스;

종료;

시작/* Z 블록 디코더에서 슬로우 투 라이즈의 검출 */

반복

제 1 Z 블록을 액세스;

마지막 블록을 액세스;

제 1 블록을 액세스;

제 1 블록 = 제 1 블록 + 1;

마지막 블록 = 마지막 블록 - 1;

모든 블록이 액세스될 때까지 처리를 반복;

종료.

"매우 작은 점프" 및 "매우 큰 점프"라는, 슬로우 투 폴 동작을 야기하는 저항 단선 결함 및 슬로우 투 라이즈 동작을 야기하는 저항 단선 결함 둘 다를 민감 하게 하는 키 개념에 의해, 본 발명은 저항 단선 오류 커버리지를 상당히 증가시킨다. 슬로우 투 폴 및 슬로우 투 라이즈 상태가 확인되면, 슬로우 투 폴 동작은 2개의 메모리 워드의 동시 액세스를 야기하고, 메모리 출력이 두 개의 메모리 워드의 AND 또는 OR 로직으로서 동작하는 반면, 슬로우 투 라이즈는 메모리 설계에 따라 달라지는 틀린 로직 값 0 또는 1을 제공한다. 작은 및 큰 점프는 바람직하게, 열 및 Z 블록 디코더에도 적용되어서, 모든 메모리 디코더에서의 저항성 단선 결함이 커버된다.

위에서 본 발명의 실시예는 단지 예로서 설명되었고, 첨부하는 청구의 범위에 의해 정의되는 본 발명의 범주로부터 벗어남이 없이 기술한 실시예에 수정 및 변경이 이루어질 수 있다는 것을 당업자라면 이해할 수 있을 것이다. 또한, 본 명세서에서 용어 "포함하는"이란, 다른 소자나 단계들을 배제하지 않고, 단수 표현이 복수의 소자나 단계들의 존재를 배제하는 것이 아니며, 단일 프로세서 또는 다른 유닛이 청구의 범위에서 인용하는 각종 수단의 기능들을 수행할 수 있다는 것을 이해할 수 있을 것이다.

Claims

논리 데이터를 수신하는 셀의 행렬을 포함하는 전자 회로를 테스트하는 방법으로서,

상기 셀의 행렬은 각각의 블록이 셀의 n(n은 1보다 큰 정수)개 행을 포함하는 복수의 Z 블록으로 나뉘고,

상기 방법은 상기 행렬에 있는 각각의 상기 셀을 액세스하는 단계를 포함하고,

모든 n개의 행이 액세스될 때까지 연속하는 2개의 셀 액세스가 동일한 Z 블록에서 이루어지는 것을 특징으로 하는

전자 회로 테스트 방법.
제 1 항에 있어서,

각각의 상기 Z 블록은 복수의 U 섹션으로 나뉘며, 각각의 상기 U 섹션은 제각각의 상기 Z 블록의 n개 행 중 일부를 포함하고,

상기 방법은 상기 U 섹션 내에 있는 모든 행이 액세스될 때까지 연속하는 2개의 셀 액세스가 동일한 U 섹션에서 이루어지는 것을 특징으로 하는

전자 회로 테스트 방법.
제 2 항에 있어서,

각각의 상기 U 섹션은 복수의 클러스터로 나뉘며, 각각의 상기 클러스터는 제각각의 상기 U 섹션의 행 중 일부를 포함하고,

상기 방법은 상기 클러스터 내에 있는 모든 행을 액세스할 때까지 연속하는 2개의 액세스가 동일한 클러스터에서 이루어지는 것을 특징으로 하는

전자 회로 테스트 방법.
제 3 항에 있어서,

각각의 상기 클러스터는 복수의 서브클러스터로 나뉘며, 각각의 상기 서브클러스터는 제각각의 상기 클러스터의 행 중 일부, 바람직하게는 2개를 포함하고,

상기 방법은 상기 서브 클러스터 내에 있는 모든 행을 액세스할 때까지 연속하는 2개의 액세스가 동일한 서브클러스터에서 이루어지는 것을 특징으로 하는

전자 회로 테스트 방법.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 셀 액세스는 판독 및/또는 기록 동작을 포함하며, 상기 선택된 블록 내에 있는 셀들의 각 행에 대해서 오름차순 어드레스로 그리고 그 다음에 내림차순 어드레스로, 또는 내림차순 어드레스로 그리고 그 다음에 오름차순 어드레스로 수행되는

전자 회로 테스트 방법.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

상기 Z 블록은 오름차순 및/또는 내림차순 어드레스로 선택되는 전자 회로 테스트 방법.
논리 데이터를 수신하는 셀의 행렬을 포함하는 전자 회로를 테스트하는 장치로서,

상기 셀의 행렬은 각각의 블록이 셀의 n(n은 1보다 큰 정수)개 행을 포함하는 복수의 Z 블록으로 나뉘고,

상기 장치는 상기 행렬 내에 있는 각각의 상기 셀을 액세스하는 단계를 포함하고,

모든 n개의 행이 액세스될 때까지 연속하는 2개의 셀 액세스가 동일한 Z 블록에서 이루어지는 것을 특징으로 하는

전자 회로 테스트 장치.
논리 데이터를 수신하는 셀의 행렬을 포함하는 전자 회로를 테스트하는 방법으로서,

상기 셀의 행렬은 각각의 블록이 셀의 n(n은 1보다 큰 정수)개 행을 포함하는 복수의 Z 블록으로 나뉘고, 각각의 상기 Z 블록은 복수의 U 섹션으로 나뉘며, 각각의 상기 Y 섹션은 제각각의 상기 Z 블록의 n개 행 중 일부를 포함하고,

상기 방법은 상기 행렬 내에 있는 각각의 상기 셀을 액세스하는 단계를 포함하고,

모든 n개의 행이 액세스될 때까지 연속하는 2개의 셀 액세스가 동일한 Z 블록에서 이루어지는 것을 특징으로 하는

전자 회로 테스트 방법.
제 8 항에 있어서,

각각의 상기 Z 블록은 오름차순 및/또는 내림차순으로 선택되는 전자 회로 테스트 방법.
제 8 항 또는 제 9 항에 있어서,

각각의 상기 U 섹션은 복수의 클러스터로 나뉘며, 각각의 상기 클러스터는 제각각의 상기 U 섹션의 셀의 행 중 일부를 포함하는 전자 회로 테스트 방법.
제 10 항에 있어서,

각각의 클러스터는 복수의 서브 클러스터로 나뉘며, 각각의 서브 클러스터는 제각각의 상기 클러스터의 행 중 일부, 바람직하게는 2개를 포함하는 전자 회로 테스트 방법.
제 8 항 내지 제 11 항 중 어느 한 항에 있어서,

다음,

a) 제 1의 Z개 블록을 선택하는 싸이클과,

b) 다음 논리 어드레스 순서,

i) 제 1 행,

ii) 마지막 행,

iii) 상기 제 1 행 + 1 과 동일한 논리 어드레스를 갖는 행,

iv) 상기 마지막 행 - 1과 동일한 논리 어드레스를 갖는 행

으로 선택된 Z 블록 내에 있는 셀의 행의 각각을 액세스하는 싸이클

과 같은 연속하는 싸이클의 시퀀스를 포함하는

전자 회로 테스트 방법.
논리 데이터를 수신하는 셀의 행렬을 포함하는 전자 회로를 테스트하는 장치로서,

상기 셀의 행렬은 각각의 블록이 셀의 n(n은 1보다 큰 정수)개 행을 포함하는 복수의 Z 블록으로 나뉘고, 각각의 상기 Z 블록은 복수의 U 섹션으로 나뉘며, 각각의 상기 U 섹션은 제각각의 상기 Z개 블록의 n개 행 중 일부를 포함하고,

상기 장치는 상기 행렬 내에 있는 각각의 셀을 액세스하기 위한 수단을 포함하고,

연속하는 2개의 셀 액세스는 동일한 Z 블록 내에서 서로 다른 U 섹션에서 수행되도록 하는 것을 특징으로 하는

전자 회로 테스트 장치.
논리 데이터를 수신하는 셀의 행렬을 포함하는 전자 회로를 테스트하는 방법으로서,

상기 셀의 행렬은 각각의 블록이 셀의 n(n은 1보다 큰 정수)개 행을 포함하는 복수의 Z 블록으로 나뉘고, 각각의 상기 Z 블록은 복수의 U 섹션으로 나뉘며, 각각의 상기 U 섹션은 제각각의 상기 Z개 블록의 n개 행 중 일부를 포함하고,

상기 방법은 상기 행렬 내에 있는 각각의 셀을 액세스하기 위한 단계를 포함하고,

상기 Z 블록 내에 있는 모든 n개의 행이 액세스될 때까지 연속하는 2개의 셀 액세스가 동일한 Z 블록에서 이루어지도록 상기 행렬 내의 각각의 상기 셀을 액세스하는 단계를 포함하는 제 1 단과,

연속하는 2개의 셀 액세스가 동일한 Z 블록 내에서 서로 다른 U 섹션에서 수행되도록 상기 행렬 내의 각각의 상기 셀을 액세스하는 단계를 포함하는 제 2 단인 2개의 단을 포함하는 것을 특징으로 하는

전자 회로 테스트 방법.