JP3821621B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、メモリ回路を有する半導体集積回路に関する。
【0002】
【従来の技術】
近年、メモリ回路をロジック回路と共に1チップに集積して特定のシステムを構成するいわゆるメモリ混載ロジックLSI(システムLSI)が注目されている。メモリ混載ロジックLSIではこれまで別々のチップに形成されていたメモリ機能とロジック機能を1チップ化するため、システムの高性能化、低消費電力化、小型化(部品数の削減)が図られる。
【0003】
現在、メモリ混載ロジックLSIの開発の方向は大別して二つある。一つは、カスタム・ロジックにカスタム・メモリを混載するカスタムLSIである。もう一つは、セミカスタムLSIであるASICに、機能ブロックとして設計されたメモリ回路(メモリマクロ)を混載するものである。特に後者のASICは、短いTATでユーザーの多様な要求に応えられるものとして注目されている。そしてこの様なASICに混載するメモリマクロとして、構成変更可能なメモリマクロ(リコンフィギャラブル・メモリマクロ)も開発されている。
【0004】
【発明が解決しようとする課題】
ASICに混載される構成変更可能なメモリマクロは、多くの用途や製品にそれぞれ異なる構成として使用されるから、製品個別の構成でテストを行うと、製品毎にテストプログラムが異なり、テストコストが増大する。
また、1チップに複数のメモリマクロを搭載するメモリ混載ロジックLSIでは、複数のメモリマクロに対して別々にアドレス空間を割り当てなければならず、これら複数のメモリマクロを一括してテストすることができない。
【0005】
この発明は、メモリ回路を可逆的に構成変更可能として、メモリ回路のテストコスト削減や性能切り換えを可能としたLSIを提供することを目的としている。
【0006】
【課題を解決するための手段】
この発明の一態様に係る半導体集積回路は、ロウアドレス及びカラムアドレスによってアドレスが構成されロウ及びカラムの大きさが変更可能なメモリ回路と、ロウ及びカラムの大きさが異なる複数通りのメモリ回路に対して共通のテストプログラムを適用するために、前記ロウアドレス及び前記カラムアドレスについて外部アドレスと前記メモリ回路の内部アドレスとの割り当てを切り換え、ロウ及びカラムの大きさのいずれか一方を前記複数通りのメモリ回路に共通する大きさに揃えるように変更する構成変更回路とを有することを特徴とする。
また、この発明の他の態様に係る半導体集積回路は、ロウアドレス及びカラムアドレスによってアドレスが構成され、ロウ及びカラムの大きさが異なる構成である少なくとも2つ以上のメモリ回路と、前記少なくとも2つ以上のメモリ回路に対して共通のテストプログラムを適用するために、前記ロウアドレス及び前記カラムアドレスについて外部アドレスと前記メモリ回路の内部アドレスとの割り当てを切り換え、前記少なくとも2つ以上のメモリ回路のロウ又はカラム大きさのいずれか一方を揃える構成変更回路とを有することを特徴とする。
【0007】
この発明によると、メモリ回路を構成変更可能とすることにより、例えば多くの用途や製品にそれぞれ異なる構成として使用されるメモリ回路を、共通の構成でテストを行うことが可能になり、テストコストの削減が図られる。
また、1チップに複数のメモリ回路を搭載するLSIでは、同様にメモリ回路の構成を変更可能とすることにより、これら複数のメモリ回路に対して一連のアドレス空間を割り当てて一括してテストするということが可能になる。
【0008】
この発明において、構成変更回路は例えば、構成情報信号により制御されて外部ロウアドレスと固定電位とを切り換える第1のマルチプレクサ群を用いて構成されて、異なる2種の内部ロウアドレスを発生するロウアドレス切り換え回路と、構成情報信号により制御されて外部カラムアドレスと固定電位とを切り換える第2のマルチプレクサ群を用いて構成されて、異なる2種の内部カラムアドレスを発生するカラムアドレス切り換え回路とを備えて構成される。
【0009】
また、1チップに複数のメモリ回路を搭載するLSIにおいては、構成変更回路は例えば、テストモードにおいて、複数のメモリ回路について、外部アドレスのインクリメントにより連続的にアクセスされるように内部アドレスを割り当てるものとすることにより、テストが容易になる。
【0010】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
[実施の形態1]
図1(a)(b)は、この発明の一実施の形態によるメモリ混載LSIにおけるメモリマクロ1の概略構成とそのアドレス割り付けを示し、図2(a)(b)は同じメモリマクロ1について他の概略構成とそのアドレス割り付けを示している。図1(a)(b)では、外部から入力される構成情報信号CONFが“0”であり、図2(a)(b)では構成情報信号CONFが“1”である。メモリマクロ1はこの実施の形態の場合64kビットの容量であり、これが図1(a)(b)では4kロウ×16カラムとして構成され、図2(a)(b)では1kロウ×64カラムとして構成されている。この構成の相違は、構成情報信号CONFの“0”,“1”により切り換えられる。
【0011】
メモリマクロ1はこの実施の形態の場合DRAMである。メモリマクロ1は、ワード線WLとカラム選択線CSLの各交点位置にメモリセルMCが配置されたメモリセルアレイ2と、ワード線選択を行うロウデコーダ3、カラム選択線の選択を行うカラムデコーダ4(4a,4b)とを有し、入力されるロウアドレスRA[0:11]とカラムアドレスCA[0:5]により対応したメモリセルMCへのデータ書き込み又は読み出しが可能となっている。
【0012】
ロウアドレスRA[0:11]とカラムアドレスCA[0:3]の入力部にはそれぞれ構成情報信号CONFが入る構成変更回路5a,5bが設けられている。これらの構成変更回路5a,5bではそれぞれロウアドレスRA[0:11],カラムアドレスCA[0:5]の全てを使用するか否かを決定している。図1(a)(b)の場合には、構成情報信号CONF=“0”により、ロウ側の構成変更回路5aでは外部から供給されるロウアドレスRA[0:11]が全て有効とされて内部ロウアドレスRAINT[0:11]となり、これがロウデコーダ3に与えられる。ロウデコーダ3は、内部ロウアドレスRAINT[0:11]に対応してワード線WLを活性化する。この例では、内部ロウアドレスが12ビットであり、1本/4k本のワード線活性化がなされる。
【0013】
このとき、カラム側の構成変更回路5bでは、構成情報信号CONF=“0”により、カラムアドレスCA[0:5]の上位2ビットが無視されて内部カラムアドレスCAINT[0:3]となり、これが一方のカラムデコーダ4aに供給される。このカラムデコーダ4aは、内部カラムアドレスCAINT[0:3]に対応したカラム選択線CSLを活性化する。もう一方のカラムデコーダ4bは、図のx方向を全てロウアドレスに割り振らない場合に必要とされる、内部カラムアドレスCA[4:5]に対応するものである。図1(a)(b)の例では内部カラムアドレスCA[4:5]は無効であって、カラムデコーダ4bは使用されない。
【0014】
図2(a)(b)の場合は、構成情報信号CONF=“1”により、ロウ側の構成変更回路5aではロウアドレスRA[0:11]の上位2ビットを無効にして内部ロウアドレスRAINT[0:9]を発生して、これがロウデコーダ3に供給される。このときロウデコーダ3により、1本/1k本のワード線活性化がなされる。一方、カラム側の構成変更回路5bでは、カラムアドレスCA[0:5]が全て有効とされて内部カラムアドレスCAINT[0:5]が発生される。この内部カラムアドレスCAINT[0:5]の下位4ビットが一方のカラムデコーダ4aに送られ、上位2ビットは他方のカラムデコーダ4bに送られる。即ち、カラムデコーダ4aは内部カラムアドレスCAINT[0:3]に対応するカラム選択線CSLを活性化し、カラムデコーダ4bは内部カラムアドレスCAINT[4:5]に対応するカラム選択線CSLを活性化する。
【0015】
以上のようにこの実施の形態の場合、メモリマクロ1は、構成情報信号がCONF=“0”である図1(a)(b)では、4kロウ×16カラム構成として、ロウアドレスRA[0:11]とカラムアドレスCA[0:3]が使用される。また構成情報信号がCONF=“1”である図2(a)(b)では1kロウ×64カラム構成として、ロウアドレスRA[0:9]とカラムアドレスCA[0:5]が使用される。この様に、メモリマクロ1を構成情報信号により異なる構成としてアクセスできるようにすることにより、メモリマクロ1が異なるLSI製品で異なる構成として使用される場合に、それらのマクロ1を共通の構成としてテストを容易にすることができる。
【0016】
具体的に、メモリマクロ構成が異なる製品を同一メモリマクロ構成としてテストする場合の好ましい態様としては、ロウアドレスの大きさの異なるメモリマクロを全て、ロウの最小単位である1kロウ構成に変更することである。即ち、図2(a)(b)の構成が実際の製品上の構成であるとして、図1(a)(b)を複数製品について共通のテストを行うための構成とする。
【0017】
図3は、この実施の形態において、図1(a)(b)の構成と図2(a)(b)の構成の変更を可能とするロウ側の構成変更回路5aおよぴロウデコーダ3の部分の具体的な構成を示す。この構成変更回路5aは、マルチプレクサを用いて構成されたロウアドレス切り換え回路である。即ち上位2ビットのロウアドレスRA[10:11]の有効又は無効を決定して相補的内部ロウアドレスRAINTt[10:11],RAINTc[10:11]を得るための4個のマルチプレクサ51(51a〜51d)と2個のインバータ52a,52bを有する。
【0018】
これらのマルチプレクサ51は、構成情報信号CONFが入るスイッチ端子Sにより、第1の入力端子0と第2の入力端子1を切り替えて出力端子Oに接続する機能を有する。マルチプレクサ51a,51cの第1の入力端子0にはそれぞれロウアドレスRA[11],RA[10]が入り、マルチプレクサ51b,51dの第1の入力端子0にはそれぞれインバータ52a,52bによりロウアドレスRA[11],RA[10]の反転信号が入る。マルチプレクサ51a〜51dの第2の入力端子1には、Vccが入る。
【0019】
ロウデコーダ3は、1kロウの選択に用いられるANDゲートG0〜G3と、1kロウ内選択を行うデコード部RD0〜RD3とを有する。ANDゲートG0〜G3は、内部ロウアドレスRAINTt[10:11],RAINTc[10:11]の全ての組み合わせが入り、その一致検出により1kロウの選択信号1KR SEL[0]〜1KR SEL[3]を出力するものである。
下位のロウアドレスRA[0:9]は構成変更回路5aをスルーして、直接ロウデコーダ3の1kロウ内選択を行うデコード部RD0〜RD3に入る。従ってデコード部RD0〜RD3に入力されている1kロウ選択信号1kR SEL[0:3]が活性化されていれば、対応する1kロウブロック20〜23の中のRA[0:9]に対応するワード線が活性化される。
【0020】
即ち、構成情報信号CONFが“0”であり、従ってスイッチ端子Sが“L”の場合、マルチプレクサ51aによりロウアドレスRA[11]が内部ロウアドレスRAINTtとなり、マルチプレクサ51bによりその反転した内部ロウアドレスRAINTcが得られる。同様に、マルチプレクサ51c,51dにより、ロウアドレスRA[10]に対応した相補的内部ロウアドレスRAINTt,RAINTcが得られる。
【0021】
例えば、ロウアドレスRA[10]=H,ロウアドレスRA[11]=Lとする。このとき、内部ロウアドレスは、RAINTt[10]=H,RAINTc[10]=L,RAINTt[11]=L,RAINTc[11]=Hとなる。これにより、ANDゲートG1の出力がHになり、他のANDゲートG0,G2,G3の出力はLになる。従って、選択信号1KR SEL[1]のみがHに活性化され、デコード回路RD1により1kロウずつのブロック20〜23のうち、ブロック21内の1本のワード線が活性化される。即ち、構成情報信号CONFが“0”のときは、メモリセルアレイ2では外部ロウアドレスRA[10:11]に対応した1kロウブロックが活性化されるため、4kロウの構成として動作する。
【0022】
構成情報信号CONFが“1”のときは、マルチプレクサ51の出力は全てVcc固定となり、ロウアドレスRA[10:11]は無効となる。このとき、内部ロウアドレスRAINTt[10:11],RAINTc[10:11]は全てHとなり、ANDゲートG0〜G3の全てにHが入るから、選択信号1KR SEL[0]〜1KR SEL[3]の全てがH、従って全ての1kロウブロック20〜23が活性になる。つまりメモリセルアレイ2の全1kロウブロックで同時にワード線WLが活性化され、1kロウの構成として動作する。
【0023】
図4は、図1(a)(b)の構成と図2(a)(b)の構成の変更を可能とするカラム側の構成変更回路5bおよぴカラムデコーダ4bの部分の具体的な構成を示す。この構成変更回路5bは、やはりマルチプレクサを用いて構成されたカラム後レス切り換え回路であり、上位2ビットのカラムアドレスCA[4:5]の有効又は無効を決定して相補的内部カラムアドレスCAINTt[4:5],CAINTc[4:5]を得るための4個のマルチプレクサ53(53a〜53d)と2個のインバータ54a,54bを有する。
【0024】
これらのマルチプレクサ53a〜53dは、構成情報信号CONFが入るスイッチ端子Sにより、第1の入力端子0と第2の入力端子1を切り替えて出力端子Oに接続する機能を有する。マルチプレクサ53a,53cの第1の入力端子0にはそれぞれカラムアドレスCA[5],CA[4]が入り、マルチプレクサ53b,53dの第1の入力端子0にはそれぞれインバータ54a,54bによりカラムアドレスCA[5],CA[4]の反転信号が入る。マルチプレクサ53a〜53dの第2の入力端子1には、Vccが入る。
【0025】
カラムデコーダ4bは、1kロウブロックの選択に用いられるANDゲートG10〜G13を有する。ANDゲートG10〜G13は、内部カラムアドレスCAINTt[4:5],CAINTc[4:5]の全ての組み合わせが入り、その一致検出により1kロウの選択信号1KC SEL[0]〜1KC SEL[3]を出力するものである。
下位のカラムアドレスCA[0:3]は構成変更回路5bをスルーして、直接もう一つのカラムデコーダ4aに入る。従って、入力されている1kロウブロック選択信号1KC SEL[0:3]が活性化されていれば、対応する1kロウブロック20〜23の中のCA[0:3]に対応したカラム選択線が活性化される。
【0026】
図4の動作は次の通りである。構成情報信号CONFが“0”であり、従ってスイッチ端子Sが“L”の場合、マルチプレクサ53aによりカラムアドレスCA[5]が内部カラムアドレスCAINTtとなり、マルチプレクサ53bによりその反転した内部カラムアドレスCAINTcが得られる。同様に、マルチプレクサ53c,53dにより、カラムアドレスCA[4]に対応した相補的内部カラムアドレスCAINTt,CAINTcが得られる。
【0027】
例えば、カラムアドレスCA[4]=H,カラムアドレスCA[5]=Lとする。このとき、内部カラムアドレスは、CAINTt[4]=H,CAINTc[4]=L,CAINTt[51=L,CAINTc[5]=Hとなる。これにより、ANDゲートG11の出力がHになり、他のANDゲートG10,G12,G13の出力はLになる。従って、選択信号1KC SEL[1]のみがHに活性化され、メモリセルアレイ2では1kロウブロック20〜23のうちブロック21内で1本のカラム選択線CSLが活性化される。即ち、外部カラムアドレスCA[4:5]に対応した1kロウブロックが活性化されるため、64カラム構成として動作する。
【0028】
構成情報信号CONFが“1”のときは、マルチプレクサ53の出力は全てVcc固定となり、カラムアドレスCA[4:5]は無効となる。このとき、内部カラムアドレスCAINTt[4:5],CAINTc[4:5]は全てHとなり、ANDゲートG10〜G13の全てにHが入るから、選択信号1KC SEL[0]〜1KC SEL[3]の全てがH、従って全ての1kロウブロック20〜23が活性になる。つまりメモリセルアレイ2の全1kロウブロックで同時にカラム選択線CSLが活性化され、16カラムの構成として動作する。
【0029】
なお、図3及び図4に用いられるマルチプレクサ51,53は例えば、図5のように構成される。即ち、入力0端子と入力1端子がそれぞれ一つの入力端子に接続され、スイッチ端子sの入力とこれをインバータI1で反転したデータが他の一つの入力端子に入るANDゲートG51,G52と、これらのANDゲートG51,G52の出力が入るNORゲートG53と、このNORゲートG53の出力を反転して出力とするインバータI2とを有する。これにより、スイッチ端子sに“H”が入力されると、入力0端子が出力端子に接続され、スイッチ端子sに“L”が入力されると、入力1端子が出力端子に接続されるという接続切り替えが行われる。
【0030】
以上のようにこの実施の形態によると、構成情報信号CONFの“0”,“1”により、64kのメモリマクロをロウとカラムの大きさの比が異なる構成として切り替えることができる。これにより、メモリ混載LSIのメモリマクロのテストにおいて、製品上の構成に依存するテストについては製品上の構成である4kロウ×16カラム構成のままテストを行い、構成に依存しないテストについては、メモリマクロを1k×64カラム構成に変更してテストを行うというように、テスト項目の分離ができる。従って、多くの製品のメモリマクロについて構成に依存しないテストを行う場合には、それらのメモリマクロを1kロウ構成にすることにより、テストプログラム等を共通化することができる。
【0031】
より具体的に、複数のメモリマクロを取りあげて説明する。図6(a)〜(c)はそれぞれ異なる製品上のメモリマクロを示している。図6(a)は、1kロウ×4kカラムの4Mメモリマクロであり、図6(b)は、4kロウ×2kカラムの8Mメモリマクロであり、図6(c)は、2kロウ×8kカラムの16Mメモリマクロである。これらのメモリマクロについて製品構成に依存するテスト項目のテストを行う場合には、メモリマクロの構成変更はできないから、そのままテストする。製品構成に依存しないテスト項目については、これらのメモリマクロの構成を構成情報信号により、図6(a)〜(c)のメモリマクロをそれぞれ図7(a)〜(c)のように、ロウアドレスの大きさ1kロウに揃えた構成に変更する。
【0032】
より具体的にいえば、図7(a)は図6(a)と同じで変更していない。図6(b)の4kロウ×2kカラムの構成のメモリマクロは、図7(b)のように1kロウ×8kカラムに変更し、図6(c)の2kロウ×8kカラムの構成のメモリマクロは、図7(c)のように1kロウ×18kカラムに変更する。
この様に複数のメモリマクロについてロウの大きさを同じにすれば、テストプログラムやフェイルビットマップのテンプレート等を共通化することができ、従ってテストコストの削減ができる。
【0033】
図8(a)〜(c)は、それぞれ図6(a)〜(c)のメモリマクロについてカラムの大きさを2kカラムに共通化した例である。この場合もテストプログラムやフェイルビットマップのテンプレート等を複数のメモリマクロのテストで共通化することができ、従ってテストコストの削減ができる。
【0034】
[実施の形態2]
図9は、別の実施の形態のメモリ混載LSIにおいて、3つのメモリマクロM1〜M3が1チップ上に形成されている例を示している。この例では、メモリマクロM1は、4kロウ×16カラム(=64kビット)であり、メモリマクロM2は、1kロウ×16カラム(=16kビット)であるが、1カラム2I/Oとしている。メモリマクロM3は、1kロウ×16カラム(=16kビット)である。各メモリマクロM1〜M3にはそれぞれ、図1のカラム側構成変更回路5bに対応する構成変更回路81〜83が設けられている。
【0035】
図10(a)は、図9の3つのメモリマクロM1〜M3を、あたかも一つのメモリマクロと見なして、外部アドレスのインクリメントにより連続アクセス可能としてテストする場合のアドレス割り当てを示している。図10(b)は通常のアクセスを行う場合の構成である。図10(a)の構成とするためには、メモリマクロM1の構成変更回路81では、先の実施の形態で説明したと同様に、構成情報信号CONFによって、4kロウ×16カラム構成を、1kロウ×64カラム構成に変更し、カラムアドレスCAとして0〜63を割り当てる。メモリマクロM2の構成変更回路82では、カラムアドレスCAを64だけシフトし、且つ2I/O分をカラムアドレスに割り振るので、カラムアドレス64〜95を割り当てる。メモリマクロM3の構成変更回路83では、カラムアドレスCAを64+32だけシフトして、カラムアドレスCA=96〜111を割り当てる。
【0036】
図9におけるメモリマクロM2について、図10(a)に示すように、カラムアドレスのシフトを行うに必要な回路構成を、図11に例示する。図11では、メモリマクロM2の1kロウ単位のメモリセルアレイ112とこれに対するカラムデコーダ111及びカラム側の構成変更回路110を示している。
【0037】
構成変更回路110は、構成情報信号CONFにより制御されるマルチプレクサ110a〜110hにより構成されることは先の各実施の形態と同様である。図10(a)に示すテスト用構成(これを構成Aとする)とする場合には、カラムアドレスCA[4:6]は、構成変更回路110により、相補的内部カラムアドレスCAINTAt[4:6],CAINTAc[4:6]に変換されてカラムデコーダ111に入力される。図10(b)に示す通常アクセス用構成(これを構成Bとする)とする場合には、カラムアドレスCA[4]が相補的内部カラムアドレスCAINTBt[4],CAINTBc[4]に変換されてカラムデコーダ111に入力される。
【0038】
カラムデコーダ111は基本的に構成A用のデコード回路と構成B用のデコード回路のORの論理をとることになる。具体的に図11の場合、ANDゲート8−10a,8−11aが構成B用のデコード回路である。このANDゲート8−10a,8−11aの出力はORゲート8−10b,8−11bに入る。構成A用には、アドレスが一つのためデコードゲートはなく、内部カラムアドレスが直接ORゲート8−10b,8−11bに入る。
【0039】
ANDゲート8−10aには、内部カラムアドレスCAINTAt[6],CAINTAc[5]及びCAINTAt[4]が入り、これらが全て“H”のとき、出力が“H”になる。このANDゲート8−10aの出力は内部カラムアドレスCAINTBt[4]と共にORゲート8−10bに入り、このORゲート8−10bの出力が一方の1kロウを選択する選択信号1KC Sel[1]となる。ANDゲート8−11aには、内部カラムアドレスCAINTAt[6],CAINTAc[5]及びCAINTAc[4]が入り、これらが全て“H”のとき、出力が“H”になる。このANDゲート8−11aの出力は内部カラムアドレスCAINTBc[4]と共にORゲート8−11bに入り、このORゲート8−11bの出力が他方の1kロウを選択する選択信号1KC Sel[0]となる。
【0040】
構成情報信号CONFが“0”のとき、マルチプレクサ110g,110hでは、入力1端子(Vcc)が出力o端子に接続され、内部カラムアドレスCAINTBt[4],CAINTBc[4]は非活性状態“L”となる。従ってこれらの信号線で1kロウブロックが選択されることはない。またこのとき、マルチプレクサ110a〜110fでは、内部カラムアドレスCAINTAt[4:6],CAINTAc[4:6]が、カラムアドレスCA[4:6]に応じて“H”,“L”となる。今の場合、カラムアドレスCA[6]=“1”、CA[5]=“0”のとき、CA[4]の値に応じて、選択信号1KC Sel[0:1]のいずれかが活性化され、メモリセルアレイ112の一方の1kロウが活性化される。これは、図10(a)に示すように、メモリマクロM2のカラムアドレス空間が64〜95に割り当てられたことを意味する。
【0041】
構成情報信号CONFが“1”のときは、上と逆に、内部カラムアドレスCAINTAt[4:6],CAINTAc[4:6]は、入力されるカラムアドレスによらず全て“L”となる。また内部カラムアドレスCAINTBt[4],CAINTBc[4]は、入力カラムアドレスCA[4]に応じて活性化され、選択信号1KC Sel[0:1]のいずれかが活性化されて、メモリセルアレイ112の一方の1kロウが活性化される。これはメモリマクロM2のカラムアドレスが、図10(b)に示すように、0〜31に割り当てられたことを意味する。
【0042】
以上のようにこの実施の形態によれば、カラムアドレスを割り振ることにより、メモリマクロM1〜M3を、1kロウ×112カラムの一つのメモリマクロと見なして、アドレスをインクリメントして連続アクセスしてテストを行うことができる。従ってメモリマクロM1〜M3をそれぞれ別々にアクセスしてテストを行う場合に比べて、テストの大幅な時間短縮が可能である。
なお図9の例では、メモリマクロM1〜M3が異なる場合を示したが、これらが同じ構成のものであってもこの発明の適用が妨げられるものではない。
【0043】
[実施の形態3]
図12は、図9の構成での例えばメモリマクロM2について、図10(a)で説明したようにアドレスシフトを行うためのカラム側の構成変更回路の他の実施の形態である。図示のように、スタートアドレスを保持するレジスタ121と、減算回路122とを備えて、入力カラムアドレスCA[0:5]からレジスタ121に保持されたスタートアドレスを減算する。マルチプレクサ123は、構成情報信号CONFの“1”,“0”に応じて、入力カラムアドレスCA[0:5]又は減算回路122の出力のいずれかを内部カラムアドレスCAINT[0:5]とする。
【0044】
即ち、構成情報信号がCONF=“0”のときは、カラムアドレスCA[0:5]がそのまま内部カラムアドレスCAINT[0:5]となり、通常のカラムアドレス空間として、0〜31が割り当てられる。構成情報信号がCONF=“1”のときは、メモリマクロのカラムアドレス空間としては、レジスタ121に保持されたスタートアドレスからのシフトされた値が割り当てられる。これにより先の実施の形態と同様に、テスト用の構成Aと通常アクセス用の構成Bの選択が可能になる。
【0045】
ここまでの実施の形態では、テストコスト削減を目的としてメモリマクロの構成変更を行うようにしたが、この発明はこれに限られない。例えば、必要なアクセス速度と消費電力との関係から、メモリ混載LSIの仕様として、搭載されたメモリマクロの構成変更ができるようにすることもこの発明に含まれる。例えば、図6(a)の1kロウ×4kカラムの構成と、図8(a)の2kロウ×2kカラムの構成とが構成情報信号CONFにより切り換え可能な仕様とする。
【0046】
例えば、構成情報信号CONF=“0”により、1kロウ×4kカラムの構成とし、CONF=“1”により、2kロウ×2kカラムの構成とする。このとき、前者は、カラム数が多いためアクセス速度が速いが、その分消費電力が大きくなる。これに対して後者は、アクセス速度が遅いが低消費電力となる。この様にメモリマクロ性能を仕様として選択できるようにすることで、メモリ混載LSIの用途が広いものとなる。
【0047】
【発明の効果】
以上述べたようにこの発明によれば、メモリ回路の構成を変更可能とすることにより、例えば多くの用途や製品にそれぞれ異なる構成として使用されるメモリ回路を、共通の構成でテストを行うことが可能になり、テストコストの削減が図られる。
また、1チップに複数のメモリ回路をLSIでは、同様にメモリ回路の構成を変更可能とすることにより、これら複数のメモリ回路に対して一連のアドレス空間を割り当てて一括してテストするということが可能になる。
【図面の簡単な説明】
【図1】この発明の一実施の形態によるメモリ混載LSIにおけるメモリマクロの構成とそのアドレス割り付けを示す図である。
【図2】同実施の形態のメモリマクロについて他の構成とそのアドレス割り付けを示す図である。
【図3】同実施の形態のロウ側構成変更回路とロウデコーダ部の構成を示す図である。
【図4】同実施の形態のカラム側構成変更回路とカラムデコーダ部の構成を示す図である。
【図5】図3及び図4に用いられるマルチプレクサの構成を示す図である。
【図6】異なる製品上の3つのメモリマクロの構成例を示す図である。
【図7】同3つのメモリマクロの構成を変更した例を示す図である。
【図8】同3つのメモリマクロの構成を変更した他の例を示す図である。
【図9】別の実施の形態のメモリ混載LSIにおける3つのメモリマクロの構成を示す。
【図10】同実施の形態のメモリマクロの構成変更の様子を示す図である。
【図11】同実施の形態のカラム側構成変更回路とカラムデコーダの構成を示す図である
【図12】他の実施の形態でのカラム側構成変更回路の構成を示す図である。
【符号の説明】
1…メモリマクロ、2…メモリセルアレイ、3…ロウデコーダ、4a,4b…カラムデコーダ、5a,5b…構成変更回路、51a〜51d,53a〜53d…マルチプレクサ。
Claims (5)
- ロウアドレス及びカラムアドレスによってアドレスが構成されロウ及びカラムの大きさが変更可能なメモリ回路と、
ロウ及びカラムの大きさが異なる複数通りのメモリ回路に対して共通のテストプログラムを適用するために、前記ロウアドレス及び前記カラムアドレスについて外部アドレスと前記メモリ回路の内部アドレスとの割り当てを切り換え、ロウ及びカラムの大きさのいずれか一方を前記複数通りのメモリ回路に共通する大きさに揃えるように変更する構成変更回路と
を有することを特徴とする半導体集積回路。 - ロウアドレス及びカラムアドレスによってアドレスが構成され、ロウ及びカラムの大きさが異なる構成である少なくとも2つ以上のメモリ回路と、
前記少なくとも2つ以上のメモリ回路に対して共通のテストプログラムを適用するために、前記ロウアドレス及び前記カラムアドレスについて外部アドレスと前記メモリ回路の内部アドレスとの割り当てを切り換え、前記少なくとも2つ以上のメモリ回路のロウ又はカラム大きさのいずれか一方を揃える構成変更回路と
を有することを特徴とする半導体集積回路。 - 前記構成変更回路は、
前記ロウアドレスの外部アドレスと固定電位とを切り換える第1のマルチプレクサ群を用いて構成されて、異なる2種の前記ロウアドレスの内部アドレスを発生するロウアドレス切り替え回路と、
前記カラムアドレスの外部アドレスと固定電位とを切り換える第2のマルチプレクサ群を用いて構成されて、異なる2種の前記カラムアドレスの内部アドレスを発生するカラムアドレス切り替え回路とを有する
ことを特徴とする請求項1又は2記載の半導体集積回路。 - 前記構成変更回路は、通常動作モードとテストモードにおいて外部アドレスと前記メモリ回路の内部アドレスとの割り当てを切り換えるものである
ことを特徴とする請求項1又は2記載の半導体集積回路。 - メモリ回路が複数個集積形成され、
前記構成変更回路は、テストモードにおいて、複数のメモリ回路について、外部アドレスのインクリメントにより連続的にアクセスされるように内部アドレスを割り当てるものである
ことを特徴とする請求項2記載の半導体集積回路。
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