KR100582381B1

KR100582381B1 - 소스 드라이버 및 드라이버 내에서 수행되는 화상 데이터압축 전송 방법

Info

Publication number: KR100582381B1
Application number: KR1020040062311A
Authority: KR
Inventors: 정태호
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2004-08-09
Filing date: 2004-08-09
Publication date: 2006-05-22
Also published as: JP2006053560A; US20060028422A1; KR20060013728A

Abstract

본 발명은 소스 드라이버 내부의 데이터 입출력 라인 개수를 절감함으로써, 설계의 부담 및 제작비용 부담을 줄이는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 M 채널 소스 드라이버는, N개의 채널에 대한 화소 데이터를 한 단위로 하는 화상 데이터 시퀀스를 생성하기 위한 시퀀스 제어부; 상기 화상 데이터 시퀀스를 N/2개의 채널에 해당하는 데이터 폭을 가지는 데이터 버스로 압축하여 출력하기 위한 멀티플렉싱부; 상기 화상 데이터 시퀀스 중 래치 명령이 입력된 시점의 화소 데이터를 입력받는 M개의 샘플링 버퍼로 구성된 샘플링 래치부; 및 상기 각 샘플링 버퍼에 대한 래치 명령의 타이밍을 제어하기 위한 시프트 레지스터를 포함하는 것을 특징으로 한다.

소스 드라이버, 시프트 레지스터, 멀티플렉서, 디스플레이, 샘플링 래치

Description

소스 드라이버 및 드라이버 내에서 수행되는 화상 데이터 압축 전송 방법{SOURCE DRIVER AND COMPRESSING TRANSFER METHOD OF PICTURE DATA IN IT}

도 1은 종래기술에 의한 소스 드라이버의 구성을 도시한 블록도,

도 2는 도 1의 소스 드라이버에 사용되는 시프트 레지스터의 상세 구조도,

도 3은 본 발명에 의한 소스 드라이버의 구성을 도시한 블록도,

도 4는 도 3의 소스 드라이버에 사용되는 멀티플렉싱부의 상세 구조도,

도 5는 도 4의 멀티플렉싱부를 구성하는 2×1 멀티플렉서의 논리 회로도,

도 6은 도 3의 소스 드라이버에 사용되는 시프트 레지스터의 상세 구조도,

도 7은 도 6의 시프트 레지스터를 구성하는 플립플롭 소자의 논리 회로도,

도 8은 본 발명의 소스 드라이버에 사용되는 클럭 발생부의 상세 구조도.

* 도면의 주요 부분에 대한 부호의 설명

20 : 시퀀스 제어부 40 : 멀티플렉싱부

60 : 샘플링 래치부 80 : 시프트 레지스터

본 발명은 평판표시장치의 구동을 위한 소스 드라이버에 관한 것으로, 상세하게는 LCD 또는 유기 EL 디스플레이를 구동시키기 위한 시프트 레지스터를 구비한 액티브 매트릭스 방식의 소스 드라이버에 관한 것이다.

최근, 박막 트랜지스터(TFT : Thin Film Transistor)를 이용한 액티브 매트릭스 방식의 액정 디스플레이(LCD : Liquid Crystal Display) 및 유기 EL 디스플레이가 고화질 표시 장치로서 주목받고 있다.

매트릭스로 배치된 점(도트)으로 표시하는 도트 매트릭스 LCD에는 단순 매트릭스 방식과 액티브 매트릭스 방식이 있다.

단순 매트릭스 방식은 매트릭스로 배치된 각 화소 셀의 액정을 주사 신호에 동기하여 외부로부터 직접 구동하는 방식으로, 액정 전극만으로 LCD의 표시부인 화소부(액정 패널)가 구성되어 있다. 그 때문에 주사선 수가 증대하면, 1개의 화소 셀에 할당되는 구동 시간(duty)가 작게 되고, 콘트라스트가 저하한다는 결점이 있다.

한편, 액티브 매트릭스 방식은 매트릭스로 배치된 각 화소 셀에 화소 구동소자(액티브 엘리먼트, 스위치 소자, 화소 제어 소자)와 신호 축적 소자(디지탈 및/또는 아날로그 버퍼)을 집적하고, 각 화소 셀에 일종의 기억 동작을 행하게 하여 액정의 구동 기간을 늘려주기 위한 방식이다. 즉, 화소 구동 소자는 주사 신호에 의해 온 오프 상태가 전환되는 스위치로서 기능한다. 그리고, 외부로부터 전송되어 오는 비디오 신호(디지탈 신호 또는 아나로그 신호)는 구동 회로를 통해 LCD 패널 내부의 배선(데이터 선)으로 전송된다. 그 전송된 비디오 신호는 온 상태에 있는 화소 구동 소자를 통해 액정을 구동시킨다 그 후, 화소 구동 소자가 오프 상태로 되면, 화소 셀에 인가된 데이터 신호는 전하의 상태로 신호 축적 소자에 축적되고, 화소 구동 소자가 다음번 온 상태로 될 때까지 계속해서 액정이 구동된다. 그 때문에, 주사선 수가 증대하여 1개의 화소 셀에 할당되는 구동 시간이 작게 되어도, 액정의 구동이 영향을 받지 않고, 콘트라스트가 저하하는 일도 없다. 따라서, 액티브 매트릭스 방식에 의하면, 단순 매트릭스 방식에 비해서는 훨씬 고화질의 표시가 가능하게 된다.

도 1은 종래의 소스 드라이버의 화소 데이터 래치 구조를 도시한 것으로, 외부에서 입력되는 화상 데이터를 클럭에 동기시켜 화소 데이터 시퀀스로 출력하는 시퀀스 제어부(120); 하기 샘플링 버퍼에 래치 명령을 순차적으로 전송하기 위한 시프트 레지스터(180); 상기 화소 데이터 시퀀스 중 상기 래치 명령이 입력된 시점의 화소 데이터를 입력받는 다수개의 샘플링 버퍼로 구성된 샘플링부(160)로 이루어진다.

타이밍 제어의 편의 및 안정성을 위해 상기 시퀀스 제어부(120)는 소정 개수(예컨대 6개)의 채널의 화소 데이터를 한 번에 전송할 수 있는 데이터 폭을 가지는 병렬 데이터 버스를 통해 샘플링부(160)로 화소 데이터를 전달한다. 예컨대, 1화소의 데이터가 10비트이고, 6개 채널의 화소 데이터를 전송가능한 데이터 폭을 가진다면, 상기 시퀀스 제어부(120)의 출력 데이터 버스는 10×6 = 60 개의 데이터 라인을 가져야 한다. 도 2는 N개의 채널에 해당하는 데이터 폭을 가지는 경우 시프트 레지스터(180)의 구성을 도시한다.

그런데, 상기와 같은 소정개수의 채널 데이터의 병렬 전송을 위한 다수개의 데이터 라인은 반도체 소자내 구현하기에 적지 않은 면적을 차지하게 되어 소자 설계에 부담을 주며, 제작비용면에서도 증가요인이 되는 문제점이 있었다.

본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 내부의 데이터 입출력 라인 개수를 절감할 수 있는 소스 드라이버를 제공함에 그 목적이 있다.

또한, 본 발명은 제작비용 부담을 줄일 수 있는 소스 드라이버를 제공함에 다른 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 M 채널 소스 드라이버는,

N개의 채널에 대한 화소 데이터를 한 단위로 하는 화상 데이터 시퀀스를 생성하기 위한 시퀀스 제어부; 상기 화상 데이터 시퀀스를 N/2개의 채널에 해당하는 데이터 폭을 가지는 데이터 버스로 압축하여 출력하기 위한 멀티플렉싱부; 상기 화상 데이터 시퀀스 중 래치 명령이 입력된 시점의 화소 데이터를 입력받는 M개의 샘플링 버퍼로 구성된 샘플링 래치부; 및 상기 각 샘플링 버퍼에 대한 래치 명령의 타이밍을 제어하기 위한 시프트 레지스터를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

(실시예)

이해의 편의를 위해 본 실시예의 소스 드라이버에 대한 하기 설명은 도 3에 도시된 구조에서, N = 6으로 한정하고, 하나의 화소가 10비트 데이터로 된 경우를 특정하여 기술하기로 한다.

M(M은 6의 배수)개의 출력 채널을 가지는 본 실시예의 소스 드라이버는,

6개의 채널에 대한 화소 데이터를 한 단위로 하는 화상 데이터 시퀀스를 생성하기 위한 시퀀스 제어부(20); 상기 화상 데이터 시퀀스를 3개의 채널에 해당하는 데이터 폭을 가지는 데이터 버스로 압축하여 출력하기 위한 멀티플렉싱부(40); 상기 화상 데이터 시퀀스 중 래치 명령이 입력된 시점의 화소 데이터를 입력받는 M개의 샘플링 버퍼로 구성된 샘플링 래치부(60); 및 상기 각 샘플링 버퍼에 대한 래치 명령의 타이밍을 제어하기 위한 시프트 레지스터(80)를 포함하는 것을 특징으로 한다.

도시한 시퀀스 제어부(20)는 6개의 채널에 해당하는 데이터 폭(60비트)의 병렬 입력 데이터를 60비트의 제1 데이터 버스로 출력하는 구조로, 신호의 전위 조정 및 타이밍 제어를 수행한다. 시퀀스 제어부(60)는 1클럭 주기 동안 6개 채널의 픽셀 데이터에 해당하는 60비트의 데이터를 출력한다.

멀티플렉싱부(40)는 상기 제1 데이터 버스에 실린 60비트의 데이터를, 30비트의 제2 데이터 버스로 시간적으로 압축하여 출력한다. 멀티플렉싱부(40)는 1/2 클럭 주기동안 30비트의 데이터를 출력하여, 1클럭 주기 동안에는 모두 60비트의 데이터를 출력하게 된다.

샘플링 래치부(60)는 시프트 레지스터(80)의 래치 명령에 따라 상기 제2 데이터 버스에 실린 화소 데이터를 래치하기 위한 것으로서, 종래기술의 샘플링 래치부와 동일한 구조를 가진다. 다만, 입력라인의 연결이 종래기술에서는 6개의 채널에 해당하는 60비트 라인이 하나의 버스를 구성하였지만, 본 실시예에서는 6개의 채널(예컨데, D0 - D5) 중 2개씩(예컨데, D0와 D1, D2와 D3, D4와 D5) 라인을 공유하여 6개 채널에 대하여 30비트 라인으로 하나의 버스를 구성한다.

샘플링 래치부(60)의 출력은 소스 드라이버의 출력 채널수와 동일한 M개를 가지며, 샘플링 래치부(60)의 출력 데이터는 소정의 조정부(90)를 경유하여, 휘도 조정, 명암 조정, 감마 보정 등의 영상 보정처리 후 채널로 출력된다.

시프트 레지스터(80)는 상기 제2 데이터 버스에 특정 채널로 출력하는 데이 터가 실렸을 때, 해당 채널에 대하여 래치 명령을 출력하기 위한 것이다. 종래의 구현의 경우 1클럭 주기당 하나의 단위 시퀀스가 입력되므로, 이 경우 시프트 레지스터(80)는 1클럭 주기당 한 번의 래치 명령을 입력된 단위 시퀀스에 해당하는 6개의 샘플링 래치부(60)에 인가한다. 반면, 본 실시예의 경우 제2 데이터 버스를 구성하는 하나의 데이터 라인에는, 1클럭 주기 동안 연속된 2개의 데이터가 실리게 되므로, 이 경우 시프트 레지스터(80)는 1클럭 주기당 2번의 래치 명령을 해당되는 3개씩의 샘플링 래치부(60)에 인가한다.

또한, 본 실시예의 소스 드라이버는 외부에서 입력받은 클럭의 주기를 적절하게 조절하여 내부에서 사용하기 위한 내부클럭을 생성하는 클럭 생성부를 추가로 구비할 수 있다.

도 4는 본 실시예에 사용되는 6개의 입력 데이터 라인을 가지는 멀티플렉싱부(40)에 대한 일실시예의 구조를 도시한다. 도시한 멀티플렉싱부는 3개의 2×1 멀티플렉서(42, 44, 46) 및 클럭 조절기(48)를 포함한다. 2×1 멀티플렉서는 DH단 및 DL단으로 데이터를 입력받아, 클럭(iDCLK)의 하이구간에서는 DH단의 데이터를 출력단으로 출력하며, 클럭(iDCLK)의 로우구간에서는 DL단의 데이터를 출력단으로 출력한다. 클럭 조절기(48)는 클럭 방향 신호(LTOR) 및 내부클럭(DCLK)을 입력받아, 상기 2×1 멀티플렉서들에 클럭(iDCK)을 공급한다. 도시한 논리게이트 구조의 클럭 조절기(48)는 클럭 방향 신호(LTOR)가 하이일 때 내부클럭(DCLK)과 동일한 천이동작을 가지는 클럭(iDCLK)을 생성하며, 클럭 방향 신호(LTOR)가 로우일 때 내부클럭(DCLK)과 반전되는 천이동작을 가지는 클럭(iDCLK)을 생성한다.

도 5는 2×1 멀티플렉서의 일실시예를 도시한 것으로, 도시한 2×1 멀티플렉서(42)는 입력측에 위치한 2개의 앤드게이트(AN1, AN2)와 출력측에 위치한 1개의 오아게이트, 그리고 클럭(iDCLK)을 반전하기 위한 인버터(IN1)로 이루어진 AOI(And Or Inverter)블록 구조로 되어 있다. 실제 구현에서 상기 1개의 오아게이트는 1개의 노아게이트(NO)와 1개의 인버터(IN2)로 구성함이 일반적이다. 2×1 멀티플렉서는 단순히 스위치로 구성할 수도 있지만, 논리적 상태의 보다 정확한 전달을 위해 도시한 것처럼 AOI 블록을 사용할 수도 있다.

도 6은 본 실시예에 사용되는 시프트 레지스터(80)의 구조를 도시하고 있으며, 도 7은 상기 시프트 레지스터를 구성하는 각 플립플롭 소자(81, 82, 83,...)의 세부 구조를 도시하고 있다. 시프트 레지스터(80)는 하나의 1/2 클럭(DCKL_HF)에 동기를 맞추어, 각 3(N/2)개의 래치에 대한 래치 명령을 출력한다. 즉, 최초에는 1번, 3번, 5번 래치에 대한 래치 명령을 출력하고, 다음 2번, 4번, 6번에 대한 래치 명령을 출력하고, 다음 7번, 9번, 11번 래치에 대한 래치 명령을 출력하고, 다음 8번, 10번, 12번 래치에 대한 래치 명령을 출력하고, 다음 13번, 15번, 17번 래치에 대한 명령을 출력하는 방식으로 수행된다.

도 7의 플립플롭 소자(81)는 입력단(81-1), 플립플롭단(81-2) 및 출력단(81-3)으로 구성되는데, 입력단(81-1)은 클럭 방향 신호(LTOR)가 하이일 때 INL신호를 입력받고, 클럭 방향 신호(LTOR)가 로우일 때 INR신호를 입력받는다. 직렬 연결된 플립플롭 소자들을 어느 한 지정된 방향으로 증가하는 단계번호를 부여할 때, INL신호는 이전단 플립플롭 소자의 출력을 의미하며, INR신호는 다음단 플립플롭 소자 의 출력을 의미한다. 출력단(81-3)은 안정된 동작을 위한 마진(margin)확보 및 클럭 스큐(skew) 방지 등의 목적으로 출력신호를 소정시간 지연시켜 출력라인 및 다음단(또는 이전단) 플립플롭 소자로 출력한다.

도 8은 외부클럭(CLK)으로 내부클럭(DCLK) 및 내부클럭 주기의 절반인 주기를 가지는 1/2 클럭(DCLK_HF)을 생성하는 클럭 생성부의 일실시예 구조를 도시한 것이다. 도시한 클럭 생성부는 외부클럭(CLK) 주기의 5배 되는 주기를 가지는 내부클럭(DCLK)을 생성하고, 외부클럭(CLK) 주기의 2.5배 되는 주기를 가지는 1/2 클럭(DCLK_HF)을 생성한다.

이하, 본 실시예의 소스 드라이버 내에서 수행되는 화상 데이터의 압축 전송 방법을 설명하기로 한다.

각 채널별로 출력할 데이터를 래치하는 샘플링 래치부를 포함하는 본 실시예의 소스 드라이버의 화상 데이터 압축 전송 방법은, 입력클럭에 동기를 맞추어 단위 전송 화상 데이터를 생성하는 단계(S20); 상기 단위 전송 화상 데이터를 제1 데이터열과 제2 데이터열로 분할하는 단계(S40); 상기 입력클럭의 하이 주기동안 상기 제1 데이터열을 상기 샘플링 래치부로 전송하는 단계(S60); 및 상기 입력클럭의 로우 주기동안 상기 제2 데이터열을 상기 샘플링 래치부로 전송하는 단계(S80)를 포함하는 것을 특징으로 한다.

S20 단계는 도 3의 시퀀스 제어부(20)에서 수행된다. S20 단계에서 단위 전송 화상 데이터를 2개의 데이터열로 분할하고 있으므로, 단위 전송 화상 데이터는 짝수개의 화소에 대한 데이터로 이루어지는 것이 바람직하다. 본 실시예의 경우 10비트로 이루어진 6개의 화소 데이터가 단위 전송 화상 데이터로서 한 입력클럭 주기동안 생성된다.

S40 단계는 도 3의 멀티플렉싱부(40)에서 수행되며, 본 실시예에서는 2×1 멀티플렉서를 이용하여, 하나의 단위 전송 화상 데이터를 홀수열 채널로 전송할 제1 데이터열과, 짝수열 채널로 전송할 제2 데이터열로 시간적으로 분할한다. 도 4에 따르면 DA<9:0> 내지 DF<9:0>로 이루어진 60비트의 단위 전송 화상 데이터를, DA<9:0>, DC<9:0> 및 DE<9:0>로 이루어진 제1 데이터열과, DB<9:0>, DD<9:0> 및 DF<9:0>로 이루어진 제2 데이터열로 분할한다. 제1 데이터열과 제2 데이터열의 구분은 특정시간에 동시에 전송되는 데이터들을 하나의 부분 데이터로 식별한 것이다.

S60 단계 및 S80 단계는 도 3의 멀티플렉싱부(40)에서 샘플링 래치부(40)로 단위 전송 데이터의 시퀀스를 출력하는 동작으로서, 단위 전송 데이터의 크기의 절반의 폭(본 실시예에서는 30비트)을 가지는 내부 데이터 버스를 통해 이루어진다.

본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

예컨대, 상기 설명에서는 N을 6이며, 한 화소의 데이터가 10비트로서, 단위 전송 데이터가 60비트인 경우를 가정하여 설명하고 있지만, 디스플레이에 구현되는 각 경우의 요구사항에 따라, N값 및 하나의 화소 데이터를 구성하는 비트수는 달라질 수 있으며, 본 발명의 사상을 이러한 경우에 수정하여 적용하는 것은 당업자에게 용이하며, 이 또한 본 발명의 권리범위에 속함은 자명하다.

본 발명에 따른 소스 드라이버는, 입력측으로부터 샘플링 래치부로 단위 전송 데이터를 전송하는 내부 버스를 구성하는 하나의 버스 라인에는 입력 클럭의 하이구간에서 1비트, 입력 클럭의 로우구간에서 1비트가 전송되어, 하나의 입력 클럭 주기 동안 모두 2비트의 데이터를 전송한다. 결국, 하나의 입력 클럭 주기 동안 하나의 버스 라인이 1비트의 데이터를 전송하는 종래기술에 비해, 단위시간당 2배 빠른 속도로 데이터를 전송할 수 있게 된다.

따라서, 본 발명의 사상에 따라, N개의 채널에 대한 화소 데이터로 이루어진 단위 전송 데이터의 시퀀스를 출력하는 소스 드라이버를 구현하면, 입력단으로부터 샘플링 래치부로 단위 전송 데이터를 전송하는 내부 버스를 종래기술의 경우(N채널 라인)보다 절반으로 줄어든 라인수(N/2채널 라인)로 구현할 수 있게 된다.

이는, 데이터 라인이 배치되는 영역의 감소, 데이터 라인 제작공정의 단순화 등의 효과가 있으며, 궁극적으로 제작비용의 절감에 기여하게 된다.

Claims

N(N은 정수)개의 채널에 대한 화소 데이터를 한 단위로 하는 화상 데이터 시퀀스를 생성하기 위한 시퀀스 제어부;

상기 화상 데이터 시퀀스를 N/L(L은, N이 L로 나누어 떨어지는 관계의 정수)개의 채널에 해당하는 데이터 폭을 가지는 데이터 버스로 압축하여 출력하기 위한 멀티플렉싱부;

상기 화상 데이터 시퀀스 중 래치 명령이 입력된 시점의 화소 데이터를 입력받는 M(N보다 큰 정수)개의 샘플링 버퍼로 구성된 샘플링 래치부; 및

상기 각 샘플링 버퍼에 대한 래치 명령의 타이밍을 제어하기 위한 시프트 레지스터를 포함하는 소스 드라이버.
제1항에 있어서, 상기 시프트 레지스터는,

1클럭당 L번의 래치 명령을 출력하는 소스 드라이버.
제1항에 있어서, 상기 멀티플렉싱부는,

2개의 화소 데이터와 1개의 클럭을 입력받아, 클럭이 하이일때 어느 한 화소 데이터를 출력하고, 클럭이 로우일때 다른 화소 데이터를 출력하는 다수개의 2×1 멀티플렉서로 구성된 소스 드라이버.
제3항에 있어서, 상기 2×1 멀티플렉서는,

상기 2개의 화소 데이터 중 하나와 클럭을 입력받는 제1 앤드게이트;

상기 2개의 화소 데이터 중 다른 하나와 반전된 클럭을 입력받는 제2 앤드게이트;

상기 제1 앤드게이트 및 제2 앤드게이트의 출력을 입력받는 오아게이트를 포함하는 소스 드라이버.
제3항에 있어서, 상기 멀티플렉싱부는,

외부에서 입력받은 방향 제어신호가 하이일때, 입력받은 클럭을 상기 2×1 멀티플렉서로 전달하고,

외부에서 입력받은 방향 제어신호가 로우일때, 입력받은 클럭을 반전시켜 상기 2×1 멀티플렉서로 전달하는 클럭 조절부를 더 포함하는 소스 드라이버.
제5항에 있어서, 상기 클럭 조절부는,

상기 방향 제어신호와, 클럭을 입력받는 배타적논리합 게이트를 포함하는 소 스 드라이버.
제1항에 있어서, 상기 시프트 레지스터는,

직렬로 연결되며, 클럭 주기의 1/2 주기를 가지는 1/2 클럭에 따라 동작하는 다수개의 플립플롭 소자를 포함하는 소스 드라이버.
제7항에 있어서, 상기 플립플롭 소자는,

외부에서 입력받은 방향 제어 신호가 하이일때 이전단 플립플롭 소자의 출력을 입력받고,

외부에서 입력받은 방향 제어 신호가 로우일때 다음단 플립플롭 소자의 출력을 입력받기 위한 입력부를 더 포함하는 소스 드라이버.
제1항 또는 제7항에 있어서,

클럭 및 클럭 주기의 1/2 주기를 가지는 1/2 클럭을 생성하기 위한 클럭 생성부를 더 포함하는 소스 드라이버.
각 채널별로 출력할 데이터를 래치하는 샘플링 래치부를 포함하는 소스 드라이버 내에서 수행되는 화상 데이터 압축 전송 방법에 있어서,

입력클럭에 동기를 맞추어 단위 전송 화상 데이터를 생성하는 단계(S20);

상기 단위 전송 화상 데이터를 제1 부분 데이터와 제2 부분 데이터로 분할하는 단계(S40);

상기 입력클럭의 하이 주기동안 상기 제1 부분 데이터를 상기 샘플링 래치부로 전송하는 단계(S60); 및

상기 입력클럭의 로우 주기동안 상기 제2 부분 데이터를 상기 샘플링 래치부로 전송하는 단계(S80)

를 포함하는 화상 데이터 압축 전송 방법.
제10항에 있어서, 상기 단위 전송 화상 데이터는,

소정의 짝수 개수의 화소 데이터로 이루어진 화상 데이터 압축 전송 방법.
제10항에 있어서, 상기 S60 단계 및 S80 단계는 동일한 내부 데이터 버스를 통해 수행되는 화상 데이터 압축 전송 방법.
제10항 또는 제12항에 있어서, 상기 S60 단계 및 S80 단계는 단위 전송 화상 데이터의 절반 크기의 데이터 폭을 가지는 내부 데이터 버스를 통해 수행되는 화상 데이터 압축 전송 방법.