JPH10319923A - アクティブマトリクス駆動回路 - Google Patents
アクティブマトリクス駆動回路Info
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- JPH10319923A JPH10319923A JP10093676A JP9367698A JPH10319923A JP H10319923 A JPH10319923 A JP H10319923A JP 10093676 A JP10093676 A JP 10093676A JP 9367698 A JP9367698 A JP 9367698A JP H10319923 A JPH10319923 A JP H10319923A
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Abstract
(57)【要約】 （修正有）
【課題】 ポリシリコンＡＭＬＣＤ等ＴＦＴＬＣＤのモ
ノリシックな駆動回路に使用して利点の多い、新規のア
クティブマトリクス駆動回路を提供する。 【解決手段】 アクティブマトリクス液晶表示装置のた
めのデータラインドライバ回路は、ＤＦＦ４２のチェー
ンよりなるシフトレジスタ４１とデータラインドライバ
４４のバンク４３とを備え、各回路４０は、各ＤＦＦ４
２の１つとローカルに関連し、パターン検出ロジックを
含み得る組み合わせ又は順列ロジックブロックのバンク
４５を組み込み、各ローカルロジックブロック４６は、
ローカルＤＦＦの出力からの信号を受け取り、関連する
データラインドライバのためのローカル制御信号を生成
し、パターン検出ロジックはグローバル制御信号を生成
し得る。従って回路４０は、制御信号をローカルに生成
する分配コントローラとして動作する。
ノリシックな駆動回路に使用して利点の多い、新規のア
クティブマトリクス駆動回路を提供する。 【解決手段】 アクティブマトリクス液晶表示装置のた
めのデータラインドライバ回路は、ＤＦＦ４２のチェー
ンよりなるシフトレジスタ４１とデータラインドライバ
４４のバンク４３とを備え、各回路４０は、各ＤＦＦ４
２の１つとローカルに関連し、パターン検出ロジックを
含み得る組み合わせ又は順列ロジックブロックのバンク
４５を組み込み、各ローカルロジックブロック４６は、
ローカルＤＦＦの出力からの信号を受け取り、関連する
データラインドライバのためのローカル制御信号を生成
し、パターン検出ロジックはグローバル制御信号を生成
し得る。従って回路４０は、制御信号をローカルに生成
する分配コントローラとして動作する。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス装置の駆動回路に関する。詳しくは、アクティブマ
トリクス液晶表示装置（ＡＭＬＣＤ）の駆動回路に関す
るが、これに限定されない。
クス装置の駆動回路に関する。詳しくは、アクティブマ
トリクス液晶表示装置（ＡＭＬＣＤ）の駆動回路に関す
るが、これに限定されない。
【０００２】本発明の駆動回路は、例えば、薄膜表示パ
ネルおよび二次元撮像装置のための制御信号およびデー
タ信号を生成するために使用でき、特に、デジタルＲＧ
Ｂデータを受け取るコンピュータグラフィックス表示装
置に適用され得る。このような表示装置には、表示パネ
ル上に搭載される個別の大規模集積回路（ＬＳＩ）ドラ
イバチップ内に実装されるか、またはＳＯＩ(シリコン
オンインシュレータ)技術、好ましくは最新のポリシリ
コン技術を用いて薄膜トランジスタ（ＴＦＴ）の形態で
表示パネル上に集積され得るデジタルデータドライバ回
路が配備される。これら２つの異なる実装のいずれにお
いても、デジタルデータラインドライバ回路は、デジタ
ル−アナログ（Ｄ／Ａ）変換器によって、並列デジタル
データの形態のデータ入力を表示装置の画素に印加され
るアナログ電圧に変換するようことができなければなら
ない。使用されるＤ／Ａ変換器の構成は様々に異なり得
るが、ほとんどのＤ／Ａ変換器は、首尾よく動作を行う
ためには１つより多い（画素周波数の）制御信号を必要
とする。本発明のドライバ回路はこのような状況におい
て特に有利である。
ネルおよび二次元撮像装置のための制御信号およびデー
タ信号を生成するために使用でき、特に、デジタルＲＧ
Ｂデータを受け取るコンピュータグラフィックス表示装
置に適用され得る。このような表示装置には、表示パネ
ル上に搭載される個別の大規模集積回路（ＬＳＩ）ドラ
イバチップ内に実装されるか、またはＳＯＩ(シリコン
オンインシュレータ)技術、好ましくは最新のポリシリ
コン技術を用いて薄膜トランジスタ（ＴＦＴ）の形態で
表示パネル上に集積され得るデジタルデータドライバ回
路が配備される。これら２つの異なる実装のいずれにお
いても、デジタルデータラインドライバ回路は、デジタ
ル−アナログ（Ｄ／Ａ）変換器によって、並列デジタル
データの形態のデータ入力を表示装置の画素に印加され
るアナログ電圧に変換するようことができなければなら
ない。使用されるＤ／Ａ変換器の構成は様々に異なり得
るが、ほとんどのＤ／Ａ変換器は、首尾よく動作を行う
ためには１つより多い（画素周波数の）制御信号を必要
とする。本発明のドライバ回路はこのような状況におい
て特に有利である。
【０００３】
【従来の技術】図１（ａ）は、走査ラインドライバ回路
３に接続する走査ライン２と、データラインドライバ回
路５に接続するデータライン４とによってアドレス可能
なＮ行Ｍ列の画素よりなる典型的なＡＭＬＣＤ１を示
す。データ電圧がデータラインドライバ回路５によって
データライン４に印加され、走査電圧が走査ラインドラ
イバ回路３によって走査ライン２に印加され、これによ
り、これらの電圧の組み合わせにより、画素電極６（図
１（ｂ）に示す表示装置の部分拡大詳細図に最もよく示
される）にアナログデータ電圧が印加され、この結果、
各行が循環的な繰り返し順序で走査されるときそれぞれ
の行に沿った画素の光伝送状態が制御される。これは、
単一の画素行に対しては以下のように実現される。デー
タラインドライバ回路５は、その画素行によって表示さ
れるべきデータ行を読み出し、対応するデータ電圧をデ
ータライン４に印加して、各データライン４を必要なデ
ータ電圧まで充電する。制御すべき画素行に対応する走
査ライン２は、走査ラインドライバ回路３による走査電
圧の印加によって活性化され、これにより、各画素に関
連するＴＦＴ７がオンとなり、対応するデータライン４
からの電荷がこの画素に関連する画素付加容量８（図で
は点線で示す）に転送される。走査電圧が取り除かれる
と、ＴＦＴ７は画素付加容量８をデータライン４から隔
離し、この結果、画素が次の走査フレーム中に更新され
るまで、この画素の光学伝送状態は画素付加容量８の電
圧に対応する。画素行は一度に１行づつ更新され、最終
的にすべての行が更新されて１つの表示データフレーム
の更新が完了する。このプロセスが次のデータフレーム
に対して繰り返される。
３に接続する走査ライン２と、データラインドライバ回
路５に接続するデータライン４とによってアドレス可能
なＮ行Ｍ列の画素よりなる典型的なＡＭＬＣＤ１を示
す。データ電圧がデータラインドライバ回路５によって
データライン４に印加され、走査電圧が走査ラインドラ
イバ回路３によって走査ライン２に印加され、これによ
り、これらの電圧の組み合わせにより、画素電極６（図
１（ｂ）に示す表示装置の部分拡大詳細図に最もよく示
される）にアナログデータ電圧が印加され、この結果、
各行が循環的な繰り返し順序で走査されるときそれぞれ
の行に沿った画素の光伝送状態が制御される。これは、
単一の画素行に対しては以下のように実現される。デー
タラインドライバ回路５は、その画素行によって表示さ
れるべきデータ行を読み出し、対応するデータ電圧をデ
ータライン４に印加して、各データライン４を必要なデ
ータ電圧まで充電する。制御すべき画素行に対応する走
査ライン２は、走査ラインドライバ回路３による走査電
圧の印加によって活性化され、これにより、各画素に関
連するＴＦＴ７がオンとなり、対応するデータライン４
からの電荷がこの画素に関連する画素付加容量８（図で
は点線で示す）に転送される。走査電圧が取り除かれる
と、ＴＦＴ７は画素付加容量８をデータライン４から隔
離し、この結果、画素が次の走査フレーム中に更新され
るまで、この画素の光学伝送状態は画素付加容量８の電
圧に対応する。画素行は一度に１行づつ更新され、最終
的にすべての行が更新されて１つの表示データフレーム
の更新が完了する。このプロセスが次のデータフレーム
に対して繰り返される。
【０００４】例えば欧州特許出願第0678845号により、
データラインドライバ回路５をシフトレジスタ９とデー
タラインドライバ（画素列毎に１つのドライバ）のバン
ク１０とから形成することが知られている。さらに、走
査ラインドライバ回路３は、典型的には、シフトレジス
タ１４と走査ラインバッファ（画素行毎に１つのバッフ
ァ）のバンク１５とからなる。さらに、例えば米国特許
第4612659号により、図２に示すように、データライン
ドライバ回路５を、Ｄ型フリップフロップ（ＤＦＦ）の
縦続接続チェーンよりなるシフトレジスタ９と、ＴＦＴ
１２の形態のデータラインドライバのバンク１０とによ
り形成して、アナログ映像（ＡＶＩＤＥＯ）信号をサン
プリングし、点線で示すような関連する寄生容量１３を
有する対応するデータライン４を充電することが知られ
ている。動作においては、シフトレジスタ９は、１つを
除くすべてのＤＦＦ１１の出力がローロジックレベル
「０」に設定され、残りのＤＦＦ１１の出力がハイロジ
ックレベル「１」に設定されるように、水平同期信号Ｈ
ＳＹＮＣによって初期化される。次にシフトレジスタ９
は、ｆが表示装置のフレームレートであるとき小さい値
であるｆ×Ｎ×Ｍ Ｈｚに等しい画素データレート周波
数でクロック信号ＣＫによってクロック化される。これ
により、レベル「１」の出力を有するＤＦＦ１１および
レベル「０」の出力を有する次のＤＦＦ１１が状態を変
更することによりレベル「１」がクロック周波数でシフ
トレジスタ９内を効果的に循環し、この結果、データラ
イン４に印加するための連続パルスが生成される。この
ようなポイントアットアタイム駆動方式は、小型のまた
は画素解像度が低いアナログ表示装置に広く用いられて
いる。
データラインドライバ回路５をシフトレジスタ９とデー
タラインドライバ（画素列毎に１つのドライバ）のバン
ク１０とから形成することが知られている。さらに、走
査ラインドライバ回路３は、典型的には、シフトレジス
タ１４と走査ラインバッファ（画素行毎に１つのバッフ
ァ）のバンク１５とからなる。さらに、例えば米国特許
第4612659号により、図２に示すように、データライン
ドライバ回路５を、Ｄ型フリップフロップ（ＤＦＦ）の
縦続接続チェーンよりなるシフトレジスタ９と、ＴＦＴ
１２の形態のデータラインドライバのバンク１０とによ
り形成して、アナログ映像（ＡＶＩＤＥＯ）信号をサン
プリングし、点線で示すような関連する寄生容量１３を
有する対応するデータライン４を充電することが知られ
ている。動作においては、シフトレジスタ９は、１つを
除くすべてのＤＦＦ１１の出力がローロジックレベル
「０」に設定され、残りのＤＦＦ１１の出力がハイロジ
ックレベル「１」に設定されるように、水平同期信号Ｈ
ＳＹＮＣによって初期化される。次にシフトレジスタ９
は、ｆが表示装置のフレームレートであるとき小さい値
であるｆ×Ｎ×Ｍ Ｈｚに等しい画素データレート周波
数でクロック信号ＣＫによってクロック化される。これ
により、レベル「１」の出力を有するＤＦＦ１１および
レベル「０」の出力を有する次のＤＦＦ１１が状態を変
更することによりレベル「１」がクロック周波数でシフ
トレジスタ９内を効果的に循環し、この結果、データラ
イン４に印加するための連続パルスが生成される。この
ようなポイントアットアタイム駆動方式は、小型のまた
は画素解像度が低いアナログ表示装置に広く用いられて
いる。
【０００５】
【発明が解決しようとする課題】このような駆動方式に
対していくつかの改良が提案されている。米国特許第47
85297号は、マスター−スレーブフリップフロップのチ
ェーンよりなるシフトレジスタを含むデータラインドラ
イバ回路を開示している。このフリップフロップチェー
ンでは、データラインドライバを制御するために、各フ
リップフロップのマスター出力およびスレーブ出力の両
方が使用され、これによりシフトレジスタのクロックレ
ートを低くすることが可能である。このようなデータラ
インドライバ回路のシフトレジスタをラッチのチェーン
により構成することは現在では通常行われている。ま
た、クロックライン（単数または複数）の容量性ローデ
ィングおよび回路の電力消費の両方を最小限にするため
に、状態制御クロック化方式をシフトレジスタに適用す
ることが知られている。例えば、米国特許第4746915号
は、ＤＦＦまたはラッチのより小さなバンクに分割され
る第１シフトレジスタと、第１シフトレジスタより低い
周波数で動作し、クロック信号をＤＦＦまたはラッチの
各バンクに選択的に印加するために用いられる別のシフ
トレジスタとを備えたデータラインドライバ回路を開示
している。しかし、これら回路構成のすべてにおいて、
各クロックパルスに応答してクロック化が必要とされる
のは、「１」レベルの出力を有するフリップフロップお
よび「１」の入力を有するフリップフロップのみであ
る。図３は、各ＤＦＦ２１の入力および出力が関連する
ＯＲゲート２２の各入力に接続される、データラインド
ライバ回路２０を示している。ＯＲゲートはパスゲート
２３を制御して、必要なＤＦＦ２１のみが各クロックパ
ルスによってクロック化されるのを確実にする。これ
は、T. Maekawa、Y. Nakayama、Y. Nakajima、M. Ino、
H. Kaneko、M. SatohおよびM. Kobayashi、"A 1.35-in.
-diagonal wide-aspect-ratio poly-Si TFT LCD with 5
13k pixels"、Journal、414〜417頁、1994によって開示
されている。
対していくつかの改良が提案されている。米国特許第47
85297号は、マスター−スレーブフリップフロップのチ
ェーンよりなるシフトレジスタを含むデータラインドラ
イバ回路を開示している。このフリップフロップチェー
ンでは、データラインドライバを制御するために、各フ
リップフロップのマスター出力およびスレーブ出力の両
方が使用され、これによりシフトレジスタのクロックレ
ートを低くすることが可能である。このようなデータラ
インドライバ回路のシフトレジスタをラッチのチェーン
により構成することは現在では通常行われている。ま
た、クロックライン（単数または複数）の容量性ローデ
ィングおよび回路の電力消費の両方を最小限にするため
に、状態制御クロック化方式をシフトレジスタに適用す
ることが知られている。例えば、米国特許第4746915号
は、ＤＦＦまたはラッチのより小さなバンクに分割され
る第１シフトレジスタと、第１シフトレジスタより低い
周波数で動作し、クロック信号をＤＦＦまたはラッチの
各バンクに選択的に印加するために用いられる別のシフ
トレジスタとを備えたデータラインドライバ回路を開示
している。しかし、これら回路構成のすべてにおいて、
各クロックパルスに応答してクロック化が必要とされる
のは、「１」レベルの出力を有するフリップフロップお
よび「１」の入力を有するフリップフロップのみであ
る。図３は、各ＤＦＦ２１の入力および出力が関連する
ＯＲゲート２２の各入力に接続される、データラインド
ライバ回路２０を示している。ＯＲゲートはパスゲート
２３を制御して、必要なＤＦＦ２１のみが各クロックパ
ルスによってクロック化されるのを確実にする。これ
は、T. Maekawa、Y. Nakayama、Y. Nakajima、M. Ino、
H. Kaneko、M. SatohおよびM. Kobayashi、"A 1.35-in.
-diagonal wide-aspect-ratio poly-Si TFT LCD with 5
13k pixels"、Journal、414〜417頁、1994によって開示
されている。
【０００６】このようなデータラインドライバ回路のデ
ータラインドライバの複雑度は、表示装置のサイズおよ
び解像度、ならびに表示インタフェースがアナログであ
るかデジタルであるかに依存する。既述のように、図２
のポイントアットアタイム駆動方式の非常に簡単なデー
タラインドライバは、小型のまたは画素解像度が低いア
ナログ表示装置にとっては十分である。しかし、A. Lew
isおよびW. Turner、"Driver circuits for AMLCD'S"、
Journal of the Society for Information Display、56
〜64頁、1995に記載された方式などのラインアットアタ
イム駆動方式では、もっと複雑なデータラインドライバ
が必要であり、このためには、回路の動作を制御する制
御信号の数を増やす必要がある。典型的なアナログのラ
インアットアタイム型データラインドライバ回路では、
各データラインドライバは、サンプル信号を格納するた
めの２つの容量性メモリ素子と、格納されたサンプル信
号をデータラインに印加する２つのデータラインバッフ
ァとを備え、画素データレートのサンプリングパルスに
加えて、２つの容量性メモリ素子のいずれを使用する
か、および２つのデータラインバッファのいずれをイネ
ーブルにするかを選択するために制御信号が必要とな
る。これら制御信号は一般に表示装置のライン周波数で
動作する。
ータラインドライバの複雑度は、表示装置のサイズおよ
び解像度、ならびに表示インタフェースがアナログであ
るかデジタルであるかに依存する。既述のように、図２
のポイントアットアタイム駆動方式の非常に簡単なデー
タラインドライバは、小型のまたは画素解像度が低いア
ナログ表示装置にとっては十分である。しかし、A. Lew
isおよびW. Turner、"Driver circuits for AMLCD'S"、
Journal of the Society for Information Display、56
〜64頁、1995に記載された方式などのラインアットアタ
イム駆動方式では、もっと複雑なデータラインドライバ
が必要であり、このためには、回路の動作を制御する制
御信号の数を増やす必要がある。典型的なアナログのラ
インアットアタイム型データラインドライバ回路では、
各データラインドライバは、サンプル信号を格納するた
めの２つの容量性メモリ素子と、格納されたサンプル信
号をデータラインに印加する２つのデータラインバッフ
ァとを備え、画素データレートのサンプリングパルスに
加えて、２つの容量性メモリ素子のいずれを使用する
か、および２つのデータラインバッファのいずれをイネ
ーブルにするかを選択するために制御信号が必要とな
る。これら制御信号は一般に表示装置のライン周波数で
動作する。
【０００７】図４は、デジタルのラインアットアタイム
型データラインドライバ回路３０の概略アーキテクチャ
を示す。データラインドライバ回路３０は、６または８
ビットＲＧＢフォーマットでデジタル映像データが供給
される入力レジスタ３１と、デジタルラッチの形態の格
納レジスタ３２と、格納レジスタ３２の出力に接続さ
れ、基準電圧が供給されて、出力バッファ３４を介して
データラインにデータを印加するデジタル−アナログ
（Ｄ／Ａ）交換器３３とを備えている。デジタルデータ
ビットが入力レジスタ３１に供給されると、これらはレ
ジスタ３２内に格納される。そして、データ行全体が格
納されると、入力レジスタ３１の中味は格納レジスタ３
２に転送され、これによりＤ／Ａ交換器３３が制御され
る。画面の小さい表示装置の場合には、Ｄ／Ａ交換器は
直接データラインに接続され、簡単な電荷共有によって
データラインを充電し得るが、もっと高性能の表示装置
に対しては出力バッファが必要となる。適切な制御信号
を受け取ると入力レジスタ３１、格納レジスタ３２、Ｄ
／Ａ交換器３３、およびバッファ３４を制御する、制御
ロジック３５が提供される。
型データラインドライバ回路３０の概略アーキテクチャ
を示す。データラインドライバ回路３０は、６または８
ビットＲＧＢフォーマットでデジタル映像データが供給
される入力レジスタ３１と、デジタルラッチの形態の格
納レジスタ３２と、格納レジスタ３２の出力に接続さ
れ、基準電圧が供給されて、出力バッファ３４を介して
データラインにデータを印加するデジタル−アナログ
（Ｄ／Ａ）交換器３３とを備えている。デジタルデータ
ビットが入力レジスタ３１に供給されると、これらはレ
ジスタ３２内に格納される。そして、データ行全体が格
納されると、入力レジスタ３１の中味は格納レジスタ３
２に転送され、これによりＤ／Ａ交換器３３が制御され
る。画面の小さい表示装置の場合には、Ｄ／Ａ交換器は
直接データラインに接続され、簡単な電荷共有によって
データラインを充電し得るが、もっと高性能の表示装置
に対しては出力バッファが必要となる。適切な制御信号
を受け取ると入力レジスタ３１、格納レジスタ３２、Ｄ
／Ａ交換器３３、およびバッファ３４を制御する、制御
ロジック３５が提供される。
【０００８】Ｄ／Ａ変換器は、Y. Matsueda、S. Inou
e、S. Takenaka、T. Ozawa、S. Fujikawa、T. Nakazawa
およびH. Oshima、"Low-temperature poly-Si TFT-LCD
with integrated 6-bit digital data drivers"、Socie
ty for Information Display 96 Digest、21〜24頁によ
って開示されたような２進重み付き容量に基づく変換
器、または米国特許第5453757号に開示されたような電
圧に基づく変換器などの並列変換器であり得る。もしく
は、Ｄ／Ａ変換器は、上提のA. LewisおよびW. Turne
r、"Driver circuits for AMLCD'S"によって開示された
ようなランプおよびカウンタ変換器、またはP. Allenお
よびD. Holberg、"CMOS Analog Circuit Design"、Harc
ourt Brace Jovanovich College Publishers、1987によ
って開示されたような切り替えコンデンサアルゴリズム
に基づく変換器などの直列変換器であり得る。各タイプ
の変換器は、必要な表示性能および使用されるプロセス
技術に依存してそれぞれ独自の利点を有する。本発明の
回路は、画素データレート周波数で動作する多くの制御
信号が必要であるため、アルゴリズムによる直列の切り
替えコンデンサのＤ／Ａ変換器を用いたデジタルデータ
ラインドライバ回路で使用されると特に有利である。
e、S. Takenaka、T. Ozawa、S. Fujikawa、T. Nakazawa
およびH. Oshima、"Low-temperature poly-Si TFT-LCD
with integrated 6-bit digital data drivers"、Socie
ty for Information Display 96 Digest、21〜24頁によ
って開示されたような２進重み付き容量に基づく変換
器、または米国特許第5453757号に開示されたような電
圧に基づく変換器などの並列変換器であり得る。もしく
は、Ｄ／Ａ変換器は、上提のA. LewisおよびW. Turne
r、"Driver circuits for AMLCD'S"によって開示された
ようなランプおよびカウンタ変換器、またはP. Allenお
よびD. Holberg、"CMOS Analog Circuit Design"、Harc
ourt Brace Jovanovich College Publishers、1987によ
って開示されたような切り替えコンデンサアルゴリズム
に基づく変換器などの直列変換器であり得る。各タイプ
の変換器は、必要な表示性能および使用されるプロセス
技術に依存してそれぞれ独自の利点を有する。本発明の
回路は、画素データレート周波数で動作する多くの制御
信号が必要であるため、アルゴリズムによる直列の切り
替えコンデンサのＤ／Ａ変換器を用いたデジタルデータ
ラインドライバ回路で使用されると特に有利である。
【０００９】図４の制御ロジック３５は、フレーム同期
信号ＶＳＹＮＣおよびライン同期信号ＨＳＹＮＣなどの
外部制御信号を受け取り、入力レジスタ３１、格納レジ
スタ３２、Ｄ／Ａ変換器３３、およびバッファ３４のた
めのグローバル制御信号を生成する。図５（ａ）および
図５（ｂ）は、このようなグローバル制御信号を生成す
るための可能な構成を示す。これらは、例えば、F. Hil
lおよびG. Peterson、"Digital Logic and Microproces
sors"、John Wiley and Sons、1984によって開示されて
いる。図５（ａ）の構成は、典型的には多くの異なる制
御信号が必要なときに使用される。この構成では、カウ
ンタ３６はクロック信号によって駆動されることによっ
て異なる出力信号Ｂ０、...、ＢＮを提供し、組み合わ
せロジック３７は、カウンタの出力信号を組み合わせて
所望のグローバル制御信号Ｇ１、Ｇ２、...を生成す
る。図５（ｂ）の状態−機械構成では、図示するよう
に、出力が組み合わせロジック３９の入力に接続される
シフトレジスタのＮ個のＪ／Ｋフリップフロップ３８に
クロック信号が供給され、合計２N個の状態を有するＮ
個のグローバル制御信号が生成される。しかし、グロー
バル制御信号を生成するこのような既知の構成は、特に
多くの異なる制御信号が回路内のいくつかの異なる位置
で必要とされる回路で使用される場合は多くの欠点を有
する。このような欠点としては、信号毎の容量性ローデ
ィングによって動作周波数が制限され得ること、さらに
このような構成によって生じる必要な回路の複雑性によ
って実装領域および回路コストが共に増大し、また電力
消費も増大し得ることが挙げられる。
信号ＶＳＹＮＣおよびライン同期信号ＨＳＹＮＣなどの
外部制御信号を受け取り、入力レジスタ３１、格納レジ
スタ３２、Ｄ／Ａ変換器３３、およびバッファ３４のた
めのグローバル制御信号を生成する。図５（ａ）および
図５（ｂ）は、このようなグローバル制御信号を生成す
るための可能な構成を示す。これらは、例えば、F. Hil
lおよびG. Peterson、"Digital Logic and Microproces
sors"、John Wiley and Sons、1984によって開示されて
いる。図５（ａ）の構成は、典型的には多くの異なる制
御信号が必要なときに使用される。この構成では、カウ
ンタ３６はクロック信号によって駆動されることによっ
て異なる出力信号Ｂ０、...、ＢＮを提供し、組み合わ
せロジック３７は、カウンタの出力信号を組み合わせて
所望のグローバル制御信号Ｇ１、Ｇ２、...を生成す
る。図５（ｂ）の状態−機械構成では、図示するよう
に、出力が組み合わせロジック３９の入力に接続される
シフトレジスタのＮ個のＪ／Ｋフリップフロップ３８に
クロック信号が供給され、合計２N個の状態を有するＮ
個のグローバル制御信号が生成される。しかし、グロー
バル制御信号を生成するこのような既知の構成は、特に
多くの異なる制御信号が回路内のいくつかの異なる位置
で必要とされる回路で使用される場合は多くの欠点を有
する。このような欠点としては、信号毎の容量性ローデ
ィングによって動作周波数が制限され得ること、さらに
このような構成によって生じる必要な回路の複雑性によ
って実装領域および回路コストが共に増大し、また電力
消費も増大し得ることが挙げられる。
【００１０】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、特にポリシリ
コンＡＭＬＣＤなどのＴＦＴＬＣＤのモノリシックな駆
動回路に使用されるとき、その使用において多くの利点
を提供する新規のアクティブマトリクス駆動回路を提供
することである。
たものであり、その目的とするところは、特にポリシリ
コンＡＭＬＣＤなどのＴＦＴＬＣＤのモノリシックな駆
動回路に使用されるとき、その使用において多くの利点
を提供する新規のアクティブマトリクス駆動回路を提供
することである。
【００１１】
【課題を解決するための手段】本発明のアクティブマト
リクス駆動回路は、クロック信号ＣＫを生成するクロッ
ク手段と、それぞれが出力を有する制御シフト素子のチ
ェーンを含むシフトレジスタと、該出力に接続され制御
信号によって制御可能であり、入力信号をサンプリング
し該サンプリングされた信号を対応する一連のラインに
供給する一連のドライバステージと、を備えており、該
ドライバステージのそれぞれは、該制御シフト素子のそ
れぞれ１つと関連し、該クロック信号ＣＫによる該シフ
トレジスタのクロック化に応答して該１つの制御シフト
素子、および／または該シフトレジスタ内の該１つの制
御シフト素子の近くの少なくとも１つのローカル制御シ
フト素子によって生成される信号から引き出される複数
の異なる制御信号によってローカルに制御され、そのこ
とにより上記目的が達成される。
リクス駆動回路は、クロック信号ＣＫを生成するクロッ
ク手段と、それぞれが出力を有する制御シフト素子のチ
ェーンを含むシフトレジスタと、該出力に接続され制御
信号によって制御可能であり、入力信号をサンプリング
し該サンプリングされた信号を対応する一連のラインに
供給する一連のドライバステージと、を備えており、該
ドライバステージのそれぞれは、該制御シフト素子のそ
れぞれ１つと関連し、該クロック信号ＣＫによる該シフ
トレジスタのクロック化に応答して該１つの制御シフト
素子、および／または該シフトレジスタ内の該１つの制
御シフト素子の近くの少なくとも１つのローカル制御シ
フト素子によって生成される信号から引き出される複数
の異なる制御信号によってローカルに制御され、そのこ
とにより上記目的が達成される。
【００１２】好ましくは、前記ドライバステージは、前
記１つの制御シフト素子によって生成される少なくとも
１つの制御信号、および前記シフトレジスタ内の該１つ
の制御シフト素子に直接隣接する少なくとも１つの制御
シフト素子によって生成される少なくとも１つの別の制
御信号によってローカルに制御される。
記１つの制御シフト素子によって生成される少なくとも
１つの制御信号、および前記シフトレジスタ内の該１つ
の制御シフト素子に直接隣接する少なくとも１つの制御
シフト素子によって生成される少なくとも１つの別の制
御信号によってローカルに制御される。
【００１３】さらに好ましくは、前記ドライバステージ
は、前記１つの制御シフト素子によって生成される少な
くとも１つの制御信号、前記シフトレジスタ内の該１つ
の制御シフト素子の直前の少なくとも１つのローカル制
御シフト素子によって生成される少なくとも１つの別の
制御信号、および該シフトレジスタ内の該１つの制御シ
フト素子の直後の少なくとも１つの制御シフト素子によ
って生成される少なくとも１つのさらに別の制御信号に
よってローカルに制御される。
は、前記１つの制御シフト素子によって生成される少な
くとも１つの制御信号、前記シフトレジスタ内の該１つ
の制御シフト素子の直前の少なくとも１つのローカル制
御シフト素子によって生成される少なくとも１つの別の
制御信号、および該シフトレジスタ内の該１つの制御シ
フト素子の直後の少なくとも１つの制御シフト素子によ
って生成される少なくとも１つのさらに別の制御信号に
よってローカルに制御される。
【００１４】ある実施の形態では、前記シフトレジスタ
は、リセット信号を受け取ると制御信号パターンを規定
するように設定される出力を有するプログラムされたシ
フト素子のチェーンを含み、前記ドライバステージのそ
れぞれは、前記クロック信号による該シフトレジスタの
クロック化により前記１つの制御シフト素子の出力に現
れる該制御信号パターンの結果として該１つの制御シフ
ト素子によって生成される少なくとも1つの制御信号に
よってローカルに制御される。
は、リセット信号を受け取ると制御信号パターンを規定
するように設定される出力を有するプログラムされたシ
フト素子のチェーンを含み、前記ドライバステージのそ
れぞれは、前記クロック信号による該シフトレジスタの
クロック化により前記１つの制御シフト素子の出力に現
れる該制御信号パターンの結果として該１つの制御シフ
ト素子によって生成される少なくとも1つの制御信号に
よってローカルに制御される。
【００１５】他の実施形態では、前記プログラムされた
シフト素子は、前記シフトレジスタの端部に位置する多
くの制御シフト素子を含み、最後の制御シフト素子の出
力は該シフトレジスタの第１の制御シフト素子の入力に
接続される。
シフト素子は、前記シフトレジスタの端部に位置する多
くの制御シフト素子を含み、最後の制御シフト素子の出
力は該シフトレジスタの第１の制御シフト素子の入力に
接続される。
【００１６】さらに他の実施形態では、前記プログラム
されたシフト素子は、前記制御シフト素子に追加され、
最後のプログラムされたシフト素子の出力が第１の制御
シフト素子の入力に接続されるように、前記シフトレジ
スタの該制御シフト素子に先行する部分に配置される。
されたシフト素子は、前記制御シフト素子に追加され、
最後のプログラムされたシフト素子の出力が第１の制御
シフト素子の入力に接続されるように、前記シフトレジ
スタの該制御シフト素子に先行する部分に配置される。
【００１７】さらに他の実施形態では、前記ドライバス
テージのそれぞれは、前記１つの制御シフト素子および
／または前記シフトレジスタの該１つの制御シフト素子
の近くの少なくとも１つのローカル制御シフト素子から
の入力信号に応答して、該１つの制御シフト素子に関連
する組み合わせまたは順列ローカルロジック手段によっ
て生成される少なくとも１つの制御信号によってローカ
ルに制御される。
テージのそれぞれは、前記１つの制御シフト素子および
／または前記シフトレジスタの該１つの制御シフト素子
の近くの少なくとも１つのローカル制御シフト素子から
の入力信号に応答して、該１つの制御シフト素子に関連
する組み合わせまたは順列ローカルロジック手段によっ
て生成される少なくとも１つの制御信号によってローカ
ルに制御される。
【００１８】さらに他の実施形態では、前記１つの制御
シフト素子、および該１つの制御シフト素子の近くの少
なくとも１つのローカル制御シフト素子の出力は、該１
つの制御シフト素子に関連する前記ローカルロジック手
段の入力に接続される。
シフト素子、および該１つの制御シフト素子の近くの少
なくとも１つのローカル制御シフト素子の出力は、該１
つの制御シフト素子に関連する前記ローカルロジック手
段の入力に接続される。
【００１９】さらに他の実施形態では、前記シフトレジ
スタは、リセット信号を受け取ると制御信号パターンを
規定するように設定される出力を有するプログラムされ
たシフト素子のチェーンを含み、前記クロック信号によ
る該シフトレジスタのクロック化の結果として該制御信
号パターンが少なくとも１つの制御シフト素子の出力に
現れると、該１つの制御シフト素子の出力に接続される
ローカルパターン検出手段が該制御信号パターンの検出
に応答して制御信号を生成するようにされる。
スタは、リセット信号を受け取ると制御信号パターンを
規定するように設定される出力を有するプログラムされ
たシフト素子のチェーンを含み、前記クロック信号によ
る該シフトレジスタのクロック化の結果として該制御信
号パターンが少なくとも１つの制御シフト素子の出力に
現れると、該１つの制御シフト素子の出力に接続される
ローカルパターン検出手段が該制御信号パターンの検出
に応答して制御信号を生成するようにされる。
【００２０】さらに他の実施形態では、データラインと
走査ラインとの交差部に配置された制御素子のアクティ
ブマトリクスを備えたアクティブマトリクス装置のため
の駆動回路であって、前記ドライバステージのそれぞれ
は、走査ラインドライバによって決定されるライン周期
中に該データラインのそれぞれにデータ信号を供給する
ように構成される。
走査ラインとの交差部に配置された制御素子のアクティ
ブマトリクスを備えたアクティブマトリクス装置のため
の駆動回路であって、前記ドライバステージのそれぞれ
は、走査ラインドライバによって決定されるライン周期
中に該データラインのそれぞれにデータ信号を供給する
ように構成される。
【００２１】さらに他の実施形態では、デジタルアクテ
ィブマトリクス装置のための駆動回路であって、前記ド
ライバステージのそれぞれは、デジタル入力信号をサン
プリングして、該サンプリングされた信号を記憶素子に
格納するように構成され、サンプル／シフト手段によっ
て供給される制御信号に応答して該信号を対応するデー
タラインに供給する前に、該サンプリングされた信号を
アナログフォーマットに変換するデジタル−アナログ変
換手段が提供される。
ィブマトリクス装置のための駆動回路であって、前記ド
ライバステージのそれぞれは、デジタル入力信号をサン
プリングして、該サンプリングされた信号を記憶素子に
格納するように構成され、サンプル／シフト手段によっ
て供給される制御信号に応答して該信号を対応するデー
タラインに供給する前に、該サンプリングされた信号を
アナログフォーマットに変換するデジタル−アナログ変
換手段が提供される。
【００２２】さらに他の実施形態では、連続するライン
周期中に制御素子行に連続してアクセスするための駆動
回路であって、前記ドライバステージのそれぞれは、前
記入力信号をサンプリングおよび格納して、対応するラ
イン周期の第１サブ周期中に制御素子行に沿った第１制
御素子群のためのデータ信号を生成し、また該ライン周
期の第２サブ周期中に該第１制御素子群に該データ信号
を供給する第１活性化手段と、該入力信号をサンプリン
グおよび格納して、該第２サブ周期中に該制御素子行に
沿った第２制御素子群のためのデータ信号を生成し、ま
た引き続くサブ周期中に該データ信号を該第２制御素子
群に供給する第２活性化手段と備えている。
周期中に制御素子行に連続してアクセスするための駆動
回路であって、前記ドライバステージのそれぞれは、前
記入力信号をサンプリングおよび格納して、対応するラ
イン周期の第１サブ周期中に制御素子行に沿った第１制
御素子群のためのデータ信号を生成し、また該ライン周
期の第２サブ周期中に該第１制御素子群に該データ信号
を供給する第１活性化手段と、該入力信号をサンプリン
グおよび格納して、該第２サブ周期中に該制御素子行に
沿った第２制御素子群のためのデータ信号を生成し、ま
た引き続くサブ周期中に該データ信号を該第２制御素子
群に供給する第２活性化手段と備えている。
【００２３】さらに他の実施形態では、クロック信号Ｃ
Ｋを生成するクロック手段と、それぞれが出力を有する
制御シフト素子チェーンを含むシフトレジスタと、該出
力に接続され少なくとも制御信号によって制御可能であ
り、入力信号をサンプリングし該サンプリングされた信
号を対応する一連のラインに供給する一連のドライバス
テージとを備えたアクティブマトリクス駆動回路であっ
て、該ドライバステージのそれぞれは、該制御シフト素
子のそれぞれ１つと関連し、また該クロック信号による
該シフトレジスタのクロック化により該１つの制御シフ
ト素子の出力に現れる制御信号パターンの結果として該
１つの制御シフト素子によって生成される少なくとも1
つの制御信号によってローカルに制御される。
Ｋを生成するクロック手段と、それぞれが出力を有する
制御シフト素子チェーンを含むシフトレジスタと、該出
力に接続され少なくとも制御信号によって制御可能であ
り、入力信号をサンプリングし該サンプリングされた信
号を対応する一連のラインに供給する一連のドライバス
テージとを備えたアクティブマトリクス駆動回路であっ
て、該ドライバステージのそれぞれは、該制御シフト素
子のそれぞれ１つと関連し、また該クロック信号による
該シフトレジスタのクロック化により該１つの制御シフ
ト素子の出力に現れる制御信号パターンの結果として該
１つの制御シフト素子によって生成される少なくとも1
つの制御信号によってローカルに制御される。
【００２４】さらに他の実施形態では、上記の駆動回路
を組み込んだアクティブマトリクス液晶表示装置であ
る。
を組み込んだアクティブマトリクス液晶表示装置であ
る。
【００２５】本発明によれば、クロック信号ＣＫを生成
するクロック手段と、それぞれが出力を有する制御シフ
ト素子チェーンを含むシフトレジスタと、該出力に接続
され制御信号によって制御可能であり、入力信号をサン
プリングし該サンプリングされた信号を対応する一連の
ラインに供給する一連のドライバステージとを備えたア
クティブマトリクス駆動回路であって、該ドライバステ
ージのそれぞれは、該制御シフト素子のそれぞれ１つと
関連し、該クロック信号ＣＫによる該シフトレジスタの
クロック化に応答して該１つの制御シフト素子、および
／または該シフトレジスタ内の該１つの制御シフト素子
の近くの少なくとも１つのローカル制御シフト素子によ
って生成される信号から引き出される複数の異なる制御
信号によってローカルに制御される、アクティブマトリ
クス駆動回路が提供される。
するクロック手段と、それぞれが出力を有する制御シフ
ト素子チェーンを含むシフトレジスタと、該出力に接続
され制御信号によって制御可能であり、入力信号をサン
プリングし該サンプリングされた信号を対応する一連の
ラインに供給する一連のドライバステージとを備えたア
クティブマトリクス駆動回路であって、該ドライバステ
ージのそれぞれは、該制御シフト素子のそれぞれ１つと
関連し、該クロック信号ＣＫによる該シフトレジスタの
クロック化に応答して該１つの制御シフト素子、および
／または該シフトレジスタ内の該１つの制御シフト素子
の近くの少なくとも１つのローカル制御シフト素子によ
って生成される信号から引き出される複数の異なる制御
信号によってローカルに制御される、アクティブマトリ
クス駆動回路が提供される。
【００２６】このような回路は、グローバル制御信号が
グローバルカウンタおよび／または組み合わせロジック
によって生成される図５（ａ）および図５（ｂ）を参照
して上述した構成などの従来の構成に比べて、多くの有
意の利点を提供する。本発明の回路は制御信号をローカ
ルに生成し得るため、本発明の１つの主要な利点は、シ
ステム複雑度が最小限となることにより実装領域が削減
されることである。特別なカウンタおよび組み合わせロ
ジックを使用する必要がないため、駆動回路を実装する
ために必要な表示装置のベベル幅を最小限にすることが
できる。さらに、グローバル信号の使用を減らすことに
よって、信号毎の容量性ローディングが低減し、信号立
ち上がりおよび立ち下がり時間が速くなることにより、
動作周波数に関しての性能を向上させることができる。
さらに、信号ラインの平均長さが短くなるため、信号時
間が歪む問題をなくすことができる。このような利点は
特に、ポリシリコンベースのＡＭＬＣＤなどの薄膜表示
装置内に集積されるデジタルデータラインドライバ回路
において有意である。
グローバルカウンタおよび／または組み合わせロジック
によって生成される図５（ａ）および図５（ｂ）を参照
して上述した構成などの従来の構成に比べて、多くの有
意の利点を提供する。本発明の回路は制御信号をローカ
ルに生成し得るため、本発明の１つの主要な利点は、シ
ステム複雑度が最小限となることにより実装領域が削減
されることである。特別なカウンタおよび組み合わせロ
ジックを使用する必要がないため、駆動回路を実装する
ために必要な表示装置のベベル幅を最小限にすることが
できる。さらに、グローバル信号の使用を減らすことに
よって、信号毎の容量性ローディングが低減し、信号立
ち上がりおよび立ち下がり時間が速くなることにより、
動作周波数に関しての性能を向上させることができる。
さらに、信号ラインの平均長さが短くなるため、信号時
間が歪む問題をなくすことができる。このような利点は
特に、ポリシリコンベースのＡＭＬＣＤなどの薄膜表示
装置内に集積されるデジタルデータラインドライバ回路
において有意である。
【００２７】さらに、本発明の回路では、隣接するライ
ンドライバがデータレートクロック間隔でそれぞれの作
動サイクルを開始する傾向があり、これは回路の電力散
逸を平坦化する効果を有する。これは、隣接するＤ／Ａ
変換器が同時にクロック化される従来のほとんどのデジ
タル駆動回路の動作方法とは異なる。この結果、本発明
の回路は電圧供給補償量を減らし、データラインでの切
り替え干渉を最小限にし得る。
ンドライバがデータレートクロック間隔でそれぞれの作
動サイクルを開始する傾向があり、これは回路の電力散
逸を平坦化する効果を有する。これは、隣接するＤ／Ａ
変換器が同時にクロック化される従来のほとんどのデジ
タル駆動回路の動作方法とは異なる。この結果、本発明
の回路は電圧供給補償量を減らし、データラインでの切
り替え干渉を最小限にし得る。
【００２８】本発明の１つの実施形態では、前記ドライ
バステージのそれぞれは、前記１つの制御シフト素子に
よって生成される少なくとも１つの制御信号、および前
記シフトレジスタ内の該１つの制御シフト素子に直接隣
接する少なくとも１つの制御シフト素子によって生成さ
れる。例えば、ドライバステージのそれぞれは、前記１
つの制御シフト素子によって生成される少なくとも１つ
の制御信号、前記シフトレジスタ内の該１つの制御シフ
ト素子の直前の少なくとも１つのローカル制御シフト素
子によって生成される少なくとも１つの別の制御信号、
および該シフトレジスタ内の該１つの制御シフト素子の
直後の少なくとも１つの制御シフト素子によって生成さ
れる少なくとも１つのさらに別の制御信号によってロー
カルに制御され得る。
バステージのそれぞれは、前記１つの制御シフト素子に
よって生成される少なくとも１つの制御信号、および前
記シフトレジスタ内の該１つの制御シフト素子に直接隣
接する少なくとも１つの制御シフト素子によって生成さ
れる。例えば、ドライバステージのそれぞれは、前記１
つの制御シフト素子によって生成される少なくとも１つ
の制御信号、前記シフトレジスタ内の該１つの制御シフ
ト素子の直前の少なくとも１つのローカル制御シフト素
子によって生成される少なくとも１つの別の制御信号、
および該シフトレジスタ内の該１つの制御シフト素子の
直後の少なくとも１つの制御シフト素子によって生成さ
れる少なくとも１つのさらに別の制御信号によってロー
カルに制御され得る。
【００２９】本発明の別の実施形態では、前記シフトレ
ジスタは、リセット信号を受け取ると制御信号パターン
を規定するように設定される出力を有するプログラムさ
れたシフト素子のチェーンを含み、前記ドライバステー
ジのそれぞれは、前記クロック信号による該シフトレジ
スタのクロック化により前記１つの制御シフト素子の出
力に現れる該制御信号パターンの結果として該１つの制
御シフト素子によって生成される少なくとも１つの制御
信号によってローカルに制御される。好ましくは、前記
プログラムされたシフト素子は、前記シフトレジスタの
端部に位置する多くの制御シフト素子を含み、最後の制
御シフト素子の出力は該シフトレジスタの第１の制御シ
フト素子の入力に接続される。もしくは、前記プログラ
ムされたシフト素子は、前記制御シフト素子に追加さ
れ、最後のプログラムされたシフト素子の出力が第１の
制御シフト素子の入力に接続されるように、前記シフト
レジスタの該制御シフト素子に先行する部分に配置され
る。
ジスタは、リセット信号を受け取ると制御信号パターン
を規定するように設定される出力を有するプログラムさ
れたシフト素子のチェーンを含み、前記ドライバステー
ジのそれぞれは、前記クロック信号による該シフトレジ
スタのクロック化により前記１つの制御シフト素子の出
力に現れる該制御信号パターンの結果として該１つの制
御シフト素子によって生成される少なくとも１つの制御
信号によってローカルに制御される。好ましくは、前記
プログラムされたシフト素子は、前記シフトレジスタの
端部に位置する多くの制御シフト素子を含み、最後の制
御シフト素子の出力は該シフトレジスタの第１の制御シ
フト素子の入力に接続される。もしくは、前記プログラ
ムされたシフト素子は、前記制御シフト素子に追加さ
れ、最後のプログラムされたシフト素子の出力が第１の
制御シフト素子の入力に接続されるように、前記シフト
レジスタの該制御シフト素子に先行する部分に配置され
る。
【００３０】プログラムされたシフト素子によって規定
される制御信号パターンを特定することによって、クロ
ック化信号のタイミングは任意に選択することができ、
これにより、例えば最大ビットの変換のための間隔が長
くなることにより、デジタルデータラインドライバ回路
での最適なＤ／Ａ性能が可能になる。
される制御信号パターンを特定することによって、クロ
ック化信号のタイミングは任意に選択することができ、
これにより、例えば最大ビットの変換のための間隔が長
くなることにより、デジタルデータラインドライバ回路
での最適なＤ／Ａ性能が可能になる。
【００３１】本発明のさらに別の実施形態では、前記ド
ライバステージのそれぞれは、前記１つの制御シフト素
子および／または前記シフトレジスタの該１つの制御シ
フト素子の近くの少なくとも１つのローカル制御シフト
素子からの入力信号に応答して、該１つの制御シフト素
子に関連する組み合わせまたは順列ローカルロジック手
段によって生成される少なくとも１つの制御信号によっ
てローカルに制御される。好ましくは、前記１つの制御
シフト素子、および該１つの制御シフト素子の近くの少
なくとも１つのローカル制御シフト素子の出力は、該１
つの制御シフト素子に関連する前記ローカルロジック手
段の入力に接続される。
ライバステージのそれぞれは、前記１つの制御シフト素
子および／または前記シフトレジスタの該１つの制御シ
フト素子の近くの少なくとも１つのローカル制御シフト
素子からの入力信号に応答して、該１つの制御シフト素
子に関連する組み合わせまたは順列ローカルロジック手
段によって生成される少なくとも１つの制御信号によっ
てローカルに制御される。好ましくは、前記１つの制御
シフト素子、および該１つの制御シフト素子の近くの少
なくとも１つのローカル制御シフト素子の出力は、該１
つの制御シフト素子に関連する前記ローカルロジック手
段の入力に接続される。
【００３２】本発明のさらに別の実施形態では、前記シ
フトレジスタは、リセット信号を受け取ると制御信号パ
ターンを規定するように設定される出力を有するプログ
ラムされたシフト素子のチェーンを含み、前記クロック
信号による該シフトレジスタのクロック化の結果として
該制御信号パターンが少なくとも１つの制御シフト素子
の出力に現れると、該１つの制御シフト素子の出力に接
続されるローカルパターン検出手段が該制御信号パター
ンの検出に応答して制御信号を生成するようにされる。
フトレジスタは、リセット信号を受け取ると制御信号パ
ターンを規定するように設定される出力を有するプログ
ラムされたシフト素子のチェーンを含み、前記クロック
信号による該シフトレジスタのクロック化の結果として
該制御信号パターンが少なくとも１つの制御シフト素子
の出力に現れると、該１つの制御シフト素子の出力に接
続されるローカルパターン検出手段が該制御信号パター
ンの検出に応答して制御信号を生成するようにされる。
【００３３】駆動回路が、データラインと走査ラインと
の交差部に配置された制御素子のアクティブマトリクス
を備えたアクティブマトリクス装置で使用されるとき
は、前記ドライバステージのそれぞれは、走査ラインド
ライバによって決定されるライン周期中に該データライ
ンのそれぞれにデータ信号を供給するように構成され
る。
の交差部に配置された制御素子のアクティブマトリクス
を備えたアクティブマトリクス装置で使用されるとき
は、前記ドライバステージのそれぞれは、走査ラインド
ライバによって決定されるライン周期中に該データライ
ンのそれぞれにデータ信号を供給するように構成され
る。
【００３４】デジタルアクティブマトリクス装置への１
つの好適な適用では、ドライバステージのそれぞれは、
デジタル入力信号をサンプリングして、該サンプリング
された信号を記憶素子に格納するように構成され、サン
プル／シフト手段によって供給される制御信号に応答し
て該信号を対応するデータラインに供給する前に、該サ
ンプリングされた信号をアナログフォーマットに変換す
るデジタル−アナログ変換手段が提供される。
つの好適な適用では、ドライバステージのそれぞれは、
デジタル入力信号をサンプリングして、該サンプリング
された信号を記憶素子に格納するように構成され、サン
プル／シフト手段によって供給される制御信号に応答し
て該信号を対応するデータラインに供給する前に、該サ
ンプリングされた信号をアナログフォーマットに変換す
るデジタル−アナログ変換手段が提供される。
【００３５】さらに、連続するライン周期中に制御素子
行に連続してアクセスするために駆動回路を使用する場
合には、前記ドライバステージのそれぞれは、前記入力
信号をサンプリングおよび格納して、対応するライン周
期の第１サブ周期中に制御素子行に沿った第１制御素子
群のためのデータ信号を生成し、また該ライン周期の第
２サブ周期中に該第１制御素子群に該データ信号を供給
する第１活性化手段と、該入力信号をサンプリングおよ
び格納して、該第２サブ周期中に該制御素子行に沿った
第２制御素子群のためのデータ信号を生成し、また引き
続くサブ周期中に該データ信号を該第２制御素子群に供
給する第２活性化手段と備えることが好ましい。
行に連続してアクセスするために駆動回路を使用する場
合には、前記ドライバステージのそれぞれは、前記入力
信号をサンプリングおよび格納して、対応するライン周
期の第１サブ周期中に制御素子行に沿った第１制御素子
群のためのデータ信号を生成し、また該ライン周期の第
２サブ周期中に該第１制御素子群に該データ信号を供給
する第１活性化手段と、該入力信号をサンプリングおよ
び格納して、該第２サブ周期中に該制御素子行に沿った
第２制御素子群のためのデータ信号を生成し、また引き
続くサブ周期中に該データ信号を該第２制御素子群に供
給する第２活性化手段と備えることが好ましい。
【００３６】このような駆動回路は特に、英国特許出願
第9706942.1(96056SLE)号に記載されているような半ラ
インアットアタイム駆動方式と共に使用すると有利であ
る。何故なら、データラインドライバの時間順列動作を
行い、また分割走査ライン駆動方式を用いる走査ライン
ドライバをクロック化するために、制御信号が好都合に
生成され得るからである。また、入力または出力にロジ
ックレベル「１」を有するシフト素子のみがクロック化
されるように適切な状態制御クロック化を組み込むこと
によって、極めて低い電力による動作を実現することが
できる。
第9706942.1(96056SLE)号に記載されているような半ラ
インアットアタイム駆動方式と共に使用すると有利であ
る。何故なら、データラインドライバの時間順列動作を
行い、また分割走査ライン駆動方式を用いる走査ライン
ドライバをクロック化するために、制御信号が好都合に
生成され得るからである。また、入力または出力にロジ
ックレベル「１」を有するシフト素子のみがクロック化
されるように適切な状態制御クロック化を組み込むこと
によって、極めて低い電力による動作を実現することが
できる。
【００３７】
【発明の実施の形態】本発明の駆動回路の特定の実施形
態について述べる前に、先ず図６の一般化した図を参照
する。図６は下部分に、ＤＦＦ４２のチェーンよりなる
シフトレジスタ４１とデータラインドライバ４４のバン
ク４３とからなるデータラインドライバ回路４０の詳細
を示す。図２の回路と比べると、この回路４０は、それ
ぞれがローカルにＤＦＦ４２のそれぞれと関連し、パタ
ーン検出ロジックを含み得る組み合わせまたは順列ロジ
ックブロック４６のバンク４５を組み込んでいる。各ロ
ーカルロジックブロック４６は、１つ以上のローカルＤ
ＦＦ４２の出力から信号を受け取り、関連するデータラ
インドライバ４４のための１つ以上のローカル制御信号
を生成する。パターン検出ロジックはまた１つ以上のグ
ローバル制御信号を生成し得る。従って、回路４０は、
制御信号をローカルに生成する分配コントローラとして
動作するのであって、制御信号は、上述の従来の回路構
成におけるようにグローバルカウンタおよび／または組
み合わせロジック回路によって生成されるのではない。
上述のように、制御信号をローカルに生成することによ
って、回路の複雑度を最小限にすることができ、この結
果、回路の実装領域が削減される。さらに、本発明は、
グローバル信号の使用を減らすことによって、信号毎の
容量性ローディングが低減し、信号立ち上がりおよび立
ち下がり時間が速くなることにより、動作周波数に関し
ての性能が向上し得る。また、信号ラインの平均長さが
短くなるため、信号時間が歪む問題をなくすことができ
る。各データラインのための制御信号は、図７（ａ）、
図７（ｂ）、図８（ａ）、図８（ｂ）、図１０、図１３
（ａ）および図１３（ｂ）を参照して以下に述べるよう
な４つの可能な回路構成のうちの１つによって生成され
る。
態について述べる前に、先ず図６の一般化した図を参照
する。図６は下部分に、ＤＦＦ４２のチェーンよりなる
シフトレジスタ４１とデータラインドライバ４４のバン
ク４３とからなるデータラインドライバ回路４０の詳細
を示す。図２の回路と比べると、この回路４０は、それ
ぞれがローカルにＤＦＦ４２のそれぞれと関連し、パタ
ーン検出ロジックを含み得る組み合わせまたは順列ロジ
ックブロック４６のバンク４５を組み込んでいる。各ロ
ーカルロジックブロック４６は、１つ以上のローカルＤ
ＦＦ４２の出力から信号を受け取り、関連するデータラ
インドライバ４４のための１つ以上のローカル制御信号
を生成する。パターン検出ロジックはまた１つ以上のグ
ローバル制御信号を生成し得る。従って、回路４０は、
制御信号をローカルに生成する分配コントローラとして
動作するのであって、制御信号は、上述の従来の回路構
成におけるようにグローバルカウンタおよび／または組
み合わせロジック回路によって生成されるのではない。
上述のように、制御信号をローカルに生成することによ
って、回路の複雑度を最小限にすることができ、この結
果、回路の実装領域が削減される。さらに、本発明は、
グローバル信号の使用を減らすことによって、信号毎の
容量性ローディングが低減し、信号立ち上がりおよび立
ち下がり時間が速くなることにより、動作周波数に関し
ての性能が向上し得る。また、信号ラインの平均長さが
短くなるため、信号時間が歪む問題をなくすことができ
る。各データラインのための制御信号は、図７（ａ）、
図７（ｂ）、図８（ａ）、図８（ｂ）、図１０、図１３
（ａ）および図１３（ｂ）を参照して以下に述べるよう
な４つの可能な回路構成のうちの１つによって生成され
る。
【００３８】図７（ａ）は、本発明の第１の実施形態の
分配コントローラ５０の基本的な構成を示す。分配コン
トローラ５０は、Ｍ個の縦続接続されたＤＦＦまたはラ
ッチ５２よりなるシフトレジスタ５１を組み込んでい
る。最後のＤＦＦまたはラッチの出力は最初のＤＦＦま
たはラッチの入力に接続され、各ＤＦＦまたはラッチ５
２の出力はラインドライバ５４のバンク５３に接続され
る。図７（ａ）はまた、シフトレジスタ５１の右側端部
の拡大詳細図Ａ、およびコントローラ５０の左側端部の
拡大詳細図Ｂを示す。
分配コントローラ５０の基本的な構成を示す。分配コン
トローラ５０は、Ｍ個の縦続接続されたＤＦＦまたはラ
ッチ５２よりなるシフトレジスタ５１を組み込んでい
る。最後のＤＦＦまたはラッチの出力は最初のＤＦＦま
たはラッチの入力に接続され、各ＤＦＦまたはラッチ５
２の出力はラインドライバ５４のバンク５３に接続され
る。図７（ａ）はまた、シフトレジスタ５１の右側端部
の拡大詳細図Ａ、およびコントローラ５０の左側端部の
拡大詳細図Ｂを示す。
【００３９】動作において、シフトレジスタ５１は、特
定のＤＦＦ５３、例えば詳細図Ａの２つの端部ＤＦＦを
除くすべてのＤＦＦ５２の出力が「０」レベルに設定さ
れ、ＤＦＦ５３は「１」に設定されるように、水平同期
信号ＨＳＹＮＣによって初期化される。詳細図Ａから分
かるように、ＤＦＦ５３は設定入力ＳがＨＳＹＮＣライ
ンに接続され、他のＤＦＦ５２はリセット入力がＨＳＹ
ＮＣラインに接続されるようにハードウェア配線されて
いる。この特定の例では、ＤＦＦ５３は、シフトレジス
タ５１の初期状態が000...0001000100010001000100011
であるように配置される。さらに、シフトレジスタ５１
がクロック信号ＣＫによってクロック化されると、各Ｄ
ＦＦ５２の状態がレジスタ５１に沿って次のＤＦＦに渡
される。詳細図Ｂの左から３番目のＤＦＦ５２の出力Ｃ
におけるこのようなクロック化の効果を、クロック信号
ＣＫおよび水平同期信号ＨＳＹＮＣと共に図７（ｂ）の
タイミング図に示す。出力Ｃは、３つの連続する「０」
レベルに対応する３クロック周期分の間隔によって分離
された各「１」レベルに対応するクロック信号ＣＫの１
周期の持続期間を有する一連のパルスと、２つの連続す
る「１」レベルに対応する２クロック周期分のパルス１
つとを含んでいることは理解され得る。このような出力
Ｃの形態は、以下にさらに詳述するように、各ラインド
ライバ５４を制御するのに特に有用である。このような
回路では、隣接するラインドライバ５４がデータレート
クロック間隔でそれぞれの動作サイクルを開始する傾向
があり、これは回路の電力散逸を平坦化する効果を有す
る。この結果、この回路は電圧供給補償量を減らし、デ
ータラインでの切り替え干渉を最小限にし得る。
定のＤＦＦ５３、例えば詳細図Ａの２つの端部ＤＦＦを
除くすべてのＤＦＦ５２の出力が「０」レベルに設定さ
れ、ＤＦＦ５３は「１」に設定されるように、水平同期
信号ＨＳＹＮＣによって初期化される。詳細図Ａから分
かるように、ＤＦＦ５３は設定入力ＳがＨＳＹＮＣライ
ンに接続され、他のＤＦＦ５２はリセット入力がＨＳＹ
ＮＣラインに接続されるようにハードウェア配線されて
いる。この特定の例では、ＤＦＦ５３は、シフトレジス
タ５１の初期状態が000...0001000100010001000100011
であるように配置される。さらに、シフトレジスタ５１
がクロック信号ＣＫによってクロック化されると、各Ｄ
ＦＦ５２の状態がレジスタ５１に沿って次のＤＦＦに渡
される。詳細図Ｂの左から３番目のＤＦＦ５２の出力Ｃ
におけるこのようなクロック化の効果を、クロック信号
ＣＫおよび水平同期信号ＨＳＹＮＣと共に図７（ｂ）の
タイミング図に示す。出力Ｃは、３つの連続する「０」
レベルに対応する３クロック周期分の間隔によって分離
された各「１」レベルに対応するクロック信号ＣＫの１
周期の持続期間を有する一連のパルスと、２つの連続す
る「１」レベルに対応する２クロック周期分のパルス１
つとを含んでいることは理解され得る。このような出力
Ｃの形態は、以下にさらに詳述するように、各ラインド
ライバ５４を制御するのに特に有用である。このような
回路では、隣接するラインドライバ５４がデータレート
クロック間隔でそれぞれの動作サイクルを開始する傾向
があり、これは回路の電力散逸を平坦化する効果を有す
る。この結果、この回路は電圧供給補償量を減らし、デ
ータラインでの切り替え干渉を最小限にし得る。
【００４０】このようなコントローラ５０の１つの重要
な特徴は、多数のパルス制御信号の必要な組み合わせを
生成するための制御信号パターンを作成する目的で、
「１」レベルの任意の配列をシフトレジスタ５１内に予
めプログラムすることができることである。従って、シ
フトレジスタ５１は１ビットプログラムシーケンサとし
て効果的に動作し、シーケンサの各素子の出力は、単一
のクロック周期によって（または、フリップフロップの
代わりにラッチが用いられる場合は、半クロック周期に
よって）分離される間隔で回路を駆動するために同時に
用いられる。
な特徴は、多数のパルス制御信号の必要な組み合わせを
生成するための制御信号パターンを作成する目的で、
「１」レベルの任意の配列をシフトレジスタ５１内に予
めプログラムすることができることである。従って、シ
フトレジスタ５１は１ビットプログラムシーケンサとし
て効果的に動作し、シーケンサの各素子の出力は、単一
のクロック周期によって（または、フリップフロップの
代わりにラッチが用いられる場合は、半クロック周期に
よって）分離される間隔で回路を駆動するために同時に
用いられる。
【００４１】上述の実施形態は、同じ信号ライン上の多
数のパルスを生成する場合に有用である。しかし、複合
ラインドライバの制御の場合は、通常、もっと多くの信
号ラインを使用する。図８（ａ）は、本発明の第２の実
施形態の分配コントローラ６０の基本的な構成を示す。
コントローラ６０は、Ｍ個のＤＦＦまたはラッチ６２よ
りなるシフトレジスタ６１と、ラインドライバ６４のバ
ンク６３とを備えている。この実施形態では、ラインド
ライバ６４のうちの１つに対して図８（ａ）に点線で示
すように、多数のローカルＤＦＦ６２の出力Ａ、Ｂ、
Ｃ、ＤおよびＥが制御信号として各ラインドライバ６４
に供給される。このような構成により、図８（ｂ）のタ
イミング図に示すように、多数の制御信号がラインドラ
イバ６４のそれぞれに確実に供給される。この特定の例
では、最後のＤＦＦ（図示せず）の出力は最初のＤＦＦ
の入力に接続され、最後のＤＦＦのみが、シフトレジス
タの初期状態が000...000001となるように配線される。
この方式の１つの欠点は、いくつかの異なる信号が独立
していないことである。実際には、これらの信号は互い
に対して時間的にずれている以外は同一である。この欠
点にもかかわらず、この方式は、以下にさらに詳細に述
べるように、ほとんどのラインドライバにとって十分な
ものである。
数のパルスを生成する場合に有用である。しかし、複合
ラインドライバの制御の場合は、通常、もっと多くの信
号ラインを使用する。図８（ａ）は、本発明の第２の実
施形態の分配コントローラ６０の基本的な構成を示す。
コントローラ６０は、Ｍ個のＤＦＦまたはラッチ６２よ
りなるシフトレジスタ６１と、ラインドライバ６４のバ
ンク６３とを備えている。この実施形態では、ラインド
ライバ６４のうちの１つに対して図８（ａ）に点線で示
すように、多数のローカルＤＦＦ６２の出力Ａ、Ｂ、
Ｃ、ＤおよびＥが制御信号として各ラインドライバ６４
に供給される。このような構成により、図８（ｂ）のタ
イミング図に示すように、多数の制御信号がラインドラ
イバ６４のそれぞれに確実に供給される。この特定の例
では、最後のＤＦＦ（図示せず）の出力は最初のＤＦＦ
の入力に接続され、最後のＤＦＦのみが、シフトレジス
タの初期状態が000...000001となるように配線される。
この方式の１つの欠点は、いくつかの異なる信号が独立
していないことである。実際には、これらの信号は互い
に対して時間的にずれている以外は同一である。この欠
点にもかかわらず、この方式は、以下にさらに詳細に述
べるように、ほとんどのラインドライバにとって十分な
ものである。
【００４２】多数の独立した制御信号を生成する別の方
式を図９（ａ）に示す。この方式では、Ｎ個のシフトレ
ジスタ６６が並列に接続され、各シフトレジスタ６６は
Ｍ個のＤＦＦ６７よりなる。各シフトレジスタ６６は、
特定のレベルシーケンスに対応する初期状態に設定され
るように構成される。例えば、最初のシフトレジスタは
初期状態000...001000100010001000100011を、最後のシ
フトレジスタ６６は初期状態000...001010101010101010
101011を有し得る。例えば、左から３番目のラインドラ
イバについて考えると、このラインドライバは、Ｎ個の
シフトレジスタ６６の対応するＤＦＦ６７から出力信号
Ａ...Ｎを受け取る。図９（ｂ）のタイミング図は、こ
の例での信号ＡおよびＮの形態を示す。この場合には、
多数の制御信号が、互いに独立するようにプログラムさ
れ得る各ラインドライバに供給される。このとき格納さ
れるプログラムのビット幅はＮである。
式を図９（ａ）に示す。この方式では、Ｎ個のシフトレ
ジスタ６６が並列に接続され、各シフトレジスタ６６は
Ｍ個のＤＦＦ６７よりなる。各シフトレジスタ６６は、
特定のレベルシーケンスに対応する初期状態に設定され
るように構成される。例えば、最初のシフトレジスタは
初期状態000...001000100010001000100011を、最後のシ
フトレジスタ６６は初期状態000...001010101010101010
101011を有し得る。例えば、左から３番目のラインドラ
イバについて考えると、このラインドライバは、Ｎ個の
シフトレジスタ６６の対応するＤＦＦ６７から出力信号
Ａ...Ｎを受け取る。図９（ｂ）のタイミング図は、こ
の例での信号ＡおよびＮの形態を示す。この場合には、
多数の制御信号が、互いに独立するようにプログラムさ
れ得る各ラインドライバに供給される。このとき格納さ
れるプログラムのビット幅はＮである。
【００４３】図１０は、ローカルの組み合わせまたは順
列ロジックを用いる本発明の第３の実施形態の分配コン
トローラ７０の基本的な構成を示す。この場合には、コ
ントローラ７０は、Ｍ個のＤＦＦ７２よりなるシフトレ
ジスタ７１と、ラインドライバ７４のバンク７３と、ロ
ーカルロジックブロック７６のバンク７５とを備えてい
る。多数のローカルＤＦＦ７２からの出力が、ローカル
ロジックブロック７６のそれぞれに供給され、各場合
に、ローカルロジックブロック７６はロジック動作を行
って、適切な出力信号から多数の制御信号をローカルに
生成し、関連するラインドライバ７４に供給する。
列ロジックを用いる本発明の第３の実施形態の分配コン
トローラ７０の基本的な構成を示す。この場合には、コ
ントローラ７０は、Ｍ個のＤＦＦ７２よりなるシフトレ
ジスタ７１と、ラインドライバ７４のバンク７３と、ロ
ーカルロジックブロック７６のバンク７５とを備えてい
る。多数のローカルＤＦＦ７２からの出力が、ローカル
ロジックブロック７６のそれぞれに供給され、各場合
に、ローカルロジックブロック７６はロジック動作を行
って、適切な出力信号から多数の制御信号をローカルに
生成し、関連するラインドライバ７４に供給する。
【００４４】上述の実施形態のそれぞれにおいて、コン
トローラが初期化されるとＤＦＦまたはラッチのいくつ
かが「１」レベルに設定される（一方、他のＤＦＦまた
はラッチは「０」レベルに設定される）ようにプログラ
ムされるＤＦＦまたはラッチは、図１１（ａ）および図
１１（ｂ）の示すような２つの位置のいずれかに配置さ
れ得る。図１１（ａ）の例では、プログラムされたＤＦ
Ｆまたはラッチはシフトレジスタ７８の端部７７の側に
配置され、シフトレジスタ７８の最後のＤＦＦの出力か
ら最初のＤＦＦの入力への接続部７９が作成される。従
って、この場合は、経路のオーバヘッドが増大する。プ
ログラムされたＤＦＦまたはラッチの数が多いときは、
これが恐らく最良の配置である。しかし、プログラムさ
れたＤＦＦまたはラッチの数が少ない場合は、図１１
（ｂ）の別の構成が使用され得、この場合は、ＤＦＦま
たはラッチ７７’はシフトレジスタ７８の最初に配置さ
れ、これにより長いフィードバック接続部の必要がなく
なるが、その代わり追加のＤＦＦまたはラッチが必要と
なる。
トローラが初期化されるとＤＦＦまたはラッチのいくつ
かが「１」レベルに設定される（一方、他のＤＦＦまた
はラッチは「０」レベルに設定される）ようにプログラ
ムされるＤＦＦまたはラッチは、図１１（ａ）および図
１１（ｂ）の示すような２つの位置のいずれかに配置さ
れ得る。図１１（ａ）の例では、プログラムされたＤＦ
Ｆまたはラッチはシフトレジスタ７８の端部７７の側に
配置され、シフトレジスタ７８の最後のＤＦＦの出力か
ら最初のＤＦＦの入力への接続部７９が作成される。従
って、この場合は、経路のオーバヘッドが増大する。プ
ログラムされたＤＦＦまたはラッチの数が多いときは、
これが恐らく最良の配置である。しかし、プログラムさ
れたＤＦＦまたはラッチの数が少ない場合は、図１１
（ｂ）の別の構成が使用され得、この場合は、ＤＦＦま
たはラッチ７７’はシフトレジスタ７８の最初に配置さ
れ、これにより長いフィードバック接続部の必要がなく
なるが、その代わり追加のＤＦＦまたはラッチが必要と
なる。
【００４５】本発明の上述の分配コントローラは特に、
英国特許出願第9706942.1(96056SLE)号に記載されてい
るような半ラインアットアタイム駆動方式と共に使用す
るのが適切である。図１２（ａ）は、分割走査ラインに
基づくこのような駆動方式を用いるＮ行Ｍ列よりなるＡ
ＭＬＣＤ８０を概略的に示す。この場合には、表示装置
内の各画素行は２つの走査ライン８１および８２を有す
る。走査ライン８１は左側画素群のＴＦＴのゲートを左
側走査ラインドライバ回路８３に接続し、走査ライン８
２は右側画素群のＴＦＴのゲートを右側走査ラインドラ
イバ回路８４に接続する。さらに、データラインドライ
バ回路８５が表示装置のデータライン８６に接続されて
いる。この表示装置は、例えば図１（ａ）に示すような
構造を有する。２つの走査ラインドライバ回路５３およ
び８４は、互いに半ライン周期だけずれた信号を生成す
る。このような表示装置の駆動を、図１２（ｂ）のタイ
ミング図を参照して以下に簡単に述べる。
英国特許出願第9706942.1(96056SLE)号に記載されてい
るような半ラインアットアタイム駆動方式と共に使用す
るのが適切である。図１２（ａ）は、分割走査ラインに
基づくこのような駆動方式を用いるＮ行Ｍ列よりなるＡ
ＭＬＣＤ８０を概略的に示す。この場合には、表示装置
内の各画素行は２つの走査ライン８１および８２を有す
る。走査ライン８１は左側画素群のＴＦＴのゲートを左
側走査ラインドライバ回路８３に接続し、走査ライン８
２は右側画素群のＴＦＴのゲートを右側走査ラインドラ
イバ回路８４に接続する。さらに、データラインドライ
バ回路８５が表示装置のデータライン８６に接続されて
いる。この表示装置は、例えば図１（ａ）に示すような
構造を有する。２つの走査ラインドライバ回路５３およ
び８４は、互いに半ライン周期だけずれた信号を生成す
る。このような表示装置の駆動を、図１２（ｂ）のタイ
ミング図を参照して以下に簡単に述べる。
【００４６】表示装置内の２本の隣接する画素行ｎ、ｎ
＋１について考えると、最初のサンプリング周期中に行
ｎの左側画素群のためのデータがサンプリングされ、次
に走査電圧Ｌｎが活性化されて、データラインドライバ
回路８５の左側ラインドライバが行ｎの左側画素群を充
電する一方で、同時にこの行の右側画素群のためのデー
タがサンプリングされる。次に走査電圧Ｌｎが非活性化
され、走査電圧Ｒｎが活性化されて、データラインドラ
イバ回路８５の右側ラインドライバが行ｎの右側画素群
を充電する一方で、同時に次の画素行ｎ＋１の左側画素
群のためのデータがサンプリングされる。次に走査電圧
Ｒｎが非活性化され、走査電圧Ｌｎ＋１が次の行ｎ＋１
の左側走査ライン８１に印加されて、左側ラインドライ
バが行ｎ＋１の左側画素群を充電する一方で、同時に行
ｎ＋１の右側画素群のためのデータがサンプリングされ
る。次に走査電圧Ｒｎ＋１が対応する右側走査ライン８
２に印加されるなど、このようなインタリーブされたサ
ンプリング／駆動が続けて行われる。
＋１について考えると、最初のサンプリング周期中に行
ｎの左側画素群のためのデータがサンプリングされ、次
に走査電圧Ｌｎが活性化されて、データラインドライバ
回路８５の左側ラインドライバが行ｎの左側画素群を充
電する一方で、同時にこの行の右側画素群のためのデー
タがサンプリングされる。次に走査電圧Ｌｎが非活性化
され、走査電圧Ｒｎが活性化されて、データラインドラ
イバ回路８５の右側ラインドライバが行ｎの右側画素群
を充電する一方で、同時に次の画素行ｎ＋１の左側画素
群のためのデータがサンプリングされる。次に走査電圧
Ｒｎが非活性化され、走査電圧Ｌｎ＋１が次の行ｎ＋１
の左側走査ライン８１に印加されて、左側ラインドライ
バが行ｎ＋１の左側画素群を充電する一方で、同時に行
ｎ＋１の右側画素群のためのデータがサンプリングされ
る。次に走査電圧Ｒｎ＋１が対応する右側走査ライン８
２に印加されるなど、このようなインタリーブされたサ
ンプリング／駆動が続けて行われる。
【００４７】このような駆動方式にとって上述の分配コ
ントローラが適切である理由は、データラインドライバ
回路８５が時間順列動作であるためである。この動作
中、各ドライバステージは入力映像データをサンプリン
グしているか、デジタル−アナログ変換を行っている
か、またはデータライン電圧を保持しているかのいずれ
かであり得る。しかし、１ライン周期中に、すべてのス
テージが動作を停止し、すべてのラインデータ電圧が画
素に転送可能状態にあるときは一瞬もない。このため、
上述のような分割走査ライン駆動方式が用いられるか、
もしくは、同様に上記の英国特許出願に記載されている
ようなスイッチ可能データラインバンク駆動方式が用い
られる。このような半ラインアットアタイム駆動方式の
デジタルデータラインドライバ回路を正しく動作させる
ための重要な条件は、Ｄ／Ａ変換およびデータラインの
充電を半ライン周期内に完了させなければならないこと
である。これはまた、分配コントローラに予めプログラ
ムされ得る制御信号の組み合わせ数が２M/2であること
を意味する。
ントローラが適切である理由は、データラインドライバ
回路８５が時間順列動作であるためである。この動作
中、各ドライバステージは入力映像データをサンプリン
グしているか、デジタル−アナログ変換を行っている
か、またはデータライン電圧を保持しているかのいずれ
かであり得る。しかし、１ライン周期中に、すべてのス
テージが動作を停止し、すべてのラインデータ電圧が画
素に転送可能状態にあるときは一瞬もない。このため、
上述のような分割走査ライン駆動方式が用いられるか、
もしくは、同様に上記の英国特許出願に記載されている
ようなスイッチ可能データラインバンク駆動方式が用い
られる。このような半ラインアットアタイム駆動方式の
デジタルデータラインドライバ回路を正しく動作させる
ための重要な条件は、Ｄ／Ａ変換およびデータラインの
充電を半ライン周期内に完了させなければならないこと
である。これはまた、分配コントローラに予めプログラ
ムされ得る制御信号の組み合わせ数が２M/2であること
を意味する。
【００４８】本発明の分配コントローラがこのような半
ラインアットアタイム駆動方式と共に使用されるとき
は、クロック周波数に対して比較的低い周波数の制御信
号を生成することが必要である。例えば上述の分割走査
ライン駆動方式の場合には、１ライン周期内に左側およ
び右側走査ラインドライバ回路８３および８４を活性化
させるためには、ライン周波数の二倍の周波数の制御信
号が必要である。このような制御信号は、カウンタを用
いてクロック周波数を分割する従来の制御方法、および
図５（ａ）を参照して上述したような組み合わせロジッ
クによって生成され得る。しかし、図１３（ａ）に示す
ような本発明の第４の実施形態の分配コントローラ９０
もまた使用され得る。
ラインアットアタイム駆動方式と共に使用されるとき
は、クロック周波数に対して比較的低い周波数の制御信
号を生成することが必要である。例えば上述の分割走査
ライン駆動方式の場合には、１ライン周期内に左側およ
び右側走査ラインドライバ回路８３および８４を活性化
させるためには、ライン周波数の二倍の周波数の制御信
号が必要である。このような制御信号は、カウンタを用
いてクロック周波数を分割する従来の制御方法、および
図５（ａ）を参照して上述したような組み合わせロジッ
クによって生成され得る。しかし、図１３（ａ）に示す
ような本発明の第４の実施形態の分配コントローラ９０
もまた使用され得る。
【００４９】図１３（ａ）の下部分のコントローラ９０
の拡大詳細図に示すように、コントローラ９０は、Ｍ個
のＤＦＦ９２よりなるシフトレジスタ９１と、関連する
パターン検出ロジック９３とを含む。パターン検出ロジ
ック９３は、必要な制御信号が移行する瞬間を決定する
ために、シフトレジスタ９１にプログラムされた識別可
能な署名がシフトレジスタ９１内の特定の位置に存在す
るときを検出するために使用される。簡単な例では、識
別可能な署名は、単に、上述のようにシフトレジスタ９
１内に予め設定されている連続する２つの「１」レベル
である。パターン検出ロジック９３はさらに、シフトレ
ジスタ９１の中央部に近い位置の連続するＤＦＦの出力
に接続されるＡＮＤゲートを含む。パターン検出ロジッ
ク９３の複雑度は増大するが、検出される署名をシフト
レジスタ９１内の信号制御パターンと同一にして、シフ
トレジスタ９１の内部パターンには実際にはいかなる変
更も必要ないようにすることができる。図１３（ｂ）の
タイミング図は、パターン検出ロジック９３によって生
成されるＳＳＹＮＣ信号を示す。ロジック９３は、ＨＳ
ＹＮＣラインに接続される一方の入力と第１のＡＮＤゲ
ートの出力に接続される他方の入力とを有する別のＡＮ
Ｄゲートを含み、このため、ＳＳＹＮＣ信号は、ＨＳＹ
ＮＣ信号のパルスと、画素データレートに等しい周期の
間ハイである出力を提供する第１のＡＮＤゲートによる
署名の検出との両方に対応するパルスを含む（これによ
り、これらのパルスのパルス幅はクロックパルスの幅に
等しい）。
の拡大詳細図に示すように、コントローラ９０は、Ｍ個
のＤＦＦ９２よりなるシフトレジスタ９１と、関連する
パターン検出ロジック９３とを含む。パターン検出ロジ
ック９３は、必要な制御信号が移行する瞬間を決定する
ために、シフトレジスタ９１にプログラムされた識別可
能な署名がシフトレジスタ９１内の特定の位置に存在す
るときを検出するために使用される。簡単な例では、識
別可能な署名は、単に、上述のようにシフトレジスタ９
１内に予め設定されている連続する２つの「１」レベル
である。パターン検出ロジック９３はさらに、シフトレ
ジスタ９１の中央部に近い位置の連続するＤＦＦの出力
に接続されるＡＮＤゲートを含む。パターン検出ロジッ
ク９３の複雑度は増大するが、検出される署名をシフト
レジスタ９１内の信号制御パターンと同一にして、シフ
トレジスタ９１の内部パターンには実際にはいかなる変
更も必要ないようにすることができる。図１３（ｂ）の
タイミング図は、パターン検出ロジック９３によって生
成されるＳＳＹＮＣ信号を示す。ロジック９３は、ＨＳ
ＹＮＣラインに接続される一方の入力と第１のＡＮＤゲ
ートの出力に接続される他方の入力とを有する別のＡＮ
Ｄゲートを含み、このため、ＳＳＹＮＣ信号は、ＨＳＹ
ＮＣ信号のパルスと、画素データレートに等しい周期の
間ハイである出力を提供する第１のＡＮＤゲートによる
署名の検出との両方に対応するパルスを含む（これによ
り、これらのパルスのパルス幅はクロックパルスの幅に
等しい）。
【００５０】図１４は、図１２（ａ）を参照して概略を
上述した分割走査ラインに基づく半ラインアットアタイ
ム駆動方式を用いるＡＭＬＣＤ１００を示す。ＡＭＬＣ
Ｄ１００は、左側および右側走査ラインドライバ回路１
０１および１０２と、本発明の分配コントローラ１０４
を組み込んだデジタルデータラインドライバ回路１０３
とを備えている。これについて以下にさらに詳しく述べ
る。コントローラ１０４によって受け取られる主な信号
は、水平ライン同期信号ＨＳＹＮＣ、フラットパネル映
像クロック信号ＦＰＶＤＣＫ（画素データレートに等し
い周波数を有する）、およびフラットパネル表示イネー
ブル信号ＦＰＤＥである。図１４を参照して述べるこの
特定の実施形態では、コントローラ１０４はさらに、フ
レーム同期信号ＶＳＹＮＣと３×６個のＲＧＢ入力デー
タ信号とを含む１９個のデジタル信号を受け取る。コン
トローラ１０４は、図７（ａ）、（ｂ）、図８（ａ）、
（ｂ）および図１０を参照して上述した方法の組み合わ
せを用いて、各列のラインドライバのための制御信号を
生成する。コントローラ１０４はまた、データラインド
ライバ回路１０３の各データドライバステージ１０６の
ための制御信号を生成するように信号制御パターン１０
５を組み込んだシフトレジスタの形態である。データラ
インドライバ回路１０３はさらに、デジタルデータサン
プル／シフトアレイ１０７（例えば、英国特許出願第97
06943.9(96055SLE)号に記載されている）および直列Ｄ
／Ａ変換器１０８を備えている。
上述した分割走査ラインに基づく半ラインアットアタイ
ム駆動方式を用いるＡＭＬＣＤ１００を示す。ＡＭＬＣ
Ｄ１００は、左側および右側走査ラインドライバ回路１
０１および１０２と、本発明の分配コントローラ１０４
を組み込んだデジタルデータラインドライバ回路１０３
とを備えている。これについて以下にさらに詳しく述べ
る。コントローラ１０４によって受け取られる主な信号
は、水平ライン同期信号ＨＳＹＮＣ、フラットパネル映
像クロック信号ＦＰＶＤＣＫ（画素データレートに等し
い周波数を有する）、およびフラットパネル表示イネー
ブル信号ＦＰＤＥである。図１４を参照して述べるこの
特定の実施形態では、コントローラ１０４はさらに、フ
レーム同期信号ＶＳＹＮＣと３×６個のＲＧＢ入力デー
タ信号とを含む１９個のデジタル信号を受け取る。コン
トローラ１０４は、図７（ａ）、（ｂ）、図８（ａ）、
（ｂ）および図１０を参照して上述した方法の組み合わ
せを用いて、各列のラインドライバのための制御信号を
生成する。コントローラ１０４はまた、データラインド
ライバ回路１０３の各データドライバステージ１０６の
ための制御信号を生成するように信号制御パターン１０
５を組み込んだシフトレジスタの形態である。データラ
インドライバ回路１０３はさらに、デジタルデータサン
プル／シフトアレイ１０７（例えば、英国特許出願第97
06943.9(96055SLE)号に記載されている）および直列Ｄ
／Ａ変換器１０８を備えている。
【００５１】コントローラ１０４の信号制御パターン１
０５を規定するプログラムされたＤＦＦは、シフトレジ
スタの端部側に位置し、初期状態11000100010001000100
01（右から左に向かって読み出す）を規定する。さら
に、最後のＤＦＦの出力は、シフトレジスタの最初のＤ
ＦＦの入力に接続される。図１５は、デジタルデータラ
インドライバ回路１０３の１つのデータドライバステー
ジ１０６をさらに詳細に示す。各画素列のためのデジタ
ルデータドライバステージ１０６は、デジタルデータサ
ンプル／シフトアレイ１０７と、ＲＧＢデータラインの
数に対応する一連のＤＦＦ１０９および関連する２：１
マルチプレクサ１１０（スイッチ）を有する直列Ｄ／Ａ
変換器１０８とを備えている。コントローラ１０４はま
た、ＨＳＹＮＣ信号によって０に設定される各データド
ライバステージのためのサンプル／トグルフリップフロ
ップの形態のローカル順列ロジック１１１も含む。
０５を規定するプログラムされたＤＦＦは、シフトレジ
スタの端部側に位置し、初期状態11000100010001000100
01（右から左に向かって読み出す）を規定する。さら
に、最後のＤＦＦの出力は、シフトレジスタの最初のＤ
ＦＦの入力に接続される。図１５は、デジタルデータラ
インドライバ回路１０３の１つのデータドライバステー
ジ１０６をさらに詳細に示す。各画素列のためのデジタ
ルデータドライバステージ１０６は、デジタルデータサ
ンプル／シフトアレイ１０７と、ＲＧＢデータラインの
数に対応する一連のＤＦＦ１０９および関連する２：１
マルチプレクサ１１０（スイッチ）を有する直列Ｄ／Ａ
変換器１０８とを備えている。コントローラ１０４はま
た、ＨＳＹＮＣ信号によって０に設定される各データド
ライバステージのためのサンプル／トグルフリップフロ
ップの形態のローカル順列ロジック１１１も含む。
【００５２】０に設定されると、ロジック１１１はアレ
イ１０７のＤＦＦ１０９を、２：１マルチプレクサ１１
０によって直接ＲＧＢデータラインに接続する。コント
ローラ１０４の引き続くクロック化の間、シフトレジス
タ内のプログラムされた「１」レベルが循環し、あるス
テージで、信号制御パターン１０５内の最初の「１」が
関連するデータドライバステージ１０６に到達し、コン
トローラ１０４の関連するＤＦＦ１１２の出力Ａがハイ
になる。これにより先ず、ＲＧＢ入力データがアレイ１
０７のＤＦＦ１０９によってサンプリングされ、次にサ
ンプル／シフトラッチがトグルされ、これにより２：１
マルチプレクサ１１０がＤＦＦ１０９をＲＧＢデータラ
インから切断し、代わりに縦続接続されたチェーン内の
ＤＦＦを接続して、格納されたデータをＤ／Ａ変換器１
０８にシフトする。ＦＰＶＤＣＫ信号によるクロック化
に応答して出力Ａにパルスが生成されることにより、直
列Ｄ／Ａ変換器１０８による変換にとって必要なとき
に、図１６のタイミング図に示すように、格納されたデ
ータがシフトする。
イ１０７のＤＦＦ１０９を、２：１マルチプレクサ１１
０によって直接ＲＧＢデータラインに接続する。コント
ローラ１０４の引き続くクロック化の間、シフトレジス
タ内のプログラムされた「１」レベルが循環し、あるス
テージで、信号制御パターン１０５内の最初の「１」が
関連するデータドライバステージ１０６に到達し、コン
トローラ１０４の関連するＤＦＦ１１２の出力Ａがハイ
になる。これにより先ず、ＲＧＢ入力データがアレイ１
０７のＤＦＦ１０９によってサンプリングされ、次にサ
ンプル／シフトラッチがトグルされ、これにより２：１
マルチプレクサ１１０がＤＦＦ１０９をＲＧＢデータラ
インから切断し、代わりに縦続接続されたチェーン内の
ＤＦＦを接続して、格納されたデータをＤ／Ａ変換器１
０８にシフトする。ＦＰＶＤＣＫ信号によるクロック化
に応答して出力Ａにパルスが生成されることにより、直
列Ｄ／Ａ変換器１０８による変換にとって必要なとき
に、図１６のタイミング図に示すように、格納されたデ
ータがシフトする。
【００５３】図１７は、このようなデジタルデータライ
ンドライバ回路１０３で使用可能なアルゴリズムによる
切り替えコンデンサのＤ／Ａ変換器１０８を示す。この
ようなＤ／Ａ変換器１０８の動作は既知であり、本発明
の分配コントローラ１０４の動作の理解には関係ないた
め、Ｄ／Ａ変換器１０８の動作については詳述しない。
必要とされるのは、Ｒｅｓｅｔラインを瞬間的にハイに
することによってリセットされる制御信号について述べ
ることのみである。変換の各デジタルビットにとって、
３つの個別の制御信号、すなわちＤａｔａビット信号、
Ｔｒａｎ信号およびＨａｌｆ信号が連続して必要であ
る。Ｔｒａｎ信号およびＨａｌｆ信号は制御パルスであ
り、これらは重複してはならず、また図１５に点線で示
されるようにデータドライバステージ１０６に戻される
コントローラ１０４内の他のＤＦＦ１１２のＢおよびＤ
の出力信号に対応する。変換器１０８のために必要なこ
れらのタイミング信号は図１６に示されている。
ンドライバ回路１０３で使用可能なアルゴリズムによる
切り替えコンデンサのＤ／Ａ変換器１０８を示す。この
ようなＤ／Ａ変換器１０８の動作は既知であり、本発明
の分配コントローラ１０４の動作の理解には関係ないた
め、Ｄ／Ａ変換器１０８の動作については詳述しない。
必要とされるのは、Ｒｅｓｅｔラインを瞬間的にハイに
することによってリセットされる制御信号について述べ
ることのみである。変換の各デジタルビットにとって、
３つの個別の制御信号、すなわちＤａｔａビット信号、
Ｔｒａｎ信号およびＨａｌｆ信号が連続して必要であ
る。Ｔｒａｎ信号およびＨａｌｆ信号は制御パルスであ
り、これらは重複してはならず、また図１５に点線で示
されるようにデータドライバステージ１０６に戻される
コントローラ１０４内の他のＤＦＦ１１２のＢおよびＤ
の出力信号に対応する。変換器１０８のために必要なこ
れらのタイミング信号は図１６に示されている。
【００５４】
【発明の効果】本発明によれば、少なくとも以下の効果
が得られる。
が得られる。
【００５５】制御信号をローカルに生成し得るため、シ
ステム複雑度が最小限となることにより実装領域が削減
される。特別なカウンタおよび組み合わせロジックを使
用する必要がないため、駆動回路を実装するために必要
な表示装置のベベル幅を最小限にすることができる。さ
らに、グローバル信号の使用を減らすことによって、信
号毎の容量性ローディングが低減し、信号立ち上がりお
よび立ち下がり時間が速くなることにより、動作周波数
に関しての性能を向上させることができる。さらに、信
号ラインの平均長さが短くなるため、信号時間が歪む問
題をなくすことができる。このような効果は特に、ポリ
シリコンベースのＡＭＬＣＤなどの薄膜表示装置内に集
積されるデジタルデータラインドライバ回路において有
意である。
ステム複雑度が最小限となることにより実装領域が削減
される。特別なカウンタおよび組み合わせロジックを使
用する必要がないため、駆動回路を実装するために必要
な表示装置のベベル幅を最小限にすることができる。さ
らに、グローバル信号の使用を減らすことによって、信
号毎の容量性ローディングが低減し、信号立ち上がりお
よび立ち下がり時間が速くなることにより、動作周波数
に関しての性能を向上させることができる。さらに、信
号ラインの平均長さが短くなるため、信号時間が歪む問
題をなくすことができる。このような効果は特に、ポリ
シリコンベースのＡＭＬＣＤなどの薄膜表示装置内に集
積されるデジタルデータラインドライバ回路において有
意である。
【図１】（ａ）および（ｂ）は従来のＡＭＬＣＤの模式
図。
図。
【図２】従来のポイントアットアタイム型データライン
ドライバ回路を示す図。
ドライバ回路を示す図。
【図３】従来のポイントアットアタイム型データライン
ドライバ回路を示す図。
ドライバ回路を示す図。
【図４】従来のラインアットアタイム型データラインド
ライバ回路を示す図。
ライバ回路を示す図。
【図５】（ａ）および（ｂ）は、図４の回路の従来の制
御構成を示す図。
御構成を示す図。
【図６】本発明のデータラインドライバ回路の概略図。
【図７ａ】本発明の第１の実施形態を示す図。
【図７ｂ】図７ａに対応するタイミング図。
【図８】（ａ）および（ｂ）は、本発明の第２の実施形
態を示す図、および対応するタイミング図。
態を示す図、および対応するタイミング図。
【図９】（ａ）および（ｂ）は、多数の独立した制御信
号を生成する第２の実施形態の改良を示す図、および対
応するタイミング図。
号を生成する第２の実施形態の改良を示す図、および対
応するタイミング図。
【図１０】本発明の第３の実施形態を示す図。
【図１１】（ａ）および（ｂ）は、本発明の回路のプロ
グラムされたフリップフロップの可能な位置を示す説明
図。
グラムされたフリップフロップの可能な位置を示す説明
図。
【図１２】（ａ）および（ｂ）は、英国特許出願第9706
942.1（96056SLE）による半ラインアットアタイム駆動
方式を用いるＡＭＬＣＤを示す図、および対応するタイ
ミング図。
942.1（96056SLE）による半ラインアットアタイム駆動
方式を用いるＡＭＬＣＤを示す図、および対応するタイ
ミング図。
【図１３】（ａ）および（ｂ）は、本発明の第４の実施
形態を示す図、および対応するタイミング図。
形態を示す図、および対応するタイミング図。
【図１４】半ラインアットアタイム駆動方式を用い、本
発明の駆動回路を組み込んだＡＭＬＣＤを示す概略図。
発明の駆動回路を組み込んだＡＭＬＣＤを示す概略図。
【図１５】本発明の別の実施形態を示す図。
【図１６】図１５の実施形態の対応するタイミング図。
【図１７】図１５の実施形態で使用される直列Ｄ／Ａ変
換器を示す図。
換器を示す図。
４０、５０、６０、７０、９０、１０４ 分配コントロ
ーラ ４１、５１、６１、６６、７１、７８、９１ シフトレ
ジスタ ４２、５２、６２、６７、７２、９２、１０９、１１２
ＤＦＦ ４４、５４、６４、７４、１０６ データラインドライ
バ ７６ ローカルロジックブロック ８０、１００ ＡＭＬＣＤ ８１、８２ 走査ライン ８３、８４、１０１、１０２ 走査ラインドライバ回路 ８５、１０３ データラインドライバ回路 ８６ データライン ９３ パターン検出ロジック １０５ 信号制御パターン １０６ データドライバステージ １０７ デジタルデータサンプル／シフトアレイ １０８ Ｄ／Ａ変換器 １１０ ２：１マルチプレクサ １１１ ローカル順列ロジック
ーラ ４１、５１、６１、６６、７１、７８、９１ シフトレ
ジスタ ４２、５２、６２、６７、７２、９２、１０９、１１２
ＤＦＦ ４４、５４、６４、７４、１０６ データラインドライ
バ ７６ ローカルロジックブロック ８０、１００ ＡＭＬＣＤ ８１、８２ 走査ライン ８３、８４、１０１、１０２ 走査ラインドライバ回路 ８５、１０３ データラインドライバ回路 ８６ データライン ９３ パターン検出ロジック １０５ 信号制御パターン １０６ データドライバステージ １０７ デジタルデータサンプル／シフトアレイ １０８ Ｄ／Ａ変換器 １１０ ２：１マルチプレクサ １１１ ローカル順列ロジック
Claims (14)
- 【請求項１】 クロック信号ＣＫを生成するクロック手
段と、 それぞれが出力を有する制御シフト素子のチェーンを含
むシフトレジスタと、 該出力に接続され制御信号によって制御可能であり、入
力信号をサンプリングし該サンプリングされた信号を対
応する一連のラインに供給する一連のドライバステージ
と、を備えたアクティブマトリクス駆動回路であって、 該ドライバステージのそれぞれは、該制御シフト素子の
それぞれ１つと関連し、該クロック信号ＣＫによる該シ
フトレジスタのクロック化に応答して該１つの制御シフ
ト素子、および／または該シフトレジスタ内の該１つの
制御シフト素子の近くの少なくとも１つのローカル制御
シフト素子によって生成される信号から引き出される複
数の異なる制御信号によってローカルに制御される、ア
クティブマトリクス駆動回路。 - 【請求項２】 前記ドライバステージは、前記１つの制
御シフト素子によって生成される少なくとも１つの制御
信号、および前記シフトレジスタ内の該１つの制御シフ
ト素子に直接隣接する少なくとも１つの制御シフト素子
によって生成される少なくとも１つの別の制御信号によ
ってローカルに制御される、請求項１に記載のアクティ
ブマトリクス駆動回路。 - 【請求項３】 前記ドライバステージは、前記１つの制
御シフト素子によって生成される少なくとも１つの制御
信号、前記シフトレジスタ内の該１つの制御シフト素子
の直前の少なくとも１つのローカル制御シフト素子によ
って生成される少なくとも１つの別の制御信号、および
該シフトレジスタ内の該１つの制御シフト素子の直後の
少なくとも１つの制御シフト素子によって生成される少
なくとも１つのさらに別の制御信号によってローカルに
制御される、請求項２に記載のアクティブマトリクス駆
動回路。 - 【請求項４】 前記シフトレジスタは、リセット信号を
受け取ると制御信号パターンを規定するように設定され
る出力を有するプログラムされたシフト素子のチェーン
を含み、前記ドライバステージのそれぞれは、前記クロ
ック信号による該シフトレジスタのクロック化により前
記１つの制御シフト素子の出力に現れる該制御信号パタ
ーンの結果として該１つの制御シフト素子によって生成
される少なくとも1つの制御信号によってローカルに制
御される、請求項１、２または３に記載のアクティブマ
トリクス駆動回路。 - 【請求項５】 前記プログラムされたシフト素子は、前
記シフトレジスタの端部に位置する多くの制御シフト素
子を含み、最後の制御シフト素子の出力は該シフトレジ
スタの第１の制御シフト素子の入力に接続される、請求
項４に記載のアクティブマトリクス駆動回路。 - 【請求項６】 前記プログラムされたシフト素子は、前
記制御シフト素子に追加され、最後のプログラムされた
シフト素子の出力が第１の制御シフト素子の入力に接続
されるように、前記シフトレジスタの該制御シフト素子
に先行する部分に配置される、請求項４に記載のアクテ
ィブマトリクス駆動回路。 - 【請求項７】 前記ドライバステージのそれぞれは、前
記１つの制御シフト素子および／または前記シフトレジ
スタの該１つの制御シフト素子の近くの少なくとも１つ
のローカル制御シフト素子からの入力信号に応答して、
該１つの制御シフト素子に関連する組み合わせまたは順
列ローカルロジック手段によって生成される少なくとも
１つの制御信号によってローカルに制御される、請求項
１〜６のいずれか１つに記載のアクティブマトリクス駆
動回路。 - 【請求項８】 前記１つの制御シフト素子、および該１
つの制御シフト素子の近くの少なくとも１つのローカル
制御シフト素子の出力は、該１つの制御シフト素子に関
連する前記ローカルロジック手段の入力に接続される、
請求項７に記載のアクティブマトリクス駆動回路。 - 【請求項９】 前記シフトレジスタは、リセット信号を
受け取ると制御信号パターンを規定するように設定され
る出力を有するプログラムされたシフト素子のチェーン
を含み、前記クロック信号による該シフトレジスタのク
ロック化の結果として該制御信号パターンが少なくとも
１つの制御シフト素子の出力に現れると、該１つの制御
シフト素子の出力に接続されるローカルパターン検出手
段が該制御信号パターンの検出に応答して制御信号を生
成するようにされる、請求項１〜８のいずれか１つに記
載のアクティブマトリクス駆動回路。 - 【請求項１０】 データラインと走査ラインとの交差部
に配置された制御素子のアクティブマトリクスを備えた
アクティブマトリクス装置のための駆動回路であって、
前記ドライバステージのそれぞれは、走査ラインドライ
バによって決定されるライン周期中に該データラインの
それぞれにデータ信号を供給するように構成される、請
求項１〜９のいずれか１つに記載のアクティブマトリク
ス駆動回路。 - 【請求項１１】 デジタルアクティブマトリクス装置の
ための駆動回路であって、前記ドライバステージのそれ
ぞれは、デジタル入力信号をサンプリングして、該サン
プリングされた信号を記憶素子に格納するように構成さ
れ、サンプル／シフト手段によって供給される制御信号
に応答して該信号を対応するデータラインに供給する前
に、該サンプリングされた信号をアナログフォーマット
に変換するデジタル−アナログ変換手段が提供される、
請求項１０に記載のアクティブマトリクス駆動回路。 - 【請求項１２】 連続するライン周期中に制御素子行に
連続してアクセスするための駆動回路であって、前記ド
ライバステージのそれぞれは、前記入力信号をサンプリ
ングおよび格納して、対応するライン周期の第１サブ周
期中に制御素子行に沿った第１制御素子群のためのデー
タ信号を生成し、また該ライン周期の第２サブ周期中に
該第１制御素子群に該データ信号を供給する第１活性化
手段と、該入力信号をサンプリングおよび格納して、該
第２サブ周期中に該制御素子行に沿った第２制御素子群
のためのデータ信号を生成し、また引き続くサブ周期中
に該データ信号を該第２制御素子群に供給する第２活性
化手段と備えている、請求項１０または１１に記載のア
クティブマトリクス駆動回路。 - 【請求項１３】 クロック信号ＣＫを生成するクロック
手段と、それぞれが出力を有する制御シフト素子チェー
ンを含むシフトレジスタと、該出力に接続され少なくと
も制御信号によって制御可能であり、入力信号をサンプ
リングし該サンプリングされた信号を対応する一連のラ
インに供給する一連のドライバステージとを備えたアク
ティブマトリクス駆動回路であって、該ドライバステー
ジのそれぞれは、該制御シフト素子のそれぞれ１つと関
連し、また該クロック信号による該シフトレジスタのク
ロック化により該１つの制御シフト素子の出力に現れる
制御信号パターンの結果として該１つの制御シフト素子
によって生成される少なくとも1つの制御信号によって
ローカルに制御される、アクティブマトリクス駆動回
路。 - 【請求項１４】 請求項１〜１３のいずれか１つに記載
の駆動回路を組み込んだアクティブマトリクス液晶表示
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9706941A GB2323957A (en) | 1997-04-04 | 1997-04-04 | Active matrix drive circuits |
| GB9706941.3 | 1997-04-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10319923A true JPH10319923A (ja) | 1998-12-04 |
| JP3487408B2 JP3487408B2 (ja) | 2004-01-19 |
Family
ID=10810344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09367698A Expired - Fee Related JP3487408B2 (ja) | 1997-04-04 | 1998-04-06 | アクティブマトリクス駆動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6266041B1 (ja) |
| EP (1) | EP0869472A1 (ja) |
| JP (1) | JP3487408B2 (ja) |
| KR (1) | KR100306720B1 (ja) |
| GB (1) | GB2323957A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100809715B1 (ko) | 2007-01-04 | 2008-03-07 | 삼성전자주식회사 | 고정 컨트롤 데이터 생성회로 및 이를 구비하는디스플레이용 구동회로 |
| KR20160052461A (ko) * | 2014-09-28 | 2016-05-12 | 보에 테크놀로지 그룹 컴퍼니 리미티드 | 게이트 구동기, 디스플레이 장치 및 게이트 구동 방법 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6879313B1 (en) * | 1999-03-11 | 2005-04-12 | Sharp Kabushiki Kaisha | Shift register circuit, image display apparatus having the circuit, and driving method for LCD devices |
| TW538400B (en) | 1999-11-01 | 2003-06-21 | Sharp Kk | Shift register and image display device |
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