JP2002372955A

JP2002372955A - 液晶表示装置及び情報機器

Info

Publication number: JP2002372955A
Application number: JP2001180481A
Authority: JP
Inventors: Norio Manba; 則夫萬場; Shigeyuki Nishitani; 茂之西谷; Toshio Miyazawa; 敏夫宮沢; Yoshiaki Mikami; 佳朗三上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-06-14
Filing date: 2001-06-14
Publication date: 2002-12-26

Abstract

(57)【要約】【課題】１つの信号駆動回路を複数のドレイン線で共
有可能として、液晶表示部と同一基板上に生成する内蔵
回路の規模を低減する。【解決手段】ドレイン線に印加する階調電圧を複数の
電圧範囲に分割し、その電圧範囲内で上昇又は下降する
電圧波形を外部入力アナログ信号ＳＬＳとし、この外部
入力アナログ信号の１周期を複数の期間に時分割し、各
分割期間での外部入力アナログ信号の電圧を、ドレイン
線ＳＩＧに印加する階調電圧とする。デジタル表示デー
タＤａ〜Ｄｃのビット又はビット列により、１つの外部
入力アナログ信号を選択する。信号駆動回路１１１は、
外部入力アナログ信号をドレイン線に印可して、外部入
力アナログ信号の電圧が、デジタル表示データに対応す
る電圧になった時点でドレイン線に階調電圧を保持させ
る。信号駆動回路は複数のドレイン線に対応し、１水平
期間を複数の期間に時分割し、各分割された期間に、そ
れぞれのデジタル表示データに対応した階調電圧を書き
込んでいく。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置及び
情報機器に係り、特に、外部から供給されるデジタル画
像データをアナログ信号に変換する回路及び液晶素子を
駆動する駆動回路を有する液晶表示装置、及び、該液晶
表示装置を用いた情報機器に関する。

【０００２】

【従来の技術】一般に、ポリシリコン（ｐｏｌｙ−Ｓ
ｉ）の電界効果移動度は、アモルファスＳｉの電界効果
移動度である約０．５ｃｍ²／Ｖｓ〜１ｃｍ²／Ｖｓに比
べ、約数１０ｃｍ²／Ｖｓ〜２００ｃｍ²／Ｖｓと大き
い。このため、液晶表示装置は、ポリシリコンによるＴ
ＦＴを用いて、信号回路や走査回路等の周辺回路を、液
晶表示部が形成されている基板と同一基板上に形成する
ことが可能となる。また、液晶表示装置は、ポリシリコ
ンによるＴＦＴを用いることにより、周辺回路を液晶表
示部と同一基板上に形成することができるため、線順次
ドライバ等の外部周辺回路との接続が不要となり、解像
度の高いものとすることができる。

【０００３】液晶表示部と同一基板上に形成することが
できる周辺回路の１つとして、デジタル表示データを液
晶の階調表示に対応したアナログ信号に変換する回路が
ある。このデジタル表示データをアナログ信号電圧に変
換するＤ／Ａ変換回路に関する従来技術として、例え
ば、特開２０００−１２２５９７公報に記されている技
術が知られている。この従来技術は、１水平期間を複数
の期間に分割し、各分割期間毎に信号線に供給する電圧
範囲を設定し、デジタル画素データの所定ビットまたは
ビット列により分割期間を設定し、それ以外のビットに
より選択された電圧範囲内の所定の電圧を信号線に供給
するというものである。そして、この従来技術は、１水
平走査期間の前半、段階的に上昇する電圧をスイッチ回
路に供給し、この電圧がデジタル画素データのビット列
に応じた電圧になった時点でその電圧を信号線上に保持
し、１水平走査期間の後半、段階的に減少する電圧をス
イッチ回路に供給し、この電圧がデジタル画素データの
ビット列に応じた電圧になった時点でその電圧を信号線
上に保持するようにしている。

【０００４】従来技術による液晶表示装置は、前述した
ようなＤ／Ａ変換回路を液晶表示部のドレイン線の総数
に対応する数だけ備えることにより、外部回路に高速、
高精度のＤ／Ａ変換回路を必要とせずに、周辺回路にＤ
／Ａ変換回路を備えて構成構成されている。

【０００５】

【発明が解決しようとする課題】従来技術として説明し
たＤ／Ａ変換回路を備えた液晶表示装置は、このＤ／Ａ
変換回路を液晶表示部にある全ドレイン線に対応する数
だけ備えなければならないため、液晶表示部と同一基板
上に形成（内蔵）される周辺回路の回路規模が大きくな
り、この結果、液晶表示部を形成する基板における液晶
表示部以外の額縁面積が大きくなり、基板のサイズが大
きくなるという問題点を有している。

【０００６】また、前述で従来技術として説明したＤ／
Ａ変換回路を備えた液晶表示装置は、内蔵する周辺回路
の回路規模が大きいため、液晶表示装置の消費電力が大
きくなり、しかも、製造工程中等に発生する欠陥、断
線、配線間短絡等による不良が発生する確率が高くな
り、歩留りが悪化する可能性が大きいという問題点を有
している。

【０００７】本開発の目的は、前述した従来技術の問題
点を解決し、Ｄ／Ａ変換回路を含む周辺回路の回路規模
を小さくし、表示装置全体の消費電力の低減、製造工程
中等に発生する欠陥、断線、配線間短絡等による不良の
低減を図ることができ、かつ、額縁面積を小さく構成す
ることのできる液晶表示装置、及び、該液晶表示装置使
用した情報機器を提供することにある。

【０００８】

【課題を解決するための手段】本発明によれば前記目的
は、表示用のアナログ信号が印加される複数のドレイン
線、それに直行する方向に配置され、その１本が１水平
走査期間毎に順に選択されていく複数のゲート走査線、
及び、ゲート走査線とドレイン線との交叉部付近にマト
リクス状に配置されたスイッチ素子、液晶、ドレイン保
持容量により構成された画素部を有する液晶表示装置に
おいて、前記１水平走査期間をｎ個（ｎ≧２）の期間に
時分割し、正極性の階調電圧範囲を複数の電圧範囲に分
割し、前記分割された正極性の階調電圧範囲内を、前記
１水平期間をｎ個の期間に時分割した期間に同期して、
漸増または漸減する複数の正極性の外部入力アナログ電
圧を生成し、負極性の階調電圧範囲を複数の電圧範囲に
分割し、前記分割された負極性の階調電圧範囲内を、前
記１水平期間をｎ個の期間に時分割した期間に同期し
て、漸減または漸増する複数の負極性の外部入力アナロ
グ電圧を生成する外部入力アナログ電圧生成回路と、複
数の前記ドレイン線の中のｎ本のドレイン線が接続さ
れ、表示用の外部入力アナログ信号を供給すべき１本の
ドレイン線を前記ｎ本のドレイン線から選択するため、
外部からドレイン線選択信号が入力され、前記１水平期
間を時分割した期間毎に、ｎ本のドレイン線の中から、
前記ドレイン線選択信号により１本のドレイン線を順次
選択し、前記選択した１本のドレイン線に、外部から入
力されるデジタル画像データを参照し、前記外部入力ア
ナログ信号生成回路から出力される複数の前記正極性の
外部入力アナログ信号と、複数の前記負極性の外部入力
アナログ信号との中から、１つの前記正極性の外部入力
アナログ信号、または、前記負極性の外部入力アナログ
信号を選択して供給する信号駆動回路とを備えることに
より達成される。

【０００９】前述において、前記信号駆動回路は、前記
デジタル画像データを参照して選択した１つの正極性の
外部入力アナログ信号、または、負極性の外部入力アナ
ログ信号を、前記１水平走査期間を時分割した期間内
で、前記画像データに応じた一定期間だけ、前記選択し
た１本のドレイン線に供給し、次の１水平走査期間ま
で、前記供給した時点におけるドレイン線の電圧をドレ
イン保持容量に保持させる。

【００１０】また、前記外部入力アナログ信号生成回路
は、デジタル画像データを構成するビットまたはビット
列の内ある所定のビットまたはビット列に基づいた複数
の電圧範囲に、前記正極性の階調電圧範囲及び前記負極
性の階調電圧範囲を分割し、前記分割された電圧範囲内
において漸増または漸減する、複数の正極性の外部入力
アナログ信号及び複数の負極性の外部入力アナログ信号
を生成する。

【００１１】

【発明の実施の形態】以下、本発明による液晶表示装置
の実施形態を図面により詳細に説明する。

【００１２】図１は本発明の第１の実施形態による液晶
表示装置の構成を示すブロック図、図２は図１に示す液
晶表示装置に含まれる信号回路の構成を示すブロック
図、図３は外部入力アナログ信号ＳＬＳとパルス幅生成
用クロックＰＷＭとの波形を説明する図、図４は本発明
の第１の実施形態による液晶表示装置の動作を説明する
ための電圧波形を示す図であり、以下、図１〜図４を参
照して、本発明の第１の実施形態を説明する。図１、図
２において、１０２は液晶パネル駆動回路部、１０３は
液晶パネル、１０４は制御信号生成回路部、１０５は外
部入力アナログ信号生成回路部、１０６はラインメモリ
部、１０７は液晶表示部、１０８はゲート操作線駆動回
路、１０９はシフトレジスタ、１１０、２０１はラッチ
回路、１１１は信号駆動回路、１１２は画素部、２０２
はパルス幅生成回路、２０３はアナログ信号選択スイッ
チ、２０４はアナログ電圧サンプリングスイッチであ
る。

【００１３】本発明の第１の実施形態による液晶表示装
置は、１つの信号駆動回路のアナログ信号出力を、複数
のドレイン線に割り当て、時分割で各ドレイン線に出力
することにより表示を行うようにしたもので、これによ
り、信号回路の総数を軽減し、内蔵回路の回路規模を縮
小することを可能としたコモン反転駆動の液晶表示装置
である。

【００１４】まず、図１を参照して本発明の第１の実施
形態による液晶表示装置の概要を説明する。

【００１５】図１に示す本発明の実施形態における液晶
表示装置の液晶パネル１０３は、説明を簡単にするため
に、信号駆動回路１１１がアナログ電圧を出力するドレ
イン線を３本とし、１水平期間を３つの期間に時分割し
て画素部１１２を駆動することとして示している。そし
て、信号駆動回路１１１が出力する３本のドレイン線へ
のアナログ電圧は、ここでは、それぞれ、Ｒ、Ｇ、Ｂの
各色の信号であるとしており、図には、ＳＩＧＡ、ＳＩ
ＧＢ、ＳＩＧＣとして示している。また、本発明の第１
の実施形態は、外部Ｉ／Ｆ信号１０１が入力される液晶
パネル駆動回路部１０２と液晶パネル１０３とにより構
成される。液晶パネル駆動回路部１０２は、外部Ｉ／Ｆ
信号１０１に基づいて液晶パネル１０３を駆動するため
に必要な各信号を生成する。液晶パネル駆動回路部１０
２は、制御信号生成回路部１０４、外部入力アナログ信
号生成回路部１０５及びラインメモリ部１０６から構成
されている。制御信号生成回路部１０４は、外部入力ア
ナログ信号生成回路部１０５及びラインメモリ部１０６
に対する制御信号と、液晶パネル１０３を駆動するため
に必要な制御信号とを生成する。外部入力アナログ信号
生成回路部１０５は、外部入力アナログ信号を生成し液
晶パネル１０３に出力する。ラインメモリ部１０６は、
外部Ｉ／Ｆ信号として送られてくる表示データを一旦記
憶し、制御信号生成回路部１０５により、必要な順序で
デジタル表示データとして出力する。

【００１６】液晶パネル１０３は、液晶表示部１０７、
ゲート走査線駆動回路１０８、シフトレジスタ１０９、
ラッチ回路１１０及び信号駆動回路１１１を備え、１枚
のガラス等の基板上に構成される。液晶表示部１０７
は、水平方向に並んだ複数のドレイン線Ｄ群、それに直
行する方向に並んだ複数のゲート走査線Ｇ群、及び、ゲ
ート走査線とドレイン線との交叉部付近にマトリクス状
に配置された画素部１１２により構成される。画素部１
１２は、ＴＦＴ等によるスイッチ素子、液晶、ドレイン
保持容量により構成されており、スイッチ素子、液晶、
保持容量のそれぞれは、ドレイン線Ｄ、ゲート走査線Ｇ
及びコモン電極ＣＯＭに接続されている。そして、１つ
の画素部１１２は、１つの色を表示するものであり、同
一のゲート走査線Ｇに接続される３つの画素部１１２が
１組として、１つのカラー画素を構成する。ゲート走査
線駆動回路１０８は、ゲート走査線駆動回路制御信号１
１３により制御され、ゲート走査線Ｇを順次選択する。
選択されたゲート走査線Ｇに接続される画素部１１２
は、ドレイン線群Ｄから与えられるアナログ信号を液晶
に書込み、アナログ信号に対応した階調表示を行う。ま
た、図示例は、ドレイン線３本に対し信号駆動回路１１
１が１つ備えられるため、信号駆動回路１１１及びラッ
チ回路１１０は、全ドレイン線数の１／３の数が設置さ
れることになる。

【００１７】シフトレジスタ１０９は、スタートパルス
ＳＨをシフトクロックＣＬＫに同期して取りこみ、ラッ
チ回路１１０にタイミング信号ＣＫを出力すると共に、
次段のシフトレジスタにパルスを転送する。液晶パネル
駆動回路部１０２は、Ｄａ０〜Ｄａ５、Ｄｂ０〜Ｄｂ５
及びＤｃ０〜Ｄｃ５の３画素分のデジタル表示データを
並列に液晶パネル１０３に転送する。このため、１つの
シフトレジスタ１０９が出力するタイミングクロックＣ
Ｋにより、３つのラッチ回路１１０は、それぞれ、Ｄａ
０〜Ｄａ５、Ｄｂ０〜Ｄｂ５及びＤｃ０〜Ｄｃ５の３画
素分のデジタル表示データをラッチする。ラッチ回路１
１０及びシフトレジスタ１０９は、順次この動作を繰り
返すことにより、１水平期間の１／３分のデジタル表示
データをラッチする。前述の繰り返し動作の中で順にラ
ッチする３画素分のデジタル表示データは、すべて同一
の色のデータ例えばＲであり、ラッチされた１水平期間
の１／３分のデジタル表示データは、水平方向１ライン
分のＲのデータとなる。

【００１８】そして、３つに時分割した各期間の１つに
おいて、信号駆動回路１１１は、ラッチ回路１１０がラ
ッチしたデジタル表示データを取り込み、液晶パネル駆
動回路部１０２が出力する信号駆動回路制御信号１１４
を基に、デジタル表示データに対応した外部入力アナロ
グ信号を、いづれか１本のドレイン線に書込み、デジタ
ル表示データに対応するアナログ信号を保持させる。こ
の結果、アナログ信号がＲの表示データであった場合、
水平方向１ライン分のＲのデータが対応するドレイン線
に書き込まれることになる。残り２つの時分割した期間
でも同様に、各ドレイン線にそれぞれデジタル表示デー
タに対応した外部入力アナログ信号を書込み保持させ
る。これらの各期間におけるデジタル表示データがＧ、
Ｂのデータであったとすれば、３つの期間の全体で水平
方向１ライン分のＲ、Ｇ、Ｂのデータが対応するドレイ
ン線に書き込まれたことになる。従って、１水平期間中
に全てのドレイン線に各デジタル表示データに対応した
アナログ信号を保持させることが可能となり、ゲート走
査線駆動回路１０８により選択されたゲート走査線上の
全ての画素部１１２に、ドレイン線が保持しているアナ
ログ信号をを書き込むことが可能となる。この操作を、
全ゲート走査線に関して順次行っていくことにより、１
フレーム分の階調表示を行うことができる。

【００１９】前述では、３つの画素部を１組として、１
つのカラー画素を構成するものとして前述したが、本発
明は、モノクロの表示装置の場合であっても前述と同様
に動作させることができる。

【００２０】図２に示す液晶表示装置に含まれる信号回
路の構成において、信号駆動回路１１１は、ラッチ回路
２０１、パルス幅生成回路２０２、アナログ信号選択ス
イッチ２０３及びアナログ電圧サンプリングスイッチ２
０４により構成される。この図２において、ＬＯＡＤは
ラッチ回路２０１のロード信号、ＰＷＭ１〜ＰＷＭ４は
パルス幅生成用クロック、ＲＥＳはパルス幅生成回路２
０２のリセット信号、Ｍは交流信号、ＳＥＬＡ、ＳＥＬ
Ｂ、ＳＥＬＣはドレイン線選択信号、ＳＬＳ１〜ＳＬＳ
４はコモン反転駆動における正極性階調電圧に対応した
外部入力アナログ信号、／ＳＬＳ１〜／ＳＬＳ４はコモ
ン反転駆動における負極性の外部入力アナログ信号であ
る。これらの信号は、図１の信号駆動回路制御信号１１
４に含まれる。

【００２１】ここで、外部入力アナログ信号ＳＬＳ（／
ＳＬＳ）と、パルス幅生成用クロックＰＷＭについて、
図３を参照して説明する。ここでは、外部入力アナログ
信号に対応するデジタル表示データが上位２ビット（Ｄ
Ｌ５、ＤＬ４）であるとする。外部入力アナログ信号
は、この２ビットで選択されるため、正極性の階調電圧
に対応した外部入力アナログ信号４本（ＳＬＳ１、ＳＬ
Ｓ２、ＳＬＳ３、ＳＬＳ４）と負極性の階調電圧に対応
した外部入力アナログ信号４本（／ＳＬＳ１、／ＳＬＳ
２、／ＳＬＳ３、／ＳＬＳ４）との計８本となる。正・
負極性の選択は、交流信号Ｍに対応しており、交流信号
ＭがＨｉレベルのとき負極性の階調電圧となり、交流信
号ＭがＬｏｗレベルのとき正極性の階調電圧となる。

【００２２】いま、正極性の階調電圧が、デジタル表示
データがall １のときにＶｒ４＋、all ０のときにＶｒ
０＋であるとする。そして、正極性の階調電圧は、Ｖｒ
４＋＞Ｖｒ３＋＞Ｖｒ２＋＞Ｖｒ１＋＞Ｖｒ０＋の関係
を保つ４つの電圧範囲に分割され、ＳＬＳ１はＶｒ０＋
からＶｒ１＋まで、ＳＬＳ２はＶｒ１＋からＶｒ２＋ま
で、ＳＬＳ３はＶｒ２＋からＶｒ３＋まで、ＳＬＳ４は
Ｖｒ３＋からＶｒ４＋までの電圧範囲内で上昇または減
少（漸増または漸減）する外部入力アナログ信号である
とする。この場合、ＤＬ５、ＤＬ４のデジタル表示デー
タの上位２ビットが（１１）のときＳＬＳ４、（１０）
のときＳＬＳ３、（０１）のときＳＬＳ２、（００）の
ときＳＬＳ１であるとした。また、この外部入力アナロ
グ信号の周期は、信号駆動回路１１１が３本のドレイン
線に時分割で外部入力アナログ信号を供給するため、１
／３水平期間となる。また、この場合、外部入力アナロ
グ信号の選択に使用しないデジタル表示データが４ビッ
トであるため、この４ビットは、１／３水平期間を１６
の領域に時分割する。外部入力アナログ電圧は、時分割
された１６領域の各領域で、異なる階調電圧レベルを有
し、従って１周期で最低１６の電圧レベルを有する。こ
れにより、外部入力アナログ信号ＳＬＳは、デジタル表
示データ６ビットに対応する６４階調の階調電圧を表現
することが可能となる。

【００２３】負極性の階調電圧も同様に、デジタル表示
データがall １のときにＶｒ４−、all ０の時にＶｒ０
−とすると、Ｖｒ０−＞Ｖｒ１−＞Ｖｒ２−＞Ｖｒ３−
＞Ｖｒ４−の電圧関係を有する４つの電圧範囲に分割さ
れ、／ＳＬＳ１、／ＳＬＳ２、／ＳＬＳ３、／ＳＬＳ４
を、それぞれ、Ｖｒ０−からＶｒ１−、Ｖｒ１−からＶ
ｒ２−、Ｖｒ２−からＶｒ３−、Ｖｒ３−からＶｒ４−
の電圧範囲に割り当てて、正極性の外部入力アナログ信
号と同様に設定される。これにより、負極性の階調電圧
を６ビット６４階調に対応させることが可能となる。

【００２４】また、パルス幅生成用クロックＰＷＭは、
表示データがＤＬ３、ＤＬ２、ＤＬ１、ＤＬ０の４ビッ
トであるため、４ビットのカウンタ信号により構成さ
れ、ＰＷＭ４を最上位ビット、ＰＷＭ１を最下位ビット
としている。このパルス幅生成用クロックＰＷＭは、そ
の各カウント値がとる領域と、先に説明した外部入力ア
ナログ信号（ＳＬＳ、／ＳＬＳ）が時分割された１６レ
ベルの階調電圧とが対応するように生成される。

【００２５】図２の参照に戻って、ラッチ回路２０１
は、ロード信号ＬＯＡＤによりデジタル表示データをラ
ッチし、パルス幅生成回路２０２にデジタル表示データ
ＤＬ３〜ＤＬ０を、アナログ電圧選択スイッチにデジタ
ル表示データＤＬ５、ＤＬ４を出力する。アナログ信号
選択スイッチ２０３は、交流信号Ｍに応じてコモン反転
駆動における正極性／負極性の階調電圧を切り替え、ま
た、デジタル表示データＤＬ５、ＤＬ４に応じて、外部
入力アナログ信号４本の中から１本の信号を選択する。
また、アナログ信号選択スイッチ２０３は、選択スイッ
チリセット信号ＲＳがＨｉレベルの場合、選択した１本
の外部入力アナログ信号をアナログ電圧サンプリングス
イッチ２０４に出力し、Ｌｏｗレベルの場合、出力を行
わずにオープン状態とする。

【００２６】アナログ電圧サンプリングスイッチ２０４
は、ドレイン線選択信号ＳＥＬＡ、ＳＥＬＢ、及びＳＥ
ＬＣにより、３本のドレイン線ＳＩＧＡ、ＳＩＧＢ、及
びＳＩＧＣのうち１つを選択し、選択したドレイン線に
アナログ電圧選択スイッチ２０３のアナログ出力信号Ａ
ＳＩＧを出力する。従って、アナログ電圧サンプリング
スイッチ２０４により選択されたドレイン線には、アナ
ログ電圧選択スイッチ２０３が選択した外部入力アナロ
グ信号が選択スイッチリセット信号ＲＳがＨｉレベルの
期間に印加され、信号ＲＳがＬｏｗレベルになりアナロ
グ信号選択スイッチの出力がオープンとなった時点のド
レイン線電位がドレイン線容量により保持されることに
なる。

【００２７】パルス幅生成回路２０２は、パルス幅生成
用クロックＰＷＭ１〜ＰＷＭ４とデジタル表示データＤ
Ｌ３〜ＤＬ０とが一致したタイミングで、選択スイッチ
リセット信号ＲＳをＬｏｗレベル（またはＨｉレベル）
とすることにより、デジタル表示データに対応したタイ
ミングでドレイン線にアナログ電圧を保持させることが
可能となる。

【００２８】次に、図４に示す各信号の電圧波形と図２
とを参照して、本発明の第１の実施形態による液晶表示
装置の動作について説明する。図４において、ＧＡＴＥ
はゲート走査線駆動回路１０８が出力するゲート走査線
選択信号である。

【００２９】ゲート走査線は、１フレーム中に最低１回
の割合で選択され、その選択期間は、ほぼ１水平期間で
ある。図４に示す例では、ＧＡＴＥ信号がＨｉレベルの
ときにゲート走査線が選択されている。ゲート走査線の
選択期間中に、ドレイン線選択信号ＳＥＬＡ、ＳＥＬＢ
及びＳＥＬＣは、図４に示すように、時分割された３つ
の期間で、それぞれ１つのドレイン線を選択するように
出力される。ここで、アナログ電圧サンプリングスイッ
チ２０４は、ドレイン線選択信号ＳＥＬがＨｉレベルの
ときに、ドレイン線とアナログ信号出力ＡＳＩＧとを接
続し、Ｌｏｗレベルのときにドレイン線とアナログ信号
出力ＡＳＩＧとをオープン状態とする。

【００３０】外部入力アナログ信号ＳＬＳの１周期は、
１水平期間の１／３である。また、外部入力アナログ信
号（ＳＬＳ、／ＳＬＳ）の時分割された１６個の階調電
圧レベルは、ドレイン線選択信号ＳＥＬの選択期間内
（Ｈｉレベルの期間内）に収まるように生成される。

【００３１】図４は説明を簡単にするために、デジタル
表示データの上位２ビットのＤＬ５、ＤＬ４を（１，
１）であるとし、必ずＳＬＳ４あるいは／ＳＬＳ４が選
択されるようにしている。

【００３２】まず、ラッチ回路２０１は、ＬＯＡＤ信号
がＨｉになるタイミングで、ラッチ回路１１０が出力し
ている６ビットのデジタル表示データ、図４に示す例で
は、（１１１０１１）をラッチし、上位２ビットである
ＤＬ５、ＤＬ４（１１）をアナログ信号選択スイッチ２
０３に出力し、その他のデジタル表示データであるＤＬ
３、ＤＬ２、ＤＬ１及びＤＬ０（１０１１）をパルス幅
生成回路２０２に出力する。アナログ電圧選択スイッチ
２０３は、デジタル表示データの上位２ビットＤＬ５、
ＤＬ４が（１１）であり、また、交流信号ＭがＬｏｗレ
ベルであるため、正極性の外部入力アナログ信号ＳＬＳ
４を選択する。

【００３３】パルス幅生成回路２０２は、３つに時分割
された各期間の最初の時点では、リセット信号ＲＥＳに
よりリセットされており、ＲＥＳがＨｉレベルのとき、
常に選択スイッチリセット信号ＲＳをＨｉレベルとし、
ＲＥＳがＬｏｗレベルのとき、デジタル表示データ（１
０１１）とパルス幅生成用クロックＰＷＭとが一致した
タイミングで選択スイッチリセット信号ＲＳをＬｏｗレ
ベルとする。アナログ電圧サンプリングスイッチ２０４
は、１／３水平期間の最初の期間でＳＥＬＡがＨｉレベ
ルであるため、信号駆動回路１１１のアナログ出力信号
ＡＳＩＧは、ドレイン線ＳＩＧＡに出力されることにな
る。アナログ信号選択スイッチ２０３は、選択スイッチ
リセット信号ＲＳがＨｉレベルの時には、選択した外部
入力アナログ信号ＳＬＳ４をアナログ出力信号ＡＳＩＧ
として出力する。従って、ドレイン線選択信号ＳＥＬＡ
によりアナログ電圧サンプリングスイッチ２０４が選択
したドレイン線ＳＩＧＡには、外部入力アナログ信号Ｓ
ＬＳ４が印加される。リセット信号ＲＥＳがＬｏｗレベ
ルとなり、パルス幅生成用クロックＰＷＭ４〜ＰＷＭ１
の各値とラッチ回路２０１から転送されたデジタル表示
データＤＬ３〜ＤＬ０（１０１１）とが一致するタイミ
ングで選択スイッチリセット信号ＲＳがＬｏｗレベルと
なり、アナログ信号選択スイッチ２０４の出力がオープ
ン状態となる。これによりドレイン線ＳＩＧＡにデジタ
ル表示データ（１１１０１１）に対応した階調電圧が保
持されたことになり、画素部１１２の液晶にその階調電
圧が印可されることになる。

【００３４】前述した処理動作は、３分割された残り２
つの期間でも同様に行われ、順次ドレイン線ＳＩＧＢ、
ＳＩＧＣを選択してデジタル表示データに対応した階調
電圧が書き込まれていく。これにより、１水平ライン上
にある全ての画素部１１２の液晶に階調電圧を印加する
ことが可能になる。また、ライン交流駆動であるため、
次ラインでは交流信号ＭがＨｉレベルとなり、アナログ
信号選択スイッチ２０３が選択する信号が／ＳＬＳ４と
なるだけで、同様の動作が行われ、この動作を繰り返す
ことにより１フレームの階調表示を行うことが出来る。

【００３５】前述した本発明の実施形態は、ドレイン線
に印加する階調電圧を複数の電圧範囲に分割し、その電
圧範囲内で上昇または減少する電圧波形を外部入力アナ
ログ信号とし、この外部入力アナログ信号の１周期を複
数の期間に時分割し、各分割期間での外部入力アナログ
信号の電圧を、ドレイン線に印加する階調電圧とし、デ
ジタル表示データのビットまたはビット列により、複数
の外部入力アナログ信号の１つを選択するようにしてい
る。また、前述した本発明の実施形態は、外部入力アナ
ログ信号をドレイン線に印可して、外部入力アナログ信
号の電圧が、デジタル表示データに対応する電圧になっ
た時点でドレイン線に階調電圧を保持させる信号駆動回
路を用い、この１つの信号駆動回路に複数のドレイン線
を対応させ、１水平期間を複数の期間に時分割し、各分
割された期間に、それぞれのデジタル表示データに対応
した階調電圧を書き込んでいくようにしている。

【００３６】前述した本発明の実施形態によれば、前述
で説明したような構成を備えて前述したような動作を行
うことにより、各ドレイン線のそれぞれに信号駆動回路
を必要とすることなく、複数のドレイン線で信号駆動回
路を共有することができるため、内蔵する周辺回路規模
を縮小でき、ガラス基板の液晶表示部以外の面積を小さ
くし、液晶表示パネルの額縁面積を小さくすることがで
きる。また、前述した本発明の実施形態によれば、外部
に高速、高精度のＤ／Ａ変換回路を必要とすることな
く、内蔵回路でＤ／Ａ変換を実現することが可能にな
り、また、液晶表示部と同一基板上に生成される内蔵回
路規模を減少させることができるため、消費電力を低減
することが可能となる。さらに、前述した本発明の実施
形態によれば、内蔵回路規模が縮小されるために、製造
工程中の欠陥、断線、短絡等による歩留りの悪化も抑え
ることができ、製品の信頼性を向上させ、低コスト化を
図ることができる。

【００３７】なお、前述した本発明の実施形態は、説明
を簡単にするために、信号駆動回路に割り当てるドレイ
ン線数を３本としたが、本発明は、さらに多数のドレイ
ン線に対して１つの信号駆動回路を対応させることもで
きる。また、前述の本発明の実施形態において、シフト
レジスタ１０９の段数は、デジタル表示データの同時転
送数に影響するが、デジタル表示データの転送は、シリ
アルでもパラレルでもよい。また、前述の実施形態にお
ける各種信号の正論理／不論理は、例であるため、逆転
しても特に問題なく、また、デジタル表示データのビッ
ト数は２ビット以上であれば対応可能である。また、図
３に示した外部入力アナログ信号は、ステップ波形であ
るが、特に規定せず、ランプ波形でも、非線型波形でも
よい。また、階調電圧とデジタル表示データとの対応
も、説明している例に限らず特に規定されない。また、
信号駆動回路１１１に対応するドレイン線が偶数である
場合、交流信号Ｍを１水平期間の時分割に合わせて交流
とし、外部入力アナログ信号をドット反転駆動用の階調
電圧に対応させるようにすることができ、本発明は、こ
れにより、ドット反転駆動にも適用可能である。

【００３８】前述した本発明の実施形態による液晶表示
装置は、現在広く使用されているアモルファスシリコン
ＴＦＴを用いて製造可能であるが、本発明の効果をより
高めるために、周辺回路と画素とを一体形成することが
可能な、低温ポリシリコンＴＦＴで製造することができ
る。

【００３９】図５は本発明の第２の実施形態による液晶
表示装置の構成を示すブロック図、図６は図５に示す液
晶表示装置に含まれる信号回路の構成を示すブロック
図、図７は本発明の第２の実施形態による液晶表示装置
の動作を説明するための電圧波形を示す図であり、以
下、図５〜図７を参照して本発明の第２の実施形態を説
明する。図５、図６において、５０１は液晶表示パネル
駆動回路部、５０２は外部入力アナログ信号生成回路
部、５０３は液晶パネル、５０４は信号駆動回路、６０
１はアナログ信号選択スイッチであり、他の符号は図
１、図２の場合と同一である。

【００４０】本発明の第２の実施形態は、１つの信号駆
動回路のアナログ信号出力を、複数でかつ奇数のドレイ
ン線に割り当て、時分割で各ドレイン線に出力すること
により液晶表示を行うようにしたもので、信号回路の総
数を軽減し、内蔵回路の回路規模を縮小することを可能
としたドット反転駆動の液晶表示装置の例である。

【００４１】まず、図５を参照して本発明の第２の実施
形態による液晶表示装置の概要を説明する。

【００４２】図５に示す本発明の第２の実施形態におけ
る液晶表示装置の液晶パネル５０３は、説明を簡単にす
るために、信号駆動回路１１１及び５０４がアナログ電
圧を出力するドレイン線を３本とし、１水平期間を３つ
の期間に時分割して画素部１１２を駆動することとして
示している。そして、信号駆動回路１１１及び５０４が
出力する３本のドレイン線へのアナログ電圧は、ここで
は、それぞれ、Ｒ、Ｇ、Ｂの各色の信号であるとしてお
り、図には、ＳＩＧＡ、ＳＩＧＢ、ＳＩＧＣ、ＳＩＧＡ
Ｎ、ＳＩＧＢＮ、ＳＩＧＣＮとして示している。また、
本発明の第２の実施形態は、外部Ｉ／Ｆ信号１０１が入
力される液晶パネル駆動回路部５０１と液晶パネル５０
３とにより構成される。

【００４３】液晶パネル駆動回路部５０１は、外部Ｉ／
Ｆ信号１０１を基に液晶パネル５０３を駆動するために
必要な各信号を生成し、その中で、外部入力アナログ信
号生成回路部５０２は、ドット反転駆動用の正極性及び
負極性の外部入力アナログ信号を生成し液晶パネル５０
３に出力する。その他の液晶パネル駆動回路５０１の動
作は、前述した本発明の第１の実施形態の場合と同様で
あるため、その説明を省略する。液晶パネル５０３は、
本発明の第１の実施形態の液晶パネル１０３とほぼ同一
に構成されているが、本発明の第２の実施形態は、信号
駆動回路１１１及び５０４の２種類が設けられている点
が第１の実施形態と異なっている。この信号駆動回路１
１１と信号駆動回路５０４との相違は、交流信号Ｍによ
る正／負階調電圧の選択の差である。例えば、交流信号
ＭがＬｏｗレベルの場合に、信号駆動回路１１１が正極
性の階調電圧に対応する外部入力アナログ信号ＳＬＳを
選択するのに対し、信号駆動回路５０４が負極性の階調
電圧に対応する外部入力アナログ信号／ＳＬＳを選択す
る。本発明の第２の実施形態による液晶表示装置のその
他の構成の概要は、本発明の第１の実施形態の場合と同
様であるため、その説明を省略する。

【００４４】次に、図６をを参照して信号駆動回路５０
４の動作について説明する。信号駆動回路１１１の動作
は、本発明の第１の実施形態で説明したものと同一であ
る。

【００４５】図６に示すように、信号駆動回路５０４
は、ラッチ回路２０１、パルス幅生成回路２０２、アナ
ログ信号選択スイッチ６０１及びアナログ電圧サンプリ
ングスイッチ２０４により構成される。従って、信号駆
動回路５０４が信号駆動回路１１１と異なる点は、アナ
ログ信号選択スイッチ２０３に代ってアナログ信号選択
スイッチ６０１が設けられる点である。アナログ信号選
択スイッチ６０１は、信号駆動回路１１１のアナログ信
号選択スイッチ２０３と、交流信号Ｍに対する外部入力
アナログ信号の選択の仕方が異なるものである。いま、
本発明の第１の実施形態において説明したように、アナ
ログ信号選択スイッチ１１１は、交流信号ＭがＬｏｗレ
ベルのとき、正極性の階調電圧に対応する外部入力アナ
ログ信号ＳＬＳを選択し、交流信号がＨｉレベルのと
き、負極性の階調電圧に対応する外部入力アナログ信号
ＳＬＳを選択するものとする。この場合、アナログ信号
選択スイッチ６０１は、逆の動作となり、交流信号Ｍが
Ｌｏｗレベルのとき、負極性の階調電圧に対応する外部
入力アナログ信号ＳＬＳを選択し、交流信号がＨｉレベ
ルのとき、正極性の階調電圧に対応する外部入力アナロ
グ信号ＳＬＳを選択する。

【００４６】また、外部入力アナログ信号ＳＬＳ（／Ｓ
ＬＳ）は、本発明の第１の実施形態における図３とほぼ
同様であり、Ｖｒ４＋＞Ｖｒ３＋＞Ｖｒ２＋＞Ｖｒ１＋
＞Ｖｒ０＋の関係を保つ正極性の階調電圧Ｖｒ４＋、Ｖ
ｒ３＋、Ｖｒ２＋、Ｖｒ１＋、Ｖｒ０＋がドット反転駆
動用の階調電圧であり、負極性の階調電圧も同様に、Ｖ
ｒ０−＞Ｖｒ１−＞Ｖｒ２−＞Ｖｒ３−＞Ｖｒ４−の電
圧関係を有する階調電圧Ｖｒ０−、Ｖｒ１−、Ｖｒ２
−、Ｖｒ３−、Ｖｒ４−がドット反転駆動用の階調電圧
である。隣接する信号駆動回路１１１及び５０４に割り
当てられたドレイン線数が奇数で、かつ、ドット反転駆
動の場合、各信号駆動回路が選択されたドレイン線ＳＩ
ＧＡ、ＳＩＧＡＮに出力する階調電圧の極性は、必ず異
ならなければならない。本発明の第２の実施形態は、隣
接する信号駆動回路の交流信号Ｍに対する正／負極性の
階調電圧の選択方法を逆にすることによりこの問題を解
決している。また、隣接する信号駆動回路が同一の場合
でも、奇数番目の信号駆動回路と偶数番目の信号駆動回
路とで、交流信号Ｍとその反転信号／Ｍとを別に入力す
ることにより同様の効果が得ることができる。

【００４７】次に、図７に示す各信号の電圧波形と図６
とを参照して、本発明の第２の実施形態による液晶表示
装置の動作について説明する。図７において、ＧＡＴＥ
はゲート走査線駆動回路１０８が出力するゲート走査線
選択信号である。

【００４８】ゲート走査線は、１フレーム中に最低１回
の割合で選択され、その選択期間は、ほぼ１水平期間で
ある。図７に示す例では、ＧＡＴＥ信号がＨｉレベルの
ときにゲート走査線が選択されている。ゲート走査線の
選択期間中に、ドレイン線選択信号ＳＥＬＡ、ＳＥＬＢ
及びＳＥＬＣは、図７に示すように、時分割された３つ
の期間で、それぞれ１つのドレイン線を選択するように
出力される。ここで、アナログ電圧サンプリングスイッ
チ２０４は、ドレイン線選択信号ＳＥＬがＨｉレベルの
ときに、ドレイン線とアナログ信号出力ＡＳＩＧとを接
続し、Ｌｏｗレベルのときにドレイン線とアナログ信号
出力ＡＳＩＧとをオープン状態とする。

【００４９】外部入力アナログ信号ＳＬＳの１周期は、
１水平期間の１／３である。また、外部入力アナログ信
号（ＳＬＳ、／ＳＬＳ）の時分割された１６個の階調電
圧レベルは、ドレイン線選択信号ＳＥＬの選択期間内
（Ｈｉレベルの期間内）に収まるように生成される。

【００５０】図７は説明を簡単にするために、デジタル
表示データの上位２ビットのＤＬ５、ＤＬ４を（１，
１）であるとし、必ずＳＬＳ４あるいは／ＳＬＳ４が選
択されるようにしている。以下、信号駆動回路５０４の
動作を中心として図７について説明する。

【００５１】まず、１水平期間を３つに時分割したとき
の、一番目の期間に注目する。この期間の最初に、ラッ
チ回路２０１は、ＬＯＡＤ信号がＨｉになるタイミング
で、ラッチ回路１１０が出力している６ビットのデジタ
ル表示データ、図７に示す例では、（１１１０１１）を
ラッチし、上位２ビットであるＤＬ５、ＤＬ４（１１）
をアナログ信号選択スイッチ６０１に出力し、その他の
デジタル表示データであるＤＬ３、ＤＬ２、ＤＬ１及び
ＤＬ０（１０１１）をパルス幅生成回路２０２に出力す
る。アナログ電圧選択スイッチ６０１は、デジタル表示
データの上位２ビットＤＬ５、ＤＬ４が（１１）であ
り、また、交流信号ＭがＨｉレベルであるため、正極性
の外部入力アナログ信号ＳＬＳ４を選択する。

【００５２】パルス幅生成回路２０２は、リセット信号
ＲＥＳによりリセットされており、ＲＥＳがＨｉレベル
のとき、常に選択スイッチリセット信号ＲＳをＨｉレベ
ルとし、ＲＥＳがＬｏｗレベルのとき、デジタル表示デ
ータ（１０１１）とパルス幅生成用クロックＰＷＭ４〜
ＰＷＭ１とが一致したタイミングで選択スイッチリセッ
ト信号ＲＳをＬｏｗレベルとする。アナログ電圧サンプ
リングスイッチ２０４は、１／３水平期間の最初の期間
でＳＥＬＡがＨｉレベルであるため、信号駆動回路５０
４のアナログ出力信号ＡＳＩＧＮは、ドレイン線ＳＩＧ
ＡＮに出力されることになる。アナログ信号選択スイッ
チ６０１は、選択スイッチリセット信号ＲＳがＨｉレベ
ルのときに、選択した外部入力アナログ信号ＳＬＳ４を
アナログ出力信号ＡＳＩＧＮとして出力する。従って、
ドレイン線選択信号ＳＥＬＡによりアナログ電圧サンプ
リングスイッチ２０４が選択したドレイン線ＳＩＧＡＮ
には、外部入力アナログ信号ＳＬＳ４が印加される。リ
セット信号ＲＥＳがＬｏｗレベルとなり、パルス幅生成
用クロックＰＷＭ４〜ＰＷＭ１とラッチ回路２０１から
転送されたデジタル表示データＤＬ３〜ＤＬ０（１０１
１）とが一致するタイミングで選択スイッチリセット信
号ＲＳがＬｏｗレベルとなり、アナログ信号選択スイッ
チ２０４の出力がオープン状態となる。これによりドレ
イン線ＳＩＧＡＮにデジタル表示データ（１１１０１
１）に対応した階調電圧が保持されたことになり、画素
部１１２の液晶にその階調電圧が印可されることにな
る。

【００５３】３分割された水平期間の第２番目の期間動
作は、交流化信号ＭがＬｏｗレベルとなるため、ドレイ
ン線ＳＩＧＢＮには、デジタル表示データ（１１０１１
０）に対応した負極性の階調電圧が印加され、ドレイン
線に保持されることになる。また、この第２番目の期
間、隣接する信号駆動回路１１１は、選択したドレイン
線に、逆極性の階調電圧を印加し保持させている。これ
により、１水平ライン上において、隣接するドレイン線
に逆極性の階調電圧を書き込むことができる。また、１
ライン毎に交流信号Ｍを交番させることにより、フレー
ム全体ではドット反転駆動を実現することが可能とな
る。

【００５４】前述した本発明の第２の実施形態は、ドレ
イン線に印加する階調電圧を複数の電圧範囲に分割し、
その電圧範囲内で上昇または下降する電圧波形を外部入
力アナログ信号とし、この外部入力アナログ信号の１周
期を複数の期間に時分割し、各分割期間での外部入力ア
ナログ信号の電圧を、ドレイン線に印加する階調電圧と
し、デジタル表示データのビットまたはビット列によ
り、複数の中から１つの外部入力アナログ信号を選択す
るようにしている。また、前述した本発明の第２の実施
形態は、外部入力アナログ信号をドレイン線に印可し
て、外部入力アナログ信号の電圧が、デジタル表示デー
タに対応する電圧になった時点でドレイン線に階調電圧
を保持させる信号駆動回路を用い、この１つの信号駆動
回路に複数かつ奇数のドレイン線を対応させ、１水平期
間を複数かつ奇数の期間に時分割し、各分割された期間
に、それぞれのデジタル表示データに対応した階調電圧
を書き込んでいくようにしている。

【００５５】前述したような構成を有し前述したように
動作する本発明の第２の実施形態によれば、各ドレイン
線のそれぞれに信号駆動回路を必要とすることなく、複
数のドレイン線で信号駆動回路を共有することができる
ため、内蔵する周辺回路規模を縮小することができ、ガ
ラス基板の液晶表示部以外の面積を小さくし、液晶表示
パネルの額縁面積を小さくすることができる。また、本
発明の第２の実施形態によれば、外部に高速、高精度の
Ｄ／Ａ変換回路を必要とすることなく、内蔵回路でＤ／
Ａ変換を実現することが可能になり、また、液晶表示部
と同一基板上に生成する内蔵回路の規模を低減させるこ
とができるので、消費電力を低減することが可能とな
る。さらに、本発明の第２の実施形態によれば、内蔵回
路規模が縮小されるために、製造工程中の欠陥、断線、
短絡等による歩留りの悪化を抑えることができ、製品の
信頼性の向上、低コスト化を図ることができる。

【００５６】なお、前述した本発明の第２の実施形態
は、説明を簡単にするために、信号駆動回路に割り当て
るドレイン線数を３本としたが、本発明は、信号駆動回
路に割り当てるドレイン線数を、奇数であればさらに多
数としてもよい。また、前述した本発明の第２の実施形
態において、シフトレジスタ１０９の数は、デジタル表
示データの同時転送数に影響するが、デジタル表示デー
タの転送は、シリアルでもパラレルでもよい。また、前
述の第２の実施形態における各種信号の正論理／不論理
は、例であるため、逆転しても特に問題なく、また、デ
ジタル表示データのビット数は２ビット以上であれば対
応可能である。また、外部入力アナログ信号は、ステッ
プ波形でも、ランプ波形でも、非線型波形でもよい。ま
た、階調電圧とデジタル表示データの対応も、説明した
例に限らず特に規定されない。

【００５７】前述した本発明の第２の実施形態による液
晶表示装置は、現在広く使用されているアモルファスシ
リコンＴＦＴを用いて製造可能であるが、本発明の効果
をより高めるために、周辺回路と画素とを一体形成する
ことが可能な低温ポリシリコンＴＦＴで製造することが
できる。

【００５８】図８は本発明の第３の実施形態による液晶
表示装置の構成を示すブロック図、図９は図８に示す液
晶表示装置に含まれる信号回路の構成を示すブロック
図、図１０は外部入力アナログ信号ＳＬＳとパルス幅生
成用クロックＰＷＭとの波形を説明する図、図１１は本
発明の第３の実施形態による液晶表示装置の動作を説明
するための電圧波形を示す図であり、次に、これらの図
面を参照して本発明の第３の実施形態について説明す
る。図８、図９において、８０１は液晶表示パネル駆動
回路部、８０２は制御信号生成回路部、８０３は外部入
力アナログ信号生成回路部、８０４は液晶パネル、８０
５は信号駆動回路、９０１はラッチ回路であり、他の符
号は図１、図２の場合と同一である。

【００５９】本発明の第３の実施形態は、信号駆動回路
のアナログ信号出力を、複数のドレイン線に割り当て、
時分割で各ドレイン線に出力し液晶表示を行うことによ
り、信号回路の総数を軽減し、内蔵回路の回路規模を縮
小することを可能とした液晶表示装置の例である。そし
て、本発明の第３の実施形態は、外部入力アナログ信号
を、その周期を時分割した期間の２倍の期間とし、前半
の水平期間をアナログ信号が上昇（減少）し、後半の水
平期間はアナログ電圧が下降（減少）する信号とするこ
とにより、容量等への余分な充放電を減少させ、液晶表
示装置の低消費電力化を実現することを可能としたもの
である。

【００６０】まず、図８を参照して本発明の第３の実施
形態による液晶表示装置の概要を説明する。

【００６１】図８に示す本発明の第３の実施形態におけ
る液晶表示装置の液晶表示パネル８０４は、信号駆動回
路８０５がアナログ電圧を出力するドレイン線を３本と
し、１水平期間を３つの期間に時分割して画素部１１２
を駆動することとして示している。そして、信号駆動回
路８０５が出力する３本のドレイン線へのアナログ電圧
は、ここでは、それぞれ、Ｒ、Ｇ、Ｂの各色の信号であ
るとしており、図には、ＳＩＧＡ、ＳＩＧＢ、ＳＩＧＣ
として示している。また、本発明の第３の実施形態は、
液晶パネル８０４と、外部Ｉ／Ｆ信号１０１を基に液晶
パネル８０４を駆動するために必要な各信号を生成する
液晶パネル駆動回路部８０１とにより構成されている。
液晶パネル駆動回路部８０１は、制御信号生成回路部８
０２、外部入力アナログ信号生成回路部８０３及びライ
ンメモリ部１０６により構成され、制御信号生成回路部
８０２は、外部入力アナログ信号生成回路部８０３及び
ラインメモリ部１０６の制御信号と液晶パネル８０４を
駆動するために必要な制御信号とを生成する。外部入力
アナログ信号生成回路部８０３は、外部入力アナログ信
号を生成し液晶パネル８０４に出力する。

【００６２】図８に示す本発明の第３の実施形態は、液
晶パネル駆動回路部８０１が極性反転信号ＰＯＬを生成
する点、液晶パネル８０４内の信号駆動回路を後述する
ような構成を有する信号駆動回路８０５とした点を除い
て、前述で制御した本発明の第１の実施形態である液晶
表示装置の構成と同一であるので、細かな説明を省略す
る。信号駆動回路８０５は、３本のドレイン線３本に対
しアナログ信号を出力する。そのため、信号駆動回路８
０５の数は、全ドレイン線数の１／３のとなる。また、
シフトレジスタ１０９も第１の実施形態の場合と同数設
置される。

【００６３】図８に示す第３の実施形態において、ま
ず、３つに時分割した各期間において、信号駆動回路８
０５は、ラッチ回路１１０がラッチしたデジタル表示デ
ータを、極性反転信号ＰＯＬに応じて取り込む。例え
ば、信号駆動回路８０５は、極性反転信号ＰＯＬがＨｉ
レベルの場合、ラッチ回路１１０が出力するデジタル表
示データをスルーで取りこみ、極性反転信号ＰＯＬがＬ
ｏｗレベルの場合、あるデジタル表示データのうち、あ
るビットまたはビット列を、ラッチ回路１１０が出力す
るデータを反転して取りこみ、それ以外のビットまたは
ビット列をスルーで取り込んで出力する。信号駆動回路
８０５は、これにより、液晶パネル駆動回路部８０１が
出力する信号駆動回路制御信号１１４に基づいて、デジ
タル表示データに対応した外部入力アナログ信号を、い
づれか１本のドレイン線に書込み、デジタル表示データ
に対応するアナログ信号を保持させる。残りの２つの時
分割した期間でも、前述と同様に、各ドレイン線にそれ
ぞれデジタル表示データに対応した外部入力アナログ信
号を書込み保持させる。従って、図８にしめす第３の実
施形態は、１水平期間中に全てのドレイン線に各デジタ
ル表示データに対応したアナログ信号を保持させること
が可能となり、ゲート走査線駆動回路１０８により選択
されたゲート走査線上の全ての画素部１１２に、ドレイ
ン線が保持しているアナログ信号をを書き込むことが可
能となる。この動作は、全ゲート走査線に関して順次行
われていき、１フレーム分の階調表示を行うことができ
る。

【００６４】次に、図９〜図１１を参照して信号駆動回
路８０５の動作について説明する。

【００６５】図９において、信号駆動回路８０５に含ま
れるラッチ回路９０１は、ロード信号ＬＯＡＤのタイミ
ングで、極性反転信号ＰＯＬに応じて、ラッチ回路１１
０が出力するデジタル表示データをラッチし、パルス幅
生成回路２０２及びアナログ信号選択スイッチ２０３に
出力する。ラッチ回路９０１は、例えば、極性反転信号
ＰＯＬがＨｉレベルのとき、ラッチ回路１１０の出力す
るデジタル表示データをスルーで後段の回路に出力し、
極性反転信号ＰＯＬがＬｏｗレベルのとき、ラッチ回路
１１０の出力するデジタル表示データのうち、パルス幅
生成回路２０２に出力するデジタル表示データを反転し
て出力し、それ以外のアナログ信号選択スイッチに出力
するデジタル表示データをスルーで出力する。信号駆動
回路８０５に含まれるその他の構成は、本発明の第１の
実施形態の信号駆動回路１１１と同一であるため、説明
を省略する。

【００６６】次に、図１０を参照して、外部入力アナロ
グ信号ＳＬＳ（／ＳＬＳ）とパルス幅生成用クロックＰ
ＷＭについて説明する。ここでは、外部入力アナログ信
号に対応するデジタル表示データが上位２ビットのＤＬ
５、ＤＬ４であるとする。外部入力アナログ信号は、こ
の２ビットで選択されるため、正極性の階調電圧に対応
した外部入力アナログ信号４本（ＳＬＳ１、ＳＬＳ２、
ＳＬＳ３、ＳＬＳ４）と負極性の階調電圧に対応した外
部入力アナログ信号４本（／ＳＬＳ１、／ＳＬＳ２、／
ＳＬＳ３、／ＳＬＳ４）の計８本となる。そして、正・
負極性の階調電圧の選択は、交流信号Ｍに対応してお
り、交流信号ＭがＨｉレベルのとき負極性の階調電圧が
選択され、交流信号ＭがＬｏｗレベルの時正極性の階調
電圧が選択される。正極性の階調電圧が、デジタル表示
データall １のとき、Ｖｒ４＋、all ０のときＶｒ０＋
とすると、Ｖｒ４＋＞Ｖｒ３＋＞Ｖｒ２＋＞Ｖｒ１＋＞
Ｖｒ０＋の関係を保つ４つの電圧範囲に分割し、ＳＬＳ
１はＶｒ０＋からＶｒ１＋まで、ＳＬＳ２はＶｒ１＋か
らＶｒ２＋まで、ＳＬＳ３はＶｒ２＋からＶｒ３＋ま
で、ＳＬＳ４はＶｒ３＋からＶｒ４＋までの電圧範囲内
で上昇または下降する外部入力アナログ信号とする。

【００６７】図示例の場合、デジタル画像データの上位
2ビットのＤＬ５、ＤＬ４が（１１）のときＳＬＳ４、
（１０）のときＳＬＳ３、（０１）のときＳＬＳ２、
（００）のときＳＬＳ１とした。信号駆動回路８０５
が、１本のドレイン線にアナログ信号出力を書き込む周
期は、信号駆動回路８０５が３本のドレイン線に時分割
で外部入力アナログ信号を供給するため、１／３水平期
間となる。また、外部入力アナログ信号の選択に使用し
ないデジタル表示データが４ビットであるため、１／３
水平期間は１６の領域に時分割される。外部入力アナロ
グ電圧は、時分割された１６の領域の各領域で、異なる
階調電圧レベルを有し、従って、１／３水平期間で最低
１６の電圧レベルを有する。これにより、外部入力アナ
ログ信号ＳＬＳは、デジタル表示データ６ビットに対応
する６４階調の階調電圧を表現することが可能となる。

【００６８】本発明の第３の実施形態は、図１０に示す
ように、１／３水平期間で交互に、上昇する外部入力ア
ナログ信号と下降する（減少）する外部入力アナログ信
号が供給される。また、パルス幅生成用クロックＰＷＭ
は、デジタル表示信号がＤＬ３、ＤＬ２、ＤＬ１、ＤＬ
０の４ビットであるため、４ビットのカウンタ信号で構
成され、ＰＷＭ４を最上位ビット、ＰＷＭ１を最下位ビ
ットとしている。このパルス幅生成用クロックＰＷＭ
は、その各カウント値がとる領域と、前述で制御した外
部入力アナログ信号（ＳＬＳ、／ＳＬＳ）が時分割され
た領域とが対応するように生成される。また、パルス幅
生成用クロックＰＷＭのカウント値は、昇順（または降
順）である。このとき、上昇する外部入力アナログ信号
がとる１６レベルのアナログ信号電圧値の順番と、減少
する外部入力アナログ信号がとる１６レベルのアナログ
信号電圧値の順番とは、逆になるように設定される。

【００６９】このようにした場合、パルス幅生成用クロ
ックＰＷＭのあるカウント値Ａに対して、上昇する外部
入力アナログ信号がとる電圧レベルと、カウント値Ａの
反転値／Ａをパルス生成用クロックＰＷＭとした時の、
減少する外部入力アナログ信号がとる電圧レベルとが同
一になる。従って、１水平期間を１／３に時分割した期
間で、上昇する外部入力アナログ信号と減少する外部入
力アナログ信号とを交互に出力する場合に、パルス幅生
成回路２０２でパルス幅生成用クロックＰＷＭと比較す
るデジタル表示データを、上昇する外部入力アナログ信
号の場合にはデジタル表示データをスルーで出力したも
のに、減少する外部アナログ信号の場合にはデジタル表
示データを反転したデータに対応させることにより、あ
るデジタル表示データに対して、上昇または減少する外
部入力アナログ信号において同一の電圧レベルを対応さ
せることが可能になる。負極性の階調電圧も、正極性の
外部入力アナログ信号の設定と同様に行うことができ、
同様のことが可能となる。信号駆動回路８０５のラッチ
回路９０１以降の動作は、本発明の第１の実施形態と同
様であるため、説明を省略する。

【００７０】次に、図１１に示す各信号の電圧波形を参
照して、本発明の第３の実施形態による液晶表示装置の
動作を説明する。図１１において、ＧＡＴＥはゲート走
査線駆動回路１０８が出力するゲート走査線選択信号で
ある。ゲート走査線は、１フレーム中に最低１回の割合
で選択され、その選択期間は、ほぼ１水平期間である。
図１１に示す例の場合、ＧＡＴＥ信号がＨｉレベルのと
きにゲート走査線が選択される。ゲート走査線の選択期
間中に、ドレイン線選択信号ＳＥＬＡ、ＳＥＬＢ、及び
ＳＥＬＣは、図１１に示すように、時分割された３つの
期間で、それぞれ１つのドレイン線を選択するように出
力される。そして、アナログ電圧サンプリングスイッチ
２０４は、ドレイン線選択信号ＳＥＬがＨｉレベルのと
きに、ドレイン線とアナログ信号出力ＡＳＩＧとを接続
し、Ｌｏｗレベルのときにドレイン線とアナログ信号出
力ＡＳＩＧをオープン状態とする。外部入力アナログ信
号ＳＬＳの１周期は、上昇と減少とを合わせた期間を１
周期とすると、３分割された期間の２倍になるため、２
／３水平期間となる。また、外部入力アナログ信号（Ｓ
ＬＳ、／ＳＬＳ）の時分割された１６個の階調電圧レベ
ルは、ドレイン線選択信号ＳＥＬの選択期間内（Ｈｉレ
ベルの期間内）に収まるように生成される。

【００７１】図１１は説明を簡単にするために、液晶パ
ネル駆動回路部８０１から転送されるデジタル表示デー
タは全て（１１１０１１）であるとして示している。従
って、デジタル表示データの上位２ビットのＤＬ５、Ｄ
Ｌ４は（１１）であり、必ずＳＬＳ４あるいは／ＳＬＳ
４が選択される。まず、ＬＯＡＤ信号がＨｉになるタイ
ミングで、ラッチ回路９０１は、ラッチ回路１１０が出
力しているデジタル表示データ（１１１０１１）をラッ
チし、上位２ビットのＤＬ５、ＤＬ４（１１）をスルー
でアナログ信号選択スイッチ２０３に出力し、極性反転
信号ＰＯＬがＨｉレベルであるため、その他のデジタル
表示データであるＤＬ３、ＤＬ２、ＤＬ１及びＤＬ０
（１０１１）をスルーでパルス幅生成回路２０３に出力
する。アナログ電圧選択スイッチ２０３は、デジタル表
示データの上位２ビットＤＬ５、ＤＬ４が（１１）であ
り、交流信号ＭがＬｏｗレベルであるため、正極性の外
部入力アナログ信号ＳＬＳ４を選択する。また、このと
きの外部入力アナログ信号ＳＬＳ４は、上昇するアナロ
グ信号電圧である。

【００７２】パルス幅生成回路２０２は、３つに時分割
された各期間の最初の時点で、リセット信号ＲＥＳによ
りリセットされており、ＲＥＳがＨｉレベルのとき、常
に選択スイッチリセット信号ＲＳをＨｉレベルとし、Ｒ
ＥＳがＬｏｗレベルのとき、デジタル表示データ（１０
１１）とパルス幅生成用クロックＰＷＭとが一致したタ
イミングで選択スイッチリセット信号ＲＳをＬｏｗレベ
ルとする。アナログ電圧サンプリングスイッチ２０４
は、１／３水平期間の最初の期間でＳＥＬＡがＨｉレベ
ルであるため、信号駆動回路８０５のアナログ出力信号
ＡＳＩＧが、ドレイン線ＳＩＧＡに出力されることにな
る。アナログ信号選択スイッチ２０３は、選択スイッチ
リセット信号ＲＳがＨｉレベルのとき、選択した外部入
力アナログ信号ＳＬＳ４をアナログ出力信号ＡＳＩＧと
して出力する。従って、ドレイン線選択信号ＳＥＬＡに
よりアナログ電圧サンプリングスイッチ２０４が選択し
たドレイン線ＳＩＧＡには、外部入力アナログ信号ＳＬ
Ｓ４が印加される。そして、リセット信号ＲＥＳがＬｏ
ｗレベルとなると、パルス幅生成用クロックＰＷＭとラ
ッチ回路９０１から転送されたデジタル表示データＤＬ
３〜ＤＬ０（１０１１）が一致するタイミングで選択ス
イッチリセット信号ＲＳがＬｏｗレベルとなり、アナロ
グ信号選択スイッチ２０４の出力がオープン状態とな
る。

【００７３】前述した動作により、ドレイン線ＳＩＧＡ
にデジタル表示データ（１１１０１１）に対応した階調
電圧が保持されたことになり、画素部１１２の液晶にそ
の階調電圧が印可されることになる。次の期間は、外部
入力アナログ信号ＳＬＳ４が下降するアナログ信号であ
り、極性反転信号ＰＯＬがＬｏｗレベルである。従っ
て、ラッチ回路９０１は、デジタル表示データ（１１１
０１１）の上位２ビット（１１）を、スルーでアナログ
信号選択スイッチ２０３に出力し、下位４ビット（１０
１１）を反転したデータ（０１００）をパルス幅生成回
路２０２へ出力する。この場合、外部入力アナログ信号
ＳＬＳ４は減少するアナログ信号であるため、前述した
ようにドレイン線ＳＩＧＢにデジタル表示データ（１１
１０１１）に対応した階調電圧が保持される。従って、
これを順次繰り返していくことにより、１水平ライン上
にある全ての画素部１１２の液晶に階調電圧を印加する
ことが可能になる。

【００７４】前述で説明したように、本発明の第３の実
施形態は、ドレイン線に印加する階調電圧を複数の電圧
範囲に分割し、その電圧範囲内で上昇及び下降を繰り返
す電圧波形を外部入力アナログ信号とし、この外部入力
アナログ信号の上昇する期間または下降する期間を複数
の期間に時分割し、各分割期間での外部入力アナログ信
号の電圧を、ドレイン線に印加する階調電圧とし、デジ
タル表示データのビットまたはビット列により、階調電
圧の複数の中から１つの外部入力アナログ信号を選択し
ている。さらに、本発明の第３の実施形態は、外部入力
アナログ信号をドレイン線に印可して、外部入力アナロ
グ信号の電圧がデジタル表示データに対応する電圧にな
った時点でドレイン線に階調電圧を保持させる信号駆動
回路を用い、この１つの信号駆動回路に複数のドレイン
線を対応させ、１水平期間を複数の期間に時分割し、各
分割された期間に、それぞれのデジタル表示データに対
応した階調電圧を書き込むようにしている。

【００７５】前述したような構成を有し前述したように
動作する本発明の第３の実施形態によれば、各ドレイン
線のそれぞれに信号駆動回路を必要とすることなく、複
数のドレイン線に１つの信号駆動回路を共有させること
ができるため、内蔵する周辺回路規模を縮小することが
でき、ガラス基板の液晶表示部以外の面積を小さくし、
液晶表示パネルの額縁面積を小さくすることができる。
また、本発明の第３の実施形態によれば、外部に高速、
高精度のＤ／Ａ変換回路を必要とすることなく、内蔵回
路でＤ／Ａ変換を実現することが可能になり、また、液
晶表示部と同一基板上に生成する内蔵回路規模を減少さ
せることができるため、消費電力を低減することが可能
となる。さらに、本発明の第３の実施形態によれば、外
部入力アナログ信号を、上昇と下降とを繰り返す波形に
しているので、液晶パネルへの余分な充放電が軽減され
ることになり、低消費電力化を実現することができる。
さらにまた、本発明の第３の実施形態によれば、内蔵回
路規模が縮小されるために、製造工程中の欠陥、断線、
短絡等による歩留りの悪化を抑えることができ、製品の
信頼性の向上、低コスト化を図ることができる。

【００７６】なお、前述した本発明の第３の実施形態
は、説明を簡単にするために、信号駆動回路に割り当て
るドレイン線数を３本としたが、本発明は、さらに多数
のドレイン線に対して１つの信号駆動回路を対応させて
もよい。また、前述の第３の実施形態において、シフト
レジスタ１０９の数は、デジタル表示データの同時転送
数に影響するが、デジタル表示データの転送はシリアル
でもパラレルでもよい。また、前述の第３の実施形態に
おける各種信号の正論理／不論理は、例であるため、逆
転しても特に問題なく、また、デジタル表示データのビ
ット数は２ビット以上であれば対応可能である。また、
図１０に示した外部入力アナログ信号は、ステップ波形
であるが、特に規定されるものではなく、ランプ波形で
も、非線型波形でもよい。また、階調電圧とデジタル表
示データとの対応も、説明している例に限らず特に規定
されない。

【００７７】また、本発明の第３の実施形態は、前述ま
でに説明した本発明の第１の実施形態及び第２の実施形
態にも適用可能であり、従って、ライン反転駆動及びド
ット反転駆動の液晶表示装置に適用することができる。
この場合、図１、図５に示される本発明の第１及び第２
の実施形態による液晶駆動装置に、図１０に示す外部入
力アナログ信号を入力させ、上昇（下降）する外部入力
アナログ信号に対応するパルス幅生成用クロックＰＷＭ
を反転させた信号／ＰＷＭを、下降（上昇）する外部入
力アナログ信号に対応するパルス幅生成用クロックとし
て使用するようにすればよい。

【００７８】前述した本発明の第３の実施形態による液
晶表示装置は、現在広く使用されているアモルファスシ
リコンＴＦＴを用いて製造可能であるが、本発明の効果
をより高めるために、周辺回路と画素とを一体形成能
な、低温ポリシリコンＴＦＴで製造することができる。

【００７９】図１２は本発明による液晶表示装置を備え
た情報機器の構成を示すブロック図であり、以下、本発
明による液晶表示装置を備えた情報機器を本発明の第４
の実施形態として説明する。図１２において、１２０１
は情報機器、１２０２は液晶表示装置、１２０３は中央
処理装置、１２０４は電源回路、１２０５は出力装置、
１２０６はシステムバス、１２０７は入力装置、１２０
８は記憶装置である。

【００８０】本発明の第４の実施の形態としての情報機
器１２０１は、本発明の第１の実施形態から第３の実施
形態による液晶表示装置のいずれかを備えて構成され
る。この本発明の第４の実施形態である情報機器とは、
例えば、コンピュータ装置、ワークステーション、ＰＣ
等の情報処理装置である。情報機器１２０１は、液晶表
示装置１２０２、中央処理装置１２０３、入力装置１２
０７、記憶装置１２０８、出力装置１２０５、電源回路
１２０４を主な構成要素として備えて構成される。

【００８１】中央処理装置１２０３は、中央制御の働き
をし、計算、論理及び実行決定を行い、また、入力装置
１２０７、出力装置１２０５、記憶装置１２０８との信
号の伝送を行う。記憶装置１２０８は、命令やデータの
記憶に使用される。入力装置１２０７は、情報を情報機
器に入力すものであり、入力情報はデータでもプログラ
ムでもよい。また、出力装置１２０５は、情報機器の内
部から外の世界に情報を出力するものであり、プリンタ
に書き出したり、磁気テープや磁気ディスクのような補
助記憶装置に記憶したりする。また、出力装置１２０５
は、表示装置のデジタルＩ／Ｆ信号を出力し、例えば、
表示データ信号及び１水平期間中に１回の割合で有効に
なる水平同期信号、１フレーム期間中に１回の割合で有
効になる垂直同期信号、クロック信号、有効な表示デー
タの範囲を示すディスプタイミング信号等を含む信号を
表示装置である液晶表示装置１２０２に出力する。ま
た、電源回路１２０４は、液晶表示装置１２０２及び情
報機器１２０１のその他の電源を必要とする構成要素に
電源を供給している。

【００８２】前述した本発明の第４の実施形態による情
報機器は、液晶表示装置１２０２として、本発明の第１
の実施形態から本発明の第３の実施形態として説明した
液晶表示装置を使用することにより、液晶表示装置の消
費電力を低く抑えることができ、結果的に情報機器１２
０１自体の消費電力を削減することができる。

【００８３】前述したように本発明の第４の実施の形態
によれば、情報機器の表示装置を本発明の第１の実施形
態から第３の実施形態の１つによる液晶表示装置を使用
することにより、情報機器の低消費電力化を図ることが
可能となり、従って、情報機器の中でも低消費電力化が
さらに必要なノートパソコンや、電子手帳などの携帯情
報端末機器に適用して大きな効果を得ることができる。

【００８４】

【発明の効果】以上説明したように本発明によれば、液
晶表示装置に内蔵される周辺回路の規模を縮小でき、ガ
ラス基板の液晶表示部以外の面積を小さくし、液晶表示
パネルの額縁面積を小さくすることができる。また、本
発明によれば、外部に高速、高精度のＤ／Ａ変換回路を
必要とすることなく、内蔵回路でＤ／Ａ変換を実現する
ことが可能になる。また、本発明によれば、液晶表示部
と同一基板上に生成する内蔵回路の規模を減少させるこ
とができるため、消費電力を低減することが可能とな
る。さらに、本発明によれば、内蔵回路の規模が縮小さ
れるために、製造工程中の欠陥、断線、短絡等による製
造歩留りの悪化をも抑えることができ、製品の信頼性の
向上、低コスト化を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による液晶表示装置の
構成を示すブロック図である。

【図２】図１に示す液晶表示装置に含まれる信号回路の
構成を示すブロック図である。

【図３】外部入力アナログ信号ＳＬＳとパルス幅生成用
クロックＰＷＭとの波形を説明する図である。

【図４】本発明の第１の実施形態による液晶表示装置の
動作を説明するための電圧波形を示す図である。

【図５】本発明の第２の実施形態による液晶表示装置の
構成を示すブロック図である。

【図６】図５に示す液晶表示装置に含まれる信号回路の
構成を示すブロック図である。

【図７】本発明の第２の実施形態による液晶表示装置の
動作を説明するための電圧波形を示す図である。

【図８】本発明の第３の実施形態による液晶表示装置の
構成を示すブロック図である。

【図９】図８に示す液晶表示装置に含まれる信号回路の
構成を示すブロック図である。

【図１０】外部入力アナログ信号ＳＬＳとパルス幅生成
用クロックＰＷＭとの波形を説明する図である。

【図１１】本発明の第３の実施形態による液晶表示装置
の動作を説明するための電圧波形を示す図である。

【図１２】本発明による液晶表示装置を備えた情報機器
の構成を示すブロック図である。

【符号の説明】

１０２、５０１、８０１液晶パネル駆動回路部１０３、５０３、８０４液晶パネル１０４、８０２制御信号生成回路部１０５、５０２、８０３外部入力アナログ信号生成回
路部１０６ラインメモリ部１０７液晶表示部１０８ゲート操作線駆動回路１０９シフトレジスタ１１０、２０１、９０１ラッチ回路１１１、５０４、８０５信号駆動回路１１２画素部２０２パルス幅生成回路２０３アナログ信号選択スイッチ２０４アナログ電圧サンプリングスイッチ６０１アナログ信号選択スイッチ１２０１情報機器１２０２液晶表示装置１２０３中央処理装置１２０４電源回路１２０５出力装置１２０６システムバス１２０７入力装置１２０８記憶装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｙ６４１６４１Ａ６４１Ｃ (72)発明者宮沢敏夫千葉県茂原市早野3300番地株式会社日立製作所ディスプレイグループ内 (72)発明者三上佳朗茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内Ｆターム(参考） 2H093 NA16 NA31 NA41 NA51 NC01 NC22 NC26 NC34 ND39 ND53 ND54 5C006 AA01 AA15 AA16 AF83 BB16 BC12 BC20 BF03 BF04 BF05 BF43 EB04 EB05 FA42 FA43 5C080 AA10 BB05 DD23 DD24 DD25 DD27 DD28 EE29 FF11 JJ02 JJ04

Claims

【特許請求の範囲】

【請求項１】表示用のアナログ信号が印加される複数
のドレイン線、それに直行する方向に配置され、その１
本が１水平走査期間毎に順に選択されていく複数のゲー
ト走査線、及び、ゲート走査線とドレイン線との交叉部
付近にマトリクス状に配置されたスイッチ素子、液晶、
ドレイン保持容量により構成された画素部を有する液晶
表示装置において、前記１水平走査期間をｎ個（ｎ≧２）の期間に時分割
し、正極性の階調電圧範囲を複数の電圧範囲に分割し、
前記分割された正極性の階調電圧範囲内を、前記１水平
期間をｎ個の期間に時分割した期間に同期して、漸増ま
たは漸減する複数の正極性の外部入力アナログ電圧を生
成し、負極性の階調電圧範囲を複数の電圧範囲に分割
し、前記分割された負極性の階調電圧範囲内を、前記１
水平期間をｎ個の期間に時分割した期間に同期して、漸
減または漸増する複数の負極性の外部入力アナログ電圧
を生成する外部入力アナログ電圧生成回路と、複数の前記ドレイン線の中のｎ本のドレイン線が接続さ
れ、表示用の外部入力アナログ信号を供給すべき１本の
ドレイン線を前記ｎ本のドレイン線から選択するため、
外部からドレイン線選択信号が入力され、前記１水平期
間を時分割した期間毎に、ｎ本のドレイン線の中から、
前記ドレイン線選択信号により１本のドレイン線を順次
選択し、前記選択した１本のドレイン線に、外部から入
力されるデジタル画像データを参照し、前記外部入力ア
ナログ信号生成回路から出力される複数の前記正極性の
外部入力アナログ信号と、複数の前記負極性の外部入力
アナログ信号との中から、１つの前記正極性の外部入力
アナログ信号、または、前記負極性の外部入力アナログ
信号を選択して供給する信号駆動回路とを備えることを
特徴とする液晶表示装置。
【請求項２】前記信号駆動回路は、前記デジタル画像
データを参照して選択した１つの正極性の外部入力アナ
ログ信号、または、負極性の外部入力アナログ信号を、
前記１水平走査期間を時分割した期間内で、前記画像デ
ータに応じた一定期間だけ、前記選択した１本のドレイ
ン線に供給し、次の１水平走査期間まで、前記供給した
時点におけるドレイン線の電圧をドレイン保持容量に保
持させることを特徴とする請求項１記載の液晶表示装
置。
【請求項３】前記外部入力アナログ信号生成回路は、
デジタル画像データを構成するビットまたはビット列の
内ある所定のビットまたはビット列に基づいた複数の電
圧範囲に、前記正極性の階調電圧範囲及び前記負極性の
階調電圧範囲を分割し、前記分割された電圧範囲内にお
いて漸増または漸減する、複数の正極性の外部入力アナ
ログ信号及び複数の負極性の外部入力アナログ信号を生
成することを特徴とする請求項１または２記載の液晶表
示装置。
【請求項４】前記信号駆動回路は、前記デジタル画像
データのある所定のビットまたはビット列に基づいて、
前記外部入力アナログ信号生成回路により生成された前
記複数の正極性の外部入力アナログ信号または前記複数
の負極性の外部入力アナログ信号の中から、前記デジタ
ル画像データのある所定のビットまたはビット列に基づ
いて、１つの外部入力アナログ信号を選択する手段と、
前記デジタル画像データのある所定のビットまたはビッ
ト列以外のビットまたはビット列に基づき、前記正極性
の外部入力アナログ信号または前記負極性の外部入力ア
ナログ信号を、前記ドレイン保持容量に保持させるタイ
ミングを設定する電圧保持タイミング設定手段とを有す
ることを特徴とする請求項３記載の液晶表示装置。
【請求項５】表示用のアナログ信号が印加される複数
のドレイン線、それに直行する方向に配置され、その１
本が１水平走査期間毎に順に選択されていく複数のゲー
ト走査線、及び、ゲート走査線とドレイン線との交叉部
付近にマトリクス状に配置されたスイッチ素子、液晶、
ドレイン保持容量により構成された画素部を有する液晶
表示装置において、前記１水平走査期間をｎ個（ｎ≧２）の期間に時分割
し、正極性の階調電圧範囲を複数の電圧範囲に分割し、
前記分割された正極性の階調電圧範囲内を、前記１水平
期間をｎ個の期間に時分割した期間に同期して、漸増と
漸減とを繰り返す複数の正極性の外部入力アナログ電圧
を生成し、負極性の階調電圧範囲を複数の電圧範囲に分
割し、前記分割された負極性の階調電圧範囲内を、前記
１水平期間をｎ個の期間に時分割した期間に同期して、
漸減と漸増とを繰り返す複数の負極性の外部入力アナロ
グ電圧を生成する外部入力アナログ電圧生成回路と、複数の前記ドレイン線の中のｎ本のドレイン線が接続さ
れ、表示用の外部入力アナログ信号を供給すべき１本の
ドレイン線を前記ｎ本のドレイン線から選択するため、
外部からドレイン線選択信号が入力され、前記１水平期
間を時分割したある期間に、ｎ本のドレイン線の中か
ら、前記ドレイン線選択信号により１本のドレイン線を
選択し、前記選択した１本のドレイン線に、外部から入
力されるデジタル画像データを参照し、前記外部入力ア
ナログ信号生成回路から出力される複数の前記正極性の
外部入力アナログ信号と複数の前記負極性の外部入力ア
ナログ信号との中から、１つの漸増する正極性の外部入
力アナログ信号、または、漸減する負極性の外部入力ア
ナログ信号を選択して供給し、前記１水平期間を時分割
した次の期間に、ｎ本のドレイン線の中から前記ドレイ
ン線選択信号に基づき、次のドレイン線を選択し、前記
選択したドレイン線に、外部から入力されるデジタル画
像データを参照し、前記外部入力アナログ信号生成回路
から出力される複数の前記正極性の外部入力アナログ信
号と複数の前記負極性の外部入力アナログ信号との中か
ら、１つの漸減する正極性の外部入力アナログ信号、ま
たは、漸増する負極性の外部入力アナログ信号を選択し
て供給する信号駆動回路とを備えることを特徴とする液
晶表示装置。
【請求項６】前記外部入力アナログ信号生成回路は、デ
ジタル画像データを構成するビットまたはビット列の内
ある所定のビットまたはビット列に基づいた複数の電圧
範囲に、前記正極性の階調電圧範囲及び前記負極性の階
調電圧範囲を分割し、前記分割された電圧範囲内におい
て漸増と漸減とを繰り返す複数の正極性の外部入力アナ
ログ信号及び複数の負極性の外部入力アナログ信号を生
成し、前記信号駆動回路は、前記デジタル画像データを参照し
て選択した１つの正極性の外部入力アナログ信号または
負極性の外部入力アナログ信号を、前記１水平走査期間
を時分割した期間内で、前記画像データに応じた一定期
間だけ、前記ドレイン線選択信号に基づいて選択した１
本のドレイン線に供給し、次の１水平走査期間まで前記
供給した時点におけるドレイン線の電圧をドレイン保持
容量に保持することを特徴とする請求項５記載の液晶表
示装置。
【請求項７】前記信号駆動回路は、前記デジタル画像
データのある所定のビットまたはビット列に基づいて、
前記外部入力アナログ信号生成回路により生成された前
記複数の正極性の外部入力アナログ信号または前記複数
の負極性の外部入力アナログ信号の中から、前記デジタ
ル画像データのある所定のビットまたはビット列に基づ
いて、１つの外部入力アナログ信号を選択する手段と、
前記デジタル画像データのある所定のビットまたはビッ
ト列以外のビットまたはビット列に基づき、前記正極性
の外部入力アナログ信号または前記負極性の外部入力ア
ナログ信号を、前記ドレイン保持容量に保持させるタイ
ミングを設定する電圧保持タイミング設定手段とを有す
ることを特徴とする請求項５または６記載の液晶表示装
置。
【請求項８】前記信号駆動回路は、前記ドレイン線に
供給する階調電圧の極性を切り替えるために、１水平走
査期間及び１フレーム期間毎に交播する交流信号が外部
から入力され、前記交流信号に基づいて、前記外部入力
アナログ信号の極性を、正極性または負極性に切り替え
て、前記選択したドレイン線に供給することを特徴とす
る請求項１ないし７のうちいずれか１記載の液晶表示装
置。
【請求項９】前記信号駆動回路は、前記ドレイン線に
供給する階調電圧の極性を切り替えるために、１水平期
間をｎ個の期間に時分割した期間毎及び１フレーム期間
毎に交播する交流信号が外部から入力され、互いに隣接
する前記信号駆動回路が、前記交流信号に基づき選択す
る前期外部入力アナログ信号の極性が逆となるように、
外部入力アナログ信号を前記選択したドレイン線に供給
することを特徴とする請求項１ないし７のうちいずれか
１記載の液晶表示装置。
【請求項１０】情報機器に情報を入力するための入力
装置と、情報機器の内部から外部へ情報を出力するため
の出力装置と、命令やデータの記憶に使用される記憶装
置と、計算、論理及び実行決定を行い、前記入力装置、
出力装置及び記憶装置との間で信号の伝送を行う中央処
理装置とを備える情報機器において、前記出力装置から
の情報を表示する表示装置として、請求項１ないし９の
うちいずれか１記載の液晶表示装置を備えることを特徴
とする情報機器。