JPH11109924A - アクティブマトリクスパネル及び表示装置 - Google Patents
アクティブマトリクスパネル及び表示装置Info
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- JPH11109924A JPH11109924A JP9266712A JP26671297A JPH11109924A JP H11109924 A JPH11109924 A JP H11109924A JP 9266712 A JP9266712 A JP 9266712A JP 26671297 A JP26671297 A JP 26671297A JP H11109924 A JPH11109924 A JP H11109924A
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- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
-
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
Abstract
(57)【要約】
【課題】 アナログ映像表示用にもキャラクタ表示用に
も兼用可能なアクティブマトリクスパネルを提供する。 【解決手段】 外部から入力される２系列のカラービデ
オ信号をパネル内に導入する２系列のカラービデオ信号
ライン１Ｒ，１Ｇ，１Ｂ，２Ｒ，２Ｇ，２Ｂと、この２
系列のカラービデオ信号ラインの各ラインをデータ線の
各々に接続するための複数のスイッチング素子１１，１
２，１３・・・と、複数のスイッチング素子を開閉制御
する駆動パルスＰＣ１，ＰＣ２，ＰＣ３・・・を順次発
生する駆動パルス発生回路６とを設け、第１系列のカラ
ービデオ信号に対応するスイッチング素子には奇数番目
の駆動パルスを印加し、第２系列のカラービデオ信号に
対応するスイッチング素子には奇数番目の駆動パルスを
印加する。
も兼用可能なアクティブマトリクスパネルを提供する。 【解決手段】 外部から入力される２系列のカラービデ
オ信号をパネル内に導入する２系列のカラービデオ信号
ライン１Ｒ，１Ｇ，１Ｂ，２Ｒ，２Ｇ，２Ｂと、この２
系列のカラービデオ信号ラインの各ラインをデータ線の
各々に接続するための複数のスイッチング素子１１，１
２，１３・・・と、複数のスイッチング素子を開閉制御
する駆動パルスＰＣ１，ＰＣ２，ＰＣ３・・・を順次発
生する駆動パルス発生回路６とを設け、第１系列のカラ
ービデオ信号に対応するスイッチング素子には奇数番目
の駆動パルスを印加し、第２系列のカラービデオ信号に
対応するスイッチング素子には奇数番目の駆動パルスを
印加する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ線駆動回路
を内蔵するアクティブマトリクスパネル、及びそのパネ
ルを使用した表示装置に関する。
を内蔵するアクティブマトリクスパネル、及びそのパネ
ルを使用した表示装置に関する。
【０００２】
【従来の技術】多結晶シリコンを薄膜トランジスタ（以
下、ＴＦＴという）のチャンネルに用いたアクティブマ
トリクスパネルにおいては、画素電極及びこれに対応し
て設けられた画素用ＴＦＴがマトリクス状に配列され、
この画素用ＴＦＴに複数のデータ線及び走査線が行列配
置されている。そして、データ線及び走査線に各々デー
タ信号及び走査信号を供給する駆動回路は、画素ＴＦＴ
が形成されている同一のアクティブマトリクスパネルに
内蔵されている。
下、ＴＦＴという）のチャンネルに用いたアクティブマ
トリクスパネルにおいては、画素電極及びこれに対応し
て設けられた画素用ＴＦＴがマトリクス状に配列され、
この画素用ＴＦＴに複数のデータ線及び走査線が行列配
置されている。そして、データ線及び走査線に各々デー
タ信号及び走査信号を供給する駆動回路は、画素ＴＦＴ
が形成されている同一のアクティブマトリクスパネルに
内蔵されている。
【０００３】このような内蔵型のデータ線駆動回路の従
来例を、図７及び図８に示す。図７に示すデータ線駆動
回路１は、ＲＧＢのカラービデオ信号１系列を入力する
構成であり、ＲＧＢのカラービデオ信号１系列をパネル
内に導入するための３本のカラービデオ信号ライン１
Ｒ，１Ｇ，１Ｂと、データ線Ｄ１，Ｄ４，Ｄ７，・・・
をカラービデオ信号ライン１Ｒに接続するためのスイッ
チング素子１１，２１，３１，・・・と、データ線Ｄ
２，Ｄ５，Ｄ８，・・・をカラービデオ信号ライン１Ｇ
に接続するためのスイッチング素子１２，２２，３２，
・・・と、データ線Ｄ３，Ｄ６，Ｄ９，・・・をカラー
ビデオ信号ライン１Ｂに接続するためのスイッチング素
子１３，２３，３３，・・・と、クロック信号ＣＬＫに
応じて順次駆動パルスＰＡ１，ＰＡ２，ＰＡ３，・・・
を発生するシフトレジスタ４にて構成された駆動パルス
発生回路とより成る。そして、シフトレジスタ４の初段
の駆動パルスＰＡ１がスイッチング素子１１，１２，１
３に印加され、次段の駆動パルスＰＡ２がスイッチング
素子２１，２２，２３に印加され、以下同様に、ＲＧＢ
に対応する３個のスイッチング素子に同一の駆動パルス
が印加されている。
来例を、図７及び図８に示す。図７に示すデータ線駆動
回路１は、ＲＧＢのカラービデオ信号１系列を入力する
構成であり、ＲＧＢのカラービデオ信号１系列をパネル
内に導入するための３本のカラービデオ信号ライン１
Ｒ，１Ｇ，１Ｂと、データ線Ｄ１，Ｄ４，Ｄ７，・・・
をカラービデオ信号ライン１Ｒに接続するためのスイッ
チング素子１１，２１，３１，・・・と、データ線Ｄ
２，Ｄ５，Ｄ８，・・・をカラービデオ信号ライン１Ｇ
に接続するためのスイッチング素子１２，２２，３２，
・・・と、データ線Ｄ３，Ｄ６，Ｄ９，・・・をカラー
ビデオ信号ライン１Ｂに接続するためのスイッチング素
子１３，２３，３３，・・・と、クロック信号ＣＬＫに
応じて順次駆動パルスＰＡ１，ＰＡ２，ＰＡ３，・・・
を発生するシフトレジスタ４にて構成された駆動パルス
発生回路とより成る。そして、シフトレジスタ４の初段
の駆動パルスＰＡ１がスイッチング素子１１，１２，１
３に印加され、次段の駆動パルスＰＡ２がスイッチング
素子２１，２２，２３に印加され、以下同様に、ＲＧＢ
に対応する３個のスイッチング素子に同一の駆動パルス
が印加されている。
【０００４】パネル外部には、図９に示すようにＲＧＢ
の各カラービデオ信号を順次サンプリングして所定期間
ホールド信号を同時に出力するＲＧＢ１系列のサンプル
ホールド回路１００と、ＲＧＢのサンプルホールドされ
た各信号を増幅し、１水平期間及び１垂直期間毎に反転
して出力する反転アンプ２００が設けられており、この
アンプからのの３本の出力をパネル内の３本のカラービ
デオ信号ライン１Ｒ，１Ｇ，１Ｂに入力するようにして
いる。
の各カラービデオ信号を順次サンプリングして所定期間
ホールド信号を同時に出力するＲＧＢ１系列のサンプル
ホールド回路１００と、ＲＧＢのサンプルホールドされ
た各信号を増幅し、１水平期間及び１垂直期間毎に反転
して出力する反転アンプ２００が設けられており、この
アンプからのの３本の出力をパネル内の３本のカラービ
デオ信号ライン１Ｒ，１Ｇ，１Ｂに入力するようにして
いる。
【０００５】従って、駆動パルスＰＡ１がＨレベルにな
ることにより、１系列のＲＧＢ３ドットに対応するスイ
ッチング素子１１，１２，１３が同時にオンして、３本
のカラービデオ信号ライン１Ｒ，１Ｇ，１Ｂに入力され
たビデオ信号が同時にデータ線Ｄ１，Ｄ２，Ｄ３に供給
される。以下同様に、駆動パルスＰＡ２，ＰＡ３，・・
・が順次Ｈレベルになると、ＲＧＢ３ドットづつ同時に
ビデオ信号がデータ線に供給される。
ることにより、１系列のＲＧＢ３ドットに対応するスイ
ッチング素子１１，１２，１３が同時にオンして、３本
のカラービデオ信号ライン１Ｒ，１Ｇ，１Ｂに入力され
たビデオ信号が同時にデータ線Ｄ１，Ｄ２，Ｄ３に供給
される。以下同様に、駆動パルスＰＡ２，ＰＡ３，・・
・が順次Ｈレベルになると、ＲＧＢ３ドットづつ同時に
ビデオ信号がデータ線に供給される。
【０００６】ここで、ビデオ信号ライン１Ｒ，１Ｇ，１
Ｂには、様々な寄生容量やライン抵抗が存在するのでビ
デオ信号に遅延が生ずる。図７の３ドット対応方式の回
路では、各ビデオ信号ラインに３ドットおきに新たなビ
デオ信号が外部のサンプルホールド回路から入力される
ので、たとえば３ドット前のビデオ信号が黒レベルで３
ドット後のビデオ信号が白レベルである場合、ビデオ信
号の遅延量が大きいと、３ドット後の白レベルに黒レベ
ルの一部が混入して中間レベルのゴーストが発生するこ
とがある。
Ｂには、様々な寄生容量やライン抵抗が存在するのでビ
デオ信号に遅延が生ずる。図７の３ドット対応方式の回
路では、各ビデオ信号ラインに３ドットおきに新たなビ
デオ信号が外部のサンプルホールド回路から入力される
ので、たとえば３ドット前のビデオ信号が黒レベルで３
ドット後のビデオ信号が白レベルである場合、ビデオ信
号の遅延量が大きいと、３ドット後の白レベルに黒レベ
ルの一部が混入して中間レベルのゴーストが発生するこ
とがある。
【０００７】このようなゴーストは、通常の映像信号を
表示する場合はあまり問題にならないが、グラフィック
表示をする場合には極めて目立ってしまう。そこで、こ
のゴーストを防止するために、図８に示す回路が使用さ
れることがある。図８に示すデータ線駆動回路２は、Ｒ
ＧＢのカラービデオ信号２系列を入力する構成であり、
ＲＧＢのカラービデオ信号２系列をパネル内に導入する
ための６本のカラービデオ信号ライン１Ｒ，１Ｇ，１
Ｂ，２Ｒ，２Ｇ，２Ｂと、データ線Ｄ１，Ｄ７，・・・
をカラービデオ信号ライン１Ｒに接続するためのスイッ
チング素子１１，３１，・・・と、データ線Ｄ２，Ｄ
８，・・・をカラービデオ信号ライン１Ｇに接続するた
めのスイッチング素子１２，３２，・・・と、データ線
Ｄ３，Ｄ９，・・・をカラービデオ信号ライン１Ｂに接
続するためのスイッチング素子１３，３３，・・・と、
データ線Ｄ４，Ｄ１０，・・・をカラービデオ信号ライ
ン２Ｒに接続するためのスイッチング素子２１，４１，
・・・と、データ線Ｄ５，Ｄ１１，・・・をカラービデ
オ信号ライン２Ｇに接続するためのスイッチング素子２
２，４２，・・・と、データ線Ｄ６，Ｄ１２，・・・を
カラービデオ信号ライン２Ｂに接続するためのスイッチ
ング素子２３，４３，・・・と、クロック信号ＣＬＫに
応じて順次駆動パルスＰＢ１，ＰＢ２，ＰＢ３，・・・
を発生するシフトレジスタ５にて構成された駆動パルス
発生回路とより成る。そして、シフトレジスタ５の初段
の駆動パルスＰＢ１がスイッチング素子１１，１２，１
３，２１，２２，２３に印加され、次段の駆動パルスＰ
Ｂ２がスイッチング素子３１，３２，３３，４１，４
２，４３に印加され、以下同様に、 ２系列のＲＧＢに
対応する６個のスイッチング素子に同一の駆動パルスが
印加されている。
表示する場合はあまり問題にならないが、グラフィック
表示をする場合には極めて目立ってしまう。そこで、こ
のゴーストを防止するために、図８に示す回路が使用さ
れることがある。図８に示すデータ線駆動回路２は、Ｒ
ＧＢのカラービデオ信号２系列を入力する構成であり、
ＲＧＢのカラービデオ信号２系列をパネル内に導入する
ための６本のカラービデオ信号ライン１Ｒ，１Ｇ，１
Ｂ，２Ｒ，２Ｇ，２Ｂと、データ線Ｄ１，Ｄ７，・・・
をカラービデオ信号ライン１Ｒに接続するためのスイッ
チング素子１１，３１，・・・と、データ線Ｄ２，Ｄ
８，・・・をカラービデオ信号ライン１Ｇに接続するた
めのスイッチング素子１２，３２，・・・と、データ線
Ｄ３，Ｄ９，・・・をカラービデオ信号ライン１Ｂに接
続するためのスイッチング素子１３，３３，・・・と、
データ線Ｄ４，Ｄ１０，・・・をカラービデオ信号ライ
ン２Ｒに接続するためのスイッチング素子２１，４１，
・・・と、データ線Ｄ５，Ｄ１１，・・・をカラービデ
オ信号ライン２Ｇに接続するためのスイッチング素子２
２，４２，・・・と、データ線Ｄ６，Ｄ１２，・・・を
カラービデオ信号ライン２Ｂに接続するためのスイッチ
ング素子２３，４３，・・・と、クロック信号ＣＬＫに
応じて順次駆動パルスＰＢ１，ＰＢ２，ＰＢ３，・・・
を発生するシフトレジスタ５にて構成された駆動パルス
発生回路とより成る。そして、シフトレジスタ５の初段
の駆動パルスＰＢ１がスイッチング素子１１，１２，１
３，２１，２２，２３に印加され、次段の駆動パルスＰ
Ｂ２がスイッチング素子３１，３２，３３，４１，４
２，４３に印加され、以下同様に、 ２系列のＲＧＢに
対応する６個のスイッチング素子に同一の駆動パルスが
印加されている。
【０００８】グラフィック表示の場合、入力されるビデ
オ信号は８ビット／１ドットのデジタル信号であり、パ
ネル外部には、図１０に示すようにＲＧＢのカラービデ
オ信号を１系列毎に順次サンプリングして６ドット分の
ホールド信号を所定期間同時に出力するＲＧＢ２系列の
サンプルホールド回路３００と、このサンプルホールド
回路３００からの６ドット分のデジタル信号をＤＡ変換
するＤＡ変換器４００と、変換された６ドット分のアナ
ログ信号を増幅し、１水平期間及び１垂直期間毎に反転
して出力する反転アンプ５００が設けられており、この
アンプからの６本の出力をパネル内の６本のカラービデ
オ信号ライン１Ｒ，１Ｇ，１Ｂ，２Ｒ，２Ｇ，２Ｂ に
入力するようにしている。
オ信号は８ビット／１ドットのデジタル信号であり、パ
ネル外部には、図１０に示すようにＲＧＢのカラービデ
オ信号を１系列毎に順次サンプリングして６ドット分の
ホールド信号を所定期間同時に出力するＲＧＢ２系列の
サンプルホールド回路３００と、このサンプルホールド
回路３００からの６ドット分のデジタル信号をＤＡ変換
するＤＡ変換器４００と、変換された６ドット分のアナ
ログ信号を増幅し、１水平期間及び１垂直期間毎に反転
して出力する反転アンプ５００が設けられており、この
アンプからの６本の出力をパネル内の６本のカラービデ
オ信号ライン１Ｒ，１Ｇ，１Ｂ，２Ｒ，２Ｇ，２Ｂ に
入力するようにしている。
【０００９】従って、駆動パルスＰＢ１がＨレベルにな
ることにより、２系列のＲＧＢ６ドットに対応するスイ
ッチング素子１１，１２，１３，２１，２２，２３が同
時にオンして、６本のカラービデオ信号ライン１Ｒ，１
Ｇ，１Ｂ，２Ｒ，２Ｇ，２Ｂに入力されたビデオ信号が
同時にデータ線Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６に
供給される。以下同様に、駆動パルスＰＢ２，ＰＢ３，
・・・が順次Ｈレベルになると、ＲＧＢ６ドットづつ同
時にビデオ信号がデータ線に供給される。
ることにより、２系列のＲＧＢ６ドットに対応するスイ
ッチング素子１１，１２，１３，２１，２２，２３が同
時にオンして、６本のカラービデオ信号ライン１Ｒ，１
Ｇ，１Ｂ，２Ｒ，２Ｇ，２Ｂに入力されたビデオ信号が
同時にデータ線Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６に
供給される。以下同様に、駆動パルスＰＢ２，ＰＢ３，
・・・が順次Ｈレベルになると、ＲＧＢ６ドットづつ同
時にビデオ信号がデータ線に供給される。
【００１０】この構成では、各ビデオ信号ラインに６ド
ットおきに新たなビデオ信号が外部のサンプルホールド
回路から入力されるので、たとえ６ドット前のビデオ信
号が黒レベルで６ドット後のビデオ信号が白レベルであ
って、ビデオ信号の遅延量がある程度大きくても、６ド
ット後の白レベルに黒レベルの一部が混入することはな
くなり、ゴーストの発生は防止される。よって、このよ
うな６ドット対応方式の構成は、グラフィックを表示す
る際には最適となる。
ットおきに新たなビデオ信号が外部のサンプルホールド
回路から入力されるので、たとえ６ドット前のビデオ信
号が黒レベルで６ドット後のビデオ信号が白レベルであ
って、ビデオ信号の遅延量がある程度大きくても、６ド
ット後の白レベルに黒レベルの一部が混入することはな
くなり、ゴーストの発生は防止される。よって、このよ
うな６ドット対応方式の構成は、グラフィックを表示す
る際には最適となる。
【００１１】
【発明が解決しようとする課題】上述したように、図７
の３ドット方式の従来回路はゴーストが発生するためグ
ラフィック表示には不向きであるが、通常のアナログ映
像信号表示では問題にならず、しかも外部のサンプルホ
ールド回路が１系列で済むのでコスト的に有利である。
一方、図８の６ドット方式の回路はゴーストの発生を防
止できるためグラフィック表示には適しているが、外部
のサンプルホールド回路が複数系列必要となるため通常
のアナログ映像信号表示を行うにはコスト的に好ましく
ない。従って、通常のアナログ映像信号表示には図７の
回路を使用し、グラフィック表示は図８の回路を使用す
ることが最適となる。
の３ドット方式の従来回路はゴーストが発生するためグ
ラフィック表示には不向きであるが、通常のアナログ映
像信号表示では問題にならず、しかも外部のサンプルホ
ールド回路が１系列で済むのでコスト的に有利である。
一方、図８の６ドット方式の回路はゴーストの発生を防
止できるためグラフィック表示には適しているが、外部
のサンプルホールド回路が複数系列必要となるため通常
のアナログ映像信号表示を行うにはコスト的に好ましく
ない。従って、通常のアナログ映像信号表示には図７の
回路を使用し、グラフィック表示は図８の回路を使用す
ることが最適となる。
【００１２】しかしながら、図７と図８の回路は、単に
外部のサンプルホールド回路の構成が異なるだけでな
く、パネルに内蔵されているデータ線駆動回路の構成が
異なるため、通常のアナログ映像信号表示用とグラフィ
ック表示用に別々にパネルを用意しなくてはならない。
つまり、パネルの設計が２通り必要となり、設計コスト
が増大すると共に、２通りパネルを製造することによる
製造コストの増加も引き起こす。
外部のサンプルホールド回路の構成が異なるだけでな
く、パネルに内蔵されているデータ線駆動回路の構成が
異なるため、通常のアナログ映像信号表示用とグラフィ
ック表示用に別々にパネルを用意しなくてはならない。
つまり、パネルの設計が２通り必要となり、設計コスト
が増大すると共に、２通りパネルを製造することによる
製造コストの増加も引き起こす。
【００１３】そこで、本発明は、アクティブマトリクス
パネルを３ドット対応方式と６ドット対応方式の双方に
適用可能とすることにより、通常のアナログ映像信号用
にもグラフィック表示用にも兼用できるアクティブマト
リクスパネルを提供することを目的とする。
パネルを３ドット対応方式と６ドット対応方式の双方に
適用可能とすることにより、通常のアナログ映像信号用
にもグラフィック表示用にも兼用できるアクティブマト
リクスパネルを提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、マトリクス状
に配列された画素電極及び薄膜トランジスタと、該薄膜
トランジスタに行列接続されたデータ線及び走査線と、
該データ線にビデオ信号を供給するデータ線駆動回路と
を備え、前記データ線駆動回路を、外部から入力される
複数系列のカラービデオ信号をパネル内に導入する複数
系列のカラービデオ信号ラインと、該複数系列のカラー
ビデオ信号ラインの各ラインを前記データ線の各々に接
続するための複数のスイッチング素子と、該複数のスイ
ッチング素子を開閉制御する駆動パルスを順次発生する
駆動パルス発生回路とより構成すると共に、前記カラー
ビデオ信号の各系列毎に前記スイッチング素子に異なる
前記駆動パルスを印加することを特徴とする。
に配列された画素電極及び薄膜トランジスタと、該薄膜
トランジスタに行列接続されたデータ線及び走査線と、
該データ線にビデオ信号を供給するデータ線駆動回路と
を備え、前記データ線駆動回路を、外部から入力される
複数系列のカラービデオ信号をパネル内に導入する複数
系列のカラービデオ信号ラインと、該複数系列のカラー
ビデオ信号ラインの各ラインを前記データ線の各々に接
続するための複数のスイッチング素子と、該複数のスイ
ッチング素子を開閉制御する駆動パルスを順次発生する
駆動パルス発生回路とより構成すると共に、前記カラー
ビデオ信号の各系列毎に前記スイッチング素子に異なる
前記駆動パルスを印加することを特徴とする。
【００１５】
【発明の実施の形態】図１は、本発明の第１の実施形態
としてのアクティブマトリクスパネルを示す回路図であ
る。図１において、１０は画素部であり、複数本の走査
線Ｓ１，Ｓ２，・・・と複数本のデータ線Ｄ１，Ｄ２，
・・・が直交するように配置され、その交点近傍にＴＦ
Ｔ１０１，１０２，・・・が形成されている。各ＴＦＴ
のゲート電極は走査線に接続され、ドレイン電極がデー
タ線に接続されている。一方、ＴＦＴ１０１，１０２，
・・・の各ソース電極は、マトリクス状に配置された画
素電極１１１，１１２，・・・に接続され、対向電極Ｃ
ＯＭとの間に液晶が封入されている。
としてのアクティブマトリクスパネルを示す回路図であ
る。図１において、１０は画素部であり、複数本の走査
線Ｓ１，Ｓ２，・・・と複数本のデータ線Ｄ１，Ｄ２，
・・・が直交するように配置され、その交点近傍にＴＦ
Ｔ１０１，１０２，・・・が形成されている。各ＴＦＴ
のゲート電極は走査線に接続され、ドレイン電極がデー
タ線に接続されている。一方、ＴＦＴ１０１，１０２，
・・・の各ソース電極は、マトリクス状に配置された画
素電極１１１，１１２，・・・に接続され、対向電極Ｃ
ＯＭとの間に液晶が封入されている。
【００１６】このパネルには、画素部と共に走査線駆動
回路及びデータ線駆動回路３が内蔵されており、走査線
Ｓ１，Ｓ２，・・・には、図示しない走査線駆動回路か
ら走査線信号が供給されている。また、データ線駆動回
路３は、ＲＧＢのカラービデオ信号２系列をパネル内に
導入するための６本のカラービデオ信号ライン１Ｒ，１
Ｇ，１Ｂ，２Ｒ，２Ｇ，２Ｂと、データ線Ｄ１，Ｄ７，
・・・をカラービデオ信号ライン１Ｒに接続するための
スイッチング素子１１，３１，・・・と、データ線Ｄ
２，Ｄ８，・・・をカラービデオ信号ライン１Ｇに接続
するためのスイッチング素子１２，３２，・・・と、デ
ータ線Ｄ３，Ｄ９，・・・をカラービデオ信号ライン１
Ｂに接続するためのスイッチング素子１３，３３，・・
・と、データ線Ｄ４，Ｄ１０，・・・をカラービデオ信
号ライン２Ｒに接続するためのスイッチング素子２１，
４１，・・・と、データ線Ｄ５，Ｄ１１，・・・をカラ
ービデオ信号ライン２Ｇに接続するためのスイッチング
素子２２，４２，・・・と、データ線Ｄ６，Ｄ１２，・
・・をカラービデオ信号ライン２Ｂに接続するためのス
イッチング素子２３，４３，・・・と、クロック信号Ｃ
ＬＫに応じて順次駆動パルスＰＣ１，ＰＣ２，ＰＣ３，
・・・を発生する１系列のシフトレジスタ６０にて構成
された駆動パルス発生回路６とより成る。そして、シフ
トレジスタ６０の初段の駆動パルスＰＣ１がスイッチン
グ素子１１，１２，１３に印加され、次段の駆動パルス
ＰＣ２がスイッチング素子２１，２２，２３に印加さ
れ、以下同様に、スイッチング素子３個毎にシフトレジ
スタの異なる段からの駆動パルスが印加されている。
回路及びデータ線駆動回路３が内蔵されており、走査線
Ｓ１，Ｓ２，・・・には、図示しない走査線駆動回路か
ら走査線信号が供給されている。また、データ線駆動回
路３は、ＲＧＢのカラービデオ信号２系列をパネル内に
導入するための６本のカラービデオ信号ライン１Ｒ，１
Ｇ，１Ｂ，２Ｒ，２Ｇ，２Ｂと、データ線Ｄ１，Ｄ７，
・・・をカラービデオ信号ライン１Ｒに接続するための
スイッチング素子１１，３１，・・・と、データ線Ｄ
２，Ｄ８，・・・をカラービデオ信号ライン１Ｇに接続
するためのスイッチング素子１２，３２，・・・と、デ
ータ線Ｄ３，Ｄ９，・・・をカラービデオ信号ライン１
Ｂに接続するためのスイッチング素子１３，３３，・・
・と、データ線Ｄ４，Ｄ１０，・・・をカラービデオ信
号ライン２Ｒに接続するためのスイッチング素子２１，
４１，・・・と、データ線Ｄ５，Ｄ１１，・・・をカラ
ービデオ信号ライン２Ｇに接続するためのスイッチング
素子２２，４２，・・・と、データ線Ｄ６，Ｄ１２，・
・・をカラービデオ信号ライン２Ｂに接続するためのス
イッチング素子２３，４３，・・・と、クロック信号Ｃ
ＬＫに応じて順次駆動パルスＰＣ１，ＰＣ２，ＰＣ３，
・・・を発生する１系列のシフトレジスタ６０にて構成
された駆動パルス発生回路６とより成る。そして、シフ
トレジスタ６０の初段の駆動パルスＰＣ１がスイッチン
グ素子１１，１２，１３に印加され、次段の駆動パルス
ＰＣ２がスイッチング素子２１，２２，２３に印加さ
れ、以下同様に、スイッチング素子３個毎にシフトレジ
スタの異なる段からの駆動パルスが印加されている。
【００１７】つまり、第１系列のビデオ信号ライン１
Ｒ，１Ｇ，１Ｂに接続された各３個毎のスイッチング素
子には、シフトレジスタ６０の奇数段からの駆動パルス
ＰＣ１，ＰＣ３，・・・が印加され、第２列のビデオ信
号ライン２Ｒ，２Ｇ，２Ｂに接続された各３個毎のスイ
ッチング素子には、シフトレジスタ６０の偶数段からの
駆動パルスＰＣ２，ＰＣ４，・・・が印加されている。
Ｒ，１Ｇ，１Ｂに接続された各３個毎のスイッチング素
子には、シフトレジスタ６０の奇数段からの駆動パルス
ＰＣ１，ＰＣ３，・・・が印加され、第２列のビデオ信
号ライン２Ｒ，２Ｇ，２Ｂに接続された各３個毎のスイ
ッチング素子には、シフトレジスタ６０の偶数段からの
駆動パルスＰＣ２，ＰＣ４，・・・が印加されている。
【００１８】ここで、シフトレジスタ６０は、クロック
信号ＣＬＫの立ち上がりに応じて動作するラッチ回路
と、立ち下がりで動作するラッチ回路が交互に接続され
て構成されており、初段の入力端子にはクロック信号Ｃ
ＬＫの約１周期分Ｈレベルとなるスタート信号ＳＴＨが
入力されている。クロック信号ＣＬＫは、各画素の液晶
に対する書き込みタイミングを決定するもので、ドット
クロックに同期しドットクロック周期の６倍の周期に設
定されている。
信号ＣＬＫの立ち上がりに応じて動作するラッチ回路
と、立ち下がりで動作するラッチ回路が交互に接続され
て構成されており、初段の入力端子にはクロック信号Ｃ
ＬＫの約１周期分Ｈレベルとなるスタート信号ＳＴＨが
入力されている。クロック信号ＣＬＫは、各画素の液晶
に対する書き込みタイミングを決定するもので、ドット
クロックに同期しドットクロック周期の６倍の周期に設
定されている。
【００１９】そこで、まず、このパネルを３ドット対応
方式に適用する場合について説明する。この場合、パネ
ル外部には図５に示すように、ＲＧＢの各カラービデオ
信号を順次サンプリングして所定期間ホールド信号を同
時に出力するＲＧＢ１系列のサンプルホールド回路１０
０と、ＲＧＢのサンプルホールドされた各信号を増幅
し、１水平期間及び１垂直期間毎に反転して出力する反
転アンプ２００とを設けると共に、このアンプからの１
系列３本の出力を２系列６本の出力に分岐させてパネル
に導出する外部カラービデオ信号ライン２１０を設けて
いる。そして、外部カラービデオ信号ライン２１０から
の６本の出力を、パネル内の６本のカラービデオ信号ラ
イン１Ｒ，１Ｇ，１Ｂ，２Ｒ，２Ｇ，２Ｂ に入力する
ようにしている。
方式に適用する場合について説明する。この場合、パネ
ル外部には図５に示すように、ＲＧＢの各カラービデオ
信号を順次サンプリングして所定期間ホールド信号を同
時に出力するＲＧＢ１系列のサンプルホールド回路１０
０と、ＲＧＢのサンプルホールドされた各信号を増幅
し、１水平期間及び１垂直期間毎に反転して出力する反
転アンプ２００とを設けると共に、このアンプからの１
系列３本の出力を２系列６本の出力に分岐させてパネル
に導出する外部カラービデオ信号ライン２１０を設けて
いる。そして、外部カラービデオ信号ライン２１０から
の６本の出力を、パネル内の６本のカラービデオ信号ラ
イン１Ｒ，１Ｇ，１Ｂ，２Ｒ，２Ｇ，２Ｂ に入力する
ようにしている。
【００２０】サンプルホールド回路１００では、サンプ
ルホールド回路１０１，１０２，１０３で、入力される
アナログのカラー信号Ｒ，Ｇ，Ｂを、各々、図２ａ，
ｂ，ｃに示すサンプルクロックＣＫＲ，ＣＫＧ，ＣＫＢ
に従ってクロック信号ＣＬＫの１／３期間づつ順次ずれ
たタイミングでサンプルホールドし、更に、サンプルホ
ールド回路１０４，１０５においてサンプルホールド回
路１０１，１０２の出力を図２ｃに示す同一のタイミン
グで更にサンプルホールドする。
ルホールド回路１０１，１０２，１０３で、入力される
アナログのカラー信号Ｒ，Ｇ，Ｂを、各々、図２ａ，
ｂ，ｃに示すサンプルクロックＣＫＲ，ＣＫＧ，ＣＫＢ
に従ってクロック信号ＣＬＫの１／３期間づつ順次ずれ
たタイミングでサンプルホールドし、更に、サンプルホ
ールド回路１０４，１０５においてサンプルホールド回
路１０１，１０２の出力を図２ｃに示す同一のタイミン
グで更にサンプルホールドする。
【００２１】よって、パネル内の第１系列のカラービデ
オ信号ライン１Ｒ，１Ｂ，１Ｇには、図２ｊに示すよう
に、１画素を構成するＲ，Ｇ，Ｂ３ドットのビデオ信号
ＶＲ１，ＶＧ１，ＶＢ１が同時に入力され、これらはク
ロック信号ＣＬＫの半周期期間保持され、以降半周期毎
に新たなビデオ信号が入力される。また、外部ビデオ信
号ライン２１０は単に同一のビデオ信号を分岐している
にすぎないので、パネル内の第２系列のカラービデオ信
号ライン２Ｒ，２Ｂ，２Ｇにも、図２ｋに示すように、
ＶＲ１，ＶＧ１，ＶＢ１と全く同一のビデオ信号ＶＲ
２，ＶＧ２，ＶＢ２が入力される。
オ信号ライン１Ｒ，１Ｂ，１Ｇには、図２ｊに示すよう
に、１画素を構成するＲ，Ｇ，Ｂ３ドットのビデオ信号
ＶＲ１，ＶＧ１，ＶＢ１が同時に入力され、これらはク
ロック信号ＣＬＫの半周期期間保持され、以降半周期毎
に新たなビデオ信号が入力される。また、外部ビデオ信
号ライン２１０は単に同一のビデオ信号を分岐している
にすぎないので、パネル内の第２系列のカラービデオ信
号ライン２Ｒ，２Ｂ，２Ｇにも、図２ｋに示すように、
ＶＲ１，ＶＧ１，ＶＢ１と全く同一のビデオ信号ＶＲ
２，ＶＧ２，ＶＢ２が入力される。
【００２２】一方、シフトレジスタ６０では、図２ｅに
示すようなスタート信号ＳＴＨが入力されると、クロッ
ク信号ＣＬＫの立ち上がりで初段からの駆動パルスＰＣ
１は図２ｆに示すようにＨレベルになり、クロック信号
の１周期の間Ｈレベルを維持する。また、クロック信号
ＣＬＫの立ち下がりで次段からの駆動パルスＰＣ２は図
２ｇに示すようにＨレベルになり、クロック信号の１周
期の間Ｈレベルを維持する。以下同様に、図２ｈ，ｉに
示すように、クロック信号ＣＬＫの半周期毎に１周期期
間Ｈレベルとなる駆動パルスＰＣ３，ＰＣ４，・・・が
順次出力される。そして、上述したように、これらの駆
動パルスのうち、奇数段からの駆動パルスＰＣ１，ＰＣ
３，・・・は、第１系列のビデオ信号ライン１Ｒ，１
Ｇ，１Ｂに接続された各３個毎のスイッチング素子に印
加され、偶数段からの駆動パルスＰＣ２，ＰＣ４，・・
・は、第２列のビデオ信号ライン２Ｒ，２Ｇ，２Ｂに接
続された各３個毎のスイッチング素子に印加されてい
る。
示すようなスタート信号ＳＴＨが入力されると、クロッ
ク信号ＣＬＫの立ち上がりで初段からの駆動パルスＰＣ
１は図２ｆに示すようにＨレベルになり、クロック信号
の１周期の間Ｈレベルを維持する。また、クロック信号
ＣＬＫの立ち下がりで次段からの駆動パルスＰＣ２は図
２ｇに示すようにＨレベルになり、クロック信号の１周
期の間Ｈレベルを維持する。以下同様に、図２ｈ，ｉに
示すように、クロック信号ＣＬＫの半周期毎に１周期期
間Ｈレベルとなる駆動パルスＰＣ３，ＰＣ４，・・・が
順次出力される。そして、上述したように、これらの駆
動パルスのうち、奇数段からの駆動パルスＰＣ１，ＰＣ
３，・・・は、第１系列のビデオ信号ライン１Ｒ，１
Ｇ，１Ｂに接続された各３個毎のスイッチング素子に印
加され、偶数段からの駆動パルスＰＣ２，ＰＣ４，・・
・は、第２列のビデオ信号ライン２Ｒ，２Ｇ，２Ｂに接
続された各３個毎のスイッチング素子に印加されてい
る。
【００２３】従って、駆動パルスＰＣ１がＨレベルであ
るＴ１期間では、３個のスイッチング素子１１，１２，
１３がオンして第１系列のビデオ信号ライン１Ｒ，１
Ｇ，１Ｂからの３ドットのビデオ信号Ｏ１がデータ線Ｄ
１，Ｄ２，Ｄ３に供給され、ＰＣ２がＨレベルである次
のＴ２期間では、３個のスイッチング素子２１，２２，
２３がオンして第２系列のビデオ信号ライン２Ｒ，２
Ｇ，２Ｂからの３ドットのビデオ信号Ｏ２がデータ線Ｄ
４，Ｄ５，Ｄ６に供給される。以下同様に、駆動パルス
ＰＣ３，ＰＣ４，・・・が順次Ｈレベルになると、第１
系列と第２系列のビデオ信号が３ドットづつ交互に対応
するデータ線に供給される。ここで、パネル内には２系
列のビデオ信号ラインが設けられているものの、第１系
列と第２系列のビデオ信号ラインには同一の画素のビデ
オ信号が入力されているため、各々のビデオ信号ライン
には３ドット毎に新たなビデオ信号が入力される。つま
り、３ドット対応方式での駆動が実現される。
るＴ１期間では、３個のスイッチング素子１１，１２，
１３がオンして第１系列のビデオ信号ライン１Ｒ，１
Ｇ，１Ｂからの３ドットのビデオ信号Ｏ１がデータ線Ｄ
１，Ｄ２，Ｄ３に供給され、ＰＣ２がＨレベルである次
のＴ２期間では、３個のスイッチング素子２１，２２，
２３がオンして第２系列のビデオ信号ライン２Ｒ，２
Ｇ，２Ｂからの３ドットのビデオ信号Ｏ２がデータ線Ｄ
４，Ｄ５，Ｄ６に供給される。以下同様に、駆動パルス
ＰＣ３，ＰＣ４，・・・が順次Ｈレベルになると、第１
系列と第２系列のビデオ信号が３ドットづつ交互に対応
するデータ線に供給される。ここで、パネル内には２系
列のビデオ信号ラインが設けられているものの、第１系
列と第２系列のビデオ信号ラインには同一の画素のビデ
オ信号が入力されているため、各々のビデオ信号ライン
には３ドット毎に新たなビデオ信号が入力される。つま
り、３ドット対応方式での駆動が実現される。
【００２４】次に、６ドット対応方式に適用する場合に
ついて説明する。ここでは、グラフィック表示に採用す
るため、入力されるビデオ信号は８ビット／１ドットの
デジタル信号であって１画素に対応する３ドットのＲＧ
Ｂビデオ信号は同時に供給されるものとする。この場
合、パネル外部には図６に示すように、 ＲＧＢのカラ
ービデオ信号を１系列毎に順次サンプリングして３ドッ
ト分のホールド信号を異なるタイミングで出力するＲＧ
Ｂ２系列のサンプルホールド回路６００と、このサンプ
ルホールド回路６００からの６ドット分のデジタル信号
をＤＡ変換するＤＡ変換器４００と、変換された６ドッ
ト分のアナログ信号を増幅し、１水平期間及び１垂直期
間毎に反転して出力する反転アンプ５００が設けられて
おり、このアンプからの６本の出力をパネル内の６本の
カラービデオ信号ライン１Ｒ，１Ｇ，１Ｂ，２Ｒ，２
Ｇ，２Ｂ に入力するようにしている。
ついて説明する。ここでは、グラフィック表示に採用す
るため、入力されるビデオ信号は８ビット／１ドットの
デジタル信号であって１画素に対応する３ドットのＲＧ
Ｂビデオ信号は同時に供給されるものとする。この場
合、パネル外部には図６に示すように、 ＲＧＢのカラ
ービデオ信号を１系列毎に順次サンプリングして３ドッ
ト分のホールド信号を異なるタイミングで出力するＲＧ
Ｂ２系列のサンプルホールド回路６００と、このサンプ
ルホールド回路６００からの６ドット分のデジタル信号
をＤＡ変換するＤＡ変換器４００と、変換された６ドッ
ト分のアナログ信号を増幅し、１水平期間及び１垂直期
間毎に反転して出力する反転アンプ５００が設けられて
おり、このアンプからの６本の出力をパネル内の６本の
カラービデオ信号ライン１Ｒ，１Ｇ，１Ｂ，２Ｒ，２
Ｇ，２Ｂ に入力するようにしている。
【００２５】このサンプルホールド回路６００は、入力
デジタルビデオ信号をサンプルクロックＣＫ１に応じて
サンプルホールドする３ドット分のＤフリップフロップ
６０１，６０２，６０３と、入力デジタルビデオ信号を
サンプルクロックＣＫ２に応じてサンプルホールドする
３ドット分のＤフリップフロップ６０４，６０５，６０
６とより成り、図２ｌ，ｎに示すように、サンプルクロ
ックＣＫ１はクロック信号ＣＬＫと同一の信号であり、
サンプルクロックＣＫ２はクロック信号ＣＬＫの反転信
号である。よって、パネル内の第１系列のカラービデオ
信号ライン１Ｒ，１Ｂ，１Ｇには、図２ｍに示すよう
に、サンプルクロックＣＫ１の立ち上がりに応じて１画
素を構成するＲ，Ｇ，Ｂ３ドットのビデオ信号ＶＲ１，
ＶＧ１，ＶＢ１が同時に入力され、これらはクロック信
号ＣＬＫの１周期期間保持され、以降１周期毎に新たな
ビデオ信号が入力される。また、パネル内の第２系列の
カラービデオ信号ライン２Ｒ，２Ｂ，２Ｇには、図２ｏ
に示すように、サンプルクロックＣＫ２の立ち上がりに
応じて１画素を構成するＲ，Ｇ，Ｂ３ドットのビデオ信
号ＶＲ２，ＶＧ２，ＶＢ２が同時に入力され、これらは
クロック信号ＣＬＫの１周期期間保持され、以降１周期
毎に新たなビデオ信号が入力される。
デジタルビデオ信号をサンプルクロックＣＫ１に応じて
サンプルホールドする３ドット分のＤフリップフロップ
６０１，６０２，６０３と、入力デジタルビデオ信号を
サンプルクロックＣＫ２に応じてサンプルホールドする
３ドット分のＤフリップフロップ６０４，６０５，６０
６とより成り、図２ｌ，ｎに示すように、サンプルクロ
ックＣＫ１はクロック信号ＣＬＫと同一の信号であり、
サンプルクロックＣＫ２はクロック信号ＣＬＫの反転信
号である。よって、パネル内の第１系列のカラービデオ
信号ライン１Ｒ，１Ｂ，１Ｇには、図２ｍに示すよう
に、サンプルクロックＣＫ１の立ち上がりに応じて１画
素を構成するＲ，Ｇ，Ｂ３ドットのビデオ信号ＶＲ１，
ＶＧ１，ＶＢ１が同時に入力され、これらはクロック信
号ＣＬＫの１周期期間保持され、以降１周期毎に新たな
ビデオ信号が入力される。また、パネル内の第２系列の
カラービデオ信号ライン２Ｒ，２Ｂ，２Ｇには、図２ｏ
に示すように、サンプルクロックＣＫ２の立ち上がりに
応じて１画素を構成するＲ，Ｇ，Ｂ３ドットのビデオ信
号ＶＲ２，ＶＧ２，ＶＢ２が同時に入力され、これらは
クロック信号ＣＬＫの１周期期間保持され、以降１周期
毎に新たなビデオ信号が入力される。
【００２６】従って、駆動パルスＰＣ１がＨレベルであ
るＴ１期間では、３個のスイッチング素子１１，１２，
１３がオンして第１系列のビデオ信号ライン１Ｒ，１
Ｇ，１Ｂからの３ドットのビデオ信号Ｏ１がデータ線Ｄ
１，Ｄ２，Ｄ３に供給され、ＰＣ２がＨレベルである次
のＴ２期間では、３個のスイッチング素子２１，２２，
２３がオンして第２系列のビデオ信号ライン２Ｒ，２
Ｇ，２Ｂからの３ドットのビデオ信号Ｏ２がデータ線Ｄ
４，Ｄ５，Ｄ６に供給される。以下同様に、駆動パルス
ＰＣ３，ＰＣ４，・・・が順次Ｈレベルになると、第１
系列と第２系列のビデオ信号が３ドットづつ交互に対応
するデータ線に供給される。
るＴ１期間では、３個のスイッチング素子１１，１２，
１３がオンして第１系列のビデオ信号ライン１Ｒ，１
Ｇ，１Ｂからの３ドットのビデオ信号Ｏ１がデータ線Ｄ
１，Ｄ２，Ｄ３に供給され、ＰＣ２がＨレベルである次
のＴ２期間では、３個のスイッチング素子２１，２２，
２３がオンして第２系列のビデオ信号ライン２Ｒ，２
Ｇ，２Ｂからの３ドットのビデオ信号Ｏ２がデータ線Ｄ
４，Ｄ５，Ｄ６に供給される。以下同様に、駆動パルス
ＰＣ３，ＰＣ４，・・・が順次Ｈレベルになると、第１
系列と第２系列のビデオ信号が３ドットづつ交互に対応
するデータ線に供給される。
【００２７】ここで、サンプリング回路６００では、１
画素（ＲＧＢ３ドット）おきに異なるタイミングでサン
プリングを行っているため、図５の回路の場合と異な
り、パネル内の第１系列と第２系列のビデオ信号ライン
には異なる画素のビデオ信号が入力されている。このた
め、各々のビデオ信号ラインには６ドット毎にしか新た
なビデオ信号が入力されない。つまり、６ドット対応方
式での駆動が実現でき、この方式によれば最適なグラフ
ィック表示が可能となる。
画素（ＲＧＢ３ドット）おきに異なるタイミングでサン
プリングを行っているため、図５の回路の場合と異な
り、パネル内の第１系列と第２系列のビデオ信号ライン
には異なる画素のビデオ信号が入力されている。このた
め、各々のビデオ信号ラインには６ドット毎にしか新た
なビデオ信号が入力されない。つまり、６ドット対応方
式での駆動が実現でき、この方式によれば最適なグラフ
ィック表示が可能となる。
【００２８】ところで、図１の回路構成では、駆動パル
ス発生回路６を１系列のシフトレジスタ６０で構成した
ため、シフトレジスタ６０を高速のクロック信号ＣＬＫ
で動作させる必要がある。このような高速のクロックで
動作させることが困難な場合には、駆動パルス発生回路
６を複数系列のシフトレジスタで構成することもでき
る。
ス発生回路６を１系列のシフトレジスタ６０で構成した
ため、シフトレジスタ６０を高速のクロック信号ＣＬＫ
で動作させる必要がある。このような高速のクロックで
動作させることが困難な場合には、駆動パルス発生回路
６を複数系列のシフトレジスタで構成することもでき
る。
【００２９】図３は、駆動パルス発生回路６を２系列の
シフトレジスタ６１及び６２で構成した例を示し、各々
のシフトレジスタの構成はシフトレジスタ６０と全く同
一であり、印加するクロック信号ＣＫ１，ＣＫ２の周波
数とスタート信号ＳＴＨの周波数は１／２である。更
に、シフトレジスタ６１について、ある段の出力とその
１つ後段の出力との論理積をとるＡＮＤゲート６３，６
５，・・・を設け、これらの出力を第１系列のビデオ信
号ライン１Ｒ，１Ｇ，１Ｂに接続されたスイッチング素
子用の駆動パルスＰＣ１，ＰＣ３，・・・としている。
また、同様に、シフトレジスタ６２についても、ある段
の出力とその１つ後段の出力との論理積をとるＡＮＤゲ
ート６４，６６，・・・を設け、これらの出力を第２系
列のビデオ信号ライン２Ｒ，２Ｇ，２Ｂに接続されたス
イッチング素子用の駆動パルスＰＣ２，ＰＣ４，・・・
としている。
シフトレジスタ６１及び６２で構成した例を示し、各々
のシフトレジスタの構成はシフトレジスタ６０と全く同
一であり、印加するクロック信号ＣＫ１，ＣＫ２の周波
数とスタート信号ＳＴＨの周波数は１／２である。更
に、シフトレジスタ６１について、ある段の出力とその
１つ後段の出力との論理積をとるＡＮＤゲート６３，６
５，・・・を設け、これらの出力を第１系列のビデオ信
号ライン１Ｒ，１Ｇ，１Ｂに接続されたスイッチング素
子用の駆動パルスＰＣ１，ＰＣ３，・・・としている。
また、同様に、シフトレジスタ６２についても、ある段
の出力とその１つ後段の出力との論理積をとるＡＮＤゲ
ート６４，６６，・・・を設け、これらの出力を第２系
列のビデオ信号ライン２Ｒ，２Ｇ，２Ｂに接続されたス
イッチング素子用の駆動パルスＰＣ２，ＰＣ４，・・・
としている。
【００３０】このように構成されているので、図４ｄに
示すようにスタート信号ＳＴＨが入力されると、第１系
列のシフトレジスタ６１の各段からは図４ｅ〜ｇに示す
ようにパルス幅がクロック信号ＣＫ１の１周期分、即ち
クロック信号ＣＬＫの２周期分の出力ＰＤ１，ＰＤ２，
ＰＤ３，・・・がクロック信号ＣＬＫの立ち上がりに同
期して順次出力される。また、第２系列のシフトレジス
タ６２の各段からは図４ｈ〜ｊに示すようにパルス幅が
クロック信号ＣＫ２の１周期分、即ちクロック信号ＣＬ
Ｋの２周期分の出力ＰＥ１，ＰＥ２，ＰＥ３，・・・が
クロック信号ＣＬＫの立ち下がりに同期して順次出力さ
れる。
示すようにスタート信号ＳＴＨが入力されると、第１系
列のシフトレジスタ６１の各段からは図４ｅ〜ｇに示す
ようにパルス幅がクロック信号ＣＫ１の１周期分、即ち
クロック信号ＣＬＫの２周期分の出力ＰＤ１，ＰＤ２，
ＰＤ３，・・・がクロック信号ＣＬＫの立ち上がりに同
期して順次出力される。また、第２系列のシフトレジス
タ６２の各段からは図４ｈ〜ｊに示すようにパルス幅が
クロック信号ＣＫ２の１周期分、即ちクロック信号ＣＬ
Ｋの２周期分の出力ＰＥ１，ＰＥ２，ＰＥ３，・・・が
クロック信号ＣＬＫの立ち下がりに同期して順次出力さ
れる。
【００３１】よって、ＡＮＤゲート６２，６３，６４，
・・・からは、図４ｋ，ｌ，ｍ，ｎに示すように、図２
ｆ，ｇ，ｈ，ｉと全く同一の駆動パルスＰＣ１，ＰＣ
２，ＰＣ３，・・・が出力される。つまり、図３に示し
た２系列のシフトレジスタ６１，６２より成る駆動パル
ス発生回路は、動作周波数が１／２で済み、且つ図１に
示した１系列のシフトレジスタ６０と全く同一の働きを
する。
・・・からは、図４ｋ，ｌ，ｍ，ｎに示すように、図２
ｆ，ｇ，ｈ，ｉと全く同一の駆動パルスＰＣ１，ＰＣ
２，ＰＣ３，・・・が出力される。つまり、図３に示し
た２系列のシフトレジスタ６１，６２より成る駆動パル
ス発生回路は、動作周波数が１／２で済み、且つ図１に
示した１系列のシフトレジスタ６０と全く同一の働きを
する。
【００３２】尚、以上においては、２系列のビデオ信号
ラインを有する回路構成について説明したが、３系列以
上のビデオ信号ラインを設けてもよい。
ラインを有する回路構成について説明したが、３系列以
上のビデオ信号ラインを設けてもよい。
【００３３】
【発明の効果】本発明によれば、同一のアクティブマト
リクスパネルを通常のアナログ映像表示用にも、グラフ
ィック表示用にも兼用することが可能となり、設計の無
駄を省くことができる。また、駆動パルスを発生するシ
フトレジスタを複数系列設けることにより動作周波数を
下げることができる。
リクスパネルを通常のアナログ映像表示用にも、グラフ
ィック表示用にも兼用することが可能となり、設計の無
駄を省くことができる。また、駆動パルスを発生するシ
フトレジスタを複数系列設けることにより動作周波数を
下げることができる。
【図１】本発明の実施形態を示す回路図である。
【図２】実施形態の回路動作を説明するためのタイミン
グチャートである。
グチャートである。
【図３】本発明の他の実施形態の要部を示す回路図であ
る。
る。
【図４】他の実施形態の回路動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図５】本発明の実施形態における外部回路を示す回路
図である。
図である。
【図６】本発明の実施形態における他の外部回路を示す
回路図である。
回路図である。
【図７】アナログ映像表示用の従来例を示す回路図であ
る。
る。
【図８】グラフィック表示用の従来例を示す回路図であ
る。
る。
【図９】図７の回路に接続する外部回路を示す回路図で
ある。
ある。
【図１０】図８の回路に接続する外部回路を示す回路図
である。
である。
１、２、３ データ線駆動回路 １Ｒ、１Ｇ、１Ｂ、２Ｒ、２Ｇ、２Ｂ ビデオ信号ライ
ン １１、１２、１３、２１、２２、２３ スイッチング素
子 ３１、３２、３３、 スイッチング素子 ４、５、６０、６１、６２ シフトレジスタ ６ 駆動パルス発生回路 ６３、６４、６５、６６、６７ ＡＮＤゲート １００、３００、６００ サンプリングホールド回路
ン １１、１２、１３、２１、２２、２３ スイッチング素
子 ３１、３２、３３、 スイッチング素子 ４、５、６０、６１、６２ シフトレジスタ ６ 駆動パルス発生回路 ６３、６４、６５、６６、６７ ＡＮＤゲート １００、３００、６００ サンプリングホールド回路
Claims (6)
- 【請求項１】 マトリクス状に配列された画素電極及び
薄膜トランジスタと、該薄膜トランジスタに行列接続さ
れたデータ線及び走査線と、該データ線にビデオ信号を
供給するデータ線駆動回路とを備え、前記データ線駆動
回路を、外部から入力される複数系列のカラービデオ信
号をパネル内に導入する複数系列のカラービデオ信号ラ
インと、該複数系列のカラービデオ信号ラインの各ライ
ンを前記データ線の各々に接続するための複数のスイッ
チング素子と、該複数のスイッチング素子を開閉制御す
る駆動パルスを順次発生する駆動パルス発生回路とより
構成すると共に、前記カラービデオ信号の各系列毎に前
記スイッチング素子に異なる前記駆動パルスを印加する
ことを特徴としたアクティブマトリクスパネル。 - 【請求項２】 前記カラービデオ信号ラインはｎ系列
（ｎ：整数）であって、第１系列から第ｎ系列に対応す
る前記スイッチング素子に、前記駆動パルス発生回路か
ら順次出力される駆動パルスを順に印加することを特徴
とする請求項１記載のアクティブマトリクスパネル。 - 【請求項３】 前記駆動パルス発生回路は１系列のシフ
トレジストより成り、該シフトレジスタの各段の出力を
前記駆動パルスとして発生することを特徴とする請求項
１又は２記載のアクティブマトリクスパネル。 - 【請求項４】 前記カラービデオ信号ラインはｎ系列
（ｎ：整数）であって、前記駆動パルス発生回路はｎ系
列のシフトレジスタと、各系列毎にシフトレジスタの隣
接段の出力を入力する複数の論理ゲートより成り、各系
列の前記論理ゲートの出力を前記駆動パルスとして対応
する系列の前記スイッチング素子に出力することを特徴
とする請求項１又は２記載のアクティブマトリクスパネ
ル。 - 【請求項５】 マトリクス状に配列された画素電極及び
薄膜トランジスタと、該薄膜トランジスタに行列接続さ
れたデータ線及び走査線と、該データ線にビデオ信号を
供給するデータ線駆動回路とを備え、前記データ線駆動
回路を、外部から入力される複数系列のカラービデオ信
号をパネル内に導入する複数系列のカラービデオ信号ラ
インと、該複数系列のカラービデオ信号ラインの各ライ
ンを前記データ線の各々に接続するための複数のスイッ
チング素子と、該複数のスイッチング素子を開閉制御す
る駆動パルスを順次発生する駆動パルス発生回路とより
構成し、前記カラービデオ信号の各系列毎に前記スイッ
チング素子に異なる前記駆動パルスを印加するアクティ
ブマトリクスパネルと、カラービデオ信号をサンプルホ
ールドする１系列のサンプルホールド回路と、該１系列
のサンプルホールド回路の出力を複数系列の出力に分岐
して出力する外部出力ラインとを有し、前記外部出力ラ
インからの信号を前記複数系列のカラービデオ信号ライ
ンに入力することを特徴とした表示装置。 - 【請求項６】 マトリクス状に配列された画素電極及び
薄膜トランジスタと、該薄膜トランジスタに行列接続さ
れたデータ線及び走査線と、該データ線にビデオ信号を
供給するデータ線駆動回路とを備え、前記データ線駆動
回路を、外部から入力される複数系列のカラービデオ信
号をパネル内に導入する複数系列のカラービデオ信号ラ
インと、該複数系列のカラービデオ信号ラインの各ライ
ンを前記データ線の各々に接続するための複数のスイッ
チング素子と、該複数のスイッチング素子を開閉制御す
る駆動パルスを順次発生する駆動パルス発生回路とより
構成し、前記カラービデオ信号の各系列毎に前記スイッ
チング素子に異なる前記駆動パルスを印加するアクティ
ブマトリクスパネルと、カラービデオ信号をサンプルホ
ールドし系列毎に異なるタイミングでホールド信号を出
力する複数系列のサンプルホールド回路と、該複数系列
のサンプルホールド回路の出力を前記複数系列のカラー
ビデオ信号ラインに入力することを特徴とした表示装
置。
Priority Applications (2)
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|---|---|---|---|
| JP26671297A JP3354457B2 (ja) | 1997-09-30 | 1997-09-30 | アクティブマトリクスパネル及び表示装置 |
| US09/160,981 US6236379B1 (en) | 1997-09-30 | 1998-09-25 | Active matrix panel and display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26671297A JP3354457B2 (ja) | 1997-09-30 | 1997-09-30 | アクティブマトリクスパネル及び表示装置 |
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|---|---|
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ID=17434640
Family Applications (1)
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|---|---|---|---|
| JP26671297A Expired - Lifetime JP3354457B2 (ja) | 1997-09-30 | 1997-09-30 | アクティブマトリクスパネル及び表示装置 |
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-
1997
- 1997-09-30 JP JP26671297A patent/JP3354457B2/ja not_active Expired - Lifetime
-
1998
- 1998-09-25 US US09/160,981 patent/US6236379B1/en not_active Expired - Lifetime
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| Publication number | Publication date |
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