JP3354457B2 - アクティブマトリクスパネル及び表示装置 - Google Patents
アクティブマトリクスパネル及び表示装置Info
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Description
を内蔵するアクティブマトリクスパネル、及びそのパネ
ルを使用した表示装置に関する。
下、TFTという)のチャンネルに用いたアクティブマ
トリクスパネルにおいては、画素電極及びこれに対応し
て設けられた画素用TFTがマトリクス状に配列され、
この画素用TFTに複数のデータ線及び走査線が行列配
置されている。そして、データ線及び走査線に各々デー
タ信号及び走査信号を供給する駆動回路は、画素TFT
が形成されている同一のアクティブマトリクスパネルに
内蔵されている。
来例を、図7及び図8に示す。図7に示すデータ線駆動
回路1は、RGBのカラービデオ信号1系列を入力する
構成であり、RGBのカラービデオ信号1系列をパネル
内に導入するための3本のカラービデオ信号ライン1
R,1G,1Bと、データ線D1,D4,D7,・・・
をカラービデオ信号ライン1Rに接続するためのスイッ
チング素子11,21,31,・・・と、データ線D
2,D5,D8,・・・をカラービデオ信号ライン1G
に接続するためのスイッチング素子12,22,32,
・・・と、データ線D3,D6,D9,・・・をカラー
ビデオ信号ライン1Bに接続するためのスイッチング素
子13,23,33,・・・と、クロック信号CLKに
応じて順次駆動パルスPA1,PA2,PA3,・・・
を発生するシフトレジスタ4にて構成された駆動パルス
発生回路とより成る。そして、シフトレジスタ4の初段
の駆動パルスPA1がスイッチング素子11,12,1
3に印加され、次段の駆動パルスPA2がスイッチング
素子21,22,23に印加され、以下同様に、RGB
に対応する3個のスイッチング素子に同一の駆動パルス
が印加されている。
の各カラービデオ信号を順次サンプリングして所定期間
ホールド信号を同時に出力するRGB1系列のサンプル
ホールド回路100と、RGBのサンプルホールドされ
た各信号を増幅し、1水平期間及び1垂直期間毎に反転
して出力する反転アンプ200が設けられており、この
アンプからのの3本の出力をパネル内の3本のカラービ
デオ信号ライン1R,1G,1Bに入力するようにして
いる。
ることにより、1系列のRGB3ドットに対応するスイ
ッチング素子11,12,13が同時にオンして、3本
のカラービデオ信号ライン1R,1G,1Bに入力され
たビデオ信号が同時にデータ線D1,D2,D3に供給
される。以下同様に、駆動パルスPA2,PA3,・・
・が順次Hレベルになると、RGB3ドットづつ同時に
ビデオ信号がデータ線に供給される。
Bには、様々な寄生容量やライン抵抗が存在するのでビ
デオ信号に遅延が生ずる。図7の3ドット対応方式の回
路では、各ビデオ信号ラインに3ドットおきに新たなビ
デオ信号が外部のサンプルホールド回路から入力される
ので、たとえば3ドット前のビデオ信号が黒レベルで3
ドット後のビデオ信号が白レベルである場合、ビデオ信
号の遅延量が大きいと、3ドット後の白レベルに黒レベ
ルの一部が混入して中間レベルのゴーストが発生するこ
とがある。
表示する場合はあまり問題にならないが、グラフィック
表示をする場合には極めて目立ってしまう。そこで、こ
のゴーストを防止するために、図8に示す回路が使用さ
れることがある。図8に示すデータ線駆動回路2は、R
GBのカラービデオ信号2系列を入力する構成であり、
RGBのカラービデオ信号2系列をパネル内に導入する
ための6本のカラービデオ信号ライン1R,1G,1
B,2R,2G,2Bと、データ線D1,D7,・・・
をカラービデオ信号ライン1Rに接続するためのスイッ
チング素子11,31,・・・と、データ線D2,D
8,・・・をカラービデオ信号ライン1Gに接続するた
めのスイッチング素子12,32,・・・と、データ線
D3,D9,・・・をカラービデオ信号ライン1Bに接
続するためのスイッチング素子13,33,・・・と、
データ線D4,D10,・・・をカラービデオ信号ライ
ン2Rに接続するためのスイッチング素子21,41,
・・・と、データ線D5,D11,・・・をカラービデ
オ信号ライン2Gに接続するためのスイッチング素子2
2,42,・・・と、データ線D6,D12,・・・を
カラービデオ信号ライン2Bに接続するためのスイッチ
ング素子23,43,・・・と、クロック信号CLKに
応じて順次駆動パルスPB1,PB2,PB3,・・・
を発生するシフトレジスタ5にて構成された駆動パルス
発生回路とより成る。そして、シフトレジスタ5の初段
の駆動パルスPB1がスイッチング素子11,12,1
3,21,22,23に印加され、次段の駆動パルスP
B2がスイッチング素子31,32,33,41,4
2,43に印加され、以下同様に、 2系列のRGBに
対応する6個のスイッチング素子に同一の駆動パルスが
印加されている。
オ信号は8ビット/1ドットのデジタル信号であり、パ
ネル外部には、図10に示すようにRGBのカラービデ
オ信号を1系列毎に順次サンプリングして6ドット分の
ホールド信号を所定期間同時に出力するRGB2系列の
サンプルホールド回路300と、このサンプルホールド
回路300からの6ドット分のデジタル信号をDA変換
するDA変換器400と、変換された6ドット分のアナ
ログ信号を増幅し、1水平期間及び1垂直期間毎に反転
して出力する反転アンプ500が設けられており、この
アンプからの6本の出力をパネル内の6本のカラービデ
オ信号ライン1R,1G,1B,2R,2G,2B に
入力するようにしている。
ることにより、2系列のRGB6ドットに対応するスイ
ッチング素子11,12,13,21,22,23が同
時にオンして、6本のカラービデオ信号ライン1R,1
G,1B,2R,2G,2Bに入力されたビデオ信号が
同時にデータ線D1,D2,D3,D4,D5,D6に
供給される。以下同様に、駆動パルスPB2,PB3,
・・・が順次Hレベルになると、RGB6ドットづつ同
時にビデオ信号がデータ線に供給される。
ットおきに新たなビデオ信号が外部のサンプルホールド
回路から入力されるので、たとえ6ドット前のビデオ信
号が黒レベルで6ドット後のビデオ信号が白レベルであ
って、ビデオ信号の遅延量がある程度大きくても、6ド
ット後の白レベルに黒レベルの一部が混入することはな
くなり、ゴーストの発生は防止される。よって、このよ
うな6ドット対応方式の構成は、グラフィックを表示す
る際には最適となる。
の3ドット方式の従来回路はゴーストが発生するためグ
ラフィック表示には不向きであるが、通常のアナログ映
像信号表示では問題にならず、しかも外部のサンプルホ
ールド回路が1系列で済むのでコスト的に有利である。
一方、図8の6ドット方式の回路はゴーストの発生を防
止できるためグラフィック表示には適しているが、外部
のサンプルホールド回路が複数系列必要となるため通常
のアナログ映像信号表示を行うにはコスト的に好ましく
ない。従って、通常のアナログ映像信号表示には図7の
回路を使用し、グラフィック表示は図8の回路を使用す
ることが最適となる。
外部のサンプルホールド回路の構成が異なるだけでな
く、パネルに内蔵されているデータ線駆動回路の構成が
異なるため、通常のアナログ映像信号表示用とグラフィ
ック表示用に別々にパネルを用意しなくてはならない。
つまり、パネルの設計が2通り必要となり、設計コスト
が増大すると共に、2通りパネルを製造することによる
製造コストの増加も引き起こす。
パネルを3ドット対応方式と6ドット対応方式の双方に
適用可能とすることにより、通常のアナログ映像信号用
にもグラフィック表示用にも兼用できるアクティブマト
リクスパネルを提供することを目的とする。
に配列された画素電極及び薄膜トランジスタと、該薄膜
トランジスタに行列接続されたデータ線及び走査線と、
該データ線にビデオ信号を供給するデータ線駆動回路と
を備え、前記データ線駆動回路を、外部から入力される
複数系列のカラービデオ信号をパネル内に導入する複数
系列のカラービデオ信号ラインと、該複数系列のカラー
ビデオ信号ラインの各ラインを前記データ線の各々に接
続するための複数のスイッチング素子と、該複数のスイ
ッチング素子を開閉制御する駆動パルスを順次発生する
駆動パルス発生回路とより構成すると共に、前記カラー
ビデオ信号の各系列毎に前記スイッチング素子に異なる
前記駆動パルスを印加することを特徴とする。
としてのアクティブマトリクスパネルを示す回路図であ
る。図1において、10は画素部であり、複数本の走査
線S1,S2,・・・と複数本のデータ線D1,D2,
・・・が直交するように配置され、その交点近傍にTF
T101,102,・・・が形成されている。各TFT
のゲート電極は走査線に接続され、ドレイン電極がデー
タ線に接続されている。一方、TFT101,102,
・・・の各ソース電極は、マトリクス状に配置された画
素電極111,112,・・・に接続され、対向電極C
OMとの間に液晶が封入されている。
回路及びデータ線駆動回路3が内蔵されており、走査線
S1,S2,・・・には、図示しない走査線駆動回路か
ら走査線信号が供給されている。また、データ線駆動回
路3は、RGBのカラービデオ信号2系列をパネル内に
導入するための6本のカラービデオ信号ライン1R,1
G,1B,2R,2G,2Bと、データ線D1,D7,
・・・をカラービデオ信号ライン1Rに接続するための
スイッチング素子11,31,・・・と、データ線D
2,D8,・・・をカラービデオ信号ライン1Gに接続
するためのスイッチング素子12,32,・・・と、デ
ータ線D3,D9,・・・をカラービデオ信号ライン1
Bに接続するためのスイッチング素子13,33,・・
・と、データ線D4,D10,・・・をカラービデオ信
号ライン2Rに接続するためのスイッチング素子21,
41,・・・と、データ線D5,D11,・・・をカラ
ービデオ信号ライン2Gに接続するためのスイッチング
素子22,42,・・・と、データ線D6,D12,・
・・をカラービデオ信号ライン2Bに接続するためのス
イッチング素子23,43,・・・と、クロック信号C
LKに応じて順次駆動パルスPC1,PC2,PC3,
・・・を発生する1系列のシフトレジスタ60にて構成
された駆動パルス発生回路6とより成る。そして、シフ
トレジスタ60の初段の駆動パルスPC1がスイッチン
グ素子11,12,13に印加され、次段の駆動パルス
PC2がスイッチング素子21,22,23に印加さ
れ、以下同様に、スイッチング素子3個毎にシフトレジ
スタの異なる段からの駆動パルスが印加されている。
R,1G,1Bに接続された各3個毎のスイッチング素
子には、シフトレジスタ60の奇数段からの駆動パルス
PC1,PC3,・・・が印加され、第2列のビデオ信
号ライン2R,2G,2Bに接続された各3個毎のスイ
ッチング素子には、シフトレジスタ60の偶数段からの
駆動パルスPC2,PC4,・・・が印加されている。
信号CLKの立ち上がりに応じて動作するラッチ回路
と、立ち下がりで動作するラッチ回路が交互に接続され
て構成されており、初段の入力端子にはクロック信号C
LKの約1周期分Hレベルとなるスタート信号STHが
入力されている。クロック信号CLKは、各画素の液晶
に対する書き込みタイミングを決定するもので、ドット
クロックに同期しドットクロック周期の6倍の周期に設
定されている。
方式に適用する場合について説明する。この場合、パネ
ル外部には図5に示すように、RGBの各カラービデオ
信号を順次サンプリングして所定期間ホールド信号を同
時に出力するRGB1系列のサンプルホールド回路10
0と、RGBのサンプルホールドされた各信号を増幅
し、1水平期間及び1垂直期間毎に反転して出力する反
転アンプ200とを設けると共に、このアンプからの1
系列3本の出力を2系列6本の出力に分岐させてパネル
に導出する外部カラービデオ信号ライン210を設けて
いる。そして、外部カラービデオ信号ライン210から
の6本の出力を、パネル内の6本のカラービデオ信号ラ
イン1R,1G,1B,2R,2G,2B に入力する
ようにしている。
ルホールド回路101,102,103で、入力される
アナログのカラー信号R,G,Bを、各々、図2a,
b,cに示すサンプルクロックCKR,CKG,CKB
に従ってクロック信号CLKの1/3期間づつ順次ずれ
たタイミングでサンプルホールドし、更に、サンプルホ
ールド回路104,105においてサンプルホールド回
路101,102の出力を図2cに示す同一のタイミン
グで更にサンプルホールドする。
オ信号ライン1R,1B,1Gには、図2jに示すよう
に、1画素を構成するR,G,B3ドットのビデオ信号
VR1,VG1,VB1が同時に入力され、これらはク
ロック信号CLKの半周期期間保持され、以降半周期毎
に新たなビデオ信号が入力される。また、外部ビデオ信
号ライン210は単に同一のビデオ信号を分岐している
にすぎないので、パネル内の第2系列のカラービデオ信
号ライン2R,2B,2Gにも、図2kに示すように、
VR1,VG1,VB1と全く同一のビデオ信号VR
2,VG2,VB2が入力される。
示すようなスタート信号STHが入力されると、クロッ
ク信号CLKの立ち上がりで初段からの駆動パルスPC
1は図2fに示すようにHレベルになり、クロック信号
の1周期の間Hレベルを維持する。また、クロック信号
CLKの立ち下がりで次段からの駆動パルスPC2は図
2gに示すようにHレベルになり、クロック信号の1周
期の間Hレベルを維持する。以下同様に、図2h,iに
示すように、クロック信号CLKの半周期毎に1周期期
間Hレベルとなる駆動パルスPC3,PC4,・・・が
順次出力される。そして、上述したように、これらの駆
動パルスのうち、奇数段からの駆動パルスPC1,PC
3,・・・は、第1系列のビデオ信号ライン1R,1
G,1Bに接続された各3個毎のスイッチング素子に印
加され、偶数段からの駆動パルスPC2,PC4,・・
・は、第2列のビデオ信号ライン2R,2G,2Bに接
続された各3個毎のスイッチング素子に印加されてい
る。
るT1期間では、3個のスイッチング素子11,12,
13がオンして第1系列のビデオ信号ライン1R,1
G,1Bからの3ドットのビデオ信号O1がデータ線D
1,D2,D3に供給され、PC2がHレベルである次
のT2期間では、3個のスイッチング素子21,22,
23がオンして第2系列のビデオ信号ライン2R,2
G,2Bからの3ドットのビデオ信号O2がデータ線D
4,D5,D6に供給される。以下同様に、駆動パルス
PC3,PC4,・・・が順次Hレベルになると、第1
系列と第2系列のビデオ信号が3ドットづつ交互に対応
するデータ線に供給される。ここで、パネル内には2系
列のビデオ信号ラインが設けられているものの、第1系
列と第2系列のビデオ信号ラインには同一の画素のビデ
オ信号が入力されているため、各々のビデオ信号ライン
には3ドット毎に新たなビデオ信号が入力される。つま
り、3ドット対応方式での駆動が実現される。
ついて説明する。ここでは、グラフィック表示に採用す
るため、入力されるビデオ信号は8ビット/1ドットの
デジタル信号であって1画素に対応する3ドットのRG
Bビデオ信号は同時に供給されるものとする。この場
合、パネル外部には図6に示すように、 RGBのカラ
ービデオ信号を1系列毎に順次サンプリングして3ドッ
ト分のホールド信号を異なるタイミングで出力するRG
B2系列のサンプルホールド回路600と、このサンプ
ルホールド回路600からの6ドット分のデジタル信号
をDA変換するDA変換器400と、変換された6ドッ
ト分のアナログ信号を増幅し、1水平期間及び1垂直期
間毎に反転して出力する反転アンプ500が設けられて
おり、このアンプからの6本の出力をパネル内の6本の
カラービデオ信号ライン1R,1G,1B,2R,2
G,2B に入力するようにしている。
デジタルビデオ信号をサンプルクロックCK1に応じて
サンプルホールドする3ドット分のDフリップフロップ
601,602,603と、入力デジタルビデオ信号を
サンプルクロックCK2に応じてサンプルホールドする
3ドット分のDフリップフロップ604,605,60
6とより成り、図2l,nに示すように、サンプルクロ
ックCK1はクロック信号CLKと同一の信号であり、
サンプルクロックCK2はクロック信号CLKの反転信
号である。よって、パネル内の第1系列のカラービデオ
信号ライン1R,1B,1Gには、図2mに示すよう
に、サンプルクロックCK1の立ち上がりに応じて1画
素を構成するR,G,B3ドットのビデオ信号VR1,
VG1,VB1が同時に入力され、これらはクロック信
号CLKの1周期期間保持され、以降1周期毎に新たな
ビデオ信号が入力される。また、パネル内の第2系列の
カラービデオ信号ライン2R,2B,2Gには、図2o
に示すように、サンプルクロックCK2の立ち上がりに
応じて1画素を構成するR,G,B3ドットのビデオ信
号VR2,VG2,VB2が同時に入力され、これらは
クロック信号CLKの1周期期間保持され、以降1周期
毎に新たなビデオ信号が入力される。
るT1期間では、3個のスイッチング素子11,12,
13がオンして第1系列のビデオ信号ライン1R,1
G,1Bからの3ドットのビデオ信号O1がデータ線D
1,D2,D3に供給され、PC2がHレベルである次
のT2期間では、3個のスイッチング素子21,22,
23がオンして第2系列のビデオ信号ライン2R,2
G,2Bからの3ドットのビデオ信号O2がデータ線D
4,D5,D6に供給される。以下同様に、駆動パルス
PC3,PC4,・・・が順次Hレベルになると、第1
系列と第2系列のビデオ信号が3ドットづつ交互に対応
するデータ線に供給される。
画素(RGB3ドット)おきに異なるタイミングでサン
プリングを行っているため、図5の回路の場合と異な
り、パネル内の第1系列と第2系列のビデオ信号ライン
には異なる画素のビデオ信号が入力されている。このた
め、各々のビデオ信号ラインには6ドット毎にしか新た
なビデオ信号が入力されない。つまり、6ドット対応方
式での駆動が実現でき、この方式によれば最適なグラフ
ィック表示が可能となる。
ス発生回路6を1系列のシフトレジスタ60で構成した
ため、シフトレジスタ60を高速のクロック信号CLK
で動作させる必要がある。このような高速のクロックで
動作させることが困難な場合には、駆動パルス発生回路
6を複数系列のシフトレジスタで構成することもでき
る。
シフトレジスタ61及び62で構成した例を示し、各々
のシフトレジスタの構成はシフトレジスタ60と全く同
一であり、印加するクロック信号CK1,CK2の周波
数とスタート信号STHの周波数は1/2である。更
に、シフトレジスタ61について、ある段の出力とその
1つ後段の出力との論理積をとるANDゲート63,6
5,・・・を設け、これらの出力を第1系列のビデオ信
号ライン1R,1G,1Bに接続されたスイッチング素
子用の駆動パルスPC1,PC3,・・・としている。
また、同様に、シフトレジスタ62についても、ある段
の出力とその1つ後段の出力との論理積をとるANDゲ
ート64,66,・・・を設け、これらの出力を第2系
列のビデオ信号ライン2R,2G,2Bに接続されたス
イッチング素子用の駆動パルスPC2,PC4,・・・
としている。
示すようにスタート信号STHが入力されると、第1系
列のシフトレジスタ61の各段からは図4e〜gに示す
ようにパルス幅がクロック信号CK1の1周期分、即ち
クロック信号CLKの2周期分の出力PD1,PD2,
PD3,・・・がクロック信号CLKの立ち上がりに同
期して順次出力される。また、第2系列のシフトレジス
タ62の各段からは図4h〜jに示すようにパルス幅が
クロック信号CK2の1周期分、即ちクロック信号CL
Kの2周期分の出力PE1,PE2,PE3,・・・が
クロック信号CLKの立ち下がりに同期して順次出力さ
れる。
・・・からは、図4k,l,m,nに示すように、図2
f,g,h,iと全く同一の駆動パルスPC1,PC
2,PC3,・・・が出力される。つまり、図3に示し
た2系列のシフトレジスタ61,62より成る駆動パル
ス発生回路は、動作周波数が1/2で済み、且つ図1に
示した1系列のシフトレジスタ60と全く同一の働きを
する。
ラインを有する回路構成について説明したが、3系列以
上のビデオ信号ラインを設けてもよい。
リクスパネルを通常のアナログ映像表示用にも、グラフ
ィック表示用にも兼用することが可能となり、設計の無
駄を省くことができる。また、駆動パルスを発生するシ
フトレジスタを複数系列設けることにより動作周波数を
下げることができる。
グチャートである。
る。
ミングチャートである。
図である。
回路図である。
る。
る。
ある。
である。
ン 11、12、13、21、22、23 スイッチング素
子 31、32、33、 スイッチング素子 4、5、60、61、62 シフトレジスタ 6 駆動パルス発生回路 63、64、65、66、67 ANDゲート 100、300、600 サンプリングホールド回路
Claims (6)
- 【請求項1】 マトリクス状に配列された画素電極及び
薄膜トランジスタと、該薄膜トランジスタに行列接続さ
れたデータ線及び走査線と、該データ線にビデオ信号を
供給するデータ線駆動回路とを備え、前記データ線駆動
回路を、外部から入力される複数系列のカラービデオ信
号をパネル内に導入する複数系列のカラービデオ信号ラ
インと、該複数系列のカラービデオ信号ラインの各ライ
ンを前記データ線の各々に接続するための複数のスイッ
チング素子と、該複数のスイッチング素子を開閉制御す
る駆動パルスを順次発生する駆動パルス発生回路とより
構成すると共に、前記カラービデオ信号の各系列毎に前
記スイッチング素子に互いに重なってかつ異なるタイミ
ングで順次オンする前記駆動パルスを印加することを特
徴としたアクティブマトリクスパネル。 - 【請求項2】 前記カラービデオ信号ラインはn系列
(n:整数)であって、第1系列から第n系列に対応す
る前記スイッチング素子に、前記駆動パルス発生回路か
ら順次出力される駆動パルスを順に印加することを特徴
とする請求項1記載のアクティブマトリクスパネル。 - 【請求項3】 前記駆動パルス発生回路は1系列のシフ
トレジストより成り、該シフトレジスタの各段の出力を
前記駆動パルスとして発生することを特徴とする請求項
1又は2記載のアクティブマトリクスパネル。 - 【請求項4】 前記カラービデオ信号ラインはn系列
(n:整数)であって、前記駆動パルス発生回路はn系
列のシフトレジスタと、各系列毎にシフトレジスタの隣
接段の出力を入力する複数の論理ゲートより成り、各系
列の前記論理ゲートの出力を前記駆動パルスとして対応
する系列の前記スイッチング素子に出力することを特徴
とする請求項1又は2記載のアクティブマトリクスパネ
ル。 - 【請求項5】 マトリクス状に配列された画素電極及び
薄膜トランジスタと、該薄膜トランジスタに行列接続さ
れたデータ線及び走査線と、該データ線にビデオ信号を
供給するデータ線駆動回路とを備え、前記データ線駆動
回路を、外部から入力される複数系列のカラービデオ信
号をパネル内に導入する複数系列のカラービデオ信号ラ
インと、該複数系列のカラービデオ信号ラインの各ライ
ンを前記データ線の各々に接続するための複数のスイッ
チング素子と、該複数のスイッチング素子を開閉制御す
る駆動パルスを順次発生する駆動パルス発生回路とより
構成し、前記カラービデオ信号の各系列毎に前記スイッ
チング素子に互いに重なってかつ異なるタイミングで順
次オンする前記駆動パルスを印加するアクティブマトリ
クスパネルと、カラービデオ信号をサンプルホールドす
る1系列のサンプルホールド回路と、該1系列のサンプ
ルホールド回路の出力を複数系列の出力に分岐して出力
する外部出力ラインとを有し、前記外部出力ラインから
の信号を前記複数系列のカラービデオ信号ラインに入力
することを特徴とした表示装置。 - 【請求項6】 マトリクス状に配列された画素電極及び
薄膜トランジスタと、該薄膜トランジスタに行列接続さ
れたデータ線及び走査線と、該データ線にビデオ信号を
供給するデータ線駆動回路とを備え、前記データ線駆動
回路を、外部から入力される複数系列のカラービデオ信
号をパネル内に導入する複数系列のカラービデオ信号ラ
インと、該複数系列のカラービデオ信号ラインの各ライ
ンを前記データ線の各々に接続するための複数のスイッ
チング素子と、該複数のスイッチング素子を開閉制御す
る駆動パルスを順次発生する駆動パルス発生回路とより
構成し、前記カラービデオ信号の各系列毎に前記スイッ
チング素子に互いに重なってかつ異なるタイミングで順
次オンする前記駆動パルスを印加するアクティブマトリ
クスパネルと、カラービデオ信号をサンプルホールドし
系列毎に異なるタイミングでホールド信号を出力する複
数系列のサンプルホールド回路と、該複数系列のサンプ
ルホールド回路の出力を前記複数系列のカラービデオ信
号ラインに入力することを特徴とした表示装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26671297A JP3354457B2 (ja) | 1997-09-30 | 1997-09-30 | アクティブマトリクスパネル及び表示装置 |
US09/160,981 US6236379B1 (en) | 1997-09-30 | 1998-09-25 | Active matrix panel and display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26671297A JP3354457B2 (ja) | 1997-09-30 | 1997-09-30 | アクティブマトリクスパネル及び表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11109924A JPH11109924A (ja) | 1999-04-23 |
JP3354457B2 true JP3354457B2 (ja) | 2002-12-09 |
Family
ID=17434640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP26671297A Expired - Lifetime JP3354457B2 (ja) | 1997-09-30 | 1997-09-30 | アクティブマトリクスパネル及び表示装置 |
Country Status (2)
Country | Link |
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US (1) | US6236379B1 (ja) |
JP (1) | JP3354457B2 (ja) |
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US20090141013A1 (en) * | 2005-12-15 | 2009-06-04 | Tomoyuki Nagai | Display Device and Drive Method Thereof |
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TWI346321B (en) * | 2006-04-03 | 2011-08-01 | Mstar Semiconductor Inc | Control device and method for display delta panel |
KR101533221B1 (ko) | 2006-10-13 | 2015-07-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브 매트릭스형 표시장치 |
JP5260935B2 (ja) * | 2006-10-13 | 2013-08-14 | 株式会社半導体エネルギー研究所 | ソース線駆動回路 |
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JP2759108B2 (ja) * | 1993-12-29 | 1998-05-28 | カシオ計算機株式会社 | 液晶表示装置 |
JP3451717B2 (ja) * | 1994-04-22 | 2003-09-29 | ソニー株式会社 | アクティブマトリクス表示装置及びその駆動方法 |
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-
1997
- 1997-09-30 JP JP26671297A patent/JP3354457B2/ja not_active Expired - Lifetime
-
1998
- 1998-09-25 US US09/160,981 patent/US6236379B1/en not_active Expired - Lifetime
Also Published As
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