JP2004309822A

JP2004309822A - 表示装置

Info

Publication number: JP2004309822A
Application number: JP2003103764A
Authority: JP
Inventors: Hiroshi Kobayashi; 寛小林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-04-08
Filing date: 2003-04-08
Publication date: 2004-11-04
Also published as: TW200510839A; US20040257349A1; CN1536400A; CN1327268C; KR20040087933A

Abstract

【課題】ゴーストと縦筋不良の両者を改善可能な、点順次駆動方式を提供する。
【解決手段】サンプリングスイッチ２３は、飛び飛びに配された第一組のサンプリングスイッチと、一個ずれて配された第二組のサンプリングスイッチに分かれている。第一組のサンプリングスイッチには第一系統の映像ライン２５が接続する一方、第二組のサンプリングスイッチには第二系統の映像ライン２６が接続する。水平駆動回路１７から順次出力されるサンプリングパルスの列は、第一組に属するサンプリングスイッチと第二組に属するサンプリングスイッチとに交互に振り分けられて、夫々第一パルス列と第二パルス列を構成し、第一パルス列の中で隣り合うサンプリングパルスをノンオーバーラップとし、第二パルス列の中で隣り合うサンプリングパルスもノンオーバーラップとする一方、各サンプリングパルスのパルス幅を確保して、映像信号のサンプリングを適正化する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は表示装置に関する。より詳しくは、点順次駆動方式のアクティブマトリクス型表示装置に内蔵される水平駆動回路の改良技術に関する。
【０００２】
【従来の技術】
図１５は、従来の表示装置の典型的な構成を示すブロック図である。図示する様に、従来の表示装置は画素アレイ部１５、垂直駆動回路１６及び水平駆動回路１７などを集積的に形成したパネル３３で構成されている。画素アレイ部１５は、行状のゲートライン１３、列状の信号ライン１２及び両者が交差する部分に行列状に配された画素１１とで構成されている。垂直駆動回路１６は左右に分かれて配されており、ゲートライン１３の両端に接続して、順次画素１１の行を選択する。水平駆動回路１７は信号ライン１２に接続するとともに所定の周期のクロック信号に基づいて動作し、選択された行の画素１１に順次映像信号を書き込む。従来の表示装置は更に外部のクロック生成回路１８を備えており、水平駆動回路１７の動作基準となるクロック信号ＨＣＫ，ＨＣＫＸと、これらのクロック信号ＨＣＫ，ＨＣＫＸに対して周期が同じで且つデューティ比が小さいクロック信号ＤＣＫ１，ＤＣＫ２を生成する。尚、ＨＣＫＸはＨＣＫの反転信号である。又、本明細書では特に明示しないが、必要に応じクロック信号ＤＣＫ１，ＤＣＫ２の反転信号ＤＣＫ１Ｘ，ＤＣＫ２Ｘも供給される。外部クロック生成回路１８は、これらのクロック信号に加え、水平スタートパルスＨＳＴもパネル３３側に供給する。尚、各信号ライン１２にはプリチャージ回路２０が接続しており、映像信号の書き込みに先立ってプリチャージを行い、画質を改善する。
【０００３】
【特許文献１】特開２０００−２６７６１６公報
【０００４】
図１６は、図１５に示した表示装置の構成例を示す回路図である。図示する様に、表示装置は、行状のゲートライン１３、列状の信号ライン１２、両ラインが交差する部分に行列状に配された画素１１及び映像信号を供給する映像ライン２５を有するパネルで構成されている。表示装置は、上述したパネルに加え垂直駆動回路１６、水平駆動回路１７及びクロック生成回路１８を含んでいる。典型的には、垂直駆動回路１６及び水平駆動回路１７はパネルに内蔵されている。又、パネルにはサンプリングスイッチ群２３も形成されている。サンプリングスイッチ群２３の各スイッチ（ＨＳＷ）は各信号ライン１２に対応して配されており、映像ライン２５を各信号ライン１２に接続する役割を果たす。
【０００５】
垂直駆動回路１６は各ゲートライン１３に接続し、順次行単位で画素１１を選択する。水平駆動回路１７は所定の周期のクロック信号に基づいて動作し、サンプリングパルスＡ’，Ｂ’，Ｃ’，Ｄ’・・・を順次発生して各スイッチＨＳＷを順に駆動し、以って選択された行の画素１１に順次映像信号を書き込む。
【０００６】
クロック生成回路１８は、水平駆動回路１７の動作基準となるクロック信号ＨＣＫを生成するとともに、このクロック信号ＨＣＫに対してパルス幅が短いクロック信号ＤＣＫ１，ＤＣＫ２を生成する。一方、水平駆動回路１７は、シフトレジスタ２１と抜取スイッチ群２２とで構成されている。尚、シフトレジスタ２１の各段をＳ／Ｒで表わしてある。シフトレジスタ２１は、クロック信号ＨＣＫに同期して水平スタートパルスＨＳＴのシフト動作を行い、各シフト段Ｓ／ＲからシフトパルスＡ，Ｂ，Ｃ，Ｄ・・・を順次出力する。抜取スイッチ群２２の各スイッチは、シフトレジスタ２１から順次出力されるシフトパルスＡ，Ｂ，Ｃ，Ｄ・・・に応答してクロック信号ＤＣＫ１，ＤＣＫ２を抜き取り、前述したサンプリングパルスＡ’，Ｂ’，Ｃ’，Ｄ’・・・を順次生成する。
【０００７】
図１７を参照して、図１６に示した表示装置の動作を簡潔に説明する。水平駆動回路１７はクロック信号ＨＣＫ（以下、ＨＣＫパルスと呼ぶ場合がある）及びその反転信号ＨＣＫＸに応じて動作し、スタートパルスＨＳＴを順次転送することで、シフトパルスＡ，Ｂ，Ｃを生成している。クロック生成回路１８はＨＣＫパルスの他、クロック信号ＤＣＫ１，ＤＣＫ２（以下、ＤＣＫパルスと呼ぶ場合がある）を水平駆動回路１７に供給している。図１７のタイミングチャートから明らかな様に、ＤＣＫパルスはＨＣＫパルスと同一の周期を有するが、パルス幅が小さくなっている。又、ＤＣＫ１とＤＣＫ２は互いに位相が１８０度ずれている。
【０００８】
水平駆動回路１７は各シフトパルスＡ，Ｂ，Ｃで抜取スイッチ群２２を開閉駆動し、ＤＣＫパルスを抜き取っている。これにより、サンプリングパルスＡ’，Ｂ’，Ｃ’を生成している。具体的には、ＤＣＫ１のパルスをシフトパルスＡで抜き取ることにより、サンプリングパルスＡ’を生成している。同様に、ＤＣＫ２のパルスをシフトパルスＢで抜き取ることにより、サンプリングパルスＢ’を得ている。この様なクロックドライブ方式を導入することで、隣り合うサンプリングパルス同士が互いにノンオーバーラップとなる様にしている。すなわち、サンプリングパルスＡ’とＢ’は時間的に隔てられており、互いに重なることはない。同様に、サンプリングパルスＢ’とＣ’も互いに時間的に隔てられており、重なることがない。
【０００９】
【発明が解決しようとする課題】
点順次駆動方式のアクティブマトリクス表示装置では、従来からゴーストや縦筋などの表示不良が解決すべき課題として挙げられている。ゴーストは、サンプリングパルスの出力タイミングのばらつきや遅延などによって、隣の信号ラインにサンプリングすべき映像信号を誤って当該信号ラインにサンプリングすることで発生する。ゴーストを抑制する為には、可能な限り隣り合うサンプリングパルスの間隔（ノンオーバーラップ時間）を大きく取ることが有効である。但し、ノンオーバーラップ時間を拡大すると、その分サンプリングパルスの幅が狭くなる。一方、縦筋は、サンプリングパルスの幅がばらついたり変動することで、信号ラインに対する映像信号のサンプリングが不十分もしくは不完全となり、隣接する列の画素との間で表示濃度に誤差が生じる為に発生する。縦筋を抑制する為には、サンプリングパルス幅を可能な限り広く取ることが好ましい。但し、サンプリングパルス幅を拡大すると、その分ノンオーバーラップ時間が縮小化される。
【００１０】
【課題を解決するための手段】
ゴーストを抑制する為にはノンオーバーラップ時間を広く取ることが有効であり、縦筋を抑制する為にはパルス幅を広く取ることが有効である。しかしながら、両者はトレードオフの関係にあり、一方を改善しようとすると他方が犠牲になってしまう。そこで本発明は、ゴーストと縦筋の両者を改善可能な点順次駆動方式を提供することを目的とする。係る目的を達成するために以下の手段を講じた。即ち、行状のゲートライン、列状の信号ライン、両ラインが交差する部分に行列状に配された画素、及び少なくとも二系統に分かれて映像信号を供給する映像ラインを有するパネルと、行状の該ゲートラインに接続し順次画素の行を選択する垂直駆動回路と、列状の該信号ラインを該映像ラインに接続するために配された複数のサンプリングスイッチと、クロック信号に基づいて動作し、サンプリングパルスを順次発生して複数のサンプリングスイッチを順に駆動し、もって選択された行の画素に順次映像信号を書き込む水平駆動回路とからなる表示装置であって、前記複数のサンプリングスイッチは、飛び飛びに配された第一組のサンプリングスイッチと、第一組に属する各サンプリングスイッチから一個ずれて配された第二組のサンプリングスイッチに分かれており、第一組のサンプリングスイッチには第一系統の映像ラインが接続する一方、第二組のサンプリングスイッチには第二系統の映像ラインが接続し、前記水平駆動回路から順次出力されるサンプリングパルスの列は、第一組に属するサンプリングスイッチと第二組に属するサンプリングスイッチとに交互に振り分けられて、夫々第一パルス列と第二パルス列を構成し、第一パルス列の中で隣り合うサンプリングパルスをノンオーバーラップとし、第二パルス列の中で隣り合うサンプリングパルスもノンオーバーラップとする一方、各サンプリングパルスのパルス幅を確保して、映像信号のサンプリングを適正化することを特徴とする。
【００１１】
好ましくは、前記水平駆動回路は、該クロック信号に同期してシフト動作を行い各シフト段からシフトパルスを順次出力するシフトレジスタと、前記シフトレジスタから順次出力される該シフトパルスに応答して該クロック信号と同一のクロック信号を抜き取って該サンプリングパルスを順次生成する抜取スイッチ群とを有する。また、前記第一系統は少なくとも三本の映像ラインを束ねたものであり、前記第一組に属するサンプリングスイッチは、該三本の映像ラインから供給される三個の映像信号を同時に三本の信号ラインにサンプリングする一方、前記第二系統も少なくとも三本の映像ラインを束ねたものであり、前記第二組に属するサンプリングスイッチは、該三本の映像ラインから供給される三個の映像信号を同時に三本の信号ラインにサンプリングする。更には、前記第一系統は六本の映像ラインを束ねたものであり、前記第一組に属するサンプリングスイッチは、該六本の映像ラインから供給される六個の映像信号を同時に六本の信号ラインにサンプリングする一方、前記第二系統も六本の映像ラインを束ねたものであり、前記第二組に属するサンプリングスイッチは、該六本の映像ラインから供給される六個の映像信号を同時に六本の信号ラインにサンプリングし、以って合計１２本の映像ラインを介してＸＧＡ規格の映像信号を行列状の画素に書き込む。
【００１２】
又本発明は、行状のゲートライン、列状の信号ライン、両ラインが交差する部分に行列状に配された画素、及び少なくとも二系統に分かれて映像信号を供給する映像ラインを有するパネルと、行状の該ゲートラインに接続し順次画素の行を選択する垂直駆動回路と、列状の該信号ラインを該映像ラインに接続するために配された複数のサンプリングスイッチと、クロック信号に基づいて動作し、サンプリングパルスを順次発生して複数のサンプリングスイッチを順に駆動し、もって選択された行の画素に順次映像信号を書き込む水平駆動回路とからなる表示装置の駆動方法であって、前記複数のサンプリングスイッチを、飛び飛びに配された第一組のサンプリングスイッチと、第一組に属する各サンプリングスイッチから一個ずれて配された第二組のサンプリングスイッチに分け、第一組のサンプリングスイッチには第一系統の映像ラインを接続する一方、第二組のサンプリングスイッチには第二系統の映像ラインを接続し、前記水平駆動回路から順次出力されるサンプリングパルスの列を、第一組に属するサンプリングスイッチと第二組に属するサンプリングスイッチとに交互に振り分けて、夫々第一パルス列と第二パルス列に分け、第一パルス列の中で隣り合うサンプリングパルスをノンオーバーラップとし、第二パルス列の中で隣り合うサンプリングパルスもノンオーバーラップとする一方、各サンプリングパルスのパルス幅を確保して、映像信号のサンプリングを適正化することを特徴とする。
【００１３】
本発明によれば、水平駆動回路は従来と同様に順次サンプリングパルスをサンプリングスイッチ群に供給する。一方、映像信号を供給する映像ラインは二系統に分かれている。これと対応する様に、サンプリングスイッチ群は奇数番目の組と偶数番目の組に分かれている。奇数番目のサンプリングスイッチには一方の映像ラインが共通接続され、偶数番目のサンプリングスイッチには他方の映像ラインが共通接続される。この結果、サンプリングスイッチ群は共通の水平駆動回路で順次駆動されるものの、サンプリング動作としては奇数番目の組と偶数番目の組とで互いに独立な二系統に分かれている。ここで奇数番目の組に着目すると、一番目のサンプリングスイッチにサンプリングパルスが印加された後、三番目のサンプリングスイッチにサンプリングパルスが印加され、以下一個置きにサンプリングパルスが印加されることになる。すなわち、一番目のサンプリングパルスと三番目のサンプリングパルスとの間に発生する二番目のサンプリングパルスは、動作上独立している他の系統に属する二番目のサンプリングスイッチに振り分けられる為、実質的には間引かれることになる。この様に、奇数番目の組に着目すると、一個置きにサンプリングパルスを間引くことで、自動的に隣り合うサンプリングパルスがノンオーバーラップとなる。しかもこのノンオーバーラップ時間はパルス幅と同程度まで十分に広く取れる為、効果的にゴーストを抑制できる。この間引方式によれば、自動的にノンオーバーラップ時間を確保できる為、サンプリングパルス幅自体は何ら犠牲にならず、最大限までその幅を確保できる。従って、縦筋も効果的に抑制可能である。この様に、本発明によればノンオーバーラップ時間とサンプリングパルス幅の両者を確保でき、ゴーストの改善と縦筋の改善を両立させることができる。
【００１４】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明に係る表示装置の実施形態を示す模式的なブロック図である。図示する様に、本表示装置は、基本的に画素アレイ部１５、垂直駆動回路１６、水平駆動回路１７及びサンプリングスイッチ群２３などで構成されている。この他必要に応じプリチャージ回路２０が含まれる。これらの構成要素は、一枚のパネルとして組み立てられている。画素アレイ部１５は、行状のゲートライン１３、列状の信号ライン１２、両ラインが交差する部分に行列状に配された画素１１が集積的に形成されている。この画素アレイ部１５はパネルの中央部に配されている。更にパネルには、少なくとも二系統に分かれて映像信号を供給する映像ライン２５，２６が配されている。垂直駆動回路１６は、行状のゲートライン１３に接続し、順次画素１１の行を選択する。複数のサンプリングスイッチ２３は、列状の信号ライン１２を映像ライン２５，２６に接続する為に配されている。水平駆動回路１７は、クロック信号ＨＣＫ，ＨＣＫＸに基づいて動作し、サンプリングパルスを順次発生して複数のサンプリングスイッチ（ＨＳＷ）２３を順に駆動し、以って選択された行の画素１１に順次映像信号を書き込む。
【００１５】
複数のサンプリングスイッチ２３は、飛び飛びに配された第一組のサンプリングスイッチと、第一組に属する各サンプリングスイッチから一個ずれて配された第二組のサンプリングスイッチに分かれている。本実施形態では、第一組と第二組のみであるが、場合によっては第三組以降を設けることもできる。本実施形態の様に二組の場合には、奇数番目のサンプリングスイッチが第一組（奇数組）に属する一方、偶数番目のサンプリングスイッチが第二組（偶数組）に属することとなる。奇数組のサンプリングスイッチには第一系統の映像ライン２５が接続する一方、偶数組のサンプリングスイッチには第二系統の映像ライン２６が接続している。
【００１６】
本発明の特徴事項として、水平駆動回路１７から順次出力されるサンプリングパルスの列は、奇数組に属するサンプリングスイッチＨＳＷと偶数組に属するサンプリングスイッチＨＳＷとに交互に振り分けられて、それぞれ第一パルス列（奇数パルス列）と第二パルス列（偶数パルス列）を構成する。奇数組と偶数組とでサンプリングスイッチを交互に振り分けた結果、奇数パルス列の中で隣り合うサンプリングパルスはノンオーバーラップとなり、偶数パルス列の中で隣り合うサンプリングパルスもノンオーバーラップとなる。これにより、ゴーストを効果的に抑制できる。又、自動的にノンオーバーラップとなる為、個々のサンプリングパルス幅を確保でき、これにより縦筋を効果的に抑制可能である。この結果、ゴーストと縦筋の両者を抑制でき、映像信号のサンプリングを適正化することに成功している。
【００１７】
本実施形態では、第一系統は６本の映像ライン２５を束ねたものであり、奇数組に属するサンプリングスイッチＨＳＷは、６本の映像ライン２５から供給される６個の映像信号ＳＩＧ１〜ＳＩＧ６を同時に６本の信号ライン１２にサンプリングする。第二系統も６本の映像ライン２６を束ねたものであり、偶数組に属するサンプリングスイッチＨＳＷは、６本の映像ライン２６から供給される６個の映像信号ＳＩＧ１〜ＳＩＧ６を同時に６本の信号ライン１２にサンプリングする。本実施形態では、合計１２本の映像ラインを介してＸＧＡ規格の映像信号を行列状の画素１１に書き込む様にしている。但し本発明はこれに限られるものではない。好ましくは、第一系統は少なくとも３本の映像ラインを束ねたものであり、第一組に属するサンプリングスイッチは、３本の映像ラインから供給される３個の映像信号を同時に３本の信号ラインにサンプリングする一方、第二系統も少なくとも３本の映像ラインを束ねたものであり、第二組に属するサンプリングスイッチは３本の映像ラインから供給される３個の映像信号を同時に３本の信号ラインにサンプリングする。
【００１８】
図２は、図１に示した表示装置に含まれる水平駆動回路の実施形態を示すブロック図である。図示する様に、水平駆動回路１７は、シフトレジスタ２１と抜取スイッチ群２２とで構成されている。シフトレジスタ２１は、クロック信号ＨＣＫ，ＨＣＫＸに同期して水平スタートパルスＨＳＴのシフト動作を行い、各シフト段（Ｓ／Ｒ）からシフトパルス（転送パルス）▲１▼，▲２▼，▲３▼，▲４▼を順次出力する。抜取スイッチ群２２は、シフトレジスタ２１から順次出力されるシフトパルスに応答してクロック信号ＨＣＫ，ＨＣＫＸと同一のクロック信号を抜き取って、サンプリングパルス▲１▼，▲２▼，▲３▼，▲４▼を順次生成する。尚、抜取スイッチ群２２によって抜き取られるクロック信号ＨＣＫ，ＨＣＫＸは、シフトレジスタ２１に供給されるクロック信号ＨＣＫ，ＨＣＫＸとは別に、配線２４−１，２４−２を介して供給されている。サンプリングパルス▲１▼は奇数段のサンプリングスイッチＨＳＷに印加され、次のサンプリングパルス▲２▼は偶数段のサンプリングスイッチＨＳＷに印加され、次のサンプリングパルス▲３▼は奇数段のサンプリングスイッチＨＳＷに印加され、続くサンプリングパルス▲４▼は偶数段のサンプリングスイッチＨＳＷに印加されている。この様に、水平駆動回路１７から順次出力されるサンプリングパルスは、奇数段のＨＳＷと偶数段のＨＳＷとに交互に振り分けられる。
【００１９】
図３は、図２に示した水平駆動回路の動作説明に供するタイミングチャートである。シフトレジスタはＨＣＫパルス及びＨＣＫＸパルスに応じて動作し、スタートパルスＨＳＴを順次転送して、転送パルス▲１▼，▲２▼，▲３▼，▲４▼を出力する。図示する様に、各転送パルスは順にＨＣＫパルスの半周期分だけシフトしている。続いて抜取スイッチ群２２は、転送パルスに応じて開閉動作し、ＨＣＫパルス又はＨＣＫＸパルスを抜き取って、順次サンプリングパルス▲１▼，▲２▼，▲３▼，▲４▼を生成する。例えば第一段の抜取スイッチは転送パルス▲１▼に応じてＨＣＫＸパルスを抜き取り、サンプリングパルス▲１▼を生成する。これは、奇数段のサンプリングスイッチＨＳＷに送られる。二番目の抜取スイッチは、転送パルス▲２▼に応じて開閉動作し、ＨＣＫパルスを抜き取ってサンプリングパルス▲２▼を生成する。このサンプリングパルス▲２▼は偶数段のサンプリングスイッチＨＳＷに送られる。三番目の抜取スイッチ２２は、転送パルス▲３▼に応じて開閉動作し、ＨＣＫＸパルスを抜き取ってサンプリングパルス▲３▼とする。四番目の抜取スイッチ２２は、転送パルス▲４▼に応じて開閉動作し、ＨＣＫパルスを抜き取ってサンプリングパルス▲４▼とする。
【００２０】
タイミングチャートから明らかな様に、同一系統に属するサンプリングパルス▲１▼と▲３▼の間に、他系統に属するサンプリングパルス▲２▼が介在している。同様に、同一系統に属するサンプリングパルス▲２▼，▲４▼の間に、別の系統に属するサンプリングパルス▲３▼が介在している。一つの系統に着目すると、サンプリングパルス列は間に必ずＨＣＫパルスの半周期分のノンオーバーラップ時間が介在することになる。ＸＧＡ規格の映像信号を本実施形態の様にＳＩＧ１からＳＩＧ６の６相構成とした場合、ＨＣＫパルスの半周期は８０〜９０ｎｓｅｃ程度である。この時間幅は、ノンオーバーラップ時間としては十分であり、効果的にゴーストを抑制できる。又、本実施形態では抜取スイッチ群２２がＨＣＫパルス又はＨＣＫＸパルスを抜き取っている為、サンプリングパルスの幅もノンオーバーラップ時間と同じ８０〜９０ｎｓｅｃ程度である。これは、３０〜４５ｎｓｅｃ程度の狭パルスではない為、縦筋の発生を効果的に抑制できる。
【００２１】
本実施形態ではサンプリングパルスを奇数段と偶数段で交互に振り分ける為、ノンオーバーラップ時間は十分に確保できる。従って、従来の様に狭パルス幅のＤＣＫ１，ＤＣＫ２を用いる必要がなく、ＨＣＫ，ＨＣＫＸを抜き取ってサンプリングパルスとすることができる。ＤＣＫパルスが不要となる分、回路レイアウトをコンパクト化可能である。又、ＸＧＡ規格の映像信号を６相ではなく３相構成で書き込む場合でも、サンプリング時間及びノンオーバーラップ時間共に３０〜４５ｎｓｅｃ程度確保できる。従って、３相ＸＧＡにおいても画質は現状と同等のものが得られる。
【００２２】
図４は、本発明の作用を模式的に示したタイミングチャートである。奇数段の画素▲３▼に黒線を書き込む場合を考えると、映像信号（ビデオ信号）は図示の様な波形となる。ビデオ信号のピーク部分と対応して、奇数段▲３▼のサンプリングパルスが発生する様になっている。サンプリングパルスは経時的に位相が変化し、図示の様にエージングによる遅延が生じる。この結果、ビデオ信号に対するサンプリングタイミングがずれることになるが、極端な遅延でない限り、奇数段▲３▼のサンプリングパルスはビデオ信号のピークをサンプリング可能である。これにより、画素アレイ１５の奇数段▲３▼に対応する画素列には、一本の黒線が表示されることになる。
【００２３】
一方、偶数段に供給されるビデオ信号は特に黒線を書き込まないので、ピークは含まれず背景色に対応した平坦な波形となっている。この平坦なビデオ信号は偶数段▲２▼，▲４▼のサンプリングパルスによって順次サンプリングされている。偶数段▲２▼のサンプリングパルスはエージングによる遅延で変化するが、ビデオ信号は何ら黒線に対応したピークを含んでいないので、ゴーストは生じない。仮に、偶数段と奇数段で映像ラインを独立にしない場合、偶数段▲２▼のサンプリングパルスはエージングによる遅延の結果、奇数段▲３▼に書き込むべき映像信号のピークを誤ってサンプリングしてしまう為、いわゆる前ゴーストが現われる。
【００２４】
図５は、図１及び図２に示した表示装置の具体的な実施例を表わす回路図である。本実施例は、液晶セルを画素の表示エレメント（電気光学素子）として用いた例である。ここでは、図面の簡略化の為、４行４列の画素配列の場合を例に取って示している。行列状に配置された４行４列分の画素１１の各々は、画素トランジスタである薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴのドレイン電極に画素電極が接続された液晶セルＬＣと、薄膜トランジスタＴＦＴのドレイン電極に一方の電極が接続された保持容量Ｃｓとから構成されている。これら画素１１の各々に対して、信号ライン１２−１〜１２−４が各列毎にその画素配列方向に沿って配線され、ゲートライン１３−１〜１３−４が各行毎にその画素配列方向に沿って配置されている。
【００２５】
画素１１の各々において、薄膜トランジスタＴＦＴのソース電極（又はドレイン電極）は、対応する信号ライン１２−１〜１２−４に各々接続されている。薄膜トランジスタＴＦＴのゲート電極は、ゲートライン１３−１〜１３−４に各々接続されている。液晶セルＬＣの対向電極及び保持容量Ｃｓの他方の電極は、各画素間で共通にＣｓライン１４に接続されている。このＣｓライン１４には、所定の直流電圧がコモン電圧Ｖｃｏｍとして与えられている。
【００２６】
以上により、画素１１が行列状に配置され、これら画素１１に対して信号ライン１２−１〜１２−４が各列毎に配線され且つゲートライン１３−１〜１３−４が各行毎に配線されてなる画素アレイ部１５が構成されている。この画素アレイ部１５において、ゲートライン１３−１〜１３−４の各一端は、画素アレイ部１５の例えば左側に配置された垂直駆動回路１６の各段の出力端子に接続されている。
【００２７】
垂直駆動回路１６は、一フィールド期間毎に垂直方向（行方向）に走査してゲートライン１３−１〜１３−４に接続された各画素１１を行単位で順次選択する処理を行う。すなわち、垂直駆動回路１６からゲートライン１３−１に対して走査パルスＶｇ１が与えられた時には一行目の画素が選択され、ゲートライン１３−２に対して走査パルスＶｇ２が与えられた時には二行目の画素が選択される。以下同様にして、ゲートライン１３−３，１３−４に対して走査パルスＶｇ３，Ｖｇ４が順に与えられる。
【００２８】
画素アレイ部１５の例えば上側には、水平駆動回路１７が配置されている。又、垂直駆動回路１６や水平駆動回路１７に対して各種のクロック信号を与えるクロック生成回路（タイミングジェネレータ）１８が設けられている。この外部クロック生成回路１８では、垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ、水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸが生成される。
【００２９】
水平駆動回路１７は、二系統の映像ライン２５，２６から入力される映像信号を１Ｈ（Ｈは水平走査期間）毎に順次サンプリングし、垂直駆動回路１６によって行単位で選択された各画素１１に対して書き込む処理を行う為のものであり、本例ではクロックドライブ方式を採用し、シフトレジスタ２１、クロック抜取スイッチ群２２及びサンプリングスイッチ群２３を有する構成となっている。シフトレジスタ２１は、画素アレイ部１５の画素列（本例では４列）に対応した四段のシフト段（Ｓ／Ｒ）２１−１〜２１−４からなり、水平スタートパルスＨＳＴが与えられると、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸに同期してシフト動作を行う。これにより、シフトレジスタ２１の各シフト段２１−１〜２１−４からは、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスが順次出力される。
【００３０】
クロック抜取スイッチ群２２は、画素アレイ部１５の画素列に対応した４個のスイッチ２２−１〜２２−４からなり、これらスイッチ２２−１〜２２−４の各一端が、クロックＨＣＫ，ＨＣＫＸを伝送するクロックライン２４−１，２４−２に交互に接続されている。すなわち、スイッチ２２−１，２２−３の各一端がクロックライン２４−１に、スイッチ２２−２，２２−４の各一端がクロックライン２４−２にそれぞれ接続されている。
【００３１】
クロック抜取スイッチ群２２の各スイッチ２２−１〜２２−４には、シフトレジスタ２１の各シフト段２１−１〜２１−４から順次出力されるシフトパルスが与えられる。クロック抜取スイッチ群２２の各スイッチ２２−１〜２２−４は、シフトレジスタ２１の各シフト段２１−１〜２１−４からシフトパルスが与えられると、これらシフトパルスに応答して順にオン状態となることにより、互いに逆相のクロックＨＣＫ，ＨＣＫＸを交互に抜き取る。
【００３２】
サンプリングスイッチ群２３は、画素アレイ部１５の画素列に対応した４個のスイッチ２３−１〜２３−４からなり、これらのスイッチ２３−１〜２３−４の各一端が一系統の映像信号を入力する映像ライン２５及び他系統の映像信号を入力する映像ライン２６に交互に接続されている。このサンプリングスイッチ群２３の各スイッチ２３−１〜２３−４には、クロック抜取スイッチ群２２の各スイッチ２２−１〜２２−４によって抜き取られたクロックＨＣＫ，ＨＣＫＸがサンプリングパルスとして与えられる。
【００３３】
サンプリングスイッチ群２３の各スイッチ２３−１〜２３−４は、クロック抜取スイッチ群２２の各スイッチ２２−１〜２２−４からサンプリングパルスが与えられると、これらサンプリングパルスに応答して順にオン状態となることにより、映像ライン２５，２６を通して入力される二系統の映像信号を順次交互にサンプリングし、画素アレイ部１５の信号ライン１２−１〜１２−４に供給する。サンプリングされた映像信号は選択的にオンされたＴＦＴを介してＬＣに書き込まれる。
【００３４】
図６は、参考例に係る表示装置を表わしたものであり、理解を容易にする為図２に示した実施態様と対応する部分には対応する参照番号を付してある。図２の実施態様では６相の映像信号を二系統に分けて書き込んでいる。これに対し、参考例では一系統だけで６相の映像信号を書き込んでいる。すなわち、６相の映像信号ＳＩＧ１〜６は一系統の映像ライン２５によって供給されており、サンプリングスイッチ（ＨＳＷ）２３は、奇数段及び偶数段を問わず、全て共通の映像ライン２５に接続されている。又、クロック伝送ライン２４−１，２４−２には、広パルスＨＣＫ，ＨＣＫＸに代え、狭パルスＤＣＫ１，ＤＣＫ２が供給されている。
【００３５】
図７は、図６に示した参考例に係る表示装置の動作説明に供するタイミングチャートである。理解を容易にする為、図３に示したタイミングチャートと対応する部分には対応する参照番号を付してある。図示する様に、シフトレジスタはＨＣＫ，ＨＣＫＸに応じて動作し、ＨＳＴを順に転送して、転送パルス▲１▼，▲２▼，▲３▼，▲４▼を生成している。抜取スイッチ群はこれらの転送パルス▲１▼，▲２▼，▲３▼，▲４▼に応じて動作し、ＨＣＫ，ＨＣＫＸとは別に供給されるＤＣＫ１，ＤＣＫ２を抜き取って、サンプリングパルス▲１▼，▲２▼，▲３▼，▲４▼を生成している。ＨＣＫ，ＨＣＫＸに比べＤＣＫ１，ＤＣＫ２は狭パルスである為、サンプリングパルス▲１▼〜▲４▼の幅も狭くなっている。又、サンプリングパルス▲１▼，▲２▼，▲３▼，▲４▼は奇数段と偶数段を問わず順次形成される為、オーバーラップ時間も短くなっている。尚、このオーバーラップ時間は、狭パルスのＤＣＫ１，ＤＣＫ２を抜き取ることで作り出されている。本発明の様に間引方式で作り出されるノンオーバーラップ時間と異なり、大きな制約がある為、ノンオーバーラップ時間は限られている。
【００３６】
図８は、図７に示した参考例において、奇数段▲３▼の画素列に黒線を書き込む場合の状態を表わしている。ビデオ信号は黒線を書き込む為にピークを含んでいる。奇数段▲３▼に対応するサンプリングパルスがこのビデオ信号に含まれるピークをサンプリングすることで、画素アレイ部１５に黒線を書き込む。この時、前段の偶数段▲２▼に対応するサンプリングパルスがエージングによる遅延を生じた場合、ビデオ信号のピークに係る為黒レベルをサンプリングしてしまう恐れがある。この時には、奇数段▲３▼の画素列に書き込まれた黒線の前で、偶数段▲２▼の画素列にゴーストが現われることになる。
【００３７】
以下、ＸＧＡ規格の映像信号をアクティブマトリクス型の表示装置で表示する場合に焦点を当てて、具体的な説明を行う。図９は、従来の方式を模式的に表わしたものであり、いわゆる１２ドット同時サンプリング方式である。（Ａ）に示す様に、シフトレジスタの各段（Ｓ／Ｒ）から順次出力された転送パルスにより、ＨＣＫ，ＨＣＫＸを抜き取ってＨＳＷ用のサンプリングパルスとしている。このサンプリングパルスは、順次Ｎ段，Ｎ＋１段，Ｎ＋２段，Ｎ＋３段の各ＨＳＷに印加される。
【００３８】
（Ｂ）は、Ｎ段のＨＳＷに印加されるサンプリングパルスとＮ＋１段のＨＳＷに印加されるサンプリングパルスを表わしている。パルス幅は何れもｔである。ＸＧＡ規格の映像信号は１２相（ＳＩＧ１〜ＳＩＧ１２）に分かれて、外部から映像ラインを介して供給されてくる。従来は１２相の映像信号が一系統の映像ラインで送られてくる。従って、１２相の映像信号は、それぞれ各水平サンプリングスイッチＨＳＷを介して、１２本一組の信号ラインにサンプリングされる。パルス幅がｔのサンプリングパルスがＮ段のＨＳＷに印加されると、ＳＩＧ１〜ＳＩＧ１２が同時にサンプリングされ、１２個の画素（ドット）に同時に書き込まれる。従って、この方式を１２ドット同時サンプリングと呼んでいる。ＸＧＡ規格はＳＶＧＡ規格に比べ画素数が多い。その分同時書込ドット数を増やすことで、サンプリング周波数を低減化し、以ってサンプリングパルス幅を確保している。従来のＸＧＡ１２ドット同時サンプリング駆動においては、ノンオーバーラップ方式を採用しても、サンプリングパルス幅ｔは１５０ｎｓｅｃ程度確保できる。その為、隣り合う段でＨＳＷサンプリングパルス幅がポリシリコンＴＦＴの実力値程度ずれたとしても（例えば２ｎｓｅｃ程度のずれ）、この程度ではサンプリングホールド電位に大きな差は現われず、画面にはサンプリング周期に対応した縦筋（サンプリング周期帯筋）は現われない。又、ユニフォミティの改善の為に、プリチャージ回路から供給されるプリチャージ信号のマージンも、縦筋に対しては１．０Ｖ程度と大きく、問題はない。
【００３９】
液晶表示パネル（ＬＣＤパネル）の種類の増加に連れ、ＳＶＧＡとＸＧＡの駆動ＩＣの共通化が進んでいる。そこで、従来１２ドット同時サンプリング方式により駆動していたＸＧＡパネルを、ＳＶＧＡと同じ６ドット同時サンプリング方式により駆動する技術の開発が進んでいる。これにより、１２ドット同時サンプリング方式ではＲＧＢそれぞれのパネルに２個ずつ必要であった映像信号のサンプルホールドＩＣが、６ドット同時サンプリング方式にすることで半分の１個ずつとなり、コスト低減にもつながる。図１０は、ＸＧＡパネルの６ドット同時サンプリング方式を模式的に表わしたものである。理解を容易にする為、図９に示した１２ドット同時サンプリング方式の模式図と対応する部分には対応する参照番号を付してある。（Ａ）はサンプリング回路を模式的に表わしたものであり、（Ｂ）は６ドット同時サンプリングのタイミングチャートである。図９に示した１２ドット同時サンプリングと対比すれば明らかな様に、６ドット同時サンプリング駆動のサンプリングパルスは、１２ドット同時サンプリング駆動の半分のパルス幅となる。更に、縦筋対策やゴーストマージンを拡大する為に、ノンオーバーラップサンプリング駆動を採用すると、サンプリングパルス幅を更に狭める必要がある。実際には、サンプリングパルス幅は３０〜４５ｎｓｅｃ程度の狭パルスとなる。
【００４０】
図１１は、６ドット同時サンプリング方式でノンオーバーラップ駆動を採用した場合の回路及びタイミングチャートを模式的に表わしている。理解を容易にする為、図１０に示したノンオーバーラップ方式を採用しない場合の６ドット同時サンプリングと対応する部分には対応する参照番号を付してある。（Ａ）に示す様に、ノンオーバーラップ駆動では、シフトレジスタの各段（Ｓ／Ｒ）から順次出力される転送パルスでＤＣＫ１，ＤＣＫ２を抜き取り、サンプリングパルス▲１▼，▲２▼，▲３▼，▲４▼を生成している。各サンプリングスイッチＨＳＷは、サンプリングパルスに応答して開閉動作し、６相の映像信号ｓｉｇ１〜ｓｉｇ６を同時サンプリングし、対応する画素に書き込んでいる。
【００４１】
（Ｂ）はサンプリングパルス▲１▼，▲２▼，▲３▼を表わしたタイミングチャートである。サンプリングパルス▲１▼はＤＣＫ１を抜き取って生成されたものである。そのパルス幅はＴ１で与えられる。又サンプリングパルス▲２▼はＤＣＫ２を抜き取って生成されたものであり、そのパルス幅はＴ２で与えられる。ＤＣＫ１，ＤＣＫ２は位相が互いに１８０度ずれているだけで、パルス幅は基本的に同一である。従って、サンプリングパルス▲１▼，▲２▼のパルス幅はＴ１＝Ｔ２となる。尚両サンプリングパルス▲１▼，▲２▼の間に所定のノンオーバーラップ時間が介在している。（Ｂ）に示す安定した状態では、Ｔ１＝Ｔ２である為、映像信号のホールド電位に差は生じない。従って（Ｃ）に示す様に画素アレイ１５には縦筋（サンプリング周期帯筋）は現われない。
【００４２】
図１２は、ＤＣＫ１とＤＣＫ２との間でデューティ比のずれが生じた場合を表わしている。理解を容易にする為、図１１に示したデューティ比のずれがない場合と対応する部分には対応する参照番号を付してある。（Ｂ）に示す様に、ＤＣＫ１とＤＣＫ２との間でデューティ比のずれがあると、サンプリングパルス▲１▼のパルス幅Ｔ１とサンプリングパルス▲２▼のパルス幅Ｔ２との間で誤差が生じる。これにより、両サンプリングパルス▲１▼，▲２▼でサンプルホールドされる映像信号の電位（ホールド電位）に差が生じる。（Ｃ）に示す様に、画素アレイ１５にはサンプリング周期幅（６ドット）で帯筋が現われる。前述した様に、６ドット同時駆動方式でノンオーバーラップ時間を取ると、サンプリングパルスは３０〜４５ｎｓｅｃ程度の狭パルスとなる。パルス幅が短い為、２ｎｓｅｃ程度のデューティずれが、顕著にホールド電位のずれになって現われる。その為、プリチャージ信号のマージンは０．２Ｖ程度に減り、サンプリング周期帯筋が発生し易くなる。
【００４３】
次にゴーストについて説明を続ける。図１３は、ゴーストの発生原因を模式的に表わしている。ビデオ信号に含まれる黒レベルのピークを、Ｎ段の画素列に書き込む場合を模式的に表わしている。初期段階（エージング前）では、サンプリングパルスの遅延は生じていない為、正確にＮ段のサンプリングパルスでビデオ信号の黒レベルをサンプリングできる。従って、前ゴーストは発生しない。これに対しエージング後では、サンプリングパルス（ドライブパルス）に遅延が生じる為、場合によっては前段（Ｎ−１段）のドライブパルスでビデオ信号の黒レベルのピークを一部サンプリングしてしまうことがある。これにより前ゴーストが生じる。このエージング効果は、例えばＴＦＴのホットキャリアによるＶｔｈシフトにより生じる。このエージング効果によるドライブパルスの遅延幅は３０ｎｓｅｃ程度である。初期設定でゴーストが出ない状態からサンプリングパルス（ドライブパルス）が遅延してゴーストが出る状態になる前までのドライブパルスに許容される遅延量時間をゴーストマージンと定義すると、前ゴーストのマージンは３０ｎｓｅｃ程度となる。従来のＸＧＡ１２ドット同時サンプリング駆動においては、ノンオーバーラップ時間をエージングによるパルス変動量分である３０ｎｓｅｃ以上にしても、サンプリングパルス幅は１５０ｎｓｅｃ程度確保できる。しかしながら、６ドット同時サンプリング駆動においては、ノンオーバーラップ時間をゴーストマージンを超える３０ｎｓｅｃ程度以上とすると、サンプリングパルス幅は３０〜４５ｎｓｅｃ程度の狭パルスにしかできない。この３０〜４５ｎｓｅｃ程度のパルス幅は、前述した様にサンプリング周期帯筋が発生し易い領域でもある。
【００４４】
ゴーストマージンを考える場合、図１３に示した前ゴーストの他ゴースト帯についても考慮する必要がある。図１４にゴースト帯の発生原因を模式的に示す。（Ａ）は、信号ラインとゲートライン間の容量カップリングを表わしている。（Ｂ）は、このカップリングによるゴースト帯の発生原因を模式的に表わしている。ゴースト帯は、例えばブラックのウィンドウ表示により生じた揺れがゲートラインに乗り、その揺れが隣接段の信号ラインに乗り、その揺れにより変動した信号ライン電位をホールドする為に生じる。サンプリングパルスが遅延すると、ビデオの揺れとホールドする時間が狭くなっていく為、ゴースト帯が発生する。サンプリングパルス幅が広いと、揺れが治まった後にホールドする為、ゴースト帯の発生は遅くなる。逆にサンプリングパルス幅が狭いと、揺れが治まる前にホールドする為、ゴースト帯の発生が早まる。サンプリングパルス幅が３０〜４５ｎｓｅｃ程度の狭い領域では、ゴーストマージンは前述の前ゴーストよりもむしろ図１４に示したゴースト帯律速となり、ノンオーバーラップ時間の影響よりもパルス幅の影響の方が強くなる。従って、ノンオーバーラップ時間を増やしてもゴーストマージンは増えない。
【００４５】
一般的に、ＬＣＤパネルは長時間連続駆動すると、ＴＦＴのホットキャリアによるＶｔｈシフトが起こり、ＴＦＴで駆動するパルスは遅延する。それに対し、映像信号はＴＦＴを通らない為に遅延は生じない。その為、前述した様に前ゴーストが発生する。このＴＦＴのホットキャリアによるＶｔｈシフトの変動量は３０ｎｓｅｃ程度であり、従来１２相ＸＧＡは前段と自段と後段のノンオーバーラップ時間を３０ｎｓｅｃ程度にすることで、十分なゴーストマージンを確保している。これに対し、６相ＸＧＡで同様にノンオーバーラップ時間を３０ｎｓｅｃ程度取った場合、ＨＳＷサンプリングパルスは３０〜４５ｎｓｅｃ程度の狭パルスとなり、サンプリング周期帯筋が発生し易い状態となる。又、狭パルスの為ゴーストマージンはゴースト帯が支配的になり、ノンオーバーラップ時間を増加してもゴーストマージンはある一定以上増えない。換言すると、ノンオーバーラップ時間を増やすとその分パルス幅を狭めなければならず、これがゴースト帯を発生し易くする。従って、ノンオーバーラップ時間を増加してもゴーストマージンはある一定以上増えない。その為、６相ＸＧＡ駆動においても周期帯筋が出ない十分なＨＳＷサンプリングパルス幅を持ち、且つＨＳＷサンプリングパルスが３０ｎｓｅｃ程度遅延してもゴーストの出ない新規回路構成が必要となる。この点に鑑み、本発明は図１及び図２に示した様な、新規回路構成を提案するものである。
【００４６】
【発明の効果】
以上説明した様に、本発明によれば、点順次方式のアクティブマトリクス表示装置において、奇数段と偶数段のサンプリング周期毎に独立したそれぞれの映像ラインで駆動する方式を採用している。この方式を用いることで、例えば６相ＸＧＡにおいてもサンプリングパルス幅及びサンプリングパルスのノンオーバーラップ時間を十分確保でき、縦筋及びゴーストの両者を同時に改善できる。又、３相ＸＧＡにおいても現状の６相ＸＧＡと同じサンプリングパルス幅とノンオーバーラップ時間を確保でき、現状の６相ＸＧＡと同等の画品位を保証できる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の実施形態を示す模式図である。
【図２】図１に示した表示装置に含まれる水平駆動回路の実施形態を示す回路図である。
【図３】図２に示した水平駆動回路の動作説明に供するタイミングチャートである。
【図４】図２に示した水平駆動回路の動作説明に供するタイミングチャートである。
【図５】図１及び図２に示した表示装置の実施例を示す回路図である。
【図６】参考例に係る表示装置を示す回路図である。
【図７】図６に示した参考例の動作説明に供するタイミングチャートである。
【図８】図６に示した参考例の動作説明に供するタイミングチャートである。
【図９】１２ドット同時サンプリング駆動方式を示す模式図である。
【図１０】６ドット同時サンプリング駆動方式を示す模式図である。
【図１１】６ドット同時サンプリング駆動方式にノンオーバーラップ駆動を採用した場合の模式図である。
【図１２】６ドット同時サンプリング駆動方式にノンオーバーラップ駆動を適用した場合の模式図である。
【図１３】ゴーストマージンを示す模式図である。
【図１４】ゴーストマージンを示す模式図である。
【図１５】従来の表示装置の一例を示すブロック図である。
【図１６】図１５に示した表示装置の具体例を示す回路図である。
【図１７】図１６に示した回路の動作説明に供するタイミングチャートである。
【符号の説明】
１１・・・画素、１２・・・信号ライン、１３・・・ゲートライン、１５・・・画素アレイ、１６・・・垂直駆動回路、１７・・・水平駆動回路、２１・・・シフトレジスタ、２２・・・抜取スイッチ群、２３・・・サンプリングスイッチ群、２５・・・映像ライン、２６・・・映像ライン

Claims

行状のゲートライン、列状の信号ライン、両ラインが交差する部分に行列状に配された画素、及び少なくとも二系統に分かれて映像信号を供給する映像ラインを有するパネルと、
行状の該ゲートラインに接続し順次画素の行を選択する垂直駆動回路と、
列状の該信号ラインを該映像ラインに接続するために配された複数のサンプリングスイッチと、
クロック信号に基づいて動作し、サンプリングパルスを順次発生して複数のサンプリングスイッチを順に駆動し、もって選択された行の画素に順次映像信号を書き込む水平駆動回路とからなる表示装置であって、
前記複数のサンプリングスイッチは、飛び飛びに配された第一組のサンプリングスイッチと、第一組に属する各サンプリングスイッチから一個ずれて配された第二組のサンプリングスイッチに分かれており、
第一組のサンプリングスイッチには第一系統の映像ラインが接続する一方、第二組のサンプリングスイッチには第二系統の映像ラインが接続し、
前記水平駆動回路から順次出力されるサンプリングパルスの列は、第一組に属するサンプリングスイッチと第二組に属するサンプリングスイッチとに交互に振り分けられて、夫々第一パルス列と第二パルス列を構成し、
第一パルス列の中で隣り合うサンプリングパルスをノンオーバーラップとし、第二パルス列の中で隣り合うサンプリングパルスもノンオーバーラップとする一方、各サンプリングパルスのパルス幅を確保して、映像信号のサンプリングを適正化することを特徴とする表示装置。
前記水平駆動回路は、該クロック信号に同期してシフト動作を行い各シフト段からシフトパルスを順次出力するシフトレジスタと、前記シフトレジスタから順次出力される該シフトパルスに応答して該クロック信号と同一のクロック信号を抜き取って該サンプリングパルスを順次生成する抜取スイッチ群とを有することを特徴とする請求項１記載の表示装置。
前記第一系統は少なくとも三本の映像ラインを束ねたものであり、前記第一組に属するサンプリングスイッチは、該三本の映像ラインから供給される三個の映像信号を同時に三本の信号ラインにサンプリングする一方、
前記第二系統も少なくとも三本の映像ラインを束ねたものであり、前記第二組に属するサンプリングスイッチは、該三本の映像ラインから供給される三個の映像信号を同時に三本の信号ラインにサンプリングすることを特徴とする請求項１記載の表示装置。
前記第一系統は六本の映像ラインを束ねたものであり、前記第一組に属するサンプリングスイッチは、該六本の映像ラインから供給される六個の映像信号を同時に六本の信号ラインにサンプリングする一方、
前記第二系統も六本の映像ラインを束ねたものであり、前記第二組に属するサンプリングスイッチは、該六本の映像ラインから供給される六個の映像信号を同時に六本の信号ラインにサンプリングし、
以って合計１２本の映像ラインを介してＸＧＡ規格の映像信号を行列状の画素に書き込むことを特徴とする請求項３記載の表示装置。
行状のゲートライン、列状の信号ライン、両ラインが交差する部分に行列状に配された画素、及び少なくとも二系統に分かれて映像信号を供給する映像ラインを有するパネルと、行状の該ゲートラインに接続し順次画素の行を選択する垂直駆動回路と、列状の該信号ラインを該映像ラインに接続するために配された複数のサンプリングスイッチと、クロック信号に基づいて動作し、サンプリングパルスを順次発生して複数のサンプリングスイッチを順に駆動し、もって選択された行の画素に順次映像信号を書き込む水平駆動回路とからなる表示装置の駆動方法であって、
前記複数のサンプリングスイッチを、飛び飛びに配された第一組のサンプリングスイッチと、第一組に属する各サンプリングスイッチから一個ずれて配された第二組のサンプリングスイッチに分け、
第一組のサンプリングスイッチには第一系統の映像ラインを接続する一方、第二組のサンプリングスイッチには第二系統の映像ラインを接続し、
前記水平駆動回路から順次出力されるサンプリングパルスの列を、第一組に属するサンプリングスイッチと第二組に属するサンプリングスイッチとに交互に振り分けて、夫々第一パルス列と第二パルス列に分け、
第一パルス列の中で隣り合うサンプリングパルスをノンオーバーラップとし、第二パルス列の中で隣り合うサンプリングパルスもノンオーバーラップとする一方、各サンプリングパルスのパルス幅を確保して、映像信号のサンプリングを適正化することを特徴とする表示装置の駆動方法。