JP3633528B2 - 表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は表示装置に関し、特に水平駆動回路にいわゆるクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置に関する。
【０００２】
【従来の技術】
表示装置、例えば液晶セルを画素の表示エレメント（電気光学素子）に用いたアクティブマトリクス型液晶表示装置において、点順次駆動方式の水平駆動回路として、例えばクロックドライブ方式を採用した構成のものが知られている。このクロックドライブ方式の水平駆動回路の従来例を図１３に示す。図１３において、水平駆動回路１００は、シフトレジスタ１０１、クロック抜き取りスイッチ群１０２およびサンプリングスイッチ群１０３を有する構成となっている。
【０００３】
シフトレジスタ１０１は、ｎ段のシフト段（転送段）からなり、水平スタートパルスＨＳＴが与えられると、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸに同期してシフト動作を行う。これにより、シフトレジスタ１０１の各シフト段からは、図１４のタイミングチャートに示すように、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＶｓ１〜Ｖｓｎが順次出力される。これらシフトパルスＶｓ１〜Ｖｓｎは、クロック抜き取りスイッチ群１０２の各スイッチ１０２−１〜１０２−ｎに与えられる。
【０００４】
クロック抜き取りスイッチ群１０２のスイッチ１０２−１〜１０２−ｎは、各一端が水平クロックＨＣＫＸ，ＨＣＫを入力するクロックライン１０４−１，１０４−２に交互に接続されており、シフトレジスタ１０１の各シフト段からシフトパルスＶｓ１〜Ｖｓｎが与えられることにより、順次オン状態となって水平クロックＨＣＫＸ，ＨＣＫを順に抜き取る。これら抜き取られた各パルスは、サンプリングパルスＶｈ１〜Ｖｈｎとしてサンプリングスイッチ群１０３の各スイッチ１０３−１〜１０３−ｎに与えられる。
【０００５】
サンプリングスイッチ群１０３のスイッチ１０３−１〜１０３−ｎは、映像信号ｖｉｄｅｏを伝送するビデオライン１０５に各一端が接続されており、クロック抜き取りスイッチ群１０２のスイッチ１０２−１〜１０２−ｎで抜き取られて順次与えられるサンプリングパルスＶｈ１〜Ｖｈｎに応答して順にオン状態になることによって映像信号ｖｉｄｅｏをサンプリングし、画素アレイ部（図示せず）の信号ライン１０６−１〜１０６−ｎに供給する。
【０００６】
【発明が解決しようとする課題】
上述した従来例に係るクロックドライブ方式の水平駆動回路１００では、水平クロックＨＣＫＸ，ＨＣＫがクロック抜き取りスイッチ群１０２の各スイッチ１０２−１〜１０２−ｎで抜き取られ、サンプリングスイッチ群１０３の各スイッチ１０３−１〜１０３−ｎに対してサンプリングパルスＶｈ１〜Ｖｈｎとして与えられるまでの伝送過程において、配線抵抗や寄生容量などに起因してパルスに遅延が生じる。
【０００７】
すると、この伝送過程でのパルスの遅延によって、サンプリングパルスＶｈ１〜Ｖｈｎの波形になまりが生じる。その結果、例えば２段目のサンプリングパルスＶｈ２に着目すると、特に図１５のタイミングチャートから明らかなように、２段目のサンプリングパルスＶｈ２とその前後の１段目，３段目のサンプリングパルスＶｈ１，Ｖｈ３との間に波形のオーバーラップが生じる。
【０００８】
ところで、一般的に、サンプリングスイッチ群１０３の各スイッチ１０３−１〜１０３−ｎがオンする瞬間に、ビデオライン１０５には信号ライン１０３−１〜１０３−ｎとの電位の関係から、図１５に示すように充放電ノイズが乗ってしまう。
【０００９】
このような状況下において、上述したように、サンプリングパルスＶｈ２が前後の段間でオーバーラップしていると、サンプリングパルスＶｈ２に基づく２段目のサンプリングタイミングでは、３段目のサンプリングスイッチ１０３−３がオンすることによって生じる充放電ノイズをサンプリングしてしまう。なお、サンプリングスイッチ１０３−１〜１０３−ｎは、サンプリングパルスＶｈ１〜Ｖｈｎが”Ｌ”レベルになるタイミングでビデオライン１０５の電位をサンプルホールドすることになる。
【００１０】
このとき、ビデオライン１０５に乗る充放電ノイズにばらつきが生じ、またサンプリングパルスＶｈ１〜Ｖｈｎの各々が”Ｌ”レベルになるタイミングにもばらつきが生じるため、サンプリングスイッチ１０３−１〜１０３−ｎによるサンプリング電位にもばらつきが生じる。その結果、このサンプリング電位のばらつきが表示画面上に縦スジとなって現れ、画品位を損なうことになる。
【００１１】
一方、点順次駆動方式のアクティブマトリクス型液晶表示装置では、高精細化に伴って特に水平方向の画素数が増えると、１系統で入力される映像信号ｖｉｄｅｏを、限られた水平有効期間内で全画素について順番にサンプリングするためのサンプリング時間を十分に確保するのが難しくなる。そこで、サンプリング時間を十分に確保するため、図１６に示すように、映像信号をｍ系統（ｍは２以上の整数）で並行して入力する一方、水平方向のｍ個の画素を単位としてｍ個のサンプリングスイッチを設け、１つのサンプリングパルスでｍ個のサンプリングスイッチを同時に駆動することによってｍ画素単位で順次書き込みを行う方式が採られることになる。
【００１２】
ここで、単位画素数ｍ以下の幅を持つ細い黒線を表示する場合を考える。このような黒線表示を行う場合に、映像信号ｖｉｄｅｏは、図１７（Ａ）に示すように、黒レベルの部分がパルス状になり、またそのパルス幅がサンプリングパルス（Ｂ）のパルス幅と等しい波形として入力される。このパルス状の映像信号ｖｉｄｅｏは矩形波が理想的であるが、映像信号ｖｉｄｅｏを伝送するビデオラインの配線抵抗や寄生容量などに起因して、図１７（Ｃ）に示すように、パルス波形の立ち上がりや立ち下がりがなまってしまう（映像信号ｖｉｄｅｏ′）。
【００１３】
このように、立ち上がりや立ち下がりがなまったパルス状の映像信号ｖｉｄｅｏ′をサンプリングパルスＶｈ１〜Ｖｈｎでサンプルホールドを行うと、本来ｋ段目のサンプリングパルスＶｈｋでパルス状の映像信号ｖｉｄｅｏ′をサンプルホールドする筈が、前段のサンプリングパルスＶｈｋ−１で映像信号ｖｉｄｅｏの立ち上がり部分をサンプルホールドしたり、あるいは次段のサンプリングパルスＶｈｋ＋１で映像信号ｖｉｄｅｏ′の立ち下がり部分をサンプルホールドすることになる。その結果、ゴーストが発生する。ここで、ゴーストとは、正規の画像からずれて重複して生じる望ましくない妨害像を言う。
【００１４】
サンプリングパルスＶｈｋに対する映像信号ｖｉｄｅｏ′（以下、単に映像信号ｖｉｄｅｏと記す）の位相関係は、映像信号ｖｉｄｅｏを処理する回路において、映像信号ｖｉｄｅｏの時間軸上の位置、即ちサンプルホールドポジションを調整することにより、図１８に示すように、例えばＳ／Ｈ＝０〜５の６段階に変更することができる。
【００１５】
ここで、サンプルホールドによるゴースト発生依存について述べる。先ず、Ｓ／Ｈ＝１のときについて考える。Ｓ／Ｈ＝１のときの映像信号ｖｉｄｅｏとサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変化を図１９に示す。Ｓ／Ｈ＝１では、サンプリングパルスＶｈｋによってパルス状の映像信号ｖｉｄｅｏがサンプルホールドされることにより、ｋ段目の信号ラインに黒信号が書き込まれ、黒線が表示される。
【００１６】
しかし同時に、映像信号ｖｉｄｅｏの黒信号部（パルス部）がｋ−１段目のサンプリングパルスＶｈｋ−１とオーバーラップしているため、ｋ−１段目の信号ラインにも黒信号が書き込まれる。これにより、図２０に示すように、ｋ−１段目の位置、即ち水平スキャン手前方向にゴーストが発生してしまう。同様に、Ｓ／Ｈ＝０でも、ｋ−１段目のサンプリングパルスＶｈｋ−１と映像信号ｖｉｄｅｏの黒信号部とがオーバーラップしており、水平スキャン手前方向にゴーストが発生してしまう。
【００１７】
次に、Ｓ／Ｈ＝５のときについて考える。Ｓ／Ｈ＝５のときの映像信号ｖｉｄｅｏとサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変化を図２１に示す。Ｓ／Ｈ＝５では、映像黒信号はｋ＋１段目のサンプリングパルスＶｈｋ＋１とオーバーラップしてしまう。ｋ＋１段目の信号ラインには、サンプリングスイッチがオンしたときに黒信号が書き込まれ、その後はグレーレベルまで戻ろうとする。しかし、オーバーラップ量が大きいため、信号ラインの電位はグレーレベルまでは戻りきらない。そのため、図２２に示すように、ｋ＋１段目の位置、即ち水平スキャン後ろ方向にゴーストが発生してしまう。
【００１８】
Ｓ／Ｈ＝１〜４でもＳ／Ｈ＝５のときと同様に、ｋ＋１段目のサンプリングパルスＶｈｋ＋１と映像黒信号部とはオーバーラップしており、サンプリングスイッチがオンしたときに信号ラインに黒信号が書き込まれる。しかし、Ｓ／Ｈ＝５のときに比べてオーバーラップ量が小さく、書き込まれる黒レベルが低いため、信号ラインの電位はグレーレベルまで戻りきることができる。したがって、ゴーストは発生しない。
【００１９】
上述したようなプロセスにて、映像信号ｖｉｄｅｏとサンプリングパルスとのオーバーラップに起因してゴーストが発生する。ここで、Ｓ／Ｈ＝２，３，４のように前後どちらにもゴーストが発生しないサンプルホールドポジションの数をゴーストに対するマージン（以下、ゴーストマージンと称す）とする。
【００２０】
このように、ビデオラインの配線抵抗や寄生容量などに起因して、パルス状の映像信号ｖｉｄｅｏの立ち上がりや立ち下がりに生じる波形のなまりの問題は避けられなくても、映像信号ｖｉｄｅｏを処理する回路部分において、最適なサンプルホールドポジションを設定することにより、ゴーストの発生を回避することができる。
【００２１】
しかしながら、ビデオラインの配線抵抗や寄生容量などに起因して、パルス状の映像信号ｖｉｄｅｏの立ち上がりや立ち下がりに波形のなまりが生じることにより、当該映像信号ｖｉｄｅｏのパルス波形部分が前段あるいは次段のサンプリングパルスとオーバーラップしてしまうため、その分だけゴーストマージンを大きくとれないことになる。上記の例では、ゴーストマージンがＳ／Ｈ＝２，３，４の３つとなる。
【００２２】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、クロックドライブ方式にて水平駆動を行う際に完全ノンオーバーラップサンプリングを実現することで、オーバーラップサンプリングに起因する縦スジの発生を抑えるとともに、ゴーストマージンを大きく設定できるようにした表示装置を提供することにある。
【００２３】
【課題を解決するための手段】
上述した本発明の目的を達成する為に以下の手段を講じた。即ち、本発明に係る表示装置は、行状のゲートライン、列状の信号ライン及び両者が交差する部分に行列状に配された画素を有するパネルと、該ゲートラインに接続し順次画素の行を選択する垂直駆動回路と、該信号ラインに接続するとともに所定の周期のクロック信号に基づいて動作し、選択された行の画素に順次映像信号を書き込む水平駆動回路と、該水平駆動回路の動作基準となる第１のクロック信号を生成するとともに、この第１のクロック信号に対して周期が同じでかつデューティ比が小さく第１のクロック信号に含まれるパスルより幅の狭いパルスを含む第２のクロック信号を生成するクロック生成手段とからなる。前記水平駆動回路は、該クロック生成手段から該第１のクロック信号とスタートパルスを受け入れ該第１のクロック信号に同期して該スタートパルスのシフト動作を行い各シフト段からシフトパルスを順次出力するシフトレジスタと、前記シフトレジスタから順次出力される前記シフトパルスに応答して前記第２のクロック信号に含まれるパルスを抜き取ってサンプリングパルスにする第１のスイッチ群と、入力される映像信号を前記第１のスイッチ群の各スイッチによって抜き取られた前記第２のクロック信号のパルスからなる該サンプリングパルスに応答して順次サンプリングし各信号ラインに供給する第２のスイッチ群とを有する。前記クロック生成手段は、パネルの外部に配され該第１のクロック信号を外部的に該水平駆動回路に供給する外部クロック生成回路と、パネルの内部に形成され該第２のクロック信号を内部的に該水平駆動回路に供給する内部クロック生成回路とに分かれている。
【００２４】
好ましくは、前記内部クロック生成回路は、該外部クロック生成回路から供給された第１のクロック信号を処理して該第２のクロック信号を生成する。この場合、前記内部クロック生成回路は、第１のクロック信号を遅延処理する遅延回路を含んでおり、遅延処理が施される前の第１のクロック信号と遅延処理された後の第１のクロック信号とにより該第２のクロック信号を生成する。例えば、前記遅延回路は、直列接続された偶数個のインバータからなる。又、前記内部クロック生成回路は、遅延処理を施される前の第１のクロック信号と遅延処理された後の第１のクロック信号とを互いにＮＡＮＤ合成して該第２のクロック信号を生成するＮＡＮＤ回路を有する。
【００２５】
上記の構成において、第１のスイッチ群の各スイッチは、シフトレジスタから第１のクロック信号に同期して順次出力されるシフトパルスに応答して第２のクロック信号を順に抜き取る。これにより、第２のスイッチ群には、第１のクロック信号よりもデューティ比が小さい第２のクロック信号がサンプリング信号として与えられる。そして、第２のスイッチ群の各スイッチは、これらサンプリング信号に応答して入力映像信号を順次サンプルホールドし、画素部の信号ラインに供給する。このとき、サンプリング信号のデューティ比が第１のクロック信号に比べて小さいことで、完全ノンオーバーラップサンプリングを実現できる。
【００２６】
特に本発明では、クロック生成手段を外部クロック生成回路と内部クロック生成回路とに分けている。外部クロック生成回路は第１のクロック信号を供給する一方、内部クロック生成回路は第２のクロック信号を生成する。これにより、外部からパネルに入力するクロック信号の数を減らすことができる。その分、パネルに形成する外部接続用の端子や配線を簡略化することが可能である。又、外部クロック生成回路は、水平駆動回路の動作基準となる第１のクロック信号のみを供給すればよい為、従来から使われている汎用のシステムボードをそのままパネルに接続すればよい。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明に係る表示装置の基本的な構成を示す模式的なブロック図である。図示する様に、本表示装置は画素アレイ部１５、垂直駆動回路１６及び水平駆動回路１７などを集積的に形成したパネル３３で構成されている。画素アレイ部１５は、行状のゲートライン１３、列状の信号ライン１２及び両者が交差する部分に行列状に配された画素１１とで構成されている。垂直駆動回路１６は左右に分かれて配されており、ゲートライン１３の両端に接続して、順次画素１１の行を選択する。水平駆動回路１７は信号ライン１２に接続するとともに所定の周期のクロック信号に基づいて動作し、選択された行の画素１１に順次映像信号を書き込む。更に本表示装置はクロック生成手段を備えており、水平駆動回路１７の動作基準となる第１のクロック信号ＨＣＫ，ＨＣＫＸを生成するとともに、この第１のクロック信号ＨＣＫ，ＨＣＫＸに対して周期が同じで且つデューティ比が小さい第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘを生成する。尚、ＨＣＫＸはＨＣＫの反転信号である。同様に、ＤＣＫ１ＸはＤＣＫ１の反転信号であり、ＤＣＫ２ＸはＤＣＫ２の反転信号である。
【００２８】
本発明の特徴事項として、水平駆動回路１７はシフトレジスタと第１のスイッチ群と第２のスイッチ群とを有する。シフトレジスタは第１のクロック信号ＨＣＫ，ＨＣＫＸに同期してシフト動作を行い、各シフト段からシフトパルスを順次出力する。第１のスイッチ群は、シフトレジスタから順次出力されたシフトパルスに応じて第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘを抜き取る。第２のスイッチ群は、外部から入力される映像信号を第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘに応答して順次サンプリングし、各信号ライン１２に供給する。係る構成により、完全ノンオーバーラップサンプリングを実現できる。
【００２９】
本発明の更なる特徴事項として、前記クロック生成手段は外部クロック生成回路１８と内部クロック生成回路１９とに分かれている。外部クロック生成回路１８はパネル３３の外部にある駆動用のシステムボードに配されており、第１のクロック信号ＨＣＫ，ＨＣＫＸを外部から内部の水平駆動回路１７に供給する。一方、内部クロック生成回路１９はパネル３３の内部に垂直駆動回路１６や水平駆動回路１７とともに形成されており、第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘを内部で生成し水平駆動回路１７に供給している。本実施形態では、内部クロック生成回路１９は、外部クロック生成回路１８から供給された第１のクロック信号ＨＣＫ，ＨＣＫＸを処理して、第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘを生成している。
【００３０】
図２は、表示装置の参考例を示す模式的なブロック図である。本発明に係る表示装置と対比する為に、図１と対応する部分には対応する参照番号を付してある。図１に示した本発明の表示装置と異なる点は、第１のクロック信号ＨＣＫ，ＨＣＫＸと第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘが全て外部クロック生成回路１８から供給されていることであり、パネル３３には何ら内部クロック生成回路は内蔵されていない。図２に示した参考例の場合、外部クロック生成回路１８とパネル３３を接続する為に、最低６個の端子及びこれに関連した配線が必要である。これに対し、図１に示した本発明の表示装置では、外部接続用の端子は２個で済む。
【００３１】
ところで、パネル３３を駆動する為に通常外部のシステムボードが使われており、パネル３３に必要な様々なクロック信号や映像信号を供給している。従来から使われている汎用のシステムボードはクロック信号ＨＣＫ，ＨＣＫＸをパネルに供給する機能を備えている。通常、水平駆動回路はＨＣＫ，ＨＣＫＸで駆動可能である為、システムボードは従来からＨＣＫ，ＨＣＫＸを供給する様に設計されている。これに対し、本発明ではＨＣＫ，ＨＣＫＸとは異なるパルス幅を有するＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘを追加して、水平駆動回路１７を駆動する様にしている。その場合、図２に示した構成では第１及び第２のクロック信号を全てシステムボードから供給しなければならず、本発明に係るパネルに合わせてシステムボードを作り直す必要があり、表示装置全体のコストを上げてしまう。これに対し、図１に示した本発明の構成では、第１のクロック信号ＨＣＫ，ＨＣＫＸを発生する外部クロック生成回路１８をシステムボードに残す一方、第２のクロック信号を生成する内部クロック生成回路１９をパネル３３に取り込んでいる。この結果、図１に示した本発明の表示装置を駆動する為、従来の汎用型システムボードをそのまま使うことが可能となる。当然、パネル３３とシステムボードとを接続する端子数や配線数はそのままである。
【００３２】
図３は、図１に示した内部クロック生成回路１９の具体的な構成例を示すブロック図である。図示の内部クロック生成回路は系統（１）と系統（２）に分かれている。２つの系統は基本的に同一の構成となっており、第１系統（１）は第１のクロック信号ＨＣＫに基づいて第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘを生成している。第２系統（２）は、同じく第１のクロック信号ＨＣＫＸを処理して、第２のクロック信号ＤＣＫ２，ＤＣＫ２Ｘを生成している。第１系統（１）は、直列接続された４個のインバータ５１〜５４と、１個のＮＡＮＤ回路５５と、出力インバータ５６と、２個のバッファ５７，５８を備えている。同様に第２の系統（２）も、４個のインバータ６１〜６４と、１個のＮＡＮＤ回路６５と、出力インバータ６６と、一対の出力バッファ６７，６８を備えている。
【００３３】
第１の系統（１）に着目すると、外部クロック生成回路から供給された第１のクロック信号ＨＣＫは２つに分けられる。一方はそのままＮＡＮＤ回路５５の一方の入力端子に供給される。他方は、直列接続された４個のインバータ５１〜５４からなる遅延回路に供給される。この遅延回路の出力がＮＡＮＤ回路５５の他方の入力端子に供給される。この様にして遅延処理を施されていないＨＣＫと遅延処理を施されたＨＣＫ’が、ＮＡＮＤ回路５５でＮＡＮＤ合成される。ＮＡＮＤ回路５５から出力された信号はインバータ５６によって反転された後バッファ５７を介して、クロック信号ＤＣＫ１として出力される。又、ＮＡＮＤ回路５５の出力端子から出力された信号は分岐してバッファ５８を介し、ＤＣＫ１Ｘとして出力され、水平駆動回路側に送られる。一般的に、パルス信号はインバータを通過する毎に遅延することが知られている。その為、本例では複数のインバータを通過したクロック信号ＨＣＫ’はインバータを通過しないクロック信号ＨＣＫに比べ、数十ｎｓｅｃ遅延する。これら２つのクロック信号ＨＣＫ，ＨＣＫ’をＮＡＮＤ合成することで、目的のクロック信号ＤＣＫ１，ＤＣＫ１Ｘを作成することができる。ＤＣＫ２，ＤＣＫ２Ｘも同様にして、系統（２）で生成される。
【００３４】
図４は、図３に示した内部クロック生成回路の動作説明に供する波形図である。（１）は、図３に示した第１系統（１）の動作を表わしており、（２）は同じく図３に示した第２系統（２）の動作を表わしている。（１）に着目すると、ＨＣＫ’はＨＣＫに比べ所定時間だけ遅延している。この遅延量は、直列接続されたインバータの段数によって最適に設定可能である。遅延処理によって互いに位相がずれたＨＣＫ，ＨＣＫ’をＮＡＮＤ処理することによりＤＣＫ１Ｘが得られる。このＤＣＫ１Ｘを出力インバータで反転処理するとＤＣＫ１が得られる。同様に（２）に示す様に、遅延処理を施されていないＨＣＫＸと遅延処理を施されたＨＣＫＸ’を互いに論理処理することで、ＤＣＫ２が得られる。このＤＣＫ２を反転処理するとＤＣＫ２Ｘが得られる。
【００３５】
図２３は、図１に示した内部クロック生成回路１９の他の構成例を示すブロック図である。理解を容易にする為、図３に示した先の構成例と対応する部分には対応する参照番号を付してある。異なる点は、内部クロック生成回路の系統（１）において、ＮＡＮＤ回路５５の代わりにＡＮＤ回路５５ａを用い、出力インバータ５６をバッファ５８側に接続している事である。本例は、ＮＡＮＤ合成に代えてＡＮＤ合成を用いており、ＡＮＤ回路５５ａの出力をＤＣＫ１とし、ＡＮＤ回路５５ａの出力をインバータ５６で反転したものをＤＣＫ１Ｘとしている。同様に、内部クロック生成回路の系統（２）においても、ＮＡＮＤ回路６５の代わりにＡＮＤ回路６５ａを用い、出力インバータ６６をバッファ６８側に接続している。
【００３６】
図２４は、図１に示した内部クロック生成回路１９の別の構成例を示すブロック図である。理解を容易にする為、図３に示した先の構成例と対応する部分には対応する参照番号を付してある。異なる点は、内部クロック生成回路の系統（１）において、ＨＣＫと、ＨＣＫＸを遅延処理したＨＣＫＸ’とを、互いにＮＡＮＤ処理してＤＣＫ１およびＤＣＫ１Ｘを得ている事である。又、遅延用インバータ５１ないし５ｎ（ｎは偶数）を多数接続して、ＨＣＫに対するＨＣＫＸ’の遅延量を適切に設定することができる。同様に、内部クロック生成回路の系統（２）において、ＨＣＫＸとＨＣＫを遅延処理したＨＣＫ’とを互いにＮＡＮＤ処理してＤＣＫ２およびＤＣＫ２Ｘを得ている。尚、図２４に示した内部クロック生成回路の動作を図２５の波形図に示しておく。
【００３７】
図２６は、図１に示した内部クロック生成回路１９の別の構成例を示すブロック図である。理解を容易にする為、図３に示した先の構成例と対応する部分には対応する参照番号を付してある。異なる点は、内部クロック生成回路の系統（１）において、ＨＣＫとＨＣＫＸを遅延処理したＨＣＫ’とを互いにＮＡＮＤ処理してＤＣＫ１およびＤＣＫ１Ｘを得ている事である。又、遅延用インバータ５１ないし５ｎ（ｎは奇数）を直列接続して、ＨＣＫに対するＨＣＫ’の遅延量を適切に設定する。同様に、内部クロック生成回路の系統（２）において、ＨＣＫＸとＨＣＫを遅延処理したＨＣＫＸ’とをＮＡＮＤ処理してＤＣＫ２およびＤＣＫ２Ｘを得ている。その動作波形図は図４と同様である。
【００３８】
図５は、例えば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の一実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置の構成例を示す回路図である。ここでは、図面の簡略化のために、４行４列の画素配列の場合を例に採って示している。なお、アクティブマトリクス型液晶表示装置では、通常、各画素のスイッチング素子として薄膜トランジスタ（ＴＦＴ；ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）が用いられている。
【００３９】
図５において、行列状に配置された４行４列分の画素１１の各々は、画素トランジスタである薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴのドレイン電極に画素電極が接続された液晶セルＬＣと、薄膜トランジスタＴＦＴのドレイン電極に一方の電極が接続された保持容量Ｃｓとから構成されている。これら画素１１の各々に対して、信号ライン１２−１〜１２−４が各列ごとにその画素配列方向に沿って配線され、ゲートライン１３−１〜１３−４が各行ごとにその画素配列方向に沿って配線されている。
【００４０】
画素１１の各々において、薄膜トランジスタＴＦＴのソース電極（または、ドレイン電極）は、対応する信号ライン１２−１〜１２−４に各々接続されている。薄膜トランジスタＴＦＴのゲート電極は、ゲートライン１３−１〜１３−４に各々接続されている。液晶セルＬＣの対向電極および保持容量Ｃｓの他方の電極は、各画素間で共通にＣｓライン１４に接続されている。このＣｓライン１４には、所定の直流電圧がコモン電圧Ｖｃｏｍとして与えられる。
【００４１】
以上により、画素１１が行列状に配置され、これら画素１１に対して信号ライン１２−１〜１２−４が各列ごとに配線されかつゲートライン１３−１〜１３−４が各行ごとに配線されてなる画素アレイ部１５が構成されている。この画素アレイ部１５において、ゲートライン１３−１〜１３−４の各一端は、画素アレイ部１５の例えば左側に配置された垂直駆動回路１６の各行の出力端に接続されている。
【００４２】
垂直駆動回路１６は、１フィールド期間ごとに垂直方向（行方向）に走査してゲートライン１３−１〜１３−４に接続された各画素１１を行単位で順次選択する処理を行う。すなわち、垂直駆動回路１６からゲートライン１３−１に対して走査パルスＶｇ１が与えられたときには１行目の各列の画素が選択され、ゲートライン１３−２に対して走査パルスＶｇ２が与えられたときには２行目の各列の画素が選択される。以下同様にして、ゲートライン１３−３，１３−４に対して走査パルスＶｇ３，Ｖｇ４が順に与えられる。
【００４３】
画素アレイ部１５の例えば上側には、水平駆動回路１７が配置されている。また、垂直駆動回路１６や水平駆動回路１７に対して各種のクロック信号を与える外部クロック生成回路（タイミングジェネレータ）１８が設けられている。この外部クロック生成回路１８では、垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ、水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸが生成される
【００４４】
外部クロック生成回路１８とは別に、内部クロック生成回路１９が設けられている。この内部クロック生成回路１９では、図６のタイミングチャートに示す様に、水平クロックＨＣＫ，ＨＣＫＸに対して周期が同じ（Ｔ１＝Ｔ２）で且つデューティ比が小さい一対のクロックＤＣＫ１，ＤＣＫ２が生成される。ここで、デューティ比とは、パルス波形においてパルス幅ｔとパルス繰返し周期Ｔとの比である。
【００４５】
本例の場合は、水平クロックＨＣＫ，ＨＣＫＸのデューティ比（ｔ１／Ｔ１）が５０％であり、これよりもクロックＤＣＫ１，ＤＣＫ２のデューティ比（ｔ２／Ｔ２）が小さく、即ちクロックＤＣＫ１，ＤＣＫ２のパルス幅ｔ２が水平クロックＨＣＫ，ＨＣＫＸのパルス幅ｔ１よりも狭く設定されている。
【００４６】
水平駆動回路１７は、入力される映像信号ｖｉｄｅｏを１Ｈ（Ｈは水平走査期間）ごとに順次サンプリングし、垂直駆動回路１６によって行単位で選択される各画素１１に対して書き込む処理を行うためのものであり、本例ではクロックドライブ方式を採用し、シフトレジスタ２１、クロック抜き取りスイッチ群２２およびサンプリングスイッチ群２３を有する構成となっている。
【００４７】
シフトレジスタ２１は、画素アレイ部１５の画素列（本例では、４列）に対応した４段のシフト段（Ｓ／Ｒ段）２１−１〜２１−４からなり、水平スタートパルスＨＳＴが与えられると、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸに同期してシフト動作を行う。これにより、シフトレジスタ２１の各シフト段２１−１〜２１−４からは、図７のタイミングチャートに示すように、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＶｓ１〜Ｖｓ４が順次出力される。
【００４８】
クロック抜き取りスイッチ群２２は、画素アレイ部１５の画素列に対応した４個のスイッチ２２−１〜２２−４からなり、これらスイッチ２２−１〜２２−４の各一端が、内部クロック生成回路１９からクロックＤＣＫ２，ＤＣＫ１を伝送するクロックライン２４−１，２４−２に交互に接続されている。すなわち、スイッチ２２−１，２２−３の各一端がクロックライン２４−１に、スイッチ２２−２，２２−４の各一端がクロックライン２４−２にそれぞれ接続されている。
【００４９】
クロック抜き取りスイッチ群２２の各スイッチ２２−１〜２２−４には、シフトレジスタ２１の各シフト段２１−１〜２１−４から順次出力されるシフトパルスＶｓ１〜Ｖｓ４が与えられる。クロック抜き取りスイッチ群２２の各スイッチ２２−１〜２２−４は、シフトレジスタ２１の各シフト段２１−１〜２１−４からシフトパルスＶｓ１〜Ｖｓ４が与えられると、これらシフトパルスＶｓ１〜Ｖｓ４に応答して順にオン状態となることにより、互いに逆相のクロックＤＣＫ２，ＤＣＫ１を交互に抜き取る。
【００５０】
サンプリングスイッチ群２３は、画素アレイ部１５の画素列に対応した４個のスイッチ２３−１〜２３−４からなり、これらのスイッチ２３−１〜２３−４の各一端が映像信号ｖｉｄｅｏを入力するビデオライン２５に接続されている。このサンプリングスイッチ群２３の各スイッチ２３−１〜２３−４には、クロック抜き取りスイッチ群２２の各スイッチ２２−１〜２２−４によって抜き取られたクロックＤＣＫ２，ＤＣＫ１がサンプリングパルスＶｈ１〜Ｖｈ４として与えられる。
【００５１】
サンプリングスイッチ群２３の各スイッチ２３−１〜２３−４は、クロック抜き取りスイッチ群２２の各スイッチ２２−１〜２２−４からサンプリングパルスＶｈ１〜Ｖｈ４が与えられると、これらサンプリングパルスＶｈ１〜Ｖｈ４に応答して順にオン状態となることにより、ビデオライン２５を通して入力される映像信号ｖｉｄｅｏを順次サンプリングし、画素アレイ部１５の信号ライン１２−１〜１２−４に供給する。
【００５２】
上記構成の本実施形態に係る水平駆動回路１７では、シフトレジスタ２１から順次出力されるシフトパルスＶｓ１〜Ｖｓ４をサンプリングパルスＶｈ１〜Ｖｈ４として用いるのではなく、サンプリングパルスＶｈ１〜Ｖｈ４に同期して、一対のクロックＤＣＫ２，ＤＣＫ１を交互に抜き取り、これらクロックＤＣＫ２，ＤＣＫ１を直接サンプリングパルスＶｈ１〜Ｖｈ４として用いるようにしている。これにより、サンプリングパルスＶｈ１〜Ｖｈ４のばらつきを抑えることができる。その結果、サンプリングパルスＶｈ１〜Ｖｈ４のばらつきに起因するゴーストを除去できることになる。
【００５３】
しかも、本実施形態に係る水平駆動回路１７においては、従来技術の場合のように、シフトレジスタ２１のシフト動作の基準となる水平クロックＨＣＫＸ，ＨＣＫを抜き取ってサンプリングパルスＶｈ１〜Ｖｈ４として用いるのではなく、水平クロックＨＣＫＸ，ＨＣＫに対して同じ周期でかつデューティ比の小さいクロックＤＣＫ２，ＤＣＫ１を別途生成し、これらクロックＤＣＫ２，ＤＣＫ１を抜き取ってサンプリングパルスＶｈ１〜Ｖｈ４として用いるようにしているので、次のような作用効果が得られる。
【００５４】
すなわち、クロックＤＣＫ２，ＤＣＫ１がクロック抜き取りスイッチ群２２の各スイッチ２２−１〜２２−４で抜き取られ、サンプリングスイッチ群２３の各スイッチ２３−１〜２３−４に与えられるまでの伝送過程において、配線抵抗や寄生容量などに起因してパルスに遅延が生じ、抜き取られたクロックＤＣＫ２，ＤＣＫ１の波形になまりが生じたとしても、特に図８のタイミングチャートから明らかなように、抜き取られたクロックＤＣＫ２，ＤＣＫ１の各々が前後のパルスとの間で完全ノンオーバーラップの波形となる。
【００５５】
そして、この完全ノンオーバーラップ波形のクロックＤＣＫ２，ＤＣＫ１をサンプリングパルスＶｈ１〜Ｖｈ４として用いることにより、サンプリングスイッチ群２３において、あるｋ段目に着目したとき、ｋ＋１段目のサンプリングスイッチがオンする前に必ずｋ段目のサンプリングスイッチによる映像信号ｖｉｄｅｏのサンプリングを完了することができる。
【００５６】
これにより、サンプリングスイッチ群２３の各スイッチ２３−１〜２３−４がオンする瞬間に、たとえビデオライン２５に充放電ノイズが乗るとしても、図８に示すように、次の段のスイッチングによって充放電ノイズが発生する以前に必ず自段のサンプリングが行われるため、充放電ノイズをサンプリングするのを防ぐことができる。その結果、水平駆動の際に、サンプリングパルス相互間での完全ノンオーバーラップサンプリングを実現できるため、オーバーラップサンプリングに起因する縦スジの発生を抑えることができる。
【００５７】
また、完全ノンオーバーラップサンプリングを実現できることで、ゴーストが発生しないゴーストマージンを従来よりも大きくとることもできる。以下に、この点について詳述する。図９に、例えばＳ／Ｈ＝０〜５のサンプルホールドポジションをとる映像信号ｖｉｄｅｏと完全ノンオーバーラップのサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係を示す。
【００５８】
先ず、Ｓ／Ｈ＝１のときについて考える。Ｓ／Ｈ＝１のときの映像信号ｖｉｄｅｏとサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変化を図１０に示す。Ｓ／Ｈ＝１では、ｋ−１段目のサンプリングパルスＶｈｋ−１と映像信号ｖｉｄｅｏの黒信号部（パルス部）とオーバーラップしない。したがって、サンプリングパルスＶｈｋによってパルス状の映像信号ｖｉｄｅｏをサンプリングした際に、ｋ段目の信号ラインにのみ黒信号が書き込まれるため、水平スキャン手前方向にゴーストは発生しない。
【００５９】
次に、Ｓ／Ｈ＝５のときについて考える。Ｓ／Ｈ＝５のときの映像信号ｖｉｄｅｏとサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変化を図１１に示す。Ｓ／Ｈ＝５では、映像黒信号はｋ＋１段目のサンプリングパルスＶｈｋ＋１とオーバーラップしてしまう。ｋ＋１段目の信号ラインには、サンプリングスイッチがオンしたときに黒信号が書き込まれ、その後はグレーレベルまで戻ろうとする。しかし、オーバーラップ量が大きいために、信号ラインの電位はグレーレベルまでは戻りきらない。したがって、水平スキャン後ろ方向にゴーストが発生する。
【００６０】
Ｓ／Ｈ＝１〜４でもＳ／Ｈ＝５のときと同様に、ｋ＋１段目のサンプリングパルスＶｈｋ＋１と映像黒信号部とはオーバーラップしており、サンプリングスイッチがオンしたときに信号ラインに黒信号が書き込まれる。しかし、Ｓ／Ｈ＝５のときに比べてオーバーラップ量が小さく、書き込まれる黒レベルが低いため、信号ラインの電位はグレーレベルまで戻りきることができる。したがって、水平スキャン後ろ方向にゴーストは発生しない。
【００６１】
ここで、サンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１が相互にオーバーラップすることで、オーバーラップサンプリングとなる従来技術の場合と対比とすると、従来技術ではゴーストマージンがＳ／Ｈ＝２，３，４の３つであるのに対して、完全ノンオーバーラップサンプリングの本方式ではＳ／Ｈ＝２，３，４にＳ／Ｈ＝０，１の２つが加わって計５つがゴーストマージンとなり、ゴーストマージンを上げることができる。
【００６２】
なお、上記実施形態では、アナログ映像信号を入力とし、これをサンプリングして点順次にて各画素を駆動するアナログインターフェース駆動回路を搭載した液晶表示装置に適用した場合について説明したが、ディジタル映像信号を入力とし、これをラッチした後アナログ映像信号に変換し、このアナログ映像信号をサンプリングして点順次にて各画素を駆動するディジタルインターフェース駆動回路を搭載した液晶表示装置にも、同様に適用可能である。
【００６３】
また、上記実施形態においては、各画素の表示エレメント（電気光学素子）として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとしてエレクトロルミネッセンス（ＥＬ：ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いたアクティブマトリクス型ＥＬ表示装置など、水平駆動回路にクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置全般に適用可能である。
【００６４】
点順次駆動方式としては、周知の１Ｈ反転駆動方式やドット反転駆動方式の外に、映像信号を書き込んだ後の画素配列において、画素の極性が隣り合う左右の画素で同極性となり、かつ上下の画素で逆極性となるように、隣り合う画素列間で奇数行離れた２行、例えば上下の２行の画素に互いに逆極性の映像信号を同時に書き込むいわゆるドットライン反転駆動方式などがある。
【００６５】
図１２は、本発明に係る表示装置の全体構成を示す模式的なブロック図である。図示する様に、本表示装置は、映像信号源３１、システムボード３２及びＬＣＤパネル３３とで構成されている。このシステム構成において、システムボード３２では、映像信号源３１から出力される映像信号に対して先述したサンプルホールドポジションの調整などの信号処理が行われる。システムボード３２には、図１及び図５に示した外部クロック生成回路１８も搭載されている。そして、ＬＣＤパネル３３として、図１及び図５に示した実施形態に係る点順次駆動方式のアクティブマトリクス型液晶パネルが用いられる。前述した様に、このＬＣＤパネル３３には、内部クロック生成回路１９が内蔵されている。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、点順次駆動方式のアクティブマトリクス型表示装置において、クロックドライブ方式にて水平駆動を行う際に、水平走査の基準となる第１のクロック信号に対して周期が同じでかつデューティ比が小さい第２のクロック信号を生成し、この第２のクロック信号を抜き取ってサンプリングパルスとして映像信号のサンプリングを行うようにしたことにより、完全ノンオーバーラップサンプリングを実現できるため、オーバーラップサンプリングに起因する縦スジの発生を抑えることができるとともに、ゴーストマージンを上げることができる。特に、本発明によれば、外部から供給される第１のクロック信号を処理して第２のクロック信号を内部的に作成している。これにより、パネルに形成すべき端子の数及び配線の本数の増加を抑制することができる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の基本的な構成を示すブロック図である。
【図２】表示装置の参考例を示す模式的なブロック図である。
【図３】図１に示した表示装置に組み込まれる内部クロック生成回路の具体的な構成例を示すブロック図である。
【図４】図３に示した内部クロック生成回路の動作説明に供するタイミングチャートである。
【図５】本発明の一実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置の構成例を示す回路図である。
【図６】水平クロックＨＣＫ，ＨＣＫＸとクロックＤＣＫ１，ＤＣＫ２とのタイミング関係を示すタイミングチャートである。
【図７】本実施形態に係るクロックドライブ方式水平駆動回路の動作説明のためのタイミングチャートである。
【図８】本実施形態に係るクロックドライブ方式水平駆動回路における映像信号のサンプリング動作時のタイミングチャートである。
【図９】Ｓ／Ｈ＝０〜５のサンプルホールドポジションをとる映像信号ｖｉｄｅｏと完全ノンオーバーラップのサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係を示すタイミングチャートである。
【図１０】Ｓ／Ｈ＝１のときの映像信号ｖｉｄｅｏと完全ノンオーバーラップのサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変化を示すタイミングチャートである。
【図１１】Ｓ／Ｈ＝５のときの映像信号ｖｉｄｅｏと完全ノンオーバーラップのサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変化を示すタイミングチャートである。
【図１２】本発明に係る表示装置のシステム構成を示すブロック図である。
【図１３】従来例に係るクロックドライブ方式水平駆動回路の構成の一例を示すブロック図図である。
【図１４】従来例に係るクロックドライブ方式水平駆動回路の動作説明のためのタイミングチャートである。
【図１５】従来例に係るクロックドライブ方式水平駆動回路における映像信号のサンプリング動作時のタイミングチャートである。
【図１６】映像信号をｍ系統で並行して入力する場合のサンプリングスイッチ群の構成を示す図である。
【図１７】パルス状の映像信号になまりが生じた状態を示す波形図である。
【図１８】Ｓ／Ｈ＝０〜５のサンプルホールドポジションをとる映像信号ｖｉｄｅｏとオーバーラップしたサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係を示すタイミングチャートである。
【図１９】Ｓ／Ｈ＝１のときの映像信号ｖｉｄｅｏとオーバーラップしたサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変化を示すタイミングチャートである。
【図２０】水平スキャン手前方向にゴーストが生じた状態を示す図である。
【図２１】Ｓ／Ｈ＝５のときの映像信号ｖｉｄｅｏとオーバーラップしたサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変化を示すタイミングチャートである。
【図２２】水平スキャン後ろ方向にゴーストが生じた状態を示す図である。
【図２３】図１に示した表示装置に組み込まれる内部クロック生成回路の他の構成例を示すブロック図である。
【図２４】図１に示した表示装置に組み込まれる内部クロック生成回路の別の構成例を示すブロック図である。
【図２５】図２４に示した内部クロック生成回路の動作説明に供するタイミングチャートである。
【図２６】図１に示した表示装置に組み込まれる内部クロック生成回路の更に別の構成例を示すブロック図である。
【符号の説明】
１１…画素、１２−１〜１２−４…信号ライン、１３−１〜１３−４…ゲートライン、１５…画素部、１６…垂直駆動回路、１７…水平駆動回路、１８…外部クロック生成回路、１９…内部クロック生成回路、２１…シフトレジスタ、２２…クロック抜き取りスイッチ群、２３…サンプリングスイッチ群

Claims (5)

1. 行状のゲートライン、列状の信号ライン及び両者が交差する部分に行列状に配された画素を有するパネルと、
   該ゲートラインに接続し順次画素の行を選択する垂直駆動回路と、
   該信号ラインに接続するとともに所定の周期のクロック信号に基づいて動作し、選択された行の画素に順次映像信号を書き込む水平駆動回路と、
   該水平駆動回路の動作基準となる第１のクロック信号を生成するとともに、この第１のクロック信号に対して周期が同じでかつデューティ比が小さく第１のクロック信号に含まれるパスルより幅の狭いパルスを含む第２のクロック信号を生成するクロック生成手段とからなり、
   前記水平駆動回路は、該クロック生成手段から該第１のクロック信号とスタートパルスを受け入れ該第１のクロック信号に同期して該スタートパルスのシフト動作を行い各シフト段からシフトパルスを順次出力するシフトレジスタと、前記シフトレジスタから順次出力される前記シフトパルスに応答して前記第２のクロック信号に含まれるパルスを抜き取ってサンプリングパルスにする第１のスイッチ群と、入力される映像信号を前記第１のスイッチ群の各スイッチによって抜き取られた前記第２のクロック信号のパルスからなる該サンプリングパルスに応答して順次サンプリングし各信号ラインに供給する第２のスイッチ群とを有し、
   前記クロック生成手段は、パネルの外部に配され該第１のクロック信号を外部的に該水平駆動回路に供給する外部クロック生成回路と、パネルの内部に形成され該第２のクロック信号を内部的に該水平駆動回路に供給する内部クロック生成回路とに分かれていることを特徴とする表示装置。
2. 前記内部クロック生成回路は、該外部クロック生成回路から供給された第１のクロック信号を処理して該第２のクロック信号を生成することを特徴とする請求項１記載の表示装置。
3. 前記内部クロック生成回路は、第１のクロック信号を遅延処理する遅延回路を含んでおり、遅延処理が施される前の第１のクロック信号と遅延処理された後の第１のクロック信号とにより該第２のクロック信号を生成することを特徴とする請求項２記載の表示装置。
4. 前記遅延回路は、直列接続された偶数個のインバータからなることを特徴とする請求項３記載の表示装置。
5. 前記内部クロック生成回路は、遅延処理を施される前の第１のクロック信号と遅延処理された後の第１のクロック信号とを互いにＮＡＮＤ合成して該第２のクロック信号を生成するＮＡＮＤ回路を有することを特徴とする請求項３記載の表示装置。

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