JP2003066914A - 表示装置 - Google Patents

表示装置

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JP2003066914A JP2001254800A JP2001254800A JP2003066914A JP 2003066914 A JP2003066914 A JP 2003066914A JP 2001254800 A JP2001254800 A JP 2001254800A JP 2001254800 A JP2001254800 A JP 2001254800A JP 2003066914 A JP2003066914 A JP 2003066914A
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Abstract

(57)【要約】 【課題】 オーバーラップサンプリングに起因する縦ス
ジの発生を抑える。 【解決手段】水平駆動回路１７は、第１のクロック信号
ＨＣＫに同期してシフト動作を行い各シフト段からシフ
トパルスを順次出力するシフトレジスタと、このシフト
レジスタから順次出力されるシフトパルスに応答して第
２のクロック信号ＤＣＫを抜き取る第１のスイッチ群
と、入力される映像信号を第１のスイッチ群の各スイッ
チによって抜き取られた第２のクロック信号ＤＣＫに応
答して順次サンプリングして各信号ライン１２に供給す
る第２のスイッチ群とを有する。又、パネル３３の外部
に配され第１のクロック信号ＨＣＫを外部的に水平駆動
回路１７に供給する外部クロック生成回路１８と、パネ
ル３３の内部に形成され第２のクロック信号ＤＣＫを内
部的に水平駆動回路１７に供給する内部クロック生成回
路１９とが配されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は表示装置に関し、特
に水平駆動回路にいわゆるクロックドライブ方式を採用
した点順次駆動方式のアクティブマトリクス型表示装置
に関する。
【０００２】
【従来の技術】表示装置、例えば液晶セルを画素の表示
エレメント（電気光学素子）に用いたアクティブマトリ
クス型液晶表示装置において、点順次駆動方式の水平駆
動回路として、例えばクロックドライブ方式を採用した
構成のものが知られている。このクロックドライブ方式
の水平駆動回路の従来例を図１３に示す。図１３におい
て、水平駆動回路１００は、シフトレジスタ１０１、ク
ロック抜き取りスイッチ群１０２およびサンプリングス
イッチ群１０３を有する構成となっている。
【０００３】シフトレジスタ１０１は、ｎ段のシフト段
(転送段)からなり、水平スタートパルスＨＳＴが与えら
れると、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸに
同期してシフト動作を行う。これにより、シフトレジス
タ１０１の各シフト段からは、図１４のタイミングチャ
ートに示すように、水平クロックＨＣＫ，ＨＣＫＸの周
期と同じパルス幅を持つシフトパルスＶｓ１〜Ｖｓｎが
順次出力される。これらシフトパルスＶｓ１〜Ｖｓｎ
は、クロック抜き取りスイッチ群１０２の各スイッチ１
０２-1〜１０２-nに与えられる。
【０００４】クロック抜き取りスイッチ群１０２のスイ
ッチ１０２-1〜１０２-nは、各一端が水平クロックＨＣ
ＫＸ，ＨＣＫを入力するクロックライン１０４-1，１０
４-2に交互に接続されており、シフトレジスタ１０１の
各シフト段からシフトパルスＶｓ１〜Ｖｓｎが与えられ
ることにより、順次オン状態となって水平クロックＨＣ
ＫＸ，ＨＣＫを順に抜き取る。これら抜き取られた各パ
ルスは、サンプリングパルスＶｈ１〜Ｖｈｎとしてサン
プリングスイッチ群１０３の各スイッチ１０３-1〜１０
３-nに与えられる。
【０００５】サンプリングスイッチ群１０３のスイッチ
１０３-1〜１０３-nは、映像信号ｖｉｄｅｏを伝送する
ビデオライン１０５に各一端が接続されており、クロッ
ク抜き取りスイッチ群１０２のスイッチ１０２-1〜１０
２-nで抜き取られて順次与えられるサンプリングパルス
Ｖｈ１〜Ｖｈｎに応答して順にオン状態になることによ
って映像信号ｖｉｄｅｏをサンプリングし、画素アレイ
部（図示せず）の信号ライン１０６-1〜１０６-nに供給
する。
【０００６】
【発明が解決しようとする課題】上述した従来例に係る
クロックドライブ方式の水平駆動回路１００では、水平
クロックＨＣＫＸ，ＨＣＫがクロック抜き取りスイッチ
群１０２の各スイッチ１０２-1〜１０２-nで抜き取ら
れ、サンプリングスイッチ群１０３の各スイッチ１０３
-1〜１０３-nに対してサンプリングパルスＶｈ１〜Ｖｈ
ｎとして与えられるまでの伝送過程において、配線抵抗
や寄生容量などに起因してパルスに遅延が生じる。
【０００７】すると、この伝送過程でのパルスの遅延に
よって、サンプリングパルスＶｈ１〜Ｖｈｎの波形にな
まりが生じる。その結果、例えば２段目のサンプリング
パルスＶｈ２に着目すると、特に図１５のタイミングチ
ャートから明らかなように、２段目のサンプリングパル
スＶｈ２とその前後の１段目，３段目のサンプリングパ
ルスＶｈ１，Ｖｈ３との間に波形のオーバーラップが生
じる。
【０００８】ところで、一般的に、サンプリングスイッ
チ群１０３の各スイッチ１０３-1〜１０３-nがオンする
瞬間に、ビデオライン１０５には信号ライン１０３-1〜
１０３-nとの電位の関係から、図１５に示すように充放
電ノイズが乗ってしまう。
【０００９】このような状況下において、上述したよう
に、サンプリングパルスＶｈ２が前後の段間でオーバー
ラップしていると、サンプリングパルスＶｈ２に基づく
２段目のサンプリングタイミングでは、３段目のサンプ
リングスイッチ１０３-3がオンすることによって生じる
充放電ノイズをサンプリングしてしまう。なお、サンプ
リングスイッチ１０３-1〜１０３-nは、サンプリングパ
ルスＶｈ１〜Ｖｈｎが"Ｌ"レベルになるタイミングでビ
デオライン１０５の電位をサンプルホールドすることに
なる。
【００１０】このとき、ビデオライン１０５に乗る充放
電ノイズにばらつきが生じ、またサンプリングパルスＶ
ｈ１〜Ｖｈｎの各々が"Ｌ"レベルになるタイミングにも
ばらつきが生じるため、サンプリングスイッチ１０３-1
〜１０３-nによるサンプリング電位にもばらつきが生じ
る。その結果、このサンプリング電位のばらつきが表示
画面上に縦スジとなって現れ、画品位を損なうことにな
る。
【００１１】一方、点順次駆動方式のアクティブマトリ
クス型液晶表示装置では、高精細化に伴って特に水平方
向の画素数が増えると、１系統で入力される映像信号ｖ
ｉｄｅｏを、限られた水平有効期間内で全画素について
順番にサンプリングするためのサンプリング時間を十分
に確保するのが難しくなる。そこで、サンプリング時間
を十分に確保するため、図１６に示すように、映像信号
をｍ系統（ｍは２以上の整数）で並行して入力する一
方、水平方向のｍ個の画素を単位としてｍ個のサンプリ
ングスイッチを設け、１つのサンプリングパルスでｍ個
のサンプリングスイッチを同時に駆動することによって
ｍ画素単位で順次書き込みを行う方式が採られることに
なる。
【００１２】ここで、単位画素数ｍ以下の幅を持つ細い
黒線を表示する場合を考える。このような黒線表示を行
う場合に、映像信号ｖｉｄｅｏは、図１７（Ａ）に示す
ように、黒レベルの部分がパルス状になり、またそのパ
ルス幅がサンプリングパルス（Ｂ）のパルス幅と等しい
波形として入力される。このパルス状の映像信号ｖｉｄ
ｅｏは矩形波が理想的であるが、映像信号ｖｉｄｅｏを
伝送するビデオラインの配線抵抗や寄生容量などに起因
して、図１７（Ｃ）に示すように、パルス波形の立ち上
がりや立ち下がりがなまってしまう（映像信号ｖｉｄｅ
ｏ′）。
【００１３】このように、立ち上がりや立ち下がりがな
まったパルス状の映像信号ｖｉｄｅｏ′をサンプリング
パルスＶｈ１〜Ｖｈｎでサンプルホールドを行うと、本
来ｋ段目のサンプリングパルスＶｈｋでパルス状の映像
信号ｖｉｄｅｏ′をサンプルホールドする筈が、前段の
サンプリングパルスＶｈｋ−１で映像信号ｖｉｄｅｏの
立ち上がり部分をサンプルホールドしたり、あるいは次
段のサンプリングパルスＶｈｋ＋１で映像信号ｖｉｄｅ
ｏ′の立ち下がり部分をサンプルホールドすることにな
る。その結果、ゴーストが発生する。ここで、ゴースト
とは、正規の画像からずれて重複して生じる望ましくな
い妨害像を言う。
【００１４】サンプリングパルスＶｈｋに対する映像信
号ｖｉｄｅｏ′（以下、単に映像信号ｖｉｄｅｏと記
す）の位相関係は、映像信号ｖｉｄｅｏを処理する回路
において、映像信号ｖｉｄｅｏの時間軸上の位置、即ち
サンプルホールドポジションを調整することにより、図
１８に示すように、例えばＳ／Ｈ＝０〜５の６段階に変
更することができる。
【００１５】ここで、サンプルホールドによるゴースト
発生依存について述べる。先ず、Ｓ／Ｈ＝１のときにつ
いて考える。Ｓ／Ｈ＝１のときの映像信号ｖｉｄｅｏと
サンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１と
の位相関係および信号ラインの電位変化を図１９に示
す。Ｓ／Ｈ＝１では、サンプリングパルスＶｈｋによっ
てパルス状の映像信号ｖｉｄｅｏがサンプルホールドさ
れることにより、ｋ段目の信号ラインに黒信号が書き込
まれ、黒線が表示される。
【００１６】しかし同時に、映像信号ｖｉｄｅｏの黒信
号部（パルス部）がｋ−１段目のサンプリングパルスＶ
ｈｋ−１とオーバーラップしているため、ｋ−１段目の
信号ラインにも黒信号が書き込まれる。これにより、図
２０に示すように、ｋ−１段目の位置、即ち水平スキャ
ン手前方向にゴーストが発生してしまう。同様に、Ｓ／
Ｈ＝０でも、ｋ−１段目のサンプリングパルスＶｈｋ−
１と映像信号ｖｉｄｅｏの黒信号部とがオーバーラップ
しており、水平スキャン手前方向にゴーストが発生して
しまう。
【００１７】次に、Ｓ／Ｈ＝５のときについて考える。
Ｓ／Ｈ＝５のときの映像信号ｖｉｄｅｏとサンプリング
パルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係お
よび信号ラインの電位変化を図２１に示す。Ｓ／Ｈ＝５
では、映像黒信号はｋ＋１段目のサンプリングパルスＶ
ｈｋ＋１とオーバーラップしてしまう。ｋ＋１段目の信
号ラインには、サンプリングスイッチがオンしたときに
黒信号が書き込まれ、その後はグレーレベルまで戻ろう
とする。しかし、オーバーラップ量が大きいため、信号
ラインの電位はグレーレベルまでは戻りきらない。その
ため、図２２に示すように、ｋ＋１段目の位置、即ち水
平スキャン後ろ方向にゴーストが発生してしまう。
【００１８】Ｓ／Ｈ＝１〜４でもＳ／Ｈ＝５のときと同
様に、ｋ＋１段目のサンプリングパルスＶｈｋ＋１と映
像黒信号部とはオーバーラップしており、サンプリング
スイッチがオンしたときに信号ラインに黒信号が書き込
まれる。しかし、Ｓ／Ｈ＝５のときに比べてオーバーラ
ップ量が小さく、書き込まれる黒レベルが低いため、信
号ラインの電位はグレーレベルまで戻りきることができ
る。したがって、ゴーストは発生しない。
【００１９】上述したようなプロセスにて、映像信号ｖ
ｉｄｅｏとサンプリングパルスとのオーバーラップに起
因してゴーストが発生する。ここで、Ｓ／Ｈ＝２，３，
４のように前後どちらにもゴーストが発生しないサンプ
ルホールドポジションの数をゴーストに対するマージン
（以下、ゴーストマージンと称す）とする。
【００２０】このように、ビデオラインの配線抵抗や寄
生容量などに起因して、パルス状の映像信号ｖｉｄｅｏ
の立ち上がりや立ち下がりに生じる波形のなまりの問題
は避けられなくても、映像信号ｖｉｄｅｏを処理する回
路部分において、最適なサンプルホールドポジションを
設定することにより、ゴーストの発生を回避することが
できる。
【００２１】しかしながら、ビデオラインの配線抵抗や
寄生容量などに起因して、パルス状の映像信号ｖｉｄｅ
ｏの立ち上がりや立ち下がりに波形のなまりが生じるこ
とにより、当該映像信号ｖｉｄｅｏのパルス波形部分が
前段あるいは次段のサンプリングパルスとオーバーラッ
プしてしまうため、その分だけゴーストマージンを大き
くとれないことになる。上記の例では、ゴーストマージ
ンがＳ／Ｈ＝２，３，４の３つとなる。
【００２２】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、クロックドライブ方
式にて水平駆動を行う際に完全ノンオーバーラップサン
プリングを実現することで、オーバーラップサンプリン
グに起因する縦スジの発生を抑えるとともに、ゴースト
マージンを大きく設定できるようにした表示装置を提供
することにある。
【００２３】
【課題を解決するための手段】上述した本発明の目的を
達成する為に以下の手段を講じた。即ち、本発明に係る
表示装置は、行状のゲートライン、列状の信号ライン及
び両者が交差する部分に行列状に配された画素を有する
パネルと、該ゲートラインに接続し順次画素の行を選択
する垂直駆動回路と、該信号ラインに接続するとともに
所定の周期のクロック信号に基づいて動作し、選択され
た行の画素に順次映像信号を書き込む水平駆動回路と、
該水平駆動回路の動作基準となる第１のクロック信号を
生成するとともに、この第１のクロック信号に対して周
期が同じでかつデューティ比が小さい第２のクロック信
号を生成するクロック生成手段とからなる。前記水平駆
動回路は、前記第１のクロック信号に同期してシフト動
作を行い各シフト段からシフトパルスを順次出力するシ
フトレジスタと、前記シフトレジスタから順次出力され
る前記シフトパルスに応答して前記第２のクロック信号
を抜き取る第１のスイッチ群と、入力される映像信号を
前記第１のスイッチ群の各スイッチによって抜き取られ
た前記第２のクロック信号に応答して順次サンプリング
し各信号ラインに供給する第２のスイッチ群とを有す
る。前記クロック生成手段は、パネルの外部に配され該
第１のクロック信号を外部的に該水平駆動回路に供給す
る外部クロック生成回路と、パネルの内部に形成され該
第２のクロック信号を内部的に該水平駆動回路に供給す
る内部クロック生成回路とに分かれている。
【００２４】好ましくは、前記内部クロック生成回路
は、該外部クロック生成回路から供給された第１のクロ
ック信号を処理して該第２のクロック信号を生成する。
この場合、前記内部クロック生成回路は、第１のクロッ
ク信号を遅延処理する遅延回路を含んでおり、遅延処理
が施される前の第１のクロック信号と遅延処理された後
の第１のクロック信号とにより該第２のクロック信号を
生成する。例えば、前記遅延回路は、直列接続された偶
数個のインバータからなる。又、前記内部クロック生成
回路は、遅延処理を施される前の第１のクロック信号と
遅延処理された後の第１のクロック信号とを互いにＮＡ
ＮＤ合成して該第２のクロック信号を生成するＮＡＮＤ
回路を有する。
【００２５】上記の構成において、第１のスイッチ群の
各スイッチは、シフトレジスタから第１のクロック信号
に同期して順次出力されるシフトパルスに応答して第２
のクロック信号を順に抜き取る。これにより、第２のス
イッチ群には、第１のクロック信号よりもデューティ比
が小さい第２のクロック信号がサンプリング信号として
与えられる。そして、第２のスイッチ群の各スイッチ
は、これらサンプリング信号に応答して入力映像信号を
順次サンプルホールドし、画素部の信号ラインに供給す
る。このとき、サンプリング信号のデューティ比が第１
のクロック信号に比べて小さいことで、完全ノンオーバ
ーラップサンプリングを実現できる。
【００２６】特に本発明では、クロック生成手段を外部
クロック生成回路と内部クロック生成回路とに分けてい
る。外部クロック生成回路は第１のクロック信号を供給
する一方、内部クロック生成回路は第２のクロック信号
を生成する。これにより、外部からパネルに入力するク
ロック信号の数を減らすことができる。その分、パネル
に形成する外部接続用の端子や配線を簡略化することが
可能である。又、外部クロック生成回路は、水平駆動回
路の動作基準となる第１のクロック信号のみを供給すれ
ばよい為、従来から使われている汎用のシステムボード
をそのままパネルに接続すればよい。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明に係
る表示装置の基本的な構成を示す模式的なブロック図で
ある。図示する様に、本表示装置は画素アレイ部１５、
垂直駆動回路１６及び水平駆動回路１７などを集積的に
形成したパネル３３で構成されている。画素アレイ部１
５は、行状のゲートライン１３、列状の信号ライン１２
及び両者が交差する部分に行列状に配された画素１１と
で構成されている。垂直駆動回路１６は左右に分かれて
配されており、ゲートライン１３の両端に接続して、順
次画素１１の行を選択する。水平駆動回路１７は信号ラ
イン１２に接続するとともに所定の周期のクロック信号
に基づいて動作し、選択された行の画素１１に順次映像
信号を書き込む。更に本表示装置はクロック生成手段を
備えており、水平駆動回路１７の動作基準となる第１の
クロック信号ＨＣＫ，ＨＣＫＸを生成するとともに、こ
の第１のクロック信号ＨＣＫ，ＨＣＫＸに対して周期が
同じで且つデューティ比が小さい第２のクロック信号Ｄ
ＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘを生成す
る。尚、ＨＣＫＸはＨＣＫの反転信号である。同様に、
ＤＣＫ１ＸはＤＣＫ１の反転信号であり、ＤＣＫ２Ｘは
ＤＣＫ２の反転信号である。
【００２８】本発明の特徴事項として、水平駆動回路１
７はシフトレジスタと第１のスイッチ群と第２のスイッ
チ群とを有する。シフトレジスタは第１のクロック信号
ＨＣＫ，ＨＣＫＸに同期してシフト動作を行い、各シフ
ト段からシフトパルスを順次出力する。第１のスイッチ
群は、シフトレジスタから順次出力されたシフトパルス
に応じて第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，Ｄ
ＣＫ２，ＤＣＫ２Ｘを抜き取る。第２のスイッチ群は、
外部から入力される映像信号を第２のクロック信号ＤＣ
Ｋ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘに応答して順
次サンプリングし、各信号ライン１２に供給する。係る
構成により、完全ノンオーバーラップサンプリングを実
現できる。
【００２９】本発明の更なる特徴事項として、前記クロ
ック生成手段は外部クロック生成回路１８と内部クロッ
ク生成回路１９とに分かれている。外部クロック生成回
路１８はパネル３３の外部にある駆動用のシステムボー
ドに配されており、第１のクロック信号ＨＣＫ，ＨＣＫ
Ｘを外部から内部の水平駆動回路１７に供給する。一
方、内部クロック生成回路１９はパネル３３の内部に垂
直駆動回路１６や水平駆動回路１７とともに形成されて
おり、第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣ
Ｋ２，ＤＣＫ２Ｘを内部で生成し水平駆動回路１７に供
給している。本実施形態では、内部クロック生成回路１
９は、外部クロック生成回路１８から供給された第１の
クロック信号ＨＣＫ，ＨＣＫＸを処理して、第２のクロ
ック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘ
を生成している。
【００３０】図２は、表示装置の参考例を示す模式的な
ブロック図である。本発明に係る表示装置と対比する為
に、図１と対応する部分には対応する参照番号を付して
ある。図１に示した本発明の表示装置と異なる点は、第
１のクロック信号ＨＣＫ，ＨＣＫＸと第２のクロック信
号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘが全て
外部クロック生成回路１８から供給されていることであ
り、パネル３３には何ら内部クロック生成回路は内蔵さ
れていない。図２に示した参考例の場合、外部クロック
生成回路１８とパネル３３を接続する為に、最低６個の
端子及びこれに関連した配線が必要である。これに対
し、図１に示した本発明の表示装置では、外部接続用の
端子は２個で済む。
【００３１】ところで、パネル３３を駆動する為に通常
外部のシステムボードが使われており、パネル３３に必
要な様々なクロック信号や映像信号を供給している。従
来から使われている汎用のシステムボードはクロック信
号ＨＣＫ，ＨＣＫＸをパネルに供給する機能を備えてい
る。通常、水平駆動回路はＨＣＫ，ＨＣＫＸで駆動可能
である為、システムボードは従来からＨＣＫ，ＨＣＫＸ
を供給する様に設計されている。これに対し、本発明で
はＨＣＫ，ＨＣＫＸとは異なるパルス幅を有するＤＣＫ
１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘを追加して、水
平駆動回路１７を駆動する様にしている。その場合、図
２に示した構成では第１及び第２のクロック信号を全て
システムボードから供給しなければならず、本発明に係
るパネルに合わせてシステムボードを作り直す必要があ
り、表示装置全体のコストを上げてしまう。これに対
し、図１に示した本発明の構成では、第１のクロック信
号ＨＣＫ，ＨＣＫＸを発生する外部クロック生成回路１
８をシステムボードに残す一方、第２のクロック信号を
生成する内部クロック生成回路１９をパネル３３に取り
込んでいる。この結果、図１に示した本発明の表示装置
を駆動する為、従来の汎用型システムボードをそのまま
使うことが可能となる。当然、パネル３３とシステムボ
ードとを接続する端子数や配線数はそのままである。
【００３２】図３は、図１に示した内部クロック生成回
路１９の具体的な構成例を示すブロック図である。図示
の内部クロック生成回路は系統（１）と系統（２）に分
かれている。２つの系統は基本的に同一の構成となって
おり、第１系統（１）は第１のクロック信号ＨＣＫに基
づいて第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘを生成
している。第２系統（２）は、同じく第１のクロック信
号ＨＣＫＸを処理して、第２のクロック信号ＤＣＫ２，
ＤＣＫ２Ｘを生成している。第１系統（１）は、直列接
続された４個のインバータ５１〜５４と、１個のＮＡＮ
Ｄ回路５５と、出力インバータ５６と、２個のバッファ
５７，５８を備えている。同様に第２の系統（２）も、
４個のインバータ６１〜６４と、１個のＮＡＮＤ回路６
５と、出力インバータ６６と、一対の出力バッファ６
７，６８を備えている。
【００３３】第１の系統（１）に着目すると、外部クロ
ック生成回路から供給された第１のクロック信号ＨＣＫ
は２つに分けられる。一方はそのままＮＡＮＤ回路５５
の一方の入力端子に供給される。他方は、直列接続され
た４個のインバータ５１〜５４からなる遅延回路に供給
される。この遅延回路の出力がＮＡＮＤ回路５５の他方
の入力端子に供給される。この様にして遅延処理を施さ
れていないＨＣＫと遅延処理を施されたＨＣＫ’が、Ｎ
ＡＮＤ回路５５でＮＡＮＤ合成される。ＮＡＮＤ回路５
５から出力された信号はインバータ５６によって反転さ
れた後バッファ５７を介して、クロック信号ＤＣＫ１と
して出力される。又、ＮＡＮＤ回路５５の出力端子から
出力された信号は分岐してバッファ５８を介し、ＤＣＫ
１Ｘとして出力され、水平駆動回路側に送られる。一般
的に、パルス信号はインバータを通過する毎に遅延する
ことが知られている。その為、本例では複数のインバー
タを通過したクロック信号ＨＣＫ’はインバータを通過
しないクロック信号ＨＣＫに比べ、数十ｎｓｅｃ遅延す
る。これら２つのクロック信号ＨＣＫ，ＨＣＫ’をＮＡ
ＮＤ合成することで、目的のクロック信号ＤＣＫ１，Ｄ
ＣＫ１Ｘを作成することができる。ＤＣＫ２，ＤＣＫ２
Ｘも同様にして、系統（２）で生成される。
【００３４】図４は、図３に示した内部クロック生成回
路の動作説明に供する波形図である。（１）は、図３に
示した第１系統（１）の動作を表わしており、（２）は
同じく図３に示した第２系統（２）の動作を表わしてい
る。（１）に着目すると、ＨＣＫ’はＨＣＫに比べ所定
時間だけ遅延している。この遅延量は、直列接続された
インバータの段数によって最適に設定可能である。遅延
処理によって互いに位相がずれたＨＣＫ，ＨＣＫ’をＮ
ＡＮＤ処理することによりＤＣＫ１Ｘが得られる。この
ＤＣＫ１Ｘを出力インバータで反転処理するとＤＣＫ１
が得られる。同様に（２）に示す様に、遅延処理を施さ
れていないＨＣＫＸと遅延処理を施されたＨＣＫＸ’を
互いに論理処理することで、ＤＣＫ２が得られる。この
ＤＣＫ２を反転処理するとＤＣＫ２Ｘが得られる。
【００３５】図２３は、図１に示した内部クロック生成
回路１９の他の構成例を示すブロック図である。理解を
容易にする為、図３に示した先の構成例と対応する部分
には対応する参照番号を付してある。異なる点は、内部
クロック生成回路の系統（１）において、ＮＡＮＤ回路
５５の代わりにＡＮＤ回路５５ａを用い、出力インバー
タ５６をバッファ５８側に接続している事である。本例
は、ＮＡＮＤ合成に代えてＡＮＤ合成を用いており、Ａ
ＮＤ回路５５ａの出力をＤＣＫ１とし、ＡＮＤ回路５５
ａの出力をインバータ５６で反転したものをＤＣＫ１Ｘ
としている。同様に、内部クロック生成回路の系統
（２）においても、ＮＡＮＤ回路６５の代わりにＡＮＤ
回路６５ａを用い、出力インバータ６６をバッファ６８
側に接続している。
【００３６】図２４は、図１に示した内部クロック生成
回路１９の別の構成例を示すブロック図である。理解を
容易にする為、図３に示した先の構成例と対応する部分
には対応する参照番号を付してある。異なる点は、内部
クロック生成回路の系統（１）において、ＨＣＫと、Ｈ
ＣＫＸを遅延処理したＨＣＫＸ’とを、互いにＮＡＮＤ
処理してＤＣＫ１およびＤＣＫ１Ｘを得ている事であ
る。又、遅延用インバータ５１ないし５ｎ（ｎは偶数）
を多数接続して、ＨＣＫに対するＨＣＫＸ’の遅延量を
適切に設定することができる。同様に、内部クロック生
成回路の系統（２）において、ＨＣＫＸとＨＣＫを遅延
処理したＨＣＫ’とを互いにＮＡＮＤ処理してＤＣＫ２
およびＤＣＫ２Ｘを得ている。尚、図２４に示した内部
クロック生成回路の動作を図２５の波形図に示してお
く。
【００３７】図２６は、図１に示した内部クロック生成
回路１９の別の構成例を示すブロック図である。理解を
容易にする為、図３に示した先の構成例と対応する部分
には対応する参照番号を付してある。異なる点は、内部
クロック生成回路の系統（１）において、ＨＣＫとＨＣ
ＫＸを遅延処理したＨＣＫ’とを互いにＮＡＮＤ処理し
てＤＣＫ１およびＤＣＫ１Ｘを得ている事である。又、
遅延用インバータ５１ないし５ｎ（ｎは奇数）を直列接
続して、ＨＣＫに対するＨＣＫ’の遅延量を適切に設定
する。同様に、内部クロック生成回路の系統（２）にお
いて、ＨＣＫＸとＨＣＫを遅延処理したＨＣＫＸ’とを
ＮＡＮＤ処理してＤＣＫ２およびＤＣＫ２Ｘを得てい
る。その動作波形図は図４と同様である。
【００３８】図５は、例えば液晶セルを画素の表示エレ
メント（電気光学素子）として用いた本発明の一実施形
態に係る点順次駆動方式のアクティブマトリクス型液晶
表示装置の構成例を示す回路図である。ここでは、図面
の簡略化のために、４行４列の画素配列の場合を例に採
って示している。なお、アクティブマトリクス型液晶表
示装置では、通常、各画素のスイッチング素子として薄
膜トランジスタ（ＴＦＴ；thin film transistor）が用
いられている。
【００３９】図５において、行列状に配置された４行４
列分の画素１１の各々は、画素トランジスタである薄膜
トランジスタＴＦＴと、この薄膜トランジスタＴＦＴの
ドレイン電極に画素電極が接続された液晶セルＬＣと、
薄膜トランジスタＴＦＴのドレイン電極に一方の電極が
接続された保持容量Ｃsとから構成されている。これら
画素１１の各々に対して、信号ライン１２-1〜１２-4が
各列ごとにその画素配列方向に沿って配線され、ゲート
ライン１３-1〜１３-4が各行ごとにその画素配列方向に
沿って配線されている。
【００４０】画素１１の各々において、薄膜トランジス
タＴＦＴのソース電極（または、ドレイン電極）は、対
応する信号ライン１２-1〜１２-4に各々接続されてい
る。薄膜トランジスタＴＦＴのゲート電極は、ゲートラ
イン１３-1〜１３-4に各々接続されている。液晶セルＬ
Ｃの対向電極および保持容量Ｃsの他方の電極は、各画
素間で共通にＣsライン１４に接続されている。このＣs
ライン１４には、所定の直流電圧がコモン電圧Ｖｃｏｍ
として与えられる。
【００４１】以上により、画素１１が行列状に配置さ
れ、これら画素１１に対して信号ライン１２-1〜１２-4
が各列ごとに配線されかつゲートライン１３-1〜１３-4
が各行ごとに配線されてなる画素アレイ部１５が構成さ
れている。この画素アレイ部１５において、ゲートライ
ン１３-1〜１３-4の各一端は、画素アレイ部１５の例え
ば左側に配置された垂直駆動回路１６の各行の出力端に
接続されている。
【００４２】垂直駆動回路１６は、１フィールド期間ご
とに垂直方向（行方向）に走査してゲートライン１３-1
〜１３-4に接続された各画素１１を行単位で順次選択す
る処理を行う。すなわち、垂直駆動回路１６からゲート
ライン１３-1に対して走査パルスＶｇ１が与えられたと
きには１行目の各列の画素が選択され、ゲートライン１
３-2に対して走査パルスＶｇ２が与えられたときには２
行目の各列の画素が選択される。以下同様にして、ゲー
トライン１３-3，１３-4に対して走査パルスＶｇ３，Ｖ
ｇ４が順に与えられる。
【００４３】画素アレイ部１５の例えば上側には、水平
駆動回路１７が配置されている。また、垂直駆動回路１
６や水平駆動回路１７に対して各種のクロック信号を与
える外部クロック生成回路（タイミングジェネレータ）
１８が設けられている。この外部クロック生成回路１８
では、垂直走査の開始を指令する垂直スタートパルスＶ
ＳＴ、垂直走査の基準となる互いに逆相の垂直クロック
ＶＣＫ，ＶＣＫＸ、水平走査の開始を指令する垂直スタ
ートパルスＶＳＴ、水平走査の基準となる互いに逆相の
水平クロックＨＣＫ，ＨＣＫＸが生成される。
【００４４】外部クロック生成回路１８とは別に、内部
クロック生成回路１９が設けられている。この内部クロ
ック生成回路１９では、図６のタイミングチャートに示
す様に、水平クロックＨＣＫ，ＨＣＫＸに対して周期が
同じ（Ｔ１＝Ｔ２）で且つデューティ比が小さい一対の
クロックＤＣＫ１，ＤＣＫ２が生成される。ここで、デ
ューティ比とは、パルス波形においてパルス幅ｔとパル
ス繰返し周期Ｔとの比である。
【００４５】本例の場合は、水平クロックＨＣＫ，ＨＣ
ＫＸのデューティ比（ｔ１／Ｔ１）が５０％であり、こ
れよりもクロックＤＣＫ１，ＤＣＫ２のデューティ比
（ｔ２／Ｔ２）が小さく、即ちクロックＤＣＫ１，ＤＣ
Ｋ２のパルス幅ｔ２が水平クロックＨＣＫ，ＨＣＫＸの
パルス幅ｔ１よりも狭く設定されている。
【００４６】水平駆動回路１７は、入力される映像信号
ｖｉｄｅｏを１Ｈ（Ｈは水平走査期間）ごとに順次サン
プリングし、垂直駆動回路１６によって行単位で選択さ
れる各画素１１に対して書き込む処理を行うためのもの
であり、本例ではクロックドライブ方式を採用し、シフ
トレジスタ２１、クロック抜き取りスイッチ群２２およ
びサンプリングスイッチ群２３を有する構成となってい
る。
【００４７】シフトレジスタ２１は、画素アレイ部１５
の画素列（本例では、４列）に対応した４段のシフト段
（Ｓ／Ｒ段）２１-1〜２１-4からなり、水平スタートパ
ルスＨＳＴが与えられると、互いに逆相の水平クロック
ＨＣＫ，ＨＣＫＸに同期してシフト動作を行う。これに
より、シフトレジスタ２１の各シフト段２１-1〜２１-4
からは、図７のタイミングチャートに示すように、水平
クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つ
シフトパルスＶｓ１〜Ｖｓ４が順次出力される。
【００４８】クロック抜き取りスイッチ群２２は、画素
アレイ部１５の画素列に対応した４個のスイッチ２２-1
〜２２-4からなり、これらスイッチ２２-1〜２２-4の各
一端が、内部クロック生成回路１９からクロックＤＣＫ
２，ＤＣＫ１を伝送するクロックライン２４-1，２４-2
に交互に接続されている。すなわち、スイッチ２２-1，
２２-3の各一端がクロックライン２４-1に、スイッチ２
２-2，２２-4の各一端がクロックライン２４-2にそれぞ
れ接続されている。
【００４９】クロック抜き取りスイッチ群２２の各スイ
ッチ２２-1〜２２-4には、シフトレジスタ２１の各シフ
ト段２１-1〜２１-4から順次出力されるシフトパルスＶ
ｓ１〜Ｖｓ４が与えられる。クロック抜き取りスイッチ
群２２の各スイッチ２２-1〜２２-4は、シフトレジスタ
２１の各シフト段２１-1〜２１-4からシフトパルスＶｓ
１〜Ｖｓ４が与えられると、これらシフトパルスＶｓ１
〜Ｖｓ４に応答して順にオン状態となることにより、互
いに逆相のクロックＤＣＫ２，ＤＣＫ１を交互に抜き取
る。
【００５０】サンプリングスイッチ群２３は、画素アレ
イ部１５の画素列に対応した４個のスイッチ２３-1〜２
３-4からなり、これらのスイッチ２３-1〜２３-4の各一
端が映像信号ｖｉｄｅｏを入力するビデオライン２５に
接続されている。このサンプリングスイッチ群２３の各
スイッチ２３-1〜２３-4には、クロック抜き取りスイッ
チ群２２の各スイッチ２２-1〜２２-4によって抜き取ら
れたクロックＤＣＫ２，ＤＣＫ１がサンプリングパルス
Ｖｈ１〜Ｖｈ４として与えられる。
【００５１】サンプリングスイッチ群２３の各スイッチ
２３-1〜２３-4は、クロック抜き取りスイッチ群２２の
各スイッチ２２-1〜２２-4からサンプリングパルスＶｈ
１〜Ｖｈ４が与えられると、これらサンプリングパルス
Ｖｈ１〜Ｖｈ４に応答して順にオン状態となることによ
り、ビデオライン２５を通して入力される映像信号ｖｉ
ｄｅｏを順次サンプリングし、画素アレイ部１５の信号
ライン１２-1〜１２-4に供給する。
【００５２】上記構成の本実施形態に係る水平駆動回路
１７では、シフトレジスタ２１から順次出力されるシフ
トパルスＶｓ１〜Ｖｓ４をサンプリングパルスＶｈ１〜
Ｖｈ４として用いるのではなく、サンプリングパルスＶ
ｈ１〜Ｖｈ４に同期して、一対のクロックＤＣＫ２，Ｄ
ＣＫ１を交互に抜き取り、これらクロックＤＣＫ２，Ｄ
ＣＫ１を直接サンプリングパルスＶｈ１〜Ｖｈ４として
用いるようにしている。これにより、サンプリングパル
スＶｈ１〜Ｖｈ４のばらつきを抑えることができる。そ
の結果、サンプリングパルスＶｈ１〜Ｖｈ４のばらつき
に起因するゴーストを除去できることになる。
【００５３】しかも、本実施形態に係る水平駆動回路１
７においては、従来技術の場合のように、シフトレジス
タ２１のシフト動作の基準となる水平クロックＨＣＫ
Ｘ，ＨＣＫを抜き取ってサンプリングパルスＶｈ１〜Ｖ
ｈ４として用いるのではなく、水平クロックＨＣＫＸ，
ＨＣＫに対して同じ周期でかつデューティ比の小さいク
ロックＤＣＫ２，ＤＣＫ１を別途生成し、これらクロッ
クＤＣＫ２，ＤＣＫ１を抜き取ってサンプリングパルス
Ｖｈ１〜Ｖｈ４として用いるようにしているので、次の
ような作用効果が得られる。
【００５４】すなわち、クロックＤＣＫ２，ＤＣＫ１が
クロック抜き取りスイッチ群２２の各スイッチ２２-1〜
２２-4で抜き取られ、サンプリングスイッチ群２３の各
スイッチ２３-1〜２３-4に与えられるまでの伝送過程に
おいて、配線抵抗や寄生容量などに起因してパルスに遅
延が生じ、抜き取られたクロックＤＣＫ２，ＤＣＫ１の
波形になまりが生じたとしても、特に図８のタイミング
チャートから明らかなように、抜き取られたクロックＤ
ＣＫ２，ＤＣＫ１の各々が前後のパルスとの間で完全ノ
ンオーバーラップの波形となる。
【００５５】そして、この完全ノンオーバーラップ波形
のクロックＤＣＫ２，ＤＣＫ１をサンプリングパルスＶ
ｈ１〜Ｖｈ４として用いることにより、サンプリングス
イッチ群２３において、あるｋ段目に着目したとき、ｋ
＋１段目のサンプリングスイッチがオンする前に必ずｋ
段目のサンプリングスイッチによる映像信号ｖｉｄｅｏ
のサンプリングを完了することができる。
【００５６】これにより、サンプリングスイッチ群２３
の各スイッチ２３-1〜２３-4がオンする瞬間に、たとえ
ビデオライン２５に充放電ノイズが乗るとしても、図８
に示すように、次の段のスイッチングによって充放電ノ
イズが発生する以前に必ず自段のサンプリングが行われ
るため、充放電ノイズをサンプリングするのを防ぐこと
ができる。その結果、水平駆動の際に、サンプリングパ
ルス相互間での完全ノンオーバーラップサンプリングを
実現できるため、オーバーラップサンプリングに起因す
る縦スジの発生を抑えることができる。
【００５７】また、完全ノンオーバーラップサンプリン
グを実現できることで、ゴーストが発生しないゴースト
マージンを従来よりも大きくとることもできる。以下
に、この点について詳述する。図９に、例えばＳ／Ｈ＝
０〜５のサンプルホールドポジションをとる映像信号ｖ
ｉｄｅｏと完全ノンオーバーラップのサンプリングパル
スＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係を示
す。
【００５８】先ず、Ｓ／Ｈ＝１のときについて考える。
Ｓ／Ｈ＝１のときの映像信号ｖｉｄｅｏとサンプリング
パルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係お
よび信号ラインの電位変化を図１０に示す。Ｓ／Ｈ＝１
では、ｋ−１段目のサンプリングパルスＶｈｋ−１と映
像信号ｖｉｄｅｏの黒信号部（パルス部）とオーバーラ
ップしない。したがって、サンプリングパルスＶｈｋに
よってパルス状の映像信号ｖｉｄｅｏをサンプリングし
た際に、ｋ段目の信号ラインにのみ黒信号が書き込まれ
るため、水平スキャン手前方向にゴーストは発生しな
い。
【００５９】次に、Ｓ／Ｈ＝５のときについて考える。
Ｓ／Ｈ＝５のときの映像信号ｖｉｄｅｏとサンプリング
パルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係お
よび信号ラインの電位変化を図１１に示す。Ｓ／Ｈ＝５
では、映像黒信号はｋ＋１段目のサンプリングパルスＶ
ｈｋ＋１とオーバーラップしてしまう。ｋ＋１段目の信
号ラインには、サンプリングスイッチがオンしたときに
黒信号が書き込まれ、その後はグレーレベルまで戻ろう
とする。しかし、オーバーラップ量が大きいために、信
号ラインの電位はグレーレベルまでは戻りきらない。し
たがって、水平スキャン後ろ方向にゴーストが発生す
る。
【００６０】Ｓ／Ｈ＝１〜４でもＳ／Ｈ＝５のときと同
様に、ｋ＋１段目のサンプリングパルスＶｈｋ＋１と映
像黒信号部とはオーバーラップしており、サンプリング
スイッチがオンしたときに信号ラインに黒信号が書き込
まれる。しかし、Ｓ／Ｈ＝５のときに比べてオーバーラ
ップ量が小さく、書き込まれる黒レベルが低いため、信
号ラインの電位はグレーレベルまで戻りきることができ
る。したがって、水平スキャン後ろ方向にゴーストは発
生しない。
【００６１】ここで、サンプリングパルスＶｈｋ−１，
Ｖｈｋ，Ｖｈｋ＋１が相互にオーバーラップすること
で、オーバーラップサンプリングとなる従来技術の場合
と対比とすると、従来技術ではゴーストマージンがＳ／
Ｈ＝２，３，４の３つであるのに対して、完全ノンオー
バーラップサンプリングの本方式ではＳ／Ｈ＝２，３，
４にＳ／Ｈ＝０，１の２つが加わって計５つがゴースト
マージンとなり、ゴーストマージンを上げることができ
る。
【００６２】なお、上記実施形態では、アナログ映像信
号を入力とし、これをサンプリングして点順次にて各画
素を駆動するアナログインターフェース駆動回路を搭載
した液晶表示装置に適用した場合について説明したが、
ディジタル映像信号を入力とし、これをラッチした後ア
ナログ映像信号に変換し、このアナログ映像信号をサン
プリングして点順次にて各画素を駆動するディジタルイ
ンターフェース駆動回路を搭載した液晶表示装置にも、
同様に適用可能である。
【００６３】また、上記実施形態においては、各画素の
表示エレメント（電気光学素子）として液晶セルを用い
たアクティブマトリクス型液晶表示装置に適用した場合
を例に採って説明したが、液晶表示装置への適用に限ら
れるものではなく、各画素の表示エレメントとしてエレ
クトロルミネッセンス（ＥＬ:electroluminescence）素
子を用いたアクティブマトリクス型ＥＬ表示装置など、
水平駆動回路にクロックドライブ方式を採用した点順次
駆動方式のアクティブマトリクス型表示装置全般に適用
可能である。
【００６４】点順次駆動方式としては、周知の１Ｈ反転
駆動方式やドット反転駆動方式の外に、映像信号を書き
込んだ後の画素配列において、画素の極性が隣り合う左
右の画素で同極性となり、かつ上下の画素で逆極性とな
るように、隣り合う画素列間で奇数行離れた２行、例え
ば上下の２行の画素に互いに逆極性の映像信号を同時に
書き込むいわゆるドットライン反転駆動方式などがあ
る。
【００６５】図１２は、本発明に係る表示装置の全体構
成を示す模式的なブロック図である。図示する様に、本
表示装置は、映像信号源３１、システムボード３２及び
ＬＣＤパネル３３とで構成されている。このシステム構
成において、システムボード３２では、映像信号源３１
から出力される映像信号に対して先述したサンプルホー
ルドポジションの調整などの信号処理が行われる。シス
テムボード３２には、図１及び図５に示した外部クロッ
ク生成回路１８も搭載されている。そして、ＬＣＤパネ
ル３３として、図１及び図５に示した実施形態に係る点
順次駆動方式のアクティブマトリクス型液晶パネルが用
いられる。前述した様に、このＬＣＤパネル３３には、
内部クロック生成回路１９が内蔵されている。
【００６６】
【発明の効果】以上説明したように、本発明によれば、
点順次駆動方式のアクティブマトリクス型表示装置にお
いて、クロックドライブ方式にて水平駆動を行う際に、
水平走査の基準となる第１のクロック信号に対して周期
が同じでかつデューティ比が小さい第２のクロック信号
を生成し、この第２のクロック信号を抜き取ってサンプ
リングパルスとして映像信号のサンプリングを行うよう
にしたことにより、完全ノンオーバーラップサンプリン
グを実現できるため、オーバーラップサンプリングに起
因する縦スジの発生を抑えることができるとともに、ゴ
ーストマージンを上げることができる。特に、本発明に
よれば、外部から供給される第１のクロック信号を処理
して第２のクロック信号を内部的に作成している。これ
により、パネルに形成すべき端子の数及び配線の本数の
増加を抑制することができる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の基本的な構成を示すブ
ロック図である。
【図２】表示装置の参考例を示す模式的なブロック図で
ある。
【図３】図１に示した表示装置に組み込まれる内部クロ
ック生成回路の具体的な構成例を示すブロック図であ
る。
【図４】図３に示した内部クロック生成回路の動作説明
に供するタイミングチャートである。
【図５】本発明の一実施形態に係る点順次駆動方式のア
クティブマトリクス型液晶表示装置の構成例を示す回路
図である。
【図６】水平クロックＨＣＫ，ＨＣＫＸとクロックＤＣ
Ｋ１，ＤＣＫ２とのタイミング関係を示すタイミングチ
ャートである。
【図７】本実施形態に係るクロックドライブ方式水平駆
動回路の動作説明のためのタイミングチャートである。
【図８】本実施形態に係るクロックドライブ方式水平駆
動回路における映像信号のサンプリング動作時のタイミ
ングチャートである。
【図９】Ｓ／Ｈ＝０〜５のサンプルホールドポジション
をとる映像信号ｖｉｄｅｏと完全ノンオーバーラップの
サンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１と
の位相関係を示すタイミングチャートである。
【図１０】Ｓ／Ｈ＝１のときの映像信号ｖｉｄｅｏと完
全ノンオーバーラップのサンプリングパルスＶｈｋ−
１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ライン
の電位変化を示すタイミングチャートである。
【図１１】Ｓ／Ｈ＝５のときの映像信号ｖｉｄｅｏと完
全ノンオーバーラップのサンプリングパルスＶｈｋ−
１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ライン
の電位変化を示すタイミングチャートである。
【図１２】本発明に係る表示装置のシステム構成を示す
ブロック図である。
【図１３】従来例に係るクロックドライブ方式水平駆動
回路の構成の一例を示すブロック図図である。
【図１４】従来例に係るクロックドライブ方式水平駆動
回路の動作説明のためのタイミングチャートである。
【図１５】従来例に係るクロックドライブ方式水平駆動
回路における映像信号のサンプリング動作時のタイミン
グチャートである。
【図１６】映像信号をｍ系統で並行して入力する場合の
サンプリングスイッチ群の構成を示す図である。
【図１７】パルス状の映像信号になまりが生じた状態を
示す波形図である。
【図１８】Ｓ／Ｈ＝０〜５のサンプルホールドポジショ
ンをとる映像信号ｖｉｄｅｏとオーバーラップしたサン
プリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位
相関係を示すタイミングチャートである。
【図１９】Ｓ／Ｈ＝１のときの映像信号ｖｉｄｅｏとオ
ーバーラップしたサンプリングパルスＶｈｋ−１，Ｖｈ
ｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変
化を示すタイミングチャートである。
【図２０】水平スキャン手前方向にゴーストが生じた状
態を示す図である。
【図２１】Ｓ／Ｈ＝５のときの映像信号ｖｉｄｅｏとオ
ーバーラップしたサンプリングパルスＶｈｋ−１，Ｖｈ
ｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変
化を示すタイミングチャートである。
【図２２】水平スキャン後ろ方向にゴーストが生じた状
態を示す図である。
【図２３】図１に示した表示装置に組み込まれる内部ク
ロック生成回路の他の構成例を示すブロック図である。
【図２４】図１に示した表示装置に組み込まれる内部ク
ロック生成回路の別の構成例を示すブロック図である。
【図２５】図２４に示した内部クロック生成回路の動作
説明に供するタイミングチャートである。
【図２６】図１に示した表示装置に組み込まれる内部ク
ロック生成回路の更に別の構成例を示すブロック図であ
る。
【符号の説明】
１１…画素、１２-1〜１２-4…信号ライン、１３-1〜１
３-4…ゲートライン、１５…画素部、１６…垂直駆動回
路、１７…水平駆動回路、１８…外部クロック生成回
路、１９…内部クロック生成回路、２１…シフトレジス
タ、２２…クロック抜き取りスイッチ群、２３…サンプ
リングスイッチ群
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA42 NC16 NC22 NC23 ND10 ND49 5C006 AC21 AF42 AF43 AF50 AF72 BB16 BC13 BF03 BF11 FA29 5C080 AA10 BB05 DD03 DD12 EE29 FF11 JJ01 JJ02 JJ03 JJ04

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 行状のゲートライン、列状の信号ライン
    及び両者が交差する部分に行列状に配された画素を有す
    るパネルと、 該ゲートラインに接続し順次画素の行を選択する垂直駆
    動回路と、 該信号ラインに接続するとともに所定の周期のクロック
    信号に基づいて動作し、選択された行の画素に順次映像
    信号を書き込む水平駆動回路と、 該水平駆動回路の動作基準となる第１のクロック信号を
    生成するとともに、この第１のクロック信号に対して周
    期が同じでかつデューティ比が小さい第２のクロック信
    号を生成するクロック生成手段とからなり、 前記水平駆動回路は、前記第１のクロック信号に同期し
    てシフト動作を行い各シフト段からシフトパルスを順次
    出力するシフトレジスタと、前記シフトレジスタから順
    次出力される前記シフトパルスに応答して前記第２のク
    ロック信号を抜き取る第１のスイッチ群と、入力される
    映像信号を前記第１のスイッチ群の各スイッチによって
    抜き取られた前記第２のクロック信号に応答して順次サ
    ンプリングし各信号ラインに供給する第２のスイッチ群
    とを有し、 前記クロック生成手段は、パネルの外部に配され該第１
    のクロック信号を外部的に該水平駆動回路に供給する外
    部クロック生成回路と、パネルの内部に形成され該第２
    のクロック信号を内部的に該水平駆動回路に供給する内
    部クロック生成回路とに分かれていることを特徴とする
    表示装置。
  2. 【請求項２】 前記内部クロック生成回路は、該外部ク
    ロック生成回路から供給された第１のクロック信号を処
    理して該第２のクロック信号を生成することを特徴とす
    る請求項１記載の表示装置。
  3. 【請求項３】 前記内部クロック生成回路は、第１のク
    ロック信号を遅延処理する遅延回路を含んでおり、遅延
    処理が施される前の第１のクロック信号と遅延処理され
    た後の第１のクロック信号とにより該第２のクロック信
    号を生成することを特徴とする請求項２記載の表示装
    置。
  4. 【請求項４】 前記遅延回路は、直列接続された偶数個
    のインバータからなることを特徴とする請求項３記載の
    表示装置。
  5. 【請求項５】 前記内部クロック生成回路は、遅延処理
    を施される前の第１のクロック信号と遅延処理された後
    の第１のクロック信号とを互いにＮＡＮＤ合成して該第
    ２のクロック信号を生成するＮＡＮＤ回路を有すること
    を特徴とする請求項３記載の表示装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005062397A (ja) * 2003-08-11 2005-03-10 Sony Corp 表示装置
CN1294452C (zh) * 2003-04-08 2007-01-10 索尼株式会社 显示装置及其驱动方法
JP2009157018A (ja) * 2007-12-26 2009-07-16 Sony Corp 表示装置及びその駆動方法と電子機器
WO2014113962A1 (zh) * 2013-01-23 2014-07-31 深圳市华星光电技术有限公司 时钟控制电路、驱动电路以及液晶显示装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3890949B2 (ja) * 2001-10-17 2007-03-07 ソニー株式会社 表示装置
US20040184890A1 (en) * 2003-03-19 2004-09-23 Shin-Tong Wu Fluid transport system with vibrators
JP2004309822A (ja) * 2003-04-08 2004-11-04 Sony Corp 表示装置
JP3870933B2 (ja) * 2003-06-24 2007-01-24 ソニー株式会社 表示装置及びその駆動方法
JP4089546B2 (ja) * 2003-08-04 2008-05-28 ソニー株式会社 表示装置およびその駆動方法
EP1685704A2 (en) * 2003-11-11 2006-08-02 Philips Intellectual Property & Standards GmbH Circuit for addressing electronic units
KR101022283B1 (ko) * 2004-01-26 2011-03-21 삼성전자주식회사 구동유닛 및 이를 갖는 표시장치
JP4196924B2 (ja) * 2004-10-07 2008-12-17 セイコーエプソン株式会社 電気光学装置、その駆動方法および電子機器
CN100419823C (zh) * 2005-05-27 2008-09-17 友达光电股份有限公司 平面显示器的驱动电路
JP3872085B2 (ja) * 2005-06-14 2007-01-24 シャープ株式会社 表示装置の駆動回路、パルス生成方法および表示装置
KR101510891B1 (ko) * 2008-10-06 2015-04-10 엘지디스플레이 주식회사 시프트 레지스터와 이를 이용한 표시장치 및 표시장치의 구동방법
TWI415099B (zh) * 2010-11-10 2013-11-11 Au Optronics Corp 液晶顯示器驅動電路及相關驅動方法
KR101038974B1 (ko) * 2011-04-29 2011-06-03 (주)케이아이기술단 지중배전용 케이블 지지구조
CN108831370B (zh) * 2018-08-28 2021-11-19 京东方科技集团股份有限公司 显示驱动方法及其装置、显示装置和可穿戴设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62145221A (ja) * 1985-12-19 1987-06-29 Mitsubishi Electric Corp 液晶駆動回路
JPH06348232A (ja) * 1993-06-08 1994-12-22 Nec Corp 液晶表示パネル駆動回路
JPH07318892A (ja) * 1994-05-27 1995-12-08 Asahi Glass Co Ltd 表示装置の駆動方法および表示装置ならびに駆動電源
JPH10143115A (ja) * 1996-11-11 1998-05-29 Sharp Corp アクティブマトリクス型画像表示装置
JP2000004763A (ja) * 1998-06-26 2000-01-11 Akio Noguchi 粉状薬剤の散布器
JP2001166743A (ja) * 1999-12-07 2001-06-22 Seiko Epson Corp 電気光学装置のデータ線駆動装置及びこれを用いた電気光学装置、並びにデータ線駆動信号の位相調整方法
JP2001265289A (ja) * 2000-03-16 2001-09-28 Sharp Corp 液晶表示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200925A (en) * 1988-07-29 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Serial access semiconductor memory device and operating method therefor
JP3846057B2 (ja) * 1998-09-03 2006-11-15 セイコーエプソン株式会社 電気光学装置の駆動回路及び電気光学装置並びに電子機器
JP2000310963A (ja) * 1999-02-23 2000-11-07 Seiko Epson Corp 電気光学装置の駆動回路及び電気光学装置並びに電子機器
JP3827917B2 (ja) * 2000-05-18 2006-09-27 株式会社日立製作所 液晶表示装置および半導体集積回路装置
KR20020005421A (ko) * 2000-06-14 2002-01-17 이데이 노부유끼 표시 장치 및 그 구동 방법, 및 투사형 표시 장치
JP4904641B2 (ja) * 2001-07-13 2012-03-28 日本電気株式会社 液晶表示制御回路
JP3890949B2 (ja) * 2001-10-17 2007-03-07 ソニー株式会社 表示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62145221A (ja) * 1985-12-19 1987-06-29 Mitsubishi Electric Corp 液晶駆動回路
JPH06348232A (ja) * 1993-06-08 1994-12-22 Nec Corp 液晶表示パネル駆動回路
JPH07318892A (ja) * 1994-05-27 1995-12-08 Asahi Glass Co Ltd 表示装置の駆動方法および表示装置ならびに駆動電源
JPH10143115A (ja) * 1996-11-11 1998-05-29 Sharp Corp アクティブマトリクス型画像表示装置
JP2000004763A (ja) * 1998-06-26 2000-01-11 Akio Noguchi 粉状薬剤の散布器
JP2001166743A (ja) * 1999-12-07 2001-06-22 Seiko Epson Corp 電気光学装置のデータ線駆動装置及びこれを用いた電気光学装置、並びにデータ線駆動信号の位相調整方法
JP2001265289A (ja) * 2000-03-16 2001-09-28 Sharp Corp 液晶表示装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1294452C (zh) * 2003-04-08 2007-01-10 索尼株式会社 显示装置及其驱动方法
JP2005062397A (ja) * 2003-08-11 2005-03-10 Sony Corp 表示装置
JP4701592B2 (ja) * 2003-08-11 2011-06-15 ソニー株式会社 表示装置
JP2009157018A (ja) * 2007-12-26 2009-07-16 Sony Corp 表示装置及びその駆動方法と電子機器
WO2014113962A1 (zh) * 2013-01-23 2014-07-31 深圳市华星光电技术有限公司 时钟控制电路、驱动电路以及液晶显示装置

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