JP4701592B2

JP4701592B2 - 表示装置

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Publication number: JP4701592B2
Application number: JP2003291415A
Authority: JP
Inventors: 和宏野田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-08-11
Filing date: 2003-08-11
Publication date: 2011-06-15
Anticipated expiration: 2023-08-11
Also published as: JP2005062397A

Description

本発明は画素アレイ部と垂直駆動回路と水平駆動回路を同一基板上に集積形成したアクティブマトリクス型の表示装置に関する。より詳しくは、水平駆動回路に外部から入力する信号を削減して、回路設計の合理化を図る技術に関する。

図６は従来の表示装置の一例を示す回路図である。表示装置は基本的に画素アレイ部１と垂直駆動回路部２と水平駆動回路部３とからなる。中央の画素アレイ部と周辺の垂直駆動回路部及び水平駆動回路部は同一基板上に集積形成されている。画素アレイ部１は、行状に配された走査線Ｘ、列状に配された信号線Ｙ、及び各走査線Ｘと各信号線Ｙの交差部に対応して行列状に配された画素ＰＸＬを含んでいる。画素ＰＸＬは、例えばトランジスタＴＲと液晶セルＬＣと補助容量ＣＳとで構成されている。垂直駆動回路部２は各走査線Ｘを順次走査して画素ＰＸＬを行単位で選択する。水平駆動回路部３は映像信号Ｖｉｄｅｏを順次各信号線Ｙにサンプリングして選択された行の画素ＰＸＬに映像信号Ｖｉｄｅｏを書き込む。

水平駆動回路部３は、シフトレジスタ３１と抜取回路３２と水平スイッチ（ＨＳＷ）群とで構成されている。シフトレジスタ３１は、クロックパルスＨＣＫ１に応答して動作しスタートパルスＨＳＴを順次段毎に転送して、各段から順次シフトパルスＳＲを出力する。尚、シフトレジスタ３１の各段を先頭から順に〇囲みの数字で表わしてある。抜取回路３２はシフトレジスタ３１の各段に対応して配され、シフトパルスＳＲに応答して動作し、外部から供給されるクロックパルスＤＣＫ１／ＤＣＫ２を抜き取って、段毎互いに時間的に離間したノンオーバーラップのサンプリングパルスを出力する。水平スイッチＨＳＷは、抜取回路３２の各段に対応してビデオライン３３と各信号線Ｙとの間に配され、サンプリングパルスに応答して開閉動作し、ビデオライン３３から供給された映像信号Ｖｉｄｅｏを各信号線Ｙにサンプリングする。この表示装置は前述した様に周辺駆動回路部内蔵型であり、クロックパルスＨＣＫ１，ＤＣＫ１，ＤＣＫ２やスタートパルスＨＳＴ及び映像信号Ｖｉｄｅｏは外部から接続端子（パッド）を介して供給される。図では各パルスもしくは信号を□で囲って模式的にパッドを表わしている。但し、ＳＲを囲んだ□はパッドではない。

図７は、図６に示した表示装置の動作説明に供するタイミングチャートである。タイミングチャート中シフトレジスタの各段に対応するパルスを〇囲みの数字で表わしてある。シフトレジスタはクロックパルスＨＣＫ１により動作しＨＳＴを順次転送して、各段から順次シフトパルスを出力する。第一段からシフトパルスＳＲ１が出力され、第二段からシフトパルスＳＲ２が出力され、第三段からシフトパルスＳＲ３が出力される。シフトパルスＳＲ１，ＳＲ２，ＳＲ３はそれぞれＨＣＫ１の半周期分だけシフトしている。抜取回路はシフトパルスＳＲに応じて動作し、クロックパルスＤＣＫを抜き取ってサンプリングパルスＰＨＳＷを各段毎に出力する。図示のタイミングチャートでは、抜取回路の第一段は、ＳＲ１に応じてＤＣＫ１を抜き取り一段目のサンプリングパルスＰＨＳＷ１を出力する。抜取回路の第二段はシフトパルスＳＲ２に応じてクロックパルスＤＣＫ２を抜き取りサンプリングパルスＰＨＳＷ２を出力する。抜取回路の第三段はシフトパルスＳＲ３に応じてクロックパルスＤＣＫ１を抜き取り、第三段のサンプリングパルスＰＨＳＷ３を出力する。図示する様に、各サンプリングパルスＰＨＳＷ１，ＰＨＳＷ２，ＰＨＳＷ３は間隔（ａ）だけ時間的に分離しており、いわゆるノンオーバーラップとなっている。

周辺の駆動回路部を内蔵したアクティブマトリクス型表示装置は例えば特許文献１や特許文献２に開示されている。
特開２０００−９８９７６号公報特開２００１−３３７６３７号公報

図６及び図７に示す様に、従来の水平駆動回路部構成では、シフトレジスタを動かす為のクロックパルスＨＣＫ１と、映像信号Ｖｉｄｅｏをサンプリングする為に必要なパルスＤＣＫ１／ＤＣＫ２が別々に入力されていた。これは、映像信号Ｖｉｄｅｏをサンプリングする為のパルスＰＨＳＷの重なりを防ぎ時間間隔（ａ）を作るためである。サンプリングパルスをノンオーバーラップとすることで、画面の列方向に現われる縦スジやゴーストなどの画質劣化を防いでいる。画素アレイ部の点順次駆動方式ではサンプリングパルスの重なりを防ぐことが回路設計上重要な意味を持っている。その為、従来の水平駆動回路部では、シフトレジスタ用のクロックパルスとは別にサンプリングパルス形成用のクロックパルスが必要であった。

この様に二種類の高速クロックパルスを表示パネル内に引き込むことは、外部のパネル駆動用ＩＣ側でそれぞれに対応した位相及びタイミングを作成する必要があり、大幅な回路規模の拡大や開発負荷がかかっている。又、ＩＣからパネルまでの基板配線などについても、高速クロックパルスの為十分な注意が必要である。加えてパネル内についても二種類の高速クロックパルスの配線を引回し且つ遅延量などを考慮しながら回路設計を行わなくてはならず、大きな開発負荷となっていた。

上述した従来の技術の課題に鑑み、本発明は表示装置の水平駆動回路部に供給する信号数の削減を図ることを目的とする。係る目的を達成する為に以下の手段を講じた。即ち本発明にかかる表示装置は、行状に配された走査線、列状に配された信号線、及び各走査線と各信号線の交差部に対応して行列状に配された画素を含む画素アレイ部と、各走査線を順次走査して画素を行単位で選択する垂直駆動回路部と、映像信号を順次各信号線にサンプリングして選択された行の画素に該映像信号を書き込む水平駆動回路部とを備え、前記水平駆動回路部は、シフトレジスタと抜取回路と水平スイッチ群とからなり、前記シフトレジスタは、クロックパルスに応答して動作しスタートパルスを順次段毎に転送して、各段から順次シフトパルスを出力し、前記抜取回路は、該シフトレジスタの各段に対応して配され、該シフトパルスに応答して動作し該シフトレジスタに供給されるクロックパルスと同じクロックパルスを抜き取って、各段毎互いに時間的に離間したサンプリングパルスを出力し、前記水平スイッチ群は、該抜取回路の各段に対応してビデオラインと各信号線との間に配され、該サンプリングパルスに応答して開閉動作し、該ビデオラインから供給された映像信号を各信号線に順次サンプリングすることを特徴とする。

具体的には、前記シフトレジスタの各段は、前段から転送されてきたスタートパルスをクロックパルスの立ち上がりでラッチし且つ立下りでホールドして後段に転送するものであて、クロックパルスのデューティに依存することなくその周期に応じてスタートパルスを転送可能であり、前記抜取回路は、あらかじめデューティが適切に調整された該クロックパルスを抜き取とることで、各段毎互いに時間的に離間したサンプリングパルスを形成する。更に具体的には、前記シフトレジスタの各段は、前段から転送されてきたスタートパルスをクロックパルスの立ち上がりでラッチする第一のクロックトインバータと、ラッチされたスタートパルスをクロックパルスの立下りでホールドするインバータ及び第二のクロックトインバータとからなる。場合によっては、前記水平駆動回路部は二本のビデオラインから二系統に分かれた映像信号を受け入れ、該水平スイッチ群は交互に二系統に分かれて対応するビデオラインに接続し、該抜取回路は同一の系統内で各段毎互いに時間的に離間したサンプリングパルスを出力する。

本発明によれば、シフトパルス形成用のクロックパルスとサンプリングパルス形成用のクロックパルスとで共用化を実現している。外部からは共通化されたクロックパルスのみを入力すればよく、パネル内部でクロックパルスをシフトレジスタ側と抜取回路側に分岐して利用している。これによりパネルのパッド数を減らすことができる。又パネル内の配線レイアウトの制約を軽減することができる。加えてパネル駆動用のＩＣで作成するクロックの数が少なくなり、大幅なメリットを得ることができる。具体的なクロック共通化の手法として、従来のシフトレジスタや抜取回路を含んだ水平駆動回路部の構成を基本的に維持しつつ、クロックパルスのデューティを調整することで、クロックの共通化を可能にしている。尚、クロックの共用化に伴い、水平駆動回路部内の配線に若干の変更が必要であるが、基本的には従来のシフトレジスタ構成及び抜取回路構成を継承することができ、回路設計上の新たな負担は少ない。

以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明に係る表示装置の全体的な構成を示す回路図である。図示する様に本表示装置は、画素アレイ部１と垂直駆動回路部２と水平駆動回路部３とで構成されている。中央の画素アレイ部１と周辺の垂直駆動回路部２及び水平駆動回路部３とは同一基板上に集積形成されたパネル構造となっている。画素アレイ部１は、行状に配された走査線Ｘ、列状に配された信号線Ｙ、及び各走査線Ｘと各信号線Ｙの交差部に対応して行列状に配された画素ＰＸＬを含んでいる。本実施形態では、個々の画素ＰＸＬはトランジスタＴＲと補助容量ＣＳと液晶セルＬＣとで構成されている。トランジスタＴＲは例えば電界効果型の薄膜トランジスタからなり、ゲートが対応する走査線Ｘに接続され、ソースが対応する信号線Ｙに接続され、ドレインが対応する液晶セルＬＣに接続されている。液晶セルＬＣは画素電極と対向電極との間に保持された液晶からなる。画素電極はトランジスタＴＲのドレインに接続される一方、対向電極は別の基板に形成されている。補助容量ＣＳはその一方の電極がトランジスタＴＲのドレインに接続され、他方の電極は例えば対向電極と同電位に保持されている。

垂直駆動回路部２は各走査線Ｘを順次走査して画素ＰＸＬを行単位で選択する。水平駆動回路部３は、映像信号Ｖｉｄｅｏを順次各信号線Ｙにサンプリングして、選択された行の画素ＰＸＬに映像信号Ｖｉｄｅｏを書き込む。この様にして、選択された行の画素ＰＸＬに点順次で映像信号Ｖｉｄｅｏが書き込まれていく。具体的には、選択された行の各トランジスタＴＲのゲートが開き、導通状態となったトランジスタＴＲを介し信号線Ｙにサンプリングされた映像信号Ｖｉｄｅｏが液晶セルＬＣに書き込まれる。液晶セルＬＣに書き込まれた映像信号Ｖｉｄｅｏは１フィールド期間に亘って補助容量ＣＳに保持される。

水平駆動回路部３は、シフトレジスタ３１と抜取回路３２と水平スイッチ（ＨＳＷ）群とからなる。シフトレジスタ３１は、パッドを介して外部から供給されたクロックパルスＭＣＫ１／ＭＣＫ２に応答して動作し、同じく外部から供給されたスタートパルスＨＳＴを順次段毎に転送して、各段から順次シフトパルスＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４・・・を出力する。抜取回路３２はシフトレジスタ３１の各段に対応して配され、シフトパルスＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４・・・に応答して動作し、シフトレジスタ３１に供給されるクロックパルスＭＣＫ１／ＭＣＫ２と同じクロックパルスＭＣＫ１／ＭＣＫ２を抜き取って、各段毎互いに時間的に離間したノンオーバーラップのサンプリングパルスを出力する。各水平スイッチＨＳＷは、抜取回路３２の各段に対応してビデオライン３３と各信号線Ｙとの間に配され、サンプリングパルスに応答して開閉動作し、ビデオライン３３から供給された映像信号Ｖｉｄｅｏを各信号線Ｙに順次サンプリングする。

本実施形態ではシフトレジスタ３１の各段は、前段から転送されてきたスタートパルスＨＳＴをクロックパルスＭＣＫの立ち上がりでラッチし且つ立ち下がりでホールドして後段に転送するものであって、クロックパルスＭＣＫのデューティに依存することなくその周期に応じてスタートパルスを転送可能である。抜取回路３２はあらかじめデューティが適切に設定されたクロックパルスＭＣＫを抜き取ることで、各段毎互いに時間的に離間したノンオーバーラップのサンプリングパルスを形成する。更に具体的にはシフトレジスタ３１の各段は、前段から転送されてきたスタートパルスＨＳＴをクロックパルスＭＣＫの立ち上がりでラッチする第一のクロックトインバータＣＩＮＶ１と、ラッチされたスタートパルスＨＳＴをクロックパルスＭＣＫの立ち下がりでホールドするインバータＩＮＶ及び第二のクロックトインバータＣＩＮＶ２とからなる。

図２は、図１に示した表示装置の動作説明に供するタイミングチャートである。図示する様に、水平駆動回路部３のシフトレジスタ３１は、クロックパルスＭＣＫ１／ＭＣＫ２に応じて動作し、スタートパルスＨＳＴを順次転送することで、各段からシフトパルスＳＲ１，ＳＲ２，ＳＲ３・・・を出力する。本実施形態では、クロックパルスＭＣＫ１とＭＣＫ２は位相が互いに１８０度ずれている。一方のクロックパルスＭＣＫ１はシフトレジスタ３１の奇数段に供給され、他方のクロックパルスＭＣＫ２はシフトレジスタ３１の偶数段に供給されている。シフトレジスタ３１の第一段に着目すると、ＭＣＫ１の立ち上がりでＨＳＴをラッチする。同じＭＣＫ１の立ち下がりでラッチしたハイ（Ｈ）レベルをホールドする。その後ＭＣＫ１の二番目のパルスの立ち上がりで再びＨＳＴをラッチしようとするが、その時にはＨＳＴはＬレベルになっている。従って、シフトレジスタ３１の一段目でラッチされ且つホールドされたＨレベルはＭＣＫ１の二番目のパルスの立ち上がりでロー（Ｌ）レベルに立ち下がる。この結果シフトパルスＳＲ１が出力される。同様にシフトレジスタ３１の三段目からシフトパルスＳＲ３が出力される。このシフトパルスＳＲ３はＭＣＫ１の二番目のパルスの立ち上がりでラッチされ且つ同じパルスの立ち下がりでホールドされたものである。一方シフトレジスタ３１の第二段は、ＭＣＫ２の一番目のパルスの立ち上がりで第一段から転送されてきたＳＲ１をラッチし且つ同じパルスの立ち下がりでラッチしたレベルをホールドする。これにより二段目のシフトパルスＳＲ２を出力する。この様にしてシフトレジスタ３１はＭＣＫ１／ＭＣＫ２に応じて動作し、ＭＣＫ１／ＭＣＫ２の半周期分ずつシフトしたパルスＳＲ１，ＳＲ２，ＳＲ３を順次出力する。

一方抜取回路３２の第一段はシフトパルスＳＲ１に応じてクロックパルスＭＣＫ２を抜き取り、第一段のサンプリングパルスＰＨＳＷ１を出力する。抜取回路３２の第二段はシフトパルスＳＲ２に応じてクロックパルスＭＣＫ１を抜き取り、第二段のサンプリングパルスＰＨＳＷ２を出力する。更に抜取回路３２の第三段はシフトパルスＳＲ３に応じて動作しクロックパルスＭＣＫ２を抜き取って第三段のサンプリングパルスＰＨＳＷ３を出力する。この様にして、抜取回路３２は各段毎に時間間隔（ｂ）で分離されたノンオーバーラップのサンプリングパルスＰＨＳＷ１，ＰＨＳＷ２，ＰＨＳＷ３・・・を出力する。

図３は、図１に示したシフトレジスタの一段分を模式的に表わすブロック図である。前述した様に、シフトレジスタの一段分は第一のクロックトインバータＣＩＮＶ１と第二のクロックトインバータＣＩＮＶ２と通常のインバータＩＮＶとで構成されている。第一のクロックトインバータＣＩＮＶ１はクロックパルスＭＣＫの立ち上がりで前段から入力されたスタートパルスをラッチする。この結果ＣＩＮＶ１及びＩＮＶの直列接続を介して、当段出力（シフトパルスＳＲ）が立ち上がる。その後クロックパルスＭＣＫの立ち下がりで第一のクロックトインバータＣＩＮＶ１が不活性化される一方第二のクロックトインバータＣＩＮＶ２が活性化され、先にラッチされた前段入力のレベルがそのまま保持される。すなわち、ＣＩＮＶ２とＩＮＶがメモリセルを構成し、ＣＩＮＶ１がラッチしたレベルをそのままメモリする。従って当段出力（シフトパルスＳＲ）はハイレベルを維持する。一方、不活性化された第一のクロックトインバータＣＩＮＶ１はＣＩＮＶ２及びＩＮＶからなるメモリセルから切り離される。続いてＭＣＫの二番目のパルスが立ち上がると、再び第一のクロックトインバータＣＩＮＶ１が活性化され前段入力をラッチする。その時には前段入力はすでにＬレベルに切り替わっているので、当段出力もＬレベルに立ち下がる。この様にして前段入力をＭＣＫの半周期分だけシフトした当段出力が得られる。この当段出力はそのまま後段出力へと転送される。以上の動作から理解される様に、クロックトインバータ方式のシフトレジスタはクロックパルスの立ち上がりで信号レベルの切り替わりが制御される一方、クロックパルスの立ち下がりは単にホールドを制御するだけで転送動作自体には影響を与えない。従って、クロックトインバータ方式のシフトレジスタは、クロックパルスのデューティ（１周期内における矩形波パルスのオン時間とオフ時間の比）に依存することなく、その周期に応じてスタートパルスを転送可能である。換言すると、クロックパルスの周期は一定にする必要があるが、パルス幅（矩形波パルスのオン時間幅）は自在に調整可能である。即ちパルスの立ち下がり時点は回路の動作に合わせて前後に調整可能である。

本発明によれば、図１に示した様に表示パネル内のシフトレジスタの構成は基本的に従来と同様であり、大きな変更はない。一方図２のタイミングチャートに示した様にクロックパルスＭＣＫ１／ＭＣＫ２を、シフトレジスタと映像信号のサンプリングとで共通に用いる。このクロックパルスＭＣＫ１／ＭＣＫ２の波形は、図２に示した様に、パルスの幅のデューティを従来の５０％から替えており、パルス幅を狭める様にしている。このパルス幅が狭められたクロックパルスＭＣＫを抜き取ってサンプリングパルスに用いると、図２のタイミングチャートに示した様にノンオーバーラップのサンプリングパルスＰＨＳＷが得られる。一方、シフトレジスタ側では従来のデューティ５０％のクロックパルスとは異なり、パルス幅が狭い波形となるが、表示パネルで多用されているシフトレジスタの方式は前述した様にクロックトインバータ方式又はこれに準ずる回路構成を取っている為、パルス波形の立ち上がりのタイミングでシフトレジスタ内の信号レベルが制御及び固定される。従って、クロックパルス自体のデューティはシフトレジスタの転送動作には影響がない。本発明はこの様なクロックトインバータ方式のシフトレジスタの特徴を生かして、シフトパルス形成用のクロックパルスとサンプリングパルス形成用のクロックパルスを共通化している。

図４は、本発明に係る表示装置の他の実施形態を示す回路ブロック図である。基本的には図１に示した先の実施形態と類似しており、理解を容易にする為対応する部分には対応する参照番号を付してある。異なる点は、水平駆動回路部３が、二本のビデオライン３３１，３３２から二系統に分かれた映像信号Ｖｉｄｅｏ１，Ｖｉｄｅｏ２を受け入れる点である。これに対応して、水平スイッチＨＳＷは奇数番目と偶数番目で交互に二系統に分かれて対応するビデオラインに接続している。図示の例では、奇数番目のＨＳＷが一方のビデオライン３３１を介して映像信号Ｖｉｄｅｏ１をサンプリングする一方、偶数番目のＨＳＷは他方のビデオライン３３２を介して他方の映像信号Ｖｉｄｅｏ２をサンプリングする。抜取回路３２は同一の系統内で各段毎互いに時間的に離間したサンプリングパルスを出力する。具体的には、一段目のサンプリングパルスと三段目のサンプリングパルスは時間的に離間しておりノンオーバーラップとなっている。同様に二段目のサンプリングパルスと四段目のサンプリングパルスもノンオーバーラップとなっている。一方、異なる系統間では、隣同士のサンプリングパルスは部分的に重なっておりオーバーラップの状態にある。

図５は、図４に示した表示装置の動作説明に供するタイミングチャートである。図示する様に、シフトレジスタと抜取回路とで共通に用いられるクロックパルスＭＣＫ１／ＭＣＫ２は、図１に示した実施形態と異なり、デューティが５０％を超えた広幅のパルスを用いている。前述した様に、シフトレジスタはＭＣＫのデューティに関わらず、順次シフトパルスＳＲ１，ＳＲ２，ＳＲ３・・・を出力する。一方抜取回路の第一段はＳＲ１に応答してＭＣＫ１を抜き取り、一段目のサンプリングパルスＰＨＳＷ１を出力している。抜取回路の第二段はＳＲ２に応じてＭＣＫ２を抜き取り、サンプリングパルスＰＨＳＷ２を形成している。抜取回路の第三段はＳＲ３に応じてＭＣＫ１を抜き取り、サンプリングパルスＰＨＳＷ３を形成している。タイミングチャートから明らかな様に、同一系統に属するサンプリングパルスＰＨＳＷ１とＰＨＳＷ３は時間間隔（ｃ）だけ離間したノンオーバーラップとなっている。一方異なる系統に属するサンプリングパルスＰＨＳＷ１，ＰＨＳＷ２はオーバーラップしている。この様に同一系統内でサンプリングパルスをノンオーバーラップとすることで、縦スジやゴーストなどの画質不良を防ぐことができる。又異なる系統間でサンプリングパルスをオーバーラップとすることで、隣接信号線間の干渉を防ぎ、画質の改善に貢献できる。加えて、隣接間での信号線からのノイズ飛び込みによる縦スジなどの画質劣化も防ぐことができる。

本発明に係る表示装置の実施形態を示す回路図である。図１に示した表示装置の動作説明に供するタイミングチャートである。図１に示した表示装置に組み込まれるシフトレジスタを示すブロック図である。本発明に係る表示装置の他の実施形態を示す回路図である。図４に示した表示装置の動作説明に供するタイミングチャートである。従来の表示装置を示す回路図である。図６に示した表示装置の動作説明に供するタイミングチャートである。

符号の説明

１・・・画素アレイ部、２・・・垂直駆動回路部、３・・・水平駆動回路部、３１・・・シフトレジスタ、３２・・・抜取回路、３３・・・ビデオライン、Ｘ・・・走査線、Ｙ・・・信号線、ＰＸＬ・・・画素、ＨＳＷ・・・水平スイッチ、ＣＩＮＶ１・・・第一のクロックトインバータ、ＣＩＮＶ２・・・第二のクロックトインバータ、ＩＮＶ・・・インバータ

Claims

行状に配された走査線、列状に配された信号線、及び、各走査線と各信号線の交差部に対応して行列状に配された画素、を含む画素アレイ部、
各走査線を順次走査して画素を行単位で選択する垂直駆動回路部、並びに、
サンプリングパルスに基づいて映像信号を順次各信号線にサンプリングして選択された行の画素に該映像信号を書き込む水平駆動回路部、
を備え、
水平駆動回路部は、シフトレジスタ、シフトレジスタの各段に対応して配置された抜取回路、及び、抜取回路に対応してビデオラインと信号線との間に配置された水平スイッチを具備し、
シフトレジスタは、各段毎互いに時間的に離間したノンオーバーラップのサンプリングパルスを出力可能なようにあらかじめデューティが設定されたクロックパルスに応答して動作し、初段に入力されたスタートパルスと対応するシフトパルスを順次、次の段に供給するシフト動作を行うと共に、該シフトパルスを対応する段の抜取回路へ供給し、
抜取回路は、シフトレジスタの対応する段から供給されたシフトパルスに応答して動作し、シフトレジスタに供給されたクロックパルスの１つを抜き取ってサンプリングパルスとして水平スイッチへ供給し、
水平スイッチは、サンプリングパルスに応答して開閉動作し、ビデオラインから供給された映像信号を対応する信号線にサンプリングし、
更に、シフトレジスタは、位相が互いに１８０度ずれた第一のクロックパルスと第二のクロックパルスの内の第一のクロックパルスに応答してシフト動作を行う奇数段のシフトレジスタと第二のクロックパルスに応答してシフト動作を行う偶数段のシフトレジスタとから成り、
奇数段のシフトレジスタは、１つ前の偶数段のシフトレジスタから供給されたシフトパルスを、第一のクロックパルスの半周期分シフトして、抜取回路及び１つ後ろの偶数段のシフトレジスタに供給し、該抜取回路は、供給されたシフトパルスに応答して動作し、第二のクロックパルスの１つを抜き取り、
偶数段のシフトレジスタは、１つ前の奇数段のシフトレジスタから供給されたシフトパルスを、第二のクロックパルスの半周期分シフトして、抜取回路及び１つ後ろの奇数段のシフトレジスタに供給し、該抜取回路は、供給されたシフトパルスに応答して動作し、第一のクロックパルスの１つを抜き取る表示装置。
シフトレジスタの各段は、前段から転送されてきたシフトパルスをクロックパルスの立ち上がりでラッチし且つ立下りでホールドして後段に転送するものであって、クロックパルスのデューティに依存することなくその周期に応じてシフトパルスを転送可能である請求項１に記載の表示装置。
シフトレジスタの各段は、前段から転送されてきたシフトパルスをクロックパルスの立ち上がりでラッチする第一のクロックトインバータと、ラッチされたシフトパルスをクロックパルスの立下りでホールドするインバータ及び第二のクロックトインバータとから成る請求項２に記載の表示装置。
行状に配された走査線、列状に配された信号線、及び、各走査線と各信号線の交差部に対応して行列状に配された画素、を含む画素アレイ部、
各走査線を順次走査して画素を行単位で選択する垂直駆動回路部、並びに、
サンプリングパルスに基づいて映像信号を順次各信号線にサンプリングして選択された行の画素に該映像信号を書き込む水平駆動回路部、
を備え、
水平駆動回路部は、シフトレジスタ、シフトレジスタの各段に対応して配置された抜取回路、及び、抜取回路に対応してビデオラインと信号線との間に配置された水平スイッチを具備するとともに、二本のビデオラインから二系統に分かれた映像信号を受け入れるように構成されており、
水平スイッチは、交互に二系統に分かれた二本のビデオラインの内の一方に接続されており、
シフトレジスタは、同一の系統内の各段のサンプリングパルスの間でオーバーラップ期間を持たず、異なる系統に属するサンプリングパルスの間ではオーバーラップ期間を持つようにあらかじめデューティが設定されたクロックパルスに応答して動作し、初段に入力されたスタートパルスと対応するシフトパルスを順次、次の段に供給するシフト動作を行うと共に、該シフトパルスを対応する段の抜取回路へ供給し、
抜取回路は、シフトレジスタの対応する段から供給されたシフトパルスに応答して動作し、シフトレジスタに供給されたクロックパルスの１つを抜き取ってサンプリングパルスとして水平スイッチへ供給し、
水平スイッチは、サンプリングパルスに応答して開閉動作し、ビデオラインから供給された映像信号を対応する信号線にサンプリングし、
更に、シフトレジスタは、位相が互いに１８０度ずれた第一のクロックパルスと第二のクロックパルスの内の第一のクロックパルスに応答してシフト動作を行う奇数段のシフトレジスタと第二のクロックパルスに応答してシフト動作を行う偶数段のシフトレジスタとから成り、
奇数段のシフトレジスタは、１つ前の偶数段のシフトレジスタから供給されたシフトパルスを、第一のクロックパルスの半周期分シフトして、抜取回路及び１つ後ろの偶数段のシフトレジスタに供給し、該抜取回路は、供給されたシフトパルスに応答して動作し、第一のクロックパルスの１つを抜き取り、
偶数段のシフトレジスタは、１つ前の奇数段のシフトレジスタから供給されたシフトパルスを、第二のクロックパルスの半周期分シフトして、抜取回路及び１つ後ろの奇数段のシフトレジスタに供給し、該抜取回路は、供給されたシフトパルスに応答して動作し、第二のクロックパルスの１つを抜き取る表示装置。