JPH10228262A - 表示装置の駆動回路 - Google Patents
表示装置の駆動回路Info
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- JPH10228262A JPH10228262A JP2933897A JP2933897A JPH10228262A JP H10228262 A JPH10228262 A JP H10228262A JP 2933897 A JP2933897 A JP 2933897A JP 2933897 A JP2933897 A JP 2933897A JP H10228262 A JPH10228262 A JP H10228262A
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- inverter
- resistance
- edge
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Abstract
(57)【要約】
【課題】 ｐ−ＳｉＴＦＴを用いたドライバー一体型Ｌ
ＣＤにおいて、サンプリング時の設計を変更することに
より、輝度ムラを防ぐ。 【解決手段】 シフトレジスタの出力に関わるインバー
タの、ｐ型ＴＦＴ22のオン抵抗をｎ型ＴＦＴ21のオン抵
抗よりも大きくした。ｐ型ＴＦＴ22に信号の遅延が生じ
るのでインバータの出力波形は、立ち上がりエッジが傾
斜された形状となる。これらのサンプリングパルスの後
エッジは、他のどのサンプリングパルスの前エッジと一
致することが無く、サンプリングパルスの後エッジにお
いて決定される画素信号電圧が、他のサンプリングパル
スの前エッジにおいて原画信号電圧に与えられる影響に
より変化することが避けられ、輝度ムラが防がれる。
ＣＤにおいて、サンプリング時の設計を変更することに
より、輝度ムラを防ぐ。 【解決手段】 シフトレジスタの出力に関わるインバー
タの、ｐ型ＴＦＴ22のオン抵抗をｎ型ＴＦＴ21のオン抵
抗よりも大きくした。ｐ型ＴＦＴ22に信号の遅延が生じ
るのでインバータの出力波形は、立ち上がりエッジが傾
斜された形状となる。これらのサンプリングパルスの後
エッジは、他のどのサンプリングパルスの前エッジと一
致することが無く、サンプリングパルスの後エッジにお
いて決定される画素信号電圧が、他のサンプリングパル
スの前エッジにおいて原画信号電圧に与えられる影響に
より変化することが避けられ、輝度ムラが防がれる。
Description
【０００１】
【発明の属する技術分野】本発明は、多結晶半導体層を
用いた薄膜トランジスタ（ＴＦＴ：Thin FilmTransisto
r）を、表示部にマトリクス状に配置するとともに、周
縁部にもゲートアレイを形成すべく配置することで、駆
動回路を内蔵した駆動回路一体型の液晶表示装置（ＬＣ
Ｄ：Liquid Crystal Display）に関する。
用いた薄膜トランジスタ（ＴＦＴ：Thin FilmTransisto
r）を、表示部にマトリクス状に配置するとともに、周
縁部にもゲートアレイを形成すべく配置することで、駆
動回路を内蔵した駆動回路一体型の液晶表示装置（ＬＣ
Ｄ：Liquid Crystal Display）に関する。
【０００２】
【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、ＴＦＴを
用いたアクティブマトリクス型は、原理的にデューティ
比１００％のスタティック駆動をマルチプレクス的に行
うことができ、大画面、高精細な動画ディスプレイに使
用されている。
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、ＴＦＴを
用いたアクティブマトリクス型は、原理的にデューティ
比１００％のスタティック駆動をマルチプレクス的に行
うことができ、大画面、高精細な動画ディスプレイに使
用されている。
【０００３】近年、ＴＦＴのチャンネル層として多結晶
（ポリ）シリコン（ｐ−Ｓｉ）を用いることによって、
マトリクス表示部と周辺駆動回路部を同一基板上に形成
した駆動回路一体型のＬＣＤが開発されている。一般
に、ｐ−Ｓｉは非晶質シリコン（ａ−Ｓｉ）に比べて移
動度が高い。このため、ＴＦＴが小型化され、高精細化
が実現される。また、ゲートセルフアライン構造による
微細化、寄生容量の縮小による高速化が達成されるた
め、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴからなるＣＭＯＳ
トランジスタを形成することにより、高速駆動回路を構
成することができる。このように、駆動回路部を同一基
板上にマトリクス表示部と一体形成することにより、製
造コストの削減、ＬＣＤモジュールの小型化が実現され
る。
（ポリ）シリコン（ｐ−Ｓｉ）を用いることによって、
マトリクス表示部と周辺駆動回路部を同一基板上に形成
した駆動回路一体型のＬＣＤが開発されている。一般
に、ｐ−Ｓｉは非晶質シリコン（ａ−Ｓｉ）に比べて移
動度が高い。このため、ＴＦＴが小型化され、高精細化
が実現される。また、ゲートセルフアライン構造による
微細化、寄生容量の縮小による高速化が達成されるた
め、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴからなるＣＭＯＳ
トランジスタを形成することにより、高速駆動回路を構
成することができる。このように、駆動回路部を同一基
板上にマトリクス表示部と一体形成することにより、製
造コストの削減、ＬＣＤモジュールの小型化が実現され
る。
【０００４】図８にドレインドライバー側の詳細な構成
を示す。ドレインドライバーは主にシフトレジスタから
なり、クロック信号ＣＫと反転クロック信号＊ＣＫによ
りシフト動作が制御される。また、図９はこのシフトレ
ジスタからパラレルに出力されるサンプリングパルスの
タイミング図である。図８の上半分は、各出力段（Ｓ／
Ｒ）が、直列接続された第１のクロックドインバータと
インバータ及び電荷安定のためにインバータに逆並列に
接続された第２のクロックドインバータからなるシフト
レジスタ（１）である。各出力段（Ｓ／Ｒ）は配列配置
された各々のサンプリング用トランスファゲート（２）
のＯＮ／ＯＦＦを制御するようにされている。
を示す。ドレインドライバーは主にシフトレジスタから
なり、クロック信号ＣＫと反転クロック信号＊ＣＫによ
りシフト動作が制御される。また、図９はこのシフトレ
ジスタからパラレルに出力されるサンプリングパルスの
タイミング図である。図８の上半分は、各出力段（Ｓ／
Ｒ）が、直列接続された第１のクロックドインバータと
インバータ及び電荷安定のためにインバータに逆並列に
接続された第２のクロックドインバータからなるシフト
レジスタ（１）である。各出力段（Ｓ／Ｒ）は配列配置
された各々のサンプリング用トランスファゲート（２）
のＯＮ／ＯＦＦを制御するようにされている。
【０００５】また、各サンプリング用トランスファゲー
ト（２）の入力端には、ビデオデータライン（ＶＤ）が
共通に接続されており、各サンプリングゲート（２）の
出力端はドレインラインに供給され、図の下部のマトリ
クス表示部（３）の各列に送出されている。表示部
（３）は、不図示であるドレインラインとゲートライン
とが交差配置され、その交差部には、ｐ−ＳｉＴＦＴか
らなるスイッチ素子と、これに接続された液晶駆動用の
画素容量が形成され、表示画素（ＰＸ）を構成してい
る。
ト（２）の入力端には、ビデオデータライン（ＶＤ）が
共通に接続されており、各サンプリングゲート（２）の
出力端はドレインラインに供給され、図の下部のマトリ
クス表示部（３）の各列に送出されている。表示部
（３）は、不図示であるドレインラインとゲートライン
とが交差配置され、その交差部には、ｐ−ＳｉＴＦＴか
らなるスイッチ素子と、これに接続された液晶駆動用の
画素容量が形成され、表示画素（ＰＸ）を構成してい
る。
【０００６】各表示画素（ＰＸ）へ供給すべき画素信号
電圧は、外付け集積回路で作成された原画信号としてビ
デオデータライン（ＶＤ）に供給される。原画信号は、
シフトレジスタ（１）のシフト動作により順にオンされ
たサンプリングゲート（２）により、各水平走査期間中
の各列に割り当てられたタイミングでサンプルされ、画
素信号電圧が決定される。一方、ゲートラインにより表
示部（３）に走査信号が与えられて行が選択され、これ
に同期する形で行列的に指定された各表示点に対応する
画素信号電圧が、ドレインラインを通じて各表示画素
（ＰＸ）に与えられる。
電圧は、外付け集積回路で作成された原画信号としてビ
デオデータライン（ＶＤ）に供給される。原画信号は、
シフトレジスタ（１）のシフト動作により順にオンされ
たサンプリングゲート（２）により、各水平走査期間中
の各列に割り当てられたタイミングでサンプルされ、画
素信号電圧が決定される。一方、ゲートラインにより表
示部（３）に走査信号が与えられて行が選択され、これ
に同期する形で行列的に指定された各表示点に対応する
画素信号電圧が、ドレインラインを通じて各表示画素
（ＰＸ）に与えられる。
【０００７】
【発明が解決しようとする課題】ビデオデータライン
（ＶＤ）に供給された原画信号電圧は、ＯＮされたサン
プリングゲート（２）を介して、対応するドレインライ
ンに印加されるとともに、その時、ＯＮされたＴＦＴを
介して、対応した表示画素（ＰＸ）である画素容量へも
供給される。各々ＯＮされたサンプリングゲート（２）
は原画信号電圧をドレインラインに導通させた状態で、
これがＯＦＦする瞬間の電圧を画素信号電圧としてサン
プリングし、これをドレインラインへ保持している。即
ち、図９に示す、各サンプリングパルスの立ち下がり
（回路構成によっては立ち上がり）エッジ（Ｅｄ０，Ｅ
ｄ１，Ｅｄ２，Ｅｄ３）にあたるタイミングにおいて、
画素信号電圧が決定される。
（ＶＤ）に供給された原画信号電圧は、ＯＮされたサン
プリングゲート（２）を介して、対応するドレインライ
ンに印加されるとともに、その時、ＯＮされたＴＦＴを
介して、対応した表示画素（ＰＸ）である画素容量へも
供給される。各々ＯＮされたサンプリングゲート（２）
は原画信号電圧をドレインラインに導通させた状態で、
これがＯＦＦする瞬間の電圧を画素信号電圧としてサン
プリングし、これをドレインラインへ保持している。即
ち、図９に示す、各サンプリングパルスの立ち下がり
（回路構成によっては立ち上がり）エッジ（Ｅｄ０，Ｅ
ｄ１，Ｅｄ２，Ｅｄ３）にあたるタイミングにおいて、
画素信号電圧が決定される。
【０００８】図１０に、原画信号電圧とサンプリングパ
ルスとの関係をオシロスコープにより観測した結果を示
す。図中、ＳＰはサンプリングパルス、ＶＤ１は原画信
号電圧であり、また、ＶＤ２はサンプリングパルスの動
作の無いときの原画信号電圧である。図より、サンプリ
ングパルスの立ち上がりエッジにおいて、原画信号電圧
ＶＤ２に比べ、原画信号電圧ＶＤ１が大きく歪んでいる
ことが分かる。即ち、サンプリングパルスの立ち上がり
エッジでは、そのサンプリングゲート（２）がオンする
が、その瞬間、原画信号電圧とその直前のドレインライ
ンに残っていた画素信号電圧との電圧差のために、電流
が流れる。この時、配線抵抗と付加容量との積、即ち、
時定数が無視できなく、ドレインラインの電圧が原画信
号電圧と同じになるまでの時間、原画信号電圧が変動す
るものと推測される。
ルスとの関係をオシロスコープにより観測した結果を示
す。図中、ＳＰはサンプリングパルス、ＶＤ１は原画信
号電圧であり、また、ＶＤ２はサンプリングパルスの動
作の無いときの原画信号電圧である。図より、サンプリ
ングパルスの立ち上がりエッジにおいて、原画信号電圧
ＶＤ２に比べ、原画信号電圧ＶＤ１が大きく歪んでいる
ことが分かる。即ち、サンプリングパルスの立ち上がり
エッジでは、そのサンプリングゲート（２）がオンする
が、その瞬間、原画信号電圧とその直前のドレインライ
ンに残っていた画素信号電圧との電圧差のために、電流
が流れる。この時、配線抵抗と付加容量との積、即ち、
時定数が無視できなく、ドレインラインの電圧が原画信
号電圧と同じになるまでの時間、原画信号電圧が変動す
るものと推測される。
【０００９】図９において、Ｎ段の立ち下がりエッジ
（Ｅｄ０）は、それより２段後のＮ＋２段目の立ち上が
りエッジ（Ｅｕ２）と同じタイミングになっている。こ
の直前まで、ＯＮされたＮ段目のサンプリングゲート
（２）を介して、ドレインラインへ印加されていた原画
信号電圧が、サンプリングゲート（２）がＯＦＦした瞬
間に、画素信号電圧として決定されてドレインラインに
保持され１水平期間維持されるが、それと同時に、Ｎ＋
２段目のサンプリングゲート（２）もオンするので、そ
の瞬間の原画素信号と、１つ前の水平期間にＮ＋２段目
のドレインラインに保持された画素信号電圧との間の電
位差のために、電流が流れ、原画信号が一瞬歪んだ状態
で、Ｎ段目のドレインラインに印加され、画素信号電圧
として保持される。即ち、Ｎ段目に印加される画素信号
電圧が、Ｎ＋２段目に生じる電流のために、変化してし
まう。
（Ｅｄ０）は、それより２段後のＮ＋２段目の立ち上が
りエッジ（Ｅｕ２）と同じタイミングになっている。こ
の直前まで、ＯＮされたＮ段目のサンプリングゲート
（２）を介して、ドレインラインへ印加されていた原画
信号電圧が、サンプリングゲート（２）がＯＦＦした瞬
間に、画素信号電圧として決定されてドレインラインに
保持され１水平期間維持されるが、それと同時に、Ｎ＋
２段目のサンプリングゲート（２）もオンするので、そ
の瞬間の原画素信号と、１つ前の水平期間にＮ＋２段目
のドレインラインに保持された画素信号電圧との間の電
位差のために、電流が流れ、原画信号が一瞬歪んだ状態
で、Ｎ段目のドレインラインに印加され、画素信号電圧
として保持される。即ち、Ｎ段目に印加される画素信号
電圧が、Ｎ＋２段目に生じる電流のために、変化してし
まう。
【００１０】図１１に、シフトレジスタの各出力段の出
力波形のシュミレーション結果を示す。ここでは、互い
にエッジを近接する２つの出力パルス（ＳＲｎ，ＳＲｎ
＋２）を示している。即ち、図８のシフトレジスタ
（１）においては、いずれかのシフトレジスタ（１）の
隣接する各出力段（Ｓ／Ｒ）からの出力パルスを調べて
いる。図より、前のパルス（ＳＲｎ）の後エッジと後の
パルス（ＳＲｎ＋２）の前エッジとが重なっていること
が分かる。
力波形のシュミレーション結果を示す。ここでは、互い
にエッジを近接する２つの出力パルス（ＳＲｎ，ＳＲｎ
＋２）を示している。即ち、図８のシフトレジスタ
（１）においては、いずれかのシフトレジスタ（１）の
隣接する各出力段（Ｓ／Ｒ）からの出力パルスを調べて
いる。図より、前のパルス（ＳＲｎ）の後エッジと後の
パルス（ＳＲｎ＋２）の前エッジとが重なっていること
が分かる。
【００１１】従って、前のパルス（ＳＲｎ）により制御
されたサンプリングゲート（２）を介して対応するドレ
インラインへ与えられていた原画信号電圧は、このパル
スが立ち下がった瞬間の電圧を画素信号電圧としてサン
プルするに際し、同時に後ろのパルス（ＳＲｎ＋２）が
立ち上がって対応するドレインラインへ流れる電流のた
めに、一瞬歪んだ原画信号電圧を、画素信号電圧として
決定することになる。
されたサンプリングゲート（２）を介して対応するドレ
インラインへ与えられていた原画信号電圧は、このパル
スが立ち下がった瞬間の電圧を画素信号電圧としてサン
プルするに際し、同時に後ろのパルス（ＳＲｎ＋２）が
立ち上がって対応するドレインラインへ流れる電流のた
めに、一瞬歪んだ原画信号電圧を、画素信号電圧として
決定することになる。
【００１２】図１２は、シフトレジスタ（１）の各出力
段に関して、図１１に示すような隣接する出力パルスの
重なり時間を測定した結果である。いずれの出力段につ
いても、平均的に５０ｎｓの重なり時間があり、±２０
〜３０ｎｓのばらつきがあることが分かる。このよう
な、ばらつきはシフトレジスタを構成するｐ−ＳｉＴＦ
Ｔの特性にのばらつきに起因しているものと推測され
る。即ち、ｐ−Ｓｉをガラス基板上に形成する際、グレ
インサイズが不均一となり、これがＴＦＴの速度のばら
つきに結びつくものと考えられる。但し、図１０からも
分かるとおり、原画信号電圧が変動するのは、サンプリ
ングパルスが立ち上がる瞬間であり、サンプリングパル
スが大きく重なる場合は、前のサンプリングパルスが立
ち下がって、画素信号電圧が決定された後に、後のサン
プリングパルスが立ち上がって原画信号電圧が変動して
も、表示に影響はでない。
段に関して、図１１に示すような隣接する出力パルスの
重なり時間を測定した結果である。いずれの出力段につ
いても、平均的に５０ｎｓの重なり時間があり、±２０
〜３０ｎｓのばらつきがあることが分かる。このよう
な、ばらつきはシフトレジスタを構成するｐ−ＳｉＴＦ
Ｔの特性にのばらつきに起因しているものと推測され
る。即ち、ｐ−Ｓｉをガラス基板上に形成する際、グレ
インサイズが不均一となり、これがＴＦＴの速度のばら
つきに結びつくものと考えられる。但し、図１０からも
分かるとおり、原画信号電圧が変動するのは、サンプリ
ングパルスが立ち上がる瞬間であり、サンプリングパル
スが大きく重なる場合は、前のサンプリングパルスが立
ち下がって、画素信号電圧が決定された後に、後のサン
プリングパルスが立ち上がって原画信号電圧が変動して
も、表示に影響はでない。
【００１３】従って、このような、サンプリングパルス
の重なりそのものよりも、サンプリングパルスの重なり
時間がばらつくことにより、画素信号電圧の変動が最も
大きくなるような重なり時間を有する出力段があり得、
この段に関する列は全ての表示画素で画素信号電圧の変
動を被り、縦筋ムラとして目に付き、表示品位を落とす
ことが問題となっていた。
の重なりそのものよりも、サンプリングパルスの重なり
時間がばらつくことにより、画素信号電圧の変動が最も
大きくなるような重なり時間を有する出力段があり得、
この段に関する列は全ての表示画素で画素信号電圧の変
動を被り、縦筋ムラとして目に付き、表示品位を落とす
ことが問題となっていた。
【００１４】ここに挙げた例に限らず、一般に、ドレイ
ンドライバーにおいては、シフトレジスタから出力され
る当該出力段のサンプリングパルスの立ち下がりエッジ
は、必ず、他の出力段のサンプリングパルスの立ち上が
りエッジと一致あるいは近接するため、上述のような問
題が発生する。特に、１ライン毎に、表示画素（ＰＸ）
へ供給される画素信号電圧の極性が反転されるライン反
転駆動においては、当該水平期間に供給すべき画素信号
電圧は、前の水平期間に印加されてドレインラインに残
っていた画素信号電圧と極性が常に逆になっているた
め、サンプリングの瞬間に流れる電流は相当に大きなも
のとなる。このため、原画信号電圧の変動はかなり大き
く、画素信号電圧の変化に起因する縦筋ムラが目立って
いた。
ンドライバーにおいては、シフトレジスタから出力され
る当該出力段のサンプリングパルスの立ち下がりエッジ
は、必ず、他の出力段のサンプリングパルスの立ち上が
りエッジと一致あるいは近接するため、上述のような問
題が発生する。特に、１ライン毎に、表示画素（ＰＸ）
へ供給される画素信号電圧の極性が反転されるライン反
転駆動においては、当該水平期間に供給すべき画素信号
電圧は、前の水平期間に印加されてドレインラインに残
っていた画素信号電圧と極性が常に逆になっているた
め、サンプリングの瞬間に流れる電流は相当に大きなも
のとなる。このため、原画信号電圧の変動はかなり大き
く、画素信号電圧の変化に起因する縦筋ムラが目立って
いた。
【００１５】これ故、本発明では、ｐ−ＳｉＴＦＴの特
性のばらつきは不可避であるとして、ｐ−ＳｉＴＦＴの
特性均一化とは別の観点から、設計の調整により、この
問題を解決することを目的としている。
性のばらつきは不可避であるとして、ｐ−ＳｉＴＦＴの
特性均一化とは別の観点から、設計の調整により、この
問題を解決することを目的としている。
【００１６】
【課題を解決するための手段】本発明は、この目的を達
成するために成され、表示画素が行列状に配された表示
装置に所望の表示を行わせる表示装置の駆動回路におい
て、前記表示画素の行あるいは列に対応づけられた出力
段を有する単数または複数系列のシフトレジスタと、こ
のシフトレジスタの各出力段から出力された制御信号に
基づいて導通が制御され、かつ、一端に外部から供給さ
れた原画信号電圧が与えられるとともに他端が前記表示
画素の行あるいは列へと接続されたサンプリングスイッ
チと、を有し、前記制御信号に基づいたサンプリングパ
ルスは、それらの波形の前エッジと後エッジのタイミン
グが、実際的に互いに一致しない構成である。
成するために成され、表示画素が行列状に配された表示
装置に所望の表示を行わせる表示装置の駆動回路におい
て、前記表示画素の行あるいは列に対応づけられた出力
段を有する単数または複数系列のシフトレジスタと、こ
のシフトレジスタの各出力段から出力された制御信号に
基づいて導通が制御され、かつ、一端に外部から供給さ
れた原画信号電圧が与えられるとともに他端が前記表示
画素の行あるいは列へと接続されたサンプリングスイッ
チと、を有し、前記制御信号に基づいたサンプリングパ
ルスは、それらの波形の前エッジと後エッジのタイミン
グが、実際的に互いに一致しない構成である。
【００１７】これにより、当該サンプリングスイッチが
オフされた瞬間に他のサンプリングスイッチがオンさ
れ、一瞬、原画信号が歪んだ時の電圧が画素信号電圧と
して決定されことが避けられ、不正確な信号電圧が対応
する表示画素へ供給されることが防がれる。特に、前記
制御信号は、その波形の前エッジが後エッジよりも大き
く歪まされている構成である。
オフされた瞬間に他のサンプリングスイッチがオンさ
れ、一瞬、原画信号が歪んだ時の電圧が画素信号電圧と
して決定されことが避けられ、不正確な信号電圧が対応
する表示画素へ供給されることが防がれる。特に、前記
制御信号は、その波形の前エッジが後エッジよりも大き
く歪まされている構成である。
【００１８】画素信号電圧は、サンプリングパルスの後
エッジにより決定されるので、サンプリングパルスの前
エッジにかかる制御信号の前エッジを歪ませることで、
表示に悪影響を及ぼすことなく、前のサンプリングパル
スの後エッジと後のサンプリングパルスの前エッジが一
致することが避けられる。特に、前記制御信号の前エッ
ジにかかるスイッチ素子は、前記制御信号の後エッジに
かかるスイッチ素子よりもオン抵抗が大きくされている
構成である。
エッジにより決定されるので、サンプリングパルスの前
エッジにかかる制御信号の前エッジを歪ませることで、
表示に悪影響を及ぼすことなく、前のサンプリングパル
スの後エッジと後のサンプリングパルスの前エッジが一
致することが避けられる。特に、前記制御信号の前エッ
ジにかかるスイッチ素子は、前記制御信号の後エッジに
かかるスイッチ素子よりもオン抵抗が大きくされている
構成である。
【００１９】これにより、制御信号の前エッジが歪まさ
れる。特に、前記制御信号は、立ち上がりエッジが傾斜
されている構成である。これにより、前のサンプリング
パルスの立ち上がりエッジは、後のサンプリングパルス
の立ち下がりと一致することが避けられる。特に、前記
シフトレジスタの各出力段の出力を行う第１のインバー
タは、ｐ型導電形の電界効果型トランジスタのオン抵抗
が、ｎ型導電形の電界効果型トランジスタのオン抵抗よ
りも大きくされている構成である。
れる。特に、前記制御信号は、立ち上がりエッジが傾斜
されている構成である。これにより、前のサンプリング
パルスの立ち上がりエッジは、後のサンプリングパルス
の立ち下がりと一致することが避けられる。特に、前記
シフトレジスタの各出力段の出力を行う第１のインバー
タは、ｐ型導電形の電界効果型トランジスタのオン抵抗
が、ｎ型導電形の電界効果型トランジスタのオン抵抗よ
りも大きくされている構成である。
【００２０】これにより、シフトレジスタの各出力段か
ら出される制御信号の前エッジの立ち上がりが傾斜され
る。特に、前記シフトレジスタの各出力段の出力を行う
第１のインバータは、ｐ型導電形の電界効果型トランジ
スタのＷ／Ｌ比が、ｎ型導電形の電界効果型トランジス
タのＷ／Ｌ比よりも小さくされている構成である。
ら出される制御信号の前エッジの立ち上がりが傾斜され
る。特に、前記シフトレジスタの各出力段の出力を行う
第１のインバータは、ｐ型導電形の電界効果型トランジ
スタのＷ／Ｌ比が、ｎ型導電形の電界効果型トランジス
タのＷ／Ｌ比よりも小さくされている構成である。
【００２１】これにより、シフトレジスタの各出力段の
前エッジにかかるスイッチ素子のオン抵抗が大きくさ
れ、制御信号の前エッジの立ち上がりが傾斜される。特
に、前記サンプリングパルスは、その波形の前エッジが
後エッジよりも大きく歪まされている構成である。画素
信号電圧は、サンプリングパルスの後エッジにより決定
されるので、サンプリングパルスの前エッジを歪ませる
ことで、表示に悪影響を及ぼすことなく、前のサンプリ
ングパルスの後エッジと後のサンプリングパルスの前エ
ッジが一致することが避けられる。
前エッジにかかるスイッチ素子のオン抵抗が大きくさ
れ、制御信号の前エッジの立ち上がりが傾斜される。特
に、前記サンプリングパルスは、その波形の前エッジが
後エッジよりも大きく歪まされている構成である。画素
信号電圧は、サンプリングパルスの後エッジにより決定
されるので、サンプリングパルスの前エッジを歪ませる
ことで、表示に悪影響を及ぼすことなく、前のサンプリ
ングパルスの後エッジと後のサンプリングパルスの前エ
ッジが一致することが避けられる。
【００２２】特に、前記サンプリングパルスの前エッジ
にかかるスイッチ素子は、前記サンプリングパルスの後
エッジにかかるスイッチ素子よりもオン抵抗が大きくさ
れている構成である。これにより、サンプリングパルス
の前エッジが歪まされる。特に、前記サンプリングパル
スは、立ち上がりエッジが傾斜されている構成である。
にかかるスイッチ素子は、前記サンプリングパルスの後
エッジにかかるスイッチ素子よりもオン抵抗が大きくさ
れている構成である。これにより、サンプリングパルス
の前エッジが歪まされる。特に、前記サンプリングパル
スは、立ち上がりエッジが傾斜されている構成である。
【００２３】これにより、前のサンプリングパルスの立
ち上がりエッジは、後のサンプリングパルスの立ち下が
りエッジと一致することが避けられる。特に、前記サン
プリングパルスは、前記制御信号が単数または複数個の
第２のインバータが介されて得られる構成である。これ
により、サンプリングパルスの前エッジが歪まされる。
ち上がりエッジは、後のサンプリングパルスの立ち下が
りエッジと一致することが避けられる。特に、前記サン
プリングパルスは、前記制御信号が単数または複数個の
第２のインバータが介されて得られる構成である。これ
により、サンプリングパルスの前エッジが歪まされる。
【００２４】特に、奇数番目の前記第２のインバータ
は、ｎ型導電形の電界効果型トランジスタのオン抵抗
が、ｐ型導電形の電界効果型トランジスタのオン抵抗よ
りも大きくされている構成である。これにより、サンプ
リングパルスの前エッジは、立ち下がりエッジにおいて
順次傾斜される。
は、ｎ型導電形の電界効果型トランジスタのオン抵抗
が、ｐ型導電形の電界効果型トランジスタのオン抵抗よ
りも大きくされている構成である。これにより、サンプ
リングパルスの前エッジは、立ち下がりエッジにおいて
順次傾斜される。
【００２５】特に、偶数番目の前記第２のインバータ
は、ｐ型導電形の電界効果型トランジスタのオン抵抗
が、ｎ型導電形の電界効果型トランジスタのオン抵抗よ
りも大きくされている構成である。これにより、サンプ
リングパルスの前エッジは、立ち上がりエッジにおいて
順次傾斜される。
は、ｐ型導電形の電界効果型トランジスタのオン抵抗
が、ｎ型導電形の電界効果型トランジスタのオン抵抗よ
りも大きくされている構成である。これにより、サンプ
リングパルスの前エッジは、立ち上がりエッジにおいて
順次傾斜される。
【００２６】特に、奇数番目の前記第２のインバータ
は、ｎ型導電形の電界効果型トランジスタのＷ／Ｌ比
が、ｐ型導電形の電界効果型トランジスタのＷ／Ｌ比よ
りも小さくされている構成である。これにより、サンプ
リングパルスの前エッジにかかるスイッチ素子のオン抵
抗が大きくされ、サンプリングパルスの前エッジの立ち
下がりが歪まされる。
は、ｎ型導電形の電界効果型トランジスタのＷ／Ｌ比
が、ｐ型導電形の電界効果型トランジスタのＷ／Ｌ比よ
りも小さくされている構成である。これにより、サンプ
リングパルスの前エッジにかかるスイッチ素子のオン抵
抗が大きくされ、サンプリングパルスの前エッジの立ち
下がりが歪まされる。
【００２７】特に、前記偶数番目の第２のインバータ
は、ｐ型導電形の電界効果型トランジスタのＷ／Ｌ比
が、ｎ型導電形の電界効果型トランジスタのＷ／Ｌ比よ
りも小さくされている構成である。これにより、サンプ
リングパルスの前エッジにかかるスイッチ素子のオン抵
抗が大きくされ、サンプリングパルスの前エッジの立ち
上がりが歪まされる。
は、ｐ型導電形の電界効果型トランジスタのＷ／Ｌ比
が、ｎ型導電形の電界効果型トランジスタのＷ／Ｌ比よ
りも小さくされている構成である。これにより、サンプ
リングパルスの前エッジにかかるスイッチ素子のオン抵
抗が大きくされ、サンプリングパルスの前エッジの立ち
上がりが歪まされる。
【００２８】
【発明の実施の形態】図１は、本発明実施の第１の形態
にかかるドレインドライバーに用いられるシフトレジス
タの等価回路図である。各出力段は、直列的に接続され
た第１のクロックドインバータ（１０）とインバータ
（１１）、及び、電荷安定のためにインバータ（１１）
に逆並列に接続された第２のクロックドインバータ（１
２）とからなる。第１のクロックドインバータ（１０）
及び第２のクロックドインバータ（１２）には、それぞ
れ互いに極性が逆のシフトクロックＣＫ、＊ＣＫが供給
される。各出力段のシフト動作は、主に、第１のクロッ
クドインバータ（１０）に供給されるシフトクロックに
従って行われる。隣接する出力段に関して、第１のクロ
ックドインバータ（１０）同士、及び、第２のクロック
ドインバータ（１２）同士は、互いに逆極性のシフトク
ロックが供給され、かつ、隣接する第１のクロックドイ
ンバータ（１０）と第２のクロックドインバータ（１
２）には、同じ極性のシフトクロックが供給される。各
出力段の出力は、インバータ（１１）の出力から取り出
され、サンプリングパルスとされている。本実施の形態
では、インバータ（１１）は、少なくとも出力信号の前
エッジが歪まされる素子構成とされている。
にかかるドレインドライバーに用いられるシフトレジス
タの等価回路図である。各出力段は、直列的に接続され
た第１のクロックドインバータ（１０）とインバータ
（１１）、及び、電荷安定のためにインバータ（１１）
に逆並列に接続された第２のクロックドインバータ（１
２）とからなる。第１のクロックドインバータ（１０）
及び第２のクロックドインバータ（１２）には、それぞ
れ互いに極性が逆のシフトクロックＣＫ、＊ＣＫが供給
される。各出力段のシフト動作は、主に、第１のクロッ
クドインバータ（１０）に供給されるシフトクロックに
従って行われる。隣接する出力段に関して、第１のクロ
ックドインバータ（１０）同士、及び、第２のクロック
ドインバータ（１２）同士は、互いに逆極性のシフトク
ロックが供給され、かつ、隣接する第１のクロックドイ
ンバータ（１０）と第２のクロックドインバータ（１
２）には、同じ極性のシフトクロックが供給される。各
出力段の出力は、インバータ（１１）の出力から取り出
され、サンプリングパルスとされている。本実施の形態
では、インバータ（１１）は、少なくとも出力信号の前
エッジが歪まされる素子構成とされている。
【００２９】図２は、図１に示すシフトレジスタの各出
力段からの出力信号ＯＵＴＮ−１，ＯＵＴＮ，ＯＵＴＮ
＋１、クロック信号ＣＫ、ａ点及びｂ点における信号波
形のタイミング図である。各出力信号ＯＵＴＮ，ＯＵＴ
Ｎ＋１は、各々ａ点及びｂ点における信号がインバータ
（１１）により反転出力されたものであるが、この際、
立ち上がりエッジが歪まされることにより、前エッジが
傾斜した波形となっている。このため、Ｎ−１段目の出
力信号の後エッジと、Ｎ＋１段目の出力信号の前エッジ
とが一致しないようにされ、従って、Ｎ−１段のサンプ
リングスイッチ（２）とＮ＋１段に供給されるサンプリ
ングスイッチ（２）へ供給されるサンプリングパルスが
離間されて、互いに重畳することが避けられる。即ち、
いずれのサンプリングパルスも、その後エッジが他のど
のサンプリングの前エッジとも一致することが無くなる
ので、サンプリングの瞬間に原画信号が歪んでその瞬間
に決定される画素信号の電圧が変化してしまう、という
問題が防がれる。ここで、これらのシフト動作は、主
に、第１のクロックドインバータ（１０）のシフトクロ
ックにより制御されているので、各出力信号ＯＵＴＮ−
１，ＯＵＴＮ，ＯＵＴＮ＋１のエッジの傾斜が、シフト
動作に悪影響を及ぼすことはない。
力段からの出力信号ＯＵＴＮ−１，ＯＵＴＮ，ＯＵＴＮ
＋１、クロック信号ＣＫ、ａ点及びｂ点における信号波
形のタイミング図である。各出力信号ＯＵＴＮ，ＯＵＴ
Ｎ＋１は、各々ａ点及びｂ点における信号がインバータ
（１１）により反転出力されたものであるが、この際、
立ち上がりエッジが歪まされることにより、前エッジが
傾斜した波形となっている。このため、Ｎ−１段目の出
力信号の後エッジと、Ｎ＋１段目の出力信号の前エッジ
とが一致しないようにされ、従って、Ｎ−１段のサンプ
リングスイッチ（２）とＮ＋１段に供給されるサンプリ
ングスイッチ（２）へ供給されるサンプリングパルスが
離間されて、互いに重畳することが避けられる。即ち、
いずれのサンプリングパルスも、その後エッジが他のど
のサンプリングの前エッジとも一致することが無くなる
ので、サンプリングの瞬間に原画信号が歪んでその瞬間
に決定される画素信号の電圧が変化してしまう、という
問題が防がれる。ここで、これらのシフト動作は、主
に、第１のクロックドインバータ（１０）のシフトクロ
ックにより制御されているので、各出力信号ＯＵＴＮ−
１，ＯＵＴＮ，ＯＵＴＮ＋１のエッジの傾斜が、シフト
動作に悪影響を及ぼすことはない。
【００３０】図３に、本発明実施の第２の形態にかかる
ドレインドライバーに用いられるシフトレジスタの等価
回路を示す。本実施の形態では、インバータ（１１）か
らの出力は、単数または直列接続された複数の第２のイ
ンバータ（１３）を介して取り出され、各出力段のサン
プリングパルスとされている。そして、これら第２のイ
ンバータ（１３）は、実施の第１の形態と同様、少なく
とも出力信号の前エッジが歪まされる素子構成とされて
いる。
ドレインドライバーに用いられるシフトレジスタの等価
回路を示す。本実施の形態では、インバータ（１１）か
らの出力は、単数または直列接続された複数の第２のイ
ンバータ（１３）を介して取り出され、各出力段のサン
プリングパルスとされている。そして、これら第２のイ
ンバータ（１３）は、実施の第１の形態と同様、少なく
とも出力信号の前エッジが歪まされる素子構成とされて
いる。
【００３１】図４は、図３に示すシフトレジスタの各出
力段からの出力信号ＯＵＴＮ，ＯＵＴＮ＋１、クロック
信号ＣＫ、ａ点、ｂ点、ｃ点、ｄ点、ｅ点、ｆ点、ｇ
点、ｈ点及びｉ点における信号波形のタイミング図であ
る。シフトクロックＣＫ、＊ＣＫにより制御されたクロ
ックドインバータ（１０）により転送されてきた信号
は、ａ点の反転信号であるｄ点信号が、更に、単数また
は直列接続された複数の第２のインバータ（１３）によ
り、所定の立ち上がりエッジあるいは立ち下がりエッジ
が歪まされることで、立ち上がりエッジが傾斜された波
形を呈する出力信号ＯＵＴＮとして取り出される。特
に、介在される第２のインバータ（１３）の数が増えれ
ば増える程、出力信号は、前エッジが傾斜されるのみな
らず、各々のインバータ（１３）を構成する素子の閾値
の高さに応じて遅延される。また、Ｎ＋１段及び他の段
に関しても同様に、前エッジが傾斜され、あるいは、遅
延された出力信号が取り出されるので、いずれの出力信
号も、その後エッジが、どの出力信号の前エッジにも一
致することは無い。従って、ある段のサンプリングパル
スの前エッジが、別の段のサンプリングパルスの後エッ
ジに一致することによる原画信号の歪みが防がれ、正確
な画素信号電圧がサンプリングされて、対応する表示画
素（ＰＸ）へ供給される。なお、ここでは、インバータ
（１１）が、信号に歪みを与えない構成、即ち、ｄ点信
号の前エッジが傾斜しない構成としているが、本発明実
施の第１の形態と同様、歪みを与える構成、即ち、ｄ点
信号の前エッジが傾斜する構成としてもよい。
力段からの出力信号ＯＵＴＮ，ＯＵＴＮ＋１、クロック
信号ＣＫ、ａ点、ｂ点、ｃ点、ｄ点、ｅ点、ｆ点、ｇ
点、ｈ点及びｉ点における信号波形のタイミング図であ
る。シフトクロックＣＫ、＊ＣＫにより制御されたクロ
ックドインバータ（１０）により転送されてきた信号
は、ａ点の反転信号であるｄ点信号が、更に、単数また
は直列接続された複数の第２のインバータ（１３）によ
り、所定の立ち上がりエッジあるいは立ち下がりエッジ
が歪まされることで、立ち上がりエッジが傾斜された波
形を呈する出力信号ＯＵＴＮとして取り出される。特
に、介在される第２のインバータ（１３）の数が増えれ
ば増える程、出力信号は、前エッジが傾斜されるのみな
らず、各々のインバータ（１３）を構成する素子の閾値
の高さに応じて遅延される。また、Ｎ＋１段及び他の段
に関しても同様に、前エッジが傾斜され、あるいは、遅
延された出力信号が取り出されるので、いずれの出力信
号も、その後エッジが、どの出力信号の前エッジにも一
致することは無い。従って、ある段のサンプリングパル
スの前エッジが、別の段のサンプリングパルスの後エッ
ジに一致することによる原画信号の歪みが防がれ、正確
な画素信号電圧がサンプリングされて、対応する表示画
素（ＰＸ）へ供給される。なお、ここでは、インバータ
（１１）が、信号に歪みを与えない構成、即ち、ｄ点信
号の前エッジが傾斜しない構成としているが、本発明実
施の第１の形態と同様、歪みを与える構成、即ち、ｄ点
信号の前エッジが傾斜する構成としてもよい。
【００３２】
【実施例】図５及び図６は、本発明の実施例にかかるイ
ンバータ（１１，１３）の等価回路図である。周知の如
く、インバータ回路は、ｐ型トランジスタ及びｎ型トラ
ンジスタからなるが、ｐ−Ｓｉを用いた駆動回路一体型
においては、ＣＭＯＳトランジスタは、ｎ型及びｐ型の
ｐ−ＳｉＴＦＴを用いて作成される。即ち、ｎ型のＴＦ
Ｔ（２１）とｐ型のＴＦＴ（２２）とが、それらのソー
スがインバータ（１１）の出力ｏｕｔとして共通にさ
れ、かつ、それらのゲートがインバータ（１１、１３）
の入力ｉｎとして共通にされた構成である。
ンバータ（１１，１３）の等価回路図である。周知の如
く、インバータ回路は、ｐ型トランジスタ及びｎ型トラ
ンジスタからなるが、ｐ−Ｓｉを用いた駆動回路一体型
においては、ＣＭＯＳトランジスタは、ｎ型及びｐ型の
ｐ−ＳｉＴＦＴを用いて作成される。即ち、ｎ型のＴＦ
Ｔ（２１）とｐ型のＴＦＴ（２２）とが、それらのソー
スがインバータ（１１）の出力ｏｕｔとして共通にさ
れ、かつ、それらのゲートがインバータ（１１、１３）
の入力ｉｎとして共通にされた構成である。
【００３３】図５においては、ｐ型ＴＦＴ（２２）が、
ｎ型ＴＦＴ（２１）に比べてＷ／Ｌが小さくされてオン
抵抗が大きくされている。これにより、ｐ型ＴＦＴ（２
２）の信号電圧に遅延が生じ、インバータ（１１，１
３）の出力は、立ち上がりエッジにおいて信号の歪みが
与えられるので、図２の出力ＯＵＴＮの出力電圧の如
き、前エッジに適当な傾斜を有した波形を呈する信号パ
ルスが得られる。
ｎ型ＴＦＴ（２１）に比べてＷ／Ｌが小さくされてオン
抵抗が大きくされている。これにより、ｐ型ＴＦＴ（２
２）の信号電圧に遅延が生じ、インバータ（１１，１
３）の出力は、立ち上がりエッジにおいて信号の歪みが
与えられるので、図２の出力ＯＵＴＮの出力電圧の如
き、前エッジに適当な傾斜を有した波形を呈する信号パ
ルスが得られる。
【００３４】また、このインバータ（１３）について
も、図３のｄ点より偶数段目のインバータ（１３）とし
て、図５の構成のものを採用することで、立ち上がりエ
ッジにおいて、信号の歪みが与えられる。これは、図４
のｆ点電圧より、インバータ（１３）を経るに従って、
その信号が順次遅延され、ｈ点電圧に現れる途中に作用
する。
も、図３のｄ点より偶数段目のインバータ（１３）とし
て、図５の構成のものを採用することで、立ち上がりエ
ッジにおいて、信号の歪みが与えられる。これは、図４
のｆ点電圧より、インバータ（１３）を経るに従って、
その信号が順次遅延され、ｈ点電圧に現れる途中に作用
する。
【００３５】図６においては、ｎ型ＴＦＴ（２１）が、
ｎ型ＴＦＴ（２２）に比べてＷ／Ｌが小さくされてオン
抵抗が大きくされている。これにより、インバータ（１
３）の出力は、立ち下がりエッジにおいて信号の歪みが
与えられるので、図４のｆ点電圧の如き、前エッジに適
当な傾斜を有した波形を呈する信号パルスが得られる。
ｎ型ＴＦＴ（２２）に比べてＷ／Ｌが小さくされてオン
抵抗が大きくされている。これにより、インバータ（１
３）の出力は、立ち下がりエッジにおいて信号の歪みが
与えられるので、図４のｆ点電圧の如き、前エッジに適
当な傾斜を有した波形を呈する信号パルスが得られる。
【００３６】図３のインバータ（１３）として、図５の
インバータと図６のインバータを交互に複数段接続する
ことにより、初段のインバータ（１３）によりまず歪ま
された信号波形は、それに続く段で、ゲート電圧が所定
の閾値に達するまでのタイムラグの分だけ順次遅延され
ていく。従って、インバータ（１３）の段数を変えるこ
とにより、出力ＯＵＴＮの前エッジの遅延量を微調整す
ることができる。また、インバータ（１３）の段数を偶
数あるいは奇数のいずれに設定することにより、出力Ｏ
ＵＴＮの信号極性を、シフトレジスタの出力時点でのｄ
点電圧の信号極性に対して、反転あるいは非反転とする
ことができので、回路設計上の自由度が高まる。
インバータと図６のインバータを交互に複数段接続する
ことにより、初段のインバータ（１３）によりまず歪ま
された信号波形は、それに続く段で、ゲート電圧が所定
の閾値に達するまでのタイムラグの分だけ順次遅延され
ていく。従って、インバータ（１３）の段数を変えるこ
とにより、出力ＯＵＴＮの前エッジの遅延量を微調整す
ることができる。また、インバータ（１３）の段数を偶
数あるいは奇数のいずれに設定することにより、出力Ｏ
ＵＴＮの信号極性を、シフトレジスタの出力時点でのｄ
点電圧の信号極性に対して、反転あるいは非反転とする
ことができので、回路設計上の自由度が高まる。
【００３７】図７は、インバータ（１１）として図５に
示した立ち上がりエッジに傾斜を有するものを用いた場
合の、シフトレジスタの各出力段からの出力波形のシュ
ミレーション結果である。ここで、ｎ型ＴＦＴ（２１）
とｐ型ＴＦＴ（２２）とのチャンネルサイズは、Ｌを等
しくＷの大きさを２：１とすることにより、Ｗ／Ｌ比が
２：１としている。各出力段から出されるパルスは、エ
ッジ部が最も近接されたエッジを有するパルス間で、そ
れらのセンター電位に関して互いに５０ｎｓ程度離間さ
れていることがわかる。
示した立ち上がりエッジに傾斜を有するものを用いた場
合の、シフトレジスタの各出力段からの出力波形のシュ
ミレーション結果である。ここで、ｎ型ＴＦＴ（２１）
とｐ型ＴＦＴ（２２）とのチャンネルサイズは、Ｌを等
しくＷの大きさを２：１とすることにより、Ｗ／Ｌ比が
２：１としている。各出力段から出されるパルスは、エ
ッジ部が最も近接されたエッジを有するパルス間で、そ
れらのセンター電位に関して互いに５０ｎｓ程度離間さ
れていることがわかる。
【００３８】図１２より、重なり時間が±２０〜３０ｎ
ｓばらつくことがわかっているが、図７の如く、前のパ
ルス（ＳＲｎ）の後エッジと後のパルス（ＳＲｎ＋２）
の前エッジが５０ｎｓ離間されていれば、これらのエッ
ジが一致することは決してないことがわかる。従って、
シフトレジスタ（１）の各出力段（Ｓ／Ｒ）より出され
るサンプリングパルスは、いずれもそのエッジが互いに
重なることが避けられので、当該サンプリングゲート
（２）がオフされて画素信号電圧が決定される瞬間に、
他のサンプリングゲート（２）がオンされて電流が流れ
て原画信号電圧が歪み、画素信号電圧が変化してしまう
ことが防がれる。このため、原画信号から常に正確な画
素信号がサンプリングされて、良好な表示が得られる。
ｓばらつくことがわかっているが、図７の如く、前のパ
ルス（ＳＲｎ）の後エッジと後のパルス（ＳＲｎ＋２）
の前エッジが５０ｎｓ離間されていれば、これらのエッ
ジが一致することは決してないことがわかる。従って、
シフトレジスタ（１）の各出力段（Ｓ／Ｒ）より出され
るサンプリングパルスは、いずれもそのエッジが互いに
重なることが避けられので、当該サンプリングゲート
（２）がオフされて画素信号電圧が決定される瞬間に、
他のサンプリングゲート（２）がオンされて電流が流れ
て原画信号電圧が歪み、画素信号電圧が変化してしまう
ことが防がれる。このため、原画信号から常に正確な画
素信号がサンプリングされて、良好な表示が得られる。
【００３９】
【発明の効果】以上の説明から明らかな如く、本発明
で、表示装置の表示部の周辺に一体的に内蔵された駆動
回路に関し、原画信号のサンプリングを制御するサンプ
リングパルスを、それらのエッジが互いに一致しない構
成としたことにより、サンプリングパルスの後エッジに
あたる原画信号電圧を画素信号電圧として決定する際、
他のサンプリングパルスの前エッジにより原画信号が変
動して、画素信号電圧が変化する問題が解決され、輝度
ムラが防がれ、表示品位が向上された。
で、表示装置の表示部の周辺に一体的に内蔵された駆動
回路に関し、原画信号のサンプリングを制御するサンプ
リングパルスを、それらのエッジが互いに一致しない構
成としたことにより、サンプリングパルスの後エッジに
あたる原画信号電圧を画素信号電圧として決定する際、
他のサンプリングパルスの前エッジにより原画信号が変
動して、画素信号電圧が変化する問題が解決され、輝度
ムラが防がれ、表示品位が向上された。
【図１】本発明実施の第１の形態にかかるシフトレジス
タの構成図である。
タの構成図である。
【図２】本発明実施の第１の形態にかかるドレインドラ
イバーの動作タイミング図である。
イバーの動作タイミング図である。
【図３】本発明実施の第２の形態にかかるシフトレジス
タの構成図である。
タの構成図である。
【図４】本発明実施の第２の形態にかかるドレインドラ
イバーの動作タイミング図である。
イバーの動作タイミング図である。
【図５】本発明の実施例にかかるインバータの等価回路
図である。
図である。
【図６】本発明の実施例にかかるインバータの等価回路
図である。
図である。
【図７】本発明の実施例にかかるサンプリングパルスの
シミュレーション結果を示す波形図である。
シミュレーション結果を示す波形図である。
【図８】ドレインドライバーの構成図である。
【図９】サンプリングパルスのタイミング図である。
【図１０】原画信号とサンプリングパルスとの相互影響
を測定した波形図である。
を測定した波形図である。
【図１１】従来のサンプリングパルスのシミュレーショ
ン結果を示す波形図である。
ン結果を示す波形図である。
【図１２】従来のサンプリングパルスの重なり時間を測
定した分布図である。
定した分布図である。
【符号の説明】 １ 第１の水平シフトレジスタ ２ 第２の水平シフトレジスタ ３ サンプリングゲート ４ 表示部 １０ 第１のクロックドインバータ １１ インバータ １２ 第２のクロックドインバータ １３ 第２のインバータ
Claims (14)
- 【請求項１】 表示画素が行列状に配された表示装置に
所望の表示を行わせる表示装置の駆動回路において、 前記表示画素の行あるいは列に対応づけられた出力段を
有する単数または複数系列のシフトレジスタと、このシ
フトレジスタの各出力段から出力された制御信号に基づ
いて導通が制御され、かつ、一端に外部から供給された
原画信号電圧が与えられるとともに他端が前記表示画素
の行あるいは列へと接続されたサンプリングスイッチ
と、を有し、前記制御信号に基づいたサンプリングパル
スは、それらの波形の前エッジと後エッジのタイミング
が、実際的に互いに一致しないことを特徴とする表示装
置の駆動回路。 - 【請求項２】 前記制御信号は、その波形の前エッジが
後エッジよりも大きく歪まされていることを特徴とする
請求項１記載の表示装置の駆動回路。 - 【請求項３】 前記制御信号の前エッジにかかるスイッ
チ素子は、前記制御信号の後エッジにかかるスイッチ素
子よりもオン抵抗が大きくされていることを特徴とする
請求項３記載の表示装置の駆動回路。 - 【請求項４】 前記制御信号は、立ち上がりエッジが傾
斜されていることを特徴とする請求項３記載の表示装置
の駆動回路。 - 【請求項５】 前記シフトレジスタの各出力段の出力を
行う第１のインバータは、ｐ型導電形の電界効果型トラ
ンジスタのオン抵抗が、ｎ型導電形の電界効果型トラン
ジスタのオン抵抗よりも大きくされていることを特徴と
する請求項４記載の記載の表示装置の駆動回路。 - 【請求項６】 前記シフトレジスタの各出力段の出力を
行う第１のインバータは、ｐ型導電形の電界効果型トラ
ンジスタのＷ／Ｌ比が、ｎ型導電形の電界効果型トラン
ジスタのＷ／Ｌ比よりも小さくされていることを特徴と
する請求項５記載の表示装置の駆動回路。 - 【請求項７】 前記サンプリングパルスは、その波形の
前エッジが後エッジよりも大きく歪まされていることを
特徴とする請求項１から請求項６のいずれかに記載の表
示装置の駆動回路。 - 【請求項８】 前記サンプリングパルスの前エッジにか
かるスイッチ素子は、前記サンプリングパルスの後エッ
ジにかかるスイッチ素子よりもオン抵抗が大きくされて
いることを特徴とする請求項７記載の表示装置の駆動回
路。 - 【請求項９】 前記サンプリングパルスは、立ち上がり
エッジが傾斜されていることを特徴とする請求項８記載
の表示装置の駆動回路。 - 【請求項１０】 前記サンプリングパルスは、前記制御
信号が単数または複数個の第２のインバータが介されて
得られることを特徴とする請求項９記載の表示装置の駆
動回路。 - 【請求項１１】 奇数番目の前記第２のインバータは、
ｎ型導電形の電界効果型トランジスタのオン抵抗が、ｐ
型導電形の電界効果型トランジスタのオン抵抗よりも大
きくされていることを特徴とする請求項１０記載の記載
の表示装置の駆動回路。 - 【請求項１２】 偶数番目の前記第２のインバータは、
ｐ型導電形の電界効果型トランジスタのオン抵抗が、ｎ
型導電形の電界効果型トランジスタのオン抵抗よりも大
きくされていることを特徴とする請求項１０記載の記載
の表示装置の駆動回路。 - 【請求項１３】 奇数番目の前記第２のインバータは、
ｎ型導電形の電界効果型トランジスタのＷ／Ｌ比が、ｐ
型導電形の電界効果型トランジスタのＷ／Ｌ比よりも小
さくされていることを特徴とする請求項１１記載の表示
装置の駆動回路。 - 【請求項１４】 偶数番目の前記第２のインバータは、
ｐ型導電形の電界効果型トランジスタのＷ／Ｌ比が、ｎ
型導電形の電界効果型トランジスタのＷ／Ｌ比よりも小
さくされていることを特徴とする請求項１２記載の表示
装置の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2933897A JPH10228262A (ja) | 1997-02-13 | 1997-02-13 | 表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2933897A JPH10228262A (ja) | 1997-02-13 | 1997-02-13 | 表示装置の駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10228262A true JPH10228262A (ja) | 1998-08-25 |
Family
ID=12273459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2933897A Pending JPH10228262A (ja) | 1997-02-13 | 1997-02-13 | 表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10228262A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005062397A (ja) * | 2003-08-11 | 2005-03-10 | Sony Corp | 表示装置 |
| WO2006134861A1 (ja) * | 2005-06-14 | 2006-12-21 | Sharp Kabushiki Kaisha | 表示装置の駆動回路、パルス生成方法および表示装置 |
| CN100388334C (zh) * | 2001-05-29 | 2008-05-14 | 株式会社半导体能源研究所 | 脉冲输出电路、移位寄存器和显示器件 |
-
1997
- 1997-02-13 JP JP2933897A patent/JPH10228262A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100388334C (zh) * | 2001-05-29 | 2008-05-14 | 株式会社半导体能源研究所 | 脉冲输出电路、移位寄存器和显示器件 |
| JP2005062397A (ja) * | 2003-08-11 | 2005-03-10 | Sony Corp | 表示装置 |
| JP4701592B2 (ja) * | 2003-08-11 | 2011-06-15 | ソニー株式会社 | 表示装置 |
| WO2006134861A1 (ja) * | 2005-06-14 | 2006-12-21 | Sharp Kabushiki Kaisha | 表示装置の駆動回路、パルス生成方法および表示装置 |
| US8098226B2 (en) | 2005-06-14 | 2012-01-17 | Sharp Kabushiki Kaisha | Drive circuit of display apparatus, pulse generation method, display apparatus |
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