JP4069648B2

JP4069648B2 - 半導体装置および表示駆動装置

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Publication number: JP4069648B2
Application number: JP2002072040A
Authority: JP
Inventors: 克彦両澤
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2002-03-15
Filing date: 2002-03-15
Publication date: 2008-04-02
Anticipated expiration: 2022-03-15
Also published as: JP2003273228A

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタによる半導体装置およびそれを用いた表示駆動装置に関する。
【０００２】
【従来の技術】
アモルファスシリコンＴＦＴ（薄膜トランジスタ：Thin Film Transistor）（以下「ａ−ＳｉＴＦＴ」と言う。）は、例えば、液晶表示パネルの各画素を構成する液晶素子として用いられる。また、液晶表示パネルはゲートドライバおよびソースドライバによって制御され、所望の画像を表示する。具体的には、ゲートドライバは液晶素子を構成するａ−ＳｉＴＦＴを順次選択駆動する。そしてソースドライバが同じく液晶素子を構成する液晶容量に対して表示データに応じた電圧を印加することにより、表示動作が行われ、液晶表示パネルに画像が表示される。
【０００３】
また、近年、ａ−ＳｉＴＦＴを用いて種々の回路を構成することが検討されており、例えば表示駆動装置のゲートドライバまたはソースドライバあるいは両者をａ−ＳｉＴＦＴによって構成することにより、該表示駆動装置と液晶表示パネルとを一体化して、モジュールサイズの縮小化、コストの低下等を図る技術が開発・研究されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、例えばａ−ＳｉＴＦＴは、ゲート端子に０［Ｖ］を印加しても完全なオフ状態とならず、ソース・ドレイン電極間にリーク電流が流れる特性を持つ。従って、ａ−ＳｉＴＦＴを用いて表示駆動装置を構成した場合、リーク電流によって回路の消費電流が増加する問題があった。また、リーク電流によって回路動作が不安定となり、その結果、液晶表示パネルの各液晶画素の制御が不正確となって、表示品位の低下を招く問題があった。
【０００５】
本発明の課題は、ａ−ＳｉＴＦＴによりシフトレジスタ等の回路を構成する場合において、消費電流を抑制するとともに動作を安定させ、表示駆動装置を構成した場合に表示品位を向上させることができる半導体装置および表示駆動装置を提供することである。
【０００６】
【課題を解決するための手段】
以上の課題を解決するため、請求項１記載の発明は、入力信号が印加される第１のトランジスタと該第１のトランジスタと直列に接続されて反転入力信号が印加される第２のトランジスタとからなり、所定の出力信号を出力する第１のインバータ回路と、該第１のインバータ回路の前段に設けられ、前記入力信号が印加される第３のトランジスタと該第３のトランジスタと直列に接続されて所定の電源電圧が印加される第４のトランジスタとからなり、前記反転入力信号を出力して、前記第１のインバータ回路の前記第２のトランジスタに印加する第２のインバータ回路と、を含む半導体装置において、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタは薄膜トランジスタからなり、前記第１のインバータ回路における前記第２のトランジスタと前記第２のインバータ回路における前記第４のトランジスタとは単一のゲート電極を有する薄膜トランジスタであり、前記第１のインバータ回路における前記第１のトランジスタと前記第２のインバータ回路における前記第３のトランジスタとは、対向して配置される第１ゲート電極及び第２ゲート電極を備えるダブルゲート構造のトランジスタであり、該第１ゲート電極を信号入力端とし、前記第２ゲート電極に、前記第１のトランジスタ及び前記第３のトランジスタがオフ状態の時のリーク電流を低減する所定の電圧を印加する印加手段を備えることを特徴としている。
【０００７】
この請求項１記載の発明によれば、薄膜トランジスタを用いて構成される、入力信号と反転入力信号が印加されて出力信号を出力する第１のインバータ回路と、入力信号が印加されて反転入力信号を出力する第２のインバータ回路と、を含む半導体装置において、入力信号が印加される第１のインバータ回路の第１のトランジスタと第２のインバータ回路の第３のトランジスタのみをダブルゲート構造とし、第２ゲート電極に所定の電圧を印加することによって、第１のトランジスタ及び前記第３のトランジスタがオフ状態の時のリーク電流を抑制して半導体装置の消費電流を削減することができるとともに、回路動作を安定させることができる。
【００１０】
また、請求項２記載の発明は、請求項１記載の半導体装置において、前記ダブルゲート構造のトランジスタにおいて、前記第２ゲート電極に印加する前記所定の電圧は、前記第１のゲート電極にロウレベルが印加された際に、当該トランジスタのソース、ドレイン間に流れる電流が最小となる電圧であることを特徴としている。
【００１１】
この請求項２記載の発明によれば、第１、第３のトランジスタにおけるダブルゲート構造のトランジスタのオフ状態でのソース、ドレイン間のリーク電流を最小に抑制することができて、半導体装置の消費電流を一層低減させることができ、また、半導体装置の回路動作を一層安定させることができる。また、請求項３記載の発明は、請求項１または２に記載の半導体装置において、前記半導体装置はシフトレジスタ回路であって、前記第１のインバータ回路の前記第１のトランジスタの一側端子がクロック信号入力端子に接続され、該クロック信号に応じて前記入力信号に基づく前記出力信号を出力することを特徴としている。
【００１２】
この請求項３記載の発明によれば、薄膜トランジスタを用いてシフトレジスタ回路を構成する場合において、シフトレジスタ回路の消費電流を低減するとともに安定した回路動作を得ることができる。
【００１３】
更に、請求項４記載の発明は、請求項１から３の何れかに記載の半導体装置を有して各段が構成された複数段のシフトレジスタを備え、前記クロック信号に応じて各段から出力される前記出力信号を、対応する表示パネルの走査線に印加することにより、該表示パネルを駆動することを特徴としている。
【００１４】
この請求項４記載の発明によれば、薄膜トランジスタを用いて構成した複数段のシフトレジスタを用いて表示駆動装置を構成した場合に、表示駆動装置の動作を安定にすることができて、表示パネルの表示品位を向上させることができる。
【００１５】
【発明の実施の形態】
以下、本発明に係わる半導体装置について詳細に説明する。なお、図１〜図１３に示す実施の形態では、一例として半導体装置によってシフトレジスタ回路を構成し、これにより表示駆動装置を構成して液晶表示装置に適用した場合について説明する。まず、図１は、液晶表示装置の構成を示したブロック図である。液晶表示装置は、液晶表示パネル１１、ゲートドライバ１２およびソースドライバ１３を備える。
【００１６】
液晶表示パネル１１には、行方向に延伸されたゲート線ＧＬ１、ＧＬ２、・・・（以下、包括的に「ゲート線ＧＬ」と言う。）と列方向に延伸されたデータ線ＤＬ１、ＤＬ２、・・・（以下、包括的に「データ線ＤＬ」と言う。）の交点に液晶表示素子１１１が設けられている。液晶表示素子１１１は、ＴＦＴ１１２と画素容量１１３によって構成される。各ＴＦＴ１１２のゲート端子はゲート線ＧＬに接続され、ソース端子はデータ線ＤＬに接続される。画素容量１１３は、ＴＦＴ１１２のドレイン端子に接続された画素電極と、この画素電極に対向する対向電極に挟時された液晶からなる。この液晶表示素子１１１が複数マトリクス状に配列されて液晶表示パネル１１が構成される。
【００１７】
表示駆動装置であるゲートドライバ１２は、シフトレジスタ１２１を備え、スタート信号Ｖｓｔが入力され、クロック信号ＣＫ１およびＣＫ２の入力信号に応じてスタート信号Ｖｓｔを順次シフト動作して、走査信号をゲート線ＧＬへ順次出力する。これにより、各ゲート線ＧＬに接続されたＴＦＴ１１２が順次オン状態となる。
【００１８】
ソースドライバ１３は、図示していないが、入力される表示データを階調電圧に変換し、表示データ信号としてデータ線ＤＬへ出力する。そしてゲートドライバ１２から出力された走査信号によってＴＦＴ１１２がオン状態になったとき、表示データ信号がＴＦＴ１１２を介して画素容量１１３に供給されて画像表示動作が行われる。
【００１９】
図２は、ゲートドライバ１２を構成するシフトレジスタ１２１の回路構成図の一例である。シフトレジスタ１２１は、ゲート線ＧＬの本数をｎ（ｎは正の整数）本とすると、シフト回路からなるｎ個の段ＲＳ（１）〜ＲＳ（ｎ）によって構成されている。
【００２０】
各段ＲＳ（ｋ）（ｋは１〜ｎの整数）は、入力信号端子ＩＮ、出力信号端子ＯＵＴ、クロック信号端子ＣＫおよびリセット信号端子ＲＳＴを有する。段ＲＳ（１）の入力信号端子ＩＮには、図示していないがコントローラ回路等の外部回路からスタート信号Ｖｓｔが入力される。段ＲＳ（２）〜段ＲＳ（ｎ）の入力信号端子ＩＮには、前の段ＲＳ（ｋ−１）（ｋは２〜ｎの整数）の出力信号端子ＯＵＴが接続され、出力信号ｏｕｔ（ｋ−１）がそれぞれ入力される。
【００２１】
出力信号端子ＯＵＴは出力信号ｏｕｔ（ｋ）をゲート線ＧＬにそれぞれ出力する。
【００２２】
クロック信号端子ＣＫには、奇数の段ＲＳ（ｋ）にはクロック信号ＣＫ１、偶数の段ＲＳ（ｋ）にはクロック信号ＣＫ２が外部回路から入力される。クロック信号ＣＫ１およびＣＫ２は同期パルス信号であり、交互に段ＲＳ（ｋ）の駆動レベルとなる。最終段ＲＳ（ｎ）以外の段ＲＳ（ｋ）のリセット信号端子ＲＳＴには、次の段ＲＳ（ｋ＋１）（ｋは１〜ｎ−１の整数）の出力信号端子ＯＵＴが接続され、出力信号ｏｕｔ（ｋ＋１）（ｋは１〜ｎ−１の整数）がそれぞれ入力される。段ＲＳ（ｎ）のリセット信号端子ＲＳＴには、外部回路から信号が入力される。
【００２３】
図３は、シフトレジスタ１２１の各段ＲＳ（ｋ）の具体的な回路構成の一例である。段ＲＳ（ｋ）は、クロック信号端子ＣＫに入力されたクロック信号ＣＫ１に応じて、入力信号端子ＩＮに入力された信号を出力信号端子ＯＵＴに出力する機能、および、リセット信号端子ＲＳＴに入力された信号によって出力をリセットする機能を有するとともに、出力信号端子ＯＵＴをインバータ回路によって構成している。また、図３におけるＱ１〜Ｑ６はＮ型ａ−ＳｉＴＦＴ（以下、包括的には「ＴＦＴＱ」と言う。）によって構成される。
【００２４】
図３において、Ｑ１のドレイン端子Ｄおよびゲート端子Ｇは、入力信号端子ＩＮに接続される。Ｑ２のドレイン端子Ｄは、Ｑ１のソース端子Ｓに接続され、ゲート端子Ｇはリセット信号端子ＲＳＴに接続される。そしてソース端子Ｓには、電圧Ｖｓｓ（低電位）が印加される。Ｑ３（第３のトランジスタ）のドレイン端子Ｄおよびゲート端子Ｇには電圧Ｖｄｄ（高電位）が印加される。Ｑ４のドレイン端子ＤはＱ３のソース端子Ｓに接続され、ゲート端子ＧはＱ１のソース端子Ｓに接続される。そしてソース端子Ｓには、電圧Ｖｓｓが印加される。Ｑ５のドレイン端子Ｄは、クロック信号端子ＣＫに接続され、ゲート端子ＧはＱ１のソース端子Ｓに接続される。そしてソース端子Ｓは出力信号端子ＯＵＴに接続される。Ｑ６（第２のトランジスタ）のドレイン端子Ｄは、出力信号端子ＯＵＴに接続され、ゲート端子ＧはＱ３のソース端子Ｓに接続される。そしてソース端子Ｓには、電圧Ｖｓｓが印加される。
【００２５】
容量Ａは、Ｑ１のソース端子ＳとＱ４、Ｑ５のゲート端子Ｇとの間の配線およびＱ１、Ｑ４、Ｑ５の寄生容量によって形成される容量であり、容量ＢはＱ３のソース端子ＳとＱ４のドレイン端子、Ｑ６のゲート端子Ｇとの間の配線およびＱ３、Ｑ４、Ｑ６の寄生容量によって形成される容量である。まずＴＦＴＱの構造および特性を説明してから、段ＲＳ（ｋ）の回路動作を説明する。
【００２６】
図４は、各段ＲＳ（ｋ）を構成するＴＦＴＱの構造を示す断面図である。ＴＦＴＱはガラス基板４１、ゲート電極４２、ゲート絶縁膜４３、半導体膜４４、チャネル保護膜４５、不純物半導体膜４６、ソース電極４７およびドレイン電極４８とを具備し、これらが積層された構造となっている。ガラス基板４１上にゲート電極４２が形成され、ゲート電極４２を覆うようにゲート絶縁膜４３が形成される。ゲート絶縁膜４３上に半導体膜４４が形成され、半導体膜４４上にチャネル保護膜４５が形成される。そして、チャネル保護膜４５の両端から半導体膜４４上を覆うように不純物半導体膜４６が形成される。一方の不純物半導体膜４６の上にはソース電極４７が形成され、他方の不純物半導体膜４６の上にはドレイン電極４８が形成される。
【００２７】
図５は、ＴＦＴＱのＶＧ−ＩＤ特性を測定するための回路図である。ＴＦＴ５１は、図４で示したＴＦＴＱと同じ構造および特性を持つＮ型ａ−ＳｉＴＦＴである。ＴＦＴ５１のゲート端子Ｇには可変型の電源５２（ＶＧ）の＋極が接続され、電源５２の−極は接地される。ＴＦＴ５１のドレイン端子Ｄには電流計５３の一端が接続され、電流計５３の他端には電源５４の＋極が接続される。電源５４の−極およびＴＦＴ５１のソース端子Ｓは接地される。そして、電源５２の供給電圧を負の電圧から徐々に上昇させたときにＴＦＴ５１に流れるドレイン電流ＩＤを電流計５３にて測定する。
【００２８】
図６は、図５にて示した回路図を用いて測定したＴＦＴ５１のＶＧ−ＩＤ特性を示した図である。横軸はゲート端子に印加する電圧ＶＧ、縦軸はドレイン電流ＩＤの対数を表示している。
【００２９】
例えば単結晶シリコンによるＮ型ＭＯＳ−ＦＥＴの場合、周知のように、ＶＧが０［Ｖ］以下のとき、ドレイン電流ＩＤは微小となり、実質的には流れない。そして、ＶＧを０［Ｖ］より増加していくと、ドレイン電流ＩＤが発生し、その電流値は増加していき、ＶＧがある値以上になるとドレイン電流ＩＤは飽和してほぼ一定の電流となる。
【００３０】
これに対し、ａ−ＳｉＴＦＴであるＴＦＴ５１は、ＶＧを０［Ｖ］より増加していった場合は、同様に、ドレイン電流ＩＤは増加していき、ＶＧがある値以上で飽和してほぼ一定の電流となる特性を有するが、ＶＧが０［Ｖ］のときのドレイン電流ＩＤが最小とはならず、ＶＧが０［Ｖ］以下の時もドレイン電流ＩＤがある程度流れる。そして、ＶＧが０［Ｖ］以下の電圧ＶＧ’［Ｖ］の時にドレイン電流ＩＤが最小値ＩＤ１となり、更にＶＧが低下するとドレイン電流は逆に増加していく特性を有する。ここで、ＶＧ＝０［Ｖ］の時のドレイン電流ＩＤをＩＤ２とする。
【００３１】
このように、ＶＧを０［Ｖ］としても、ＴＦＴ５１にはドレイン電流ＩＤ＝ＩＤ２が流れるため、ＴＦＴ５１は十分なオフ状態とならない。つまり段ＲＳ（ｋ）を構成するＴＦＴＱは、ゲート端子Ｇに０［Ｖ］が印加されても十分にオフ状態とならないため、ドレイン端子Ｄに供給されている信号をソース端子Ｓ側へある程度出力してしまう。その結果、シフトレジスタ１２１の動作が不安定となって、液晶表示パネル１１の液晶表示素子１１１の制御が不正確となり、表示品位の低下を招く原因となっていた。更にＴＦＴのゲート端子Ｇに０［Ｖ］を印加した状態であってもリーク貫通電流としてＴＦＴにドレイン電流ＩＤ＝ＩＤ２が流れるため、シフトレジスタ１２１の消費電流が増大するという問題もあった。
【００３２】
次に、図３に示した各段ＲＳ（ｋ）によって構成されたシフトレジスタ１２１の動作タイミング図を図７に示す。説明では段ＲＳ（１）〜段ＲＳ（４）を例に挙げて説明し、同時に図３に示した段ＲＳ（ｋ）の回路動作について説明する。
【００３３】
まず、サイクル１において、奇数の段ＲＳ（ｋ）には信号ＣＫ１として“Ｈｉ”レベル、偶数の段ＲＳ（ｋ）には信号ＣＫ２として“Ｌｏｗ”レベルの信号が入力される。この時、信号Ｖｓｔは“Ｌｏｗ”レベルなのでＱ１はオフ状態であり、従ってＱ４もオフ状態である。そして出力信号ｏｕｔ（ｋ）が全て“Ｌｏｗ”レベルであるため、Ｑ２もオフ状態である。
【００３４】
Ｑ３はゲート端子Ｇに電圧Ｖｄｄが印加されているため、常にオン状態である。Ｑ３がオン状態且つＱ４がオフ状態であるため容量Ｂが充電状態となり、Ｑ６はオン状態である。
【００３５】
ここで、Ｑ１がオフ状態であるために容量Ａは充電されないから、Ｑ５はオフ状態であることが理想的である。しかし、図６で示した特性のように、ＴＦＴＱはゲート端子Ｇに０［Ｖ］が印加されても完全なオフ状態とならず、リーク電流が発生する。このため奇数の段ＲＳ（ｋ）では、例えば段ＲＳ（１）の出力信号である信号ｏｕｔ（１）の信号Ｐ１ａのように、Ｑ５を介して微弱な信号レベルが出力信号ｏｕｔ（ｋ）（ｋは１〜ｎの奇数）として出力されてしまう。
【００３６】
次に、信号Ｖｓｔが“Ｈｉ”レベル、信号ＣＫ１が“Ｌｏｗ”レベル、信号ＣＫ２が“Ｈｉ”レベルとなると、Ｑ１がオン状態となり、容量Ａが充電される。これにより、Ｑ４およびＱ５がオン状態となる。Ｑ４がオン状態となると容量Ｂが放電され、Ｑ６はオフ状態となる。また、Ｑ２のゲート端子Ｇには、次段から出力信号ｏｕｔ（２）として微弱な信号レベルＰ１ｂが入力されるが、Ｑ２をオン状態にするまでに至らず、Ｑ２はオフ状態のままである。Ｑ５はオン状態であるが、信号ＣＫ１が“Ｌｏｗ”レベルであるため、出力信号ｏｕｔは“Ｌｏｗ”レベルとなる。
【００３７】
そして、前述したように、Ｑ５のリーク電流のために全ての偶数の段ＲＳ（ｋ）において、信号ＣＫ２の“Ｈｉ”レベルを受けて、例えば信号Ｐ１ｂのような微弱な信号レベルが信号ｏｕｔ（ｋ）（ｋは１〜ｎの偶数）として出力される。
【００３８】
続いてサイクル２において、信号ＣＫ１は“Ｈｉ”レベルとなり、信号ＣＫ２および信号Ｖｓｔは“Ｌｏｗ”レベルとなる。この時、Ｑ１はオフ状態となるが、容量Ａ（１）は充電の状態を保つ。従って、Ｑ５もオン状態であるため、信号ＣＫ１の“Ｈｉ”レベルがＱ５を介して出力信号ｏｕｔ１として出力される。同時に、信号ＣＫ１の“Ｈｉ”レベルを受けて、段ＲＳ（１）を除く奇数の段ＲＳ（ｋ）から微弱な信号レベルＰ２ａが信号ｏｕｔ（ｋ）（ｋは１〜ｎの奇数）として出力される。
【００３９】
そして、信号ｏｕｔ（１）は、次段ＲＳ（２）の入力信号端子ＩＮに入力される。このため、次段ＲＳ（２）において、Ｑ１がオン状態となり、容量Ａが充電される。そして、Ｑ４およびＱ５はオン状態となる。
【００４０】
次に、信号ＣＫ１が“Ｌｏｗ”レベル、信号ＣＫ２が“Ｈｉ”レベルとなったとき、容量Ａが充電状態であるためＱ５はオン状態であり、信号ＣＫ２の“Ｈｉ”レベルが信号ｏｕｔ（２）として出力される。同時に、信号ＣＫ２の“Ｈｉ”レベルを受けて、段ＲＳ（２）を除く偶数の段ＲＳ（ｋ）から微弱な信号レベルＰ２ｂが信号ｏｕｔ（ｋ）（ｋは１〜ｎの偶数）として出力される。
【００４１】
そして、信号ｏｕｔ（２）は次の段ＲＳ（３）の入力信号端子ＩＮと前の段ＲＳ（１）のリセット端子ＲＳＴに入力される。即ち、段ＲＳ（１）のＱ２はオン状態となり、容量Ａは放電される。また、段ＲＳ（３）のＱ１はオン状態となって、容量Ａは充電される。これにより、段ＲＳ（１）のＱ４およびＱ５はオフ状態となる。そして、段ＲＳ（３）のＱ４およびＱ５がオン状態となり、サイクル３において信号ＣＫ１が“Ｈｉ”レベルになると、出力信号ｏｕｔ（３）も“Ｈｉ”レベルとなる。同時に、段ＲＳ（３）を除く奇数の段ＲＳ（ｋ）からは、微弱な信号レベルＰ３ａが出力信号ｏｕｔ（ｋ）（ｋは１〜ｎの奇数）として出力される。
【００４２】
以上のように、各段ＲＳ（ｋ）は信号Ｖｓｔとして“Ｈｉ”レベルになるパルスが印加された後、信号ＣＫ１およびＣＫ２に同期して各段ＲＳ（ｋ）から順次パルスを出力する。しかし、各段ＲＳ（ｋ）の出力が本来“Ｌｏ”レベルとなるべき状態のとき、即ち容量Ａが放電状態でＱ５のゲート端子Ｇに０［Ｖ］が印加される状態であっても、Ｑ５は完全なオフ状態とならないため、信号ＣＫ１およびＣＫ２に同期して、例えば信号Ｐ１ａおよび信号Ｐ１ｂのような微弱なレベルの信号が出力されてしまう。
【００４３】
また、各段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）は、液晶表示パネル１１のゲート線ＧＬを介してＴＦＴ１１２のゲート端子Ｇへ入力される。そこで、本来の走査信号とは異なるタイミングで、上記の信号Ｐ１ａのような信号がＴＦＴ１１２のゲート端子Ｇに入力されることにより、本来液晶表示動作を行うべきではないタイミングで液晶表示素子１１１が若干駆動され、それにより、表示される画像が乱れ、表示品位が低下するという問題が発生する。
【００４４】
そこで、本発明においてはダブルゲート構造とし、リーク電流を最小限に抑えるようにした薄膜トランジスタを各段ＲＳ（ｋ）のＴＦＴＱに用いることを特徴とする。
【００４５】
以下、ダブルゲート構造と特性について説明し、その後この構造を適用したＴＦＴを用いた時のシフトレジスタ１２１の動作を説明する。
【００４６】
図８は、ダブルゲート構造を持つＴＦＴの断面図である。ダブルゲート構造とは、半導体膜４４およびチャネル保護膜４５を挟んで第１ゲートであるトップゲート電極８２と、第２ゲートであるボトムゲート電極４２とが対向して配置される構成を備える。図８に示す断面図は、図４に示した断面図に加え、層間絶縁膜８１およびトップゲート電極８２を付加したものであり、ボトムゲート電極４２は図４におけるゲート電極４２と実質的に同じものである。ここで、図４と同一の構成部分については、同一の符号を付し、詳細な説明は省略する。
【００４７】
層間絶縁膜８１は、チャネル保護膜４５、ソース電極４７およびドレイン電極４８を覆うように形成される。そしてトップゲート電極８２は、層間絶縁膜８１を介したチャネル保護膜４５の上部に形成される。
【００４８】
図９は、ＴＦＴ９１のＶＧ−ＩＤ特性を測定するための回路図である。ＴＦＴ９１は、図８で示したダブルゲート構造を持つＮ型ａ−ＳｉＴＦＴである。図９に示す回路図は、図５に示した回路図に加え、トップゲート端子ＴＧを付加したものである。このため、図５と同一の構成部分については、同一の符号を付し、詳細な説明は省略する。
【００４９】
ＴＦＴ９１のトップボトムゲート端子ＢＧには、可変型の電源５２（ＶＧ）の＋極が接続され、電源５２の−極は接地される。そしてトップゲート端子ＴＧには負電圧９２（Ｖｃ）が印加される。そして、電源５２の供給電圧を負の電圧から徐々に上昇したときに流れるドレイン電流ＩＤを電流計５３にて測定する。
【００５０】
図１０は、図９にて示した回路図を用いて測定したＴＦＴ９１のＶＧ−ＩＤ特性を示した図である。横軸はボトムゲート端子ＢＧに印加する電圧ＶＧ、縦軸はドレイン電流ＩＤの対数を表示している。また、トップゲート端子ＴＧに印加する負電圧Ｖｃの値に応じてトップゲート端子ＴＧの電圧ＶＴＧを変えた場合の特性を示している。
【００５１】
図１０に示すＶＧ−ＩＤ特性において、ＶＴＧを０［Ｖ］とした場合は図６に示したＴＦＴ５１のＶＧ−ＩＤ特性と実質的に同じとなる。次いで、ＶＴＧの値を負電圧側に大きくしていった場合（０→Ｖｃ’→Ｖｃ）ドレイン電流ＩＤが最小値ＩＤ１となるときのゲート電圧ＶＧの値が正の方向へシフトしていく。これは、ボトムゲート電極４２に印加されるとトップゲート電極８２に印加される電圧Ｖｃとが、半導体膜４４に作用し、ここで電圧Ｖｃは負電圧であるため、ほぼ電圧ＶＧから電圧Ｖｃを引いた電圧が半導体膜４４に作用することになるためである。従って、トップゲート端子ＴＧに印加される電圧Ｖｃに応じて、ＴＦＴ９１の特性はシフトする。
【００５２】
そこで、トップゲート端子ＴＧに印加する電圧Ｖｃを、ＴＦＴ９１のボトムゲート端子ＢＧに０［Ｖ］を印加したときに流れるドレイン電流ＩＤが最小値ＩＤ１となる電圧値に設定する。これにより、ＴＦＴ９１のボトムゲート端子ＢＧに０［Ｖ］を印加したときのリーク電流を最小限に抑えることができる。
【００５３】
次いで、図３に示した段ＲＳ（ｋ）の回路において、Ｑ５をＴＦＴ９１と同じ特性を持つＱ５０（第１のトランジスタ）に置き換えたときの回路図を図１１に示す。図１１において、図３に示した回路の構成要素と同一の部分に関しては同一の符号を付し、詳細な説明は省略する。
【００５４】
ここで、ダブルゲート構造のＱ５０のトップゲート端子ＴＧには、ボトムゲート端子ＢＧに“Ｌｏｗ”レベルが入力したときに流れるドレイン電流ＩＤが最小になるような電圧Ｖｃが常に印加される。Ｑ５０のボトムゲート端子ＢＧには、入力信号ラインであるＱ１のソース端子Ｓが接続される。電圧Ｖｃは、図示していないが、ゲートドライバ１２１内の電源回路や、液晶表示装置の外部の電源回路から供給され、常に一定の電圧としてＱ５０のトップゲート端子ＴＧに印加される。
【００５５】
図１２は、図１１で示した段ＲＳ（ｋ）を用いたシフトレジスタ１２１の動作タイミング図である。ここでは、図７で示した動作タイミング図との相違点のみを説明する。
【００５６】
図１２で示すように、図７において、Ｑ５のゲート端子Ｇに“Ｌｏｗ”レベルが入力され、且つドレイン端子Ｄに信号ＣＫ１あるいはＣＫ２のパルスが入力された時に出力信号ｏｕｔ（ｋ）に発生していた微弱な信号レベルＰ１ａ等が、Ｑ５０をダブルゲート構造とすることにより消滅する。これは、Ｑ５０のトップゲート端子ＴＧに所定の電圧Ｖｃを印加することによって、ゲート端子Ｇに“Ｌｏｗ”レベルが入力されたときに流れるリーク電流が最小限に抑えられたためである。これにより、リーク電流が原因で発生していた微弱な信号レベルＰ１ａ等の発生を防ぐことができる。
【００５７】
また、図１１に示す段ＲＳ（ｋ）の回路において、出力信号端子ＯＵＴはＱ５０とＱ６とが直列に接続されて構成されたインバータとなっている。ここで、Ｑ５０がオフ、Ｑ６がオンとなったとき出力信号ｏｕｔは“Ｌｏｗ”レベルとなるが、この“Ｌｏｗ”レベルが十分に電圧Ｖｓｓの電位まで下がるためには、Ｑ６が十分なオン状態となっている必要がある。
【００５８】
そこで、図１３に示すように、図１１の回路におけるＱ４を、第２トランジスタであるダブルゲート構造を持つＱ４０に置き換えることにより、Ｑ６を十分なオン状態にできるようにする。
【００５９】
即ち、図１１において、Ｑ４のゲート端子Ｇに“Ｌｏｗ”レベルが入力された時、Ｑ４が十分なオフ状態でなく、リーク電流が流れる状態であった場合、容量Ｂに充電された電荷がリーク電流によって次第に放電される。すると、Ｑ６のゲート端子Ｇの電圧“Ｈｉ”レベルから低下するため、十分なオン状態とならなくなる。これによって出力信号ｏｕｔの“Ｌｏｗ”レベルが電圧Ｖｓｓの電位まで下がらなくなり、ゲート線ＧＬに入力される信号が不安定となる。これは液晶表示パネル１１の表示品位を損なう原因となる。
【００６０】
そこで、図１３に示すように、Ｑ４をダブルゲート構造を持つＱ４０（第４のトランジスタ）に置き換え、Ｑ５０と同様に、Ｑ４０のボトムゲート端子ＢＧに“Ｌｏｗ”レベルが入力したときに流れるドレイン電流ＩＤが最小になる所定の電圧Ｖｃをトップゲート端子ＴＧに印加する。これにより、Ｑ４０のボトムゲート端子に“Ｌｏｗ”レベルが入力された時のＱ４０の状態が十分なオフ状態となり、容量Ｂの充電状態を保つことができる。そのため、Ｑ６が十分なオン状態となり、安定した出力信号ｏｕｔの“Ｌｏｗ”レベルを電圧Ｖｓｓの電位まで下げることができて、安定した信号をゲート線ＧＬに供給することができる。
【００６１】
また、Ｑ４０のトップゲート電極には、Ｑ５０と同じく、ゲート端子Ｇに“Ｌｏｗ”レベルが入力したときに流れるドレイン電流ＩＤが最小になるような電圧Ｖｃが常に一定に印加される。
【００６２】
このように、Ｑ４０およびＱ５０をダブルゲート構造として、トップゲート端子ＴＧに所定の電圧を印加することにより、各ボトムゲート端子ＢＧに０［Ｖ］が印加されたときのリーク電流を最小限に抑えることができる。これにより、シフトレジスタ１２１の消費電流を低減させることができる。
【００６３】
更に、シフトレジスタ１２１からゲート線ＧＬへ正確で安定した信号を供給することができるため、液晶表示パネル１１の誤表示を防ぎ、表示品位のよい液晶表示装置を実現できる。
【００６４】
なお、上記実施の形態では、Ｑ４０およびＱ５０をダブルゲート構造のトランジスタとすることとしたが、本発明はこれに限るものではなく、更に他のトランジスタ、あるいは全てのトランジスタもダブルゲート構造のトランジスタとし、各トランジスタのトップゲート端子ＴＧに所定の電圧を印加して、オフ時のリーク電流を抑制するようにしてもよい。これにより、シフトレジスタ１２１の消費電流をより一層低減させることができるとともに、表示品位をより一層向上させることができる。
【００６５】
なお、本発明における半導体装置は上記のように表示駆動装置に好適に適用できるものであるが、本発明はこれに限定されるものでないことはいうまでもなく、種々のデジタル回路、例えばＡＮＤ回路、ＯＲ回路等の論理回路やカウンタ回路、デコーダ回路等にも好適に適用できるものである。
【００６６】
【発明の効果】
請求項１記載の発明によれば、薄膜トランジスタを用いて構成される、入力信号と反転入力信号が印加されて出力信号を出力する第１のインバータ回路と、入力信号が印加されて反転入力信号を出力する第２のインバータ回路と、を含む半導体装置において、入力信号が印加される第１のインバータ回路の第１のトランジスタと第２のインバータ回路の第３のトランジスタのみをダブルゲート構造とし、第２ゲート電極に所定の電圧を印加することによって、第１のトランジスタ及び前記第３のトランジスタがオフ状態の時のリーク電流を抑制して半導体装置の消費電流を削減することができるとともに、回路動作を安定させることができる。
【００６８】
請求項２記載の発明によれば、第１、第３のトランジスタにおけるダブルゲート構造のトランジスタのオフ状態でのソース、ドレイン間のリーク電流を最小に抑制することができて、半導体装置の消費電流を一層低減させることができ、また、半導体装置の回路動作を一層安定させることができる。
【００６９】
請求項３記載の発明によれば、薄膜トランジスタを用いてシフトレジスタ回路を構成する場合において、シフトレジスタ回路の消費電流を低減するとともに安定した回路動作を得ることができる。
【００７０】
請求項４記載の発明によれば、薄膜トランジスタを用いて構成した複数段のシフトレジスタを用いて表示駆動装置を構成した場合に、表示駆動装置の動作を安定にすることができて、表示パネルの表示品位を向上させることができる。
【図面の簡単な説明】
【図１】液晶表示装置の構成を示した回路ブロック図。
【図２】シフトレジスタの回路構成図。
【図３】シフトレジスタの段ＲＳ（ｋ）の回路図。
【図４】段ＲＳを構成するＮ型ａ−ＳｉＴＦＴの断面図。
【図５】Ｎ型ａ−ＳｉＴＦＴのＶＧ−ＩＤ特性を測定するための回路図。
【図６】Ｎ型ａ−ＳｉＴＦＴのＶＧ−ＩＤ特性を示した図。
【図７】図３に示すシフトレジスタの動作タイミング図。
【図８】ダブルゲート構造を持つＮ型ａ−ＳｉＴＦＴの断面図。
【図９】図８に示すＮ型ａ−ＳｉＴＦＴのＶＧ−ＩＤ特性を測定するための回路図。
【図１０】図８に示すＮ型ａ−ＳｉＴＦＴのＶＧ−ＩＤ特性を示した図。
【図１１】本実施の形態である段ＲＳ（ｋ）の回路図。
【図１２】本実施の形態であるシフトレジスタの動作タイミング図。
【図１３】本実施の形態であるシフトレジスタの動作タイミング図。
【符号の説明】
１１液晶表示パネル
１１１液晶表示素子
１１２ＴＦＴ
１１３画素容量
１２ゲートドライバ
１２１シフトレジスタ
１３ソースドライバ
４１ガラス基板
４２ゲート電極
４３ゲート絶縁膜
４４半導体膜
４５チャネル保護膜
４６不純物半導体膜
４７ソース電極
４８ドレイン電極
８１層間絶縁膜
８２トップゲート電極

Claims

入力信号が印加される第１のトランジスタと該第１のトランジスタと直列に接続されて反転入力信号が印加される第２のトランジスタとからなり、所定の出力信号を出力する第１のインバータ回路と、該第１のインバータ回路の前段に設けられ、前記入力信号が印加される第３のトランジスタと該第３のトランジスタと直列に接続されて所定の電源電圧が印加される第４のトランジスタとからなり、前記反転入力信号を出力して、前記第１のインバータ回路の前記第２のトランジスタに印加する第２のインバータ回路と、を含む半導体装置において、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタは薄膜トランジスタからなり、
前記第１のインバータ回路における前記第２のトランジスタと前記第２のインバータ回路における前記第４のトランジスタとは単一のゲート電極を有する薄膜トランジスタであり、前記第１のインバータ回路における前記第１のトランジスタと前記第２のインバータ回路における前記第３のトランジスタとは、対向して配置される第１ゲート電極及び第２ゲート電極を備えるダブルゲート構造のトランジスタであり、該第１ゲート電極を信号入力端とし、前記第２ゲート電極に、前記第１のトランジスタ及び前記第３のトランジスタがオフ状態の時のリーク電流を低減する所定の電圧を印加する印加手段を備えることを特徴とする半導体装置。
前記ダブルゲート構造のトランジスタにおいて、前記第２ゲート電極に印加する前記所定の電圧は、前記第１のゲート電極にロウレベルが印加された際に、当該トランジスタのソース、ドレイン間に流れる電流が最小となる電圧であることを特徴とする請求項１に記載の半導体装置。
前記半導体装置はシフトレジスタ回路であって、前記第１のインバータ回路の前記第１のトランジスタの一側端子がクロック信号入力端子に接続され、該クロック信号に応じて前記入力信号に基づく前記出力信号を出力することを特徴とする、請求項１または２に記載の半導体装置。
請求項１から３の何れかに記載の半導体装置を有して各段が構成された複数段のシフトレジスタを備え、前記クロック信号に応じて各段から出力される前記出力信号を、対応する表示パネルの走査線に印加することにより、該表示パネルを駆動することを特徴とする表示駆動装置。