KR100790761B1 - 인버터 - Google Patents
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Abstract
본 발명은 플라스틱기판에 유기반도체를 이용하여 인버터 회로를 제작할 때 문턱 전압을 위치 별로 제어 하기 위한 신규 인버터 구조와 제조 방법에 대한 것이다.
일반적으로 유기반도체는 P-타입 물질이 안정적인데 P-타입 만으로 인버터를 제작할 경우 공핍 형 (Depletion) 부하와 인핸스먼트 형(Enhancement) 드라이버로 구성된 인버터(D-인버터)가 이득이 크고, 스윙 폭이 크며, 소비전력이 작으므로 인핸스먼트 부하와 인핸스먼트 드라이버로 구성된 인버터(E-인버터)에 비해 더욱 바람직하다. 그러나, 공핍 타입의 트랜지스터와 인핸스먼트 타입의 트랜지스터를 동일 기판에서 위치 별로 제어하여 제작하기는 불가능하다.
이와 같은 어려움을 해결하기 위해 본 발명에서는 일반적으로 인핸스먼트 타입 특성을 보이는 버텀 게이트 유기반도체 트랜지스터를 드라이버 트랜지스터에 사용하고 공핍 타입 특성을 보이는 탑 게이트 유기반도체 트랜지스터를 부하 트랜지스터에 사용하는 구조 및 제조 방법을 제안한다. 특히 이 구조를 이용하면 유기반도체 상부에 올라가는 제 2 절연막과 제 2 게이트 전극 물질에 의해 유기반도체의 패시베이션(passivation) 효과도 부가적으로 얻을 수 있고, 집적도도 높일 수 있는 장점이 있다.
인버터, 유기반도체, 공핍형 트랜지스터, 더블 게이트, D-인버터
Description
도 1은 본 발명 일실시예에 따른 인버터 구조를 도시한 단면도.
도 2는 본 발명 다른 실시예에 따른 인버터 구조를 도시한 단면도.
도 3a는 D-인버터 구조를 도시한 회로도.
도 3b는 E-인버터 구조를 도시한 회로도.
도 4는 본 발명에 따른 인버터의 OTFT 특성 향상을 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
10, 10' : 플라스틱 기판
22, 22' : 드라이버 트랜지스터 게이트 전극
30, 30' : 제1 절연체층
42, 42' : 드라이버 트랜지스터 소스 전극
44, 44' : 단일층
46, 46' : 부하 트랜지스터 드레인 전극
50, 50' : 제2 절연체층
62, 62' : 부하 트랜지스터 탑 게이트 전극
72, 72', 74, 74' : 유기반도체층
본 발명은 단일 타입 트랜지스터로 이루어진 인버터에 관한 것으로, 특히, 플라스틱 기판 위에 유기반도체 트랜지스터를 이용하여 회로의 기초가 되는 인버터를 제작할 수 있는 유기반도체 인버터에 관한 것이다.
유기 전계효과 트랜지스터는 기존의 실리콘 트랜지스터에 비해 공정이 간단하고, 공정 온도가 낮아 구부림이 가능한 플라스틱 기판 위에 제작할 수 있는 장점을 가지고 있어 차세대 유망 소자로 각광받고 있다. 주요 응용분야로서는 플렉시블 디스플레이의 스위칭 소자로 사용되거나 RF-ID와 같은 회로에 이용될 수 있다. 디스플레이의 픽셀 구동 스위치로 사용될 경우 단일 극성의 트랜지스터(예를 들면 P-타입)만으로도 충분하지만, 회로 소자로 사용될 경우 P-타입과 N-타입의 조합인 CMOS가 소비전력이나 동작 속도 측면에서 가장 바람직하다.
그러나, 유기반도체의 경우 현재까지 N-타입 소자에 대해서는 안정적인 특성 확보 및 신뢰성이 없으므로 P-타입 단일 특성으로 인버터를 구성하는 것이 보편적이다. 도 3는 P-타입만으로 제작할 수 있는 2가지의 인버터 구조를 나타내고 있다. 도 3a는 공핍 트랜지스터로 부하를 만들고 인핸스먼트 트랜지스터로 드라이버를 만든 인버터를 보여주고 있고(D-인버터) 도 3b는 인핸스먼트 트랜지스터로 부하부와 드라이버부를 모두 제작한 인버터를 보여주고 있다(E-인버터).
도 3a의 D-인버터 타입이 소비전력, 이득, 스윙 폭 측면에서 보다 바람직하나 유기반도체는 기존의 실리콘 반도체와 달리 도핑에 의해 문턱 전압의 제어가 불가능하므로 위치별로 문턱 전압특성이 다른 소자를 동일한 기판에 제작하기는 어려운 단점이 있다.
따라서, 위치별로 문턱 전압특성이 다른 소자를 도 3a의 구조로 구현하기 위해서는, 위치 별로 서로 다른 표면 처리를 행하거나 하는 번거로운 작업을 수행하여야만 한다. 게다가, 아직까지 유기반도체의 경우 동일 기판에서의 균일성 측면에서 부족한 점이 많으므로 안정적인 인버터 제작에 어려움을 겪고 있다.
특히, 현재까지의 기술을 보면 공핍 부하는 트랜지스터의 W/L(width/length)을 크게 하고, 인핸스먼트 드라이버는 W/L을 작게 하여 트랜지스터 사이즈(size) 효과로 전류를 조절하여 사용하고 있다. 또한, 더 나아가 유기반도체의 패시배이션(passivation) 문제도 상용화를 위해 해결해야 하는 문제로 남아있다.
본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 제조 공정이 단순하고 특성이 향상된 D-인버터 구조를 제공하는데 그 목적으로 한다.
특히, 본 발명은 유기반도체 트랜지스터로 이루어진 안정적인 D-인버터 구조를 제공하는데 그 심화된 목적이 있다.
또한, 본 발명은 우수한 공핍 특성을 가지는 유기반도체 트랜지스터로 이루어진 D-인버터 구조를 제공하는데 다른 목적이 있다.
본 발명은 공핍 부하와 인핸스먼트 드라이버로 구성된 인버터를 제작할 때 기존에 사용하던 트랜지스터 W/L (width/length) 를 이용한 방법을 획기적으로 개량한 것으로, 기존 방법에서 일반적으로 W/L이 큰 트랜지스터가 게이트 전압 조건 VG=0V에서 전류가 많이 흐르는 것을 이용하여 공핍 부하로 사용하고 W/L이 작은 트랜지스터를 인핸스먼트 드라이버로 사용하였기 때문에 최적으로 조건을 확보하기 위해 W/L 별로 트랜지스터의 특성을 모두 확보한 후에 설계 및 제작이 가능하다는 문제점, 및 일반적으로 공핍 부하를 크게 설계하므로 집적도에도 한계가 있는 문제점을 극복한 것이다. 본 발명은 이러한 문제점을 개선하기 위한 P-타입 유기반도체 트랜지스터를 이용한 인버터의 새로운 구조와 제조 방법에 관한 것을 제안한다.
상기 목적을 달성하기 위한 본 발명의 인버터는, 버텀 게이트 트랜지스터 구조를 가지는 드라이버 트랜지스터; 및 탑 게이트 트랜지스터 구조를 가지는 부하 트랜지스터를 포함하는 것을 특징으로 한다.
상기 본 발명의 인버터의 적층 구조는, 기판 상에 형성된 드라이버 트랜지스터 게이트 전극; 상기 드라이버 트랜지스터 게이트 전극을 덮는 제1 절연체층; 상기 제1 절연체층 상에 형성된, 드라이버 트랜지스터 소스 전극과, 드라이버 트랜지스터 드레인 전극과 부하 트랜지스터 소스 전극을 형성하는 단일층과, 부하 트랜지스터 드레인 전극; 상기 소스 및 드레인 전극 사이에 노출된 상기 제1 절연체층 상에 형성되는 유기반도체층; 상기 소스 및 드레인 전극과 유기반도체층을 덮는 제2 절연체층; 및 상기 제2 절연체 상에 형성된 부하 트랜지스터 탑 게이트 전극으로 이루어질 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1과 도 2는 본 발명에서 제안한 신규 인버터의 구조를 나타내고 있다.
도 1에 도시한 인버터는, 플라스틱 기판(10) 상에 형성된 드라이버 트랜지스터 게이트 전극(22); 상기 드라이버 트랜지스터 게이트 전극을 덮는 제1 절연체층(30); 상기 제1 절연체층(30) 상에 형성된, 드라이버 트랜지스터 소스 전극(42)과, 드라이버 트랜지스터 드레인 전극과 부하 트랜지스터 소스 전극을 형성하는 단일층(44)과, 부하 트랜지스터 드레인 전극(46); 상기 소스 및 드레인 전극 사이에 노출된 상기 제1 절연체층 상에 형성되는 2개의 유기반도체층(72, 74); 상기 소스 및 드레인 전극과 유기반도체층(72, 74)을 덮는 제2 절연체층(50); 및 상기 제2 절연체층(50) 상에 형성된 부하 트랜지스터 탑 게이트 전극(62)을 포함한다.
도 1의 왼쪽 영역에 형성된 드라이버 트랜지스터는 게이트 전극(22)이 맨 하부에 형성되고 그 위에 제1 절연체층(30)이 형성되고 그 위에 다시 소오스/드레인 전극(42, 44)이 형성된 후 유기반도체층(72)이 증착된 버텀 게이트 유기반도체 트랜지스터의 구조를 가지고 있다.
한편, 도 1의 오른쪽에 형성된 부하 트랜지스터는 소오스/드레인 전극(44, 46)이 형성되고 그 위에 유기반도체층(74)이 형성된 후 제2 절연체층(54)이 형성되고 최종적으로 탑 게이트 전극(62)이 형성된 탑 게이트 유기반도체 트랜지스터 구조를 가지고 있다. 즉, 드라이버 트랜지스터는 버텀 게이트 구조로 구현되고 부하 트랜지스터는 탑 게이트 구조로 구현되는 것이다.
도 1의 구조는 도 3a와 같은 D-인버터 구조를 가지게 되는 바, 상기 드라이버 트랜지스터는, 소스가 접지전압에 연결되며, 게이트에 입력신호 (Vin)가 인가되며, 드레인이 상기 부하 트랜지스터의 소스에 연결된다. 또한, 상기 부하 트랜지스터는, 게이트와 소스가 연결되며, 드레인에는 전원전압단 (Vcc)이 연결된다.
이때, 도시한 구조에서 상기 드라이버 트랜지스터의 드레인 전극은 상기 부하 트랜지스터의 소스 전극과 동일한 층(44)으로 형성되며, 상기 부하 트랜지스터의 게이트 전극(62)은 제조 공정에 따라 상기 드라이버 트랜지스터의 드레인 전극층에 전도적으로 직접 연결되므로 D-인버터 구성을 위한 별도의 연결 공정은 필요치 않는다. 이를 위해 제2 절연체층(50)을 패터닝할 때, 상기 부하 트랜지스터의 탑 게이트 전극(62)이 증착중에, 부하 트랜지스터의 소스 전극 및 상기 드라이버 트랜지스터의 드레인 전극이 되는 단일층(44)과 전도적으로 연결되도록 적당한 콘택트 홀을 형성시키는 것이 바람직하다.
상기 드라이버 트랜지스터의 드레인 전극과 상기 부하 트랜지스터의 소스 전극을 동일한 층(44)으로 형성한 구조는, 드라이버 트랜지스터와 부하 트랜지스터의 W/L(width/length)가 동일하게 맞추기가 용이한 장점도 있다.
상술한 개념을 확장하면 도 2에 나타낸 것과 같은 더욱 특성이 우수한 더블 게이트 구조도 가능하다.
도 2에 도시한 인버터의 적층 구조는 도 1의 경우와 유사하지만, 드라이버 트랜지스터 게이트 전극(22')과 동일한 층으로 형성되는 부하 트랜지스터 버텀 게이트 전극(24')을 더 포함하며, 제1 절연체층(30')에는 부하 트랜지스터의 소스 전극 및 상기 드라이버 트랜지스터의 드레인 전극이 되는 단일층(44)과 부하 트랜지스터 버텀 게이트 전극(24')층을 전도적으로 연결시키기 위한 콘택트 홀이 형성된 것에 차이가 있다.
도면의 드라이버 트랜지스터는 도 1의 드라이버 트랜지스터부와 동일하지만, 부하 트랜지스터는 더블 게이트의 구조를 사용하여 동일한 W/L에서 거의 2배 높은 턴온 전류(on-current) 특성을 나타낼 수 있으므로 더 우수한 공핍 특성을 가지도록 할 수 있다.
드라이버 트랜지스터의 게이트 전극(22') 형성과 동시에 부하 트랜지스터의 버텀 게이트 전극(24')을 형성하고, 상기 버텀 게이트 전극(24')을 제1 절연체층(30')으로 덮은 다음, 제1 절연체층(30')을 원하는 형상대로 트랜지스터가 되도록 패터닝(pattern) 한다. 이때, 부하 트랜지스터의 소스 전극 및 상기 드라이버 트랜지스터의 드레인 전극이 되는 단일층(44')이, 증착중에 상기 버텀 게이트 전극(24')과 전도적으로 연결되도록 적당한 콘택트 홀을 형성시킨다. 상기 부하 트랜지스터의 탑 게이트 전극층(62')을 위한 콘택트 홀의 형성 과정은 상기 도 1의 경우와 동일하다.
이와 같이, 탑 게이트 전극(62')과 버텀 게이트 전극(24')을 전도적으로 직접 연결시키면, 공핍 특성이 요구되는 부하 트랜지스터부는 버텀 게이트 유기반도체 트랜지스터와 탑 게이트 유기반도체 트랜지스터를 동시에 턴온 또는 턴오프시킬 수 있어, 2배의 더 우수한 공핍 특성을 가지게 된다.
상기 설명한 구조를 만들기 위해 부가적으로 더 추가되는 공정은 기존의 유기반도체 공정에서 제2 절연체층(50')과 탑 게이트 전극(62')이다. 그런데, 상기 층들은 유기반도체의 적층 구조내에 상부 박막으로서 반드시 형성시켜야 하는 패시배이션(passivation)층으로서의 기능을 동시에 수행하므로, 상기 층들의 존재로 인한 추가적인 공정부담은 거의 없음을 알 수 있다.
상기 도 1 및 도 2의 구조 중 제조 공정상 재료적 관점에서 본 발명이 새롭게 제시하는 내용을 살펴보면, 상기 부하 트랜지스터의 탑 게이트 전극(62, 62')은, Ti, Cu, Cr, Al, Au, Mo, W 중 적어도 하나 이상의 금속 물질이나, ITO(Indium-Tin Oxide), IZO(Indium-Zine Oxide) 등의 전도성 산화막이나, PEDOT(Poly Ethylenedioxy Thiophene) 등의 전도성 고분자막으로 형성할 수 있으며, 도 2의 버텀 게이트 전극(24')의 경우도 마찬가지의 물질로 형성할 수 있다.
또한, 상기 드라이버 트랜지스터 및 부하 트랜지스터의 소스 및 드레인 전극(42, 44, 46, 42', 44', 46')은, Au, Pt, Ni, Pd 중 적어도 하나 이상의 금속 물 질이나, ITO, IZO 등의 전도성 산화막이나, PEDOT 등의 전도성 고분자막으로 형성할 수 있다.
또한, 도 2의 경우에 있어 상기 드라이버 트랜지스터의 버텀 게이트 상부 채널을 형성하는 제1 절연체층(30')은 OTS(octadecyltrichlorosilane), HMDS(Hexamethyldisilazane) 등의 소수성 표면처리를 하는 것이 인핸스먼트 드라이버 트랜지스터 제작 및 동작 특성을 향상시키기 위해 바람직하며, 상기 부하 트랜지스터의 탑 게이트 하부 채널을 형성하는 제2 절연체층(50')은 표면처리에 큰 실익이 없으므로 별다른 표면처리를 하지 않는 것이 공핍 부하 트랜지스터 제작 및 비용절감 측면에서 바람직하다.
도 4는 제 1절연체 층에 Al2O3를 사용하고 제 2절연체 층에 100C 이하에서 증착된 저온 Al2O3를 사용하여 만든 버텀 게이트 유기반도체 트랜지스터와 탑 게이트 유기반도체 트랜지스터의 트랜스퍼 곡선(transfer curve)으로서 버텀 게이트 유기반도체의 경우 인핸스먼트 타입의 특성을 보여 주고 있고 탑 게이트 유기반도체의 경우 공핍 타입의 특성을 보여주는 것을 실례로 나타내고 있다. 상기 두 종류의 트랜지스터를 D-인버터 형태로 연결시키면 도 4에서 표시한 바와 같이 VG=0V에서 큰 전류 차이를 효과적으로 적용할 수 있게 된다.
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
상기 구성의 본 발명에 따른 D-인버터를 실시함에 의해, 제조 공정이 단순한 D-인버터 구조, 특히, 유기반도체 트랜지스터로 이루어진 안정적인 D-인버터 구조를 제공할 수 있는 효과가 있다.
또한, 본 발명에 따른 유기반도체 트랜지스터로 이루어진 D-인버터는 턴-온 전류 특성 즉, 공핍 특성이 우수한 효과가 있다.
또한, 본 발명은 기존의 트랜지스터 사이즈(size) 효과를 이용한 방법보다 쉽게 공핍 타입과 인핸스먼트 타입이 결합된 D-인버터를 구현할 수 있는 효과도 있다.
또한. 본 발명에 따른 더블 게이트 구조를 적용하는 경우에는 W/L이 동일하게 하여도 D-인버터를 구현할 수 있으므로 집적도를 높일 수 있는 효과 및 제 2유전체층과 탑 게이트 전극층이 패시베이션(passivation) 역할도 동시에 수행하여 인버터 소자의 수명과 안정성을 증가시킬 수 있는 효과도 있다.
Claims (18)
- 유기반도체 채널을 구비하며 버텀 게이트 트랜지스터 구조를 가지는 드라이버 트랜지스터; 및유기반도체 채널을 구비하며 탑 게이트 트랜지스터 구조를 가지는 부하 트랜지스터를 포함하는 것을 특징으로 하는 인버터.
- 제1항에 있어서, 상기 드라이버 트랜지스터의 드레인 전극과 상기 부하 트랜지스터의 소스 전극이 동일한 층으로 구현된 것을 특징으로 하는 인버터.
- 제1항에 있어서,상기 드라이버 트랜지스터의 드레인 전극층과, 상기 부하 트랜지스터의 게이트 전극층이 전도적으로 직접 연결된 것을 특징으로 하는 인버터.
- 제1항에 있어서, 상기 드라이버 트랜지스터 및 부하 트랜지스터는 유기반도체 트랜지스터인 것을 특징으로 하는 인버터.
- 제1항에 있어서,상기 드라이버 트랜지스터는, 소스가 접지전압에 연결되며, 게이트에 입력신호가 인가되며, 드레인이 상기 부하 트랜지스터의 소스에 연결되며,상기 부하 트랜지스터는, 게이트와 소스가 연결되며, 드레인에는 전원전압단 이 연결되는 것을 특징으로 하는 인버터.
- 제1항에 있어서,드라이버 트랜지스터와 부하 트랜지스터의 W/L(width/length)가 동일한 것을 특징으로 하는 인버터.
- 제1항에 있어서, 상기 부하 트랜지스터는,버텀 게이트 및 탑 게이트에 의한 이중 채널 구조를 가지는 것을 특징으로 하는 인버터.
- 제7항에 있어서,상기 드라이버 트랜지스터의 드레인 전극층과, 상기 부하 트랜지스터의 버텀 게이트 전극층이 전도적으로 직접 연결되며,상기 드라이버 트랜지스터의 드레인 전극층과, 상기 부하 트랜지스터의 탑 게이트 전극층이 전도적으로 직접 연결된 것을 특징으로 하는 인버터.
- 제8항에 있어서, 상기 드라이버 트랜지스터의 드레인 전극과 상기 부하 트랜지스터의 소스 전극이 동일한 층으로 구현된 것을 특징으로 하는 인버터.
- 제7항에 있어서,상기 드라이버 트랜지스터의 드레인 전극층 및 상기 부하 트랜지스터의 버텀 게이트 전극층과 탑 게이트 전극층은 콘택트 홀을 통해 전도적으로 연결된 것을 특징으로 하는 인버터.
- 제1항에 있어서,상기 부하 트랜지스터의 탑 게이트 전극은,Ti, Cu, Cr, Al, Au, Mo, W 중 적어도 하나 이상의 금속 물질, ITO, IZO 또는 PEDOT로 형성되는 것을 특징으로 하는 인버터.
- 제1항에 있어서,상기 드라이버 트랜지스터 및 부하 트랜지스터의 소스 및 드레인 전극은,Au, Pt, Ni, Pd 중 적어도 하나 이상의 금속 물질, ITO, IZO 또는 PEDOT로 형성되는 것을 특징으로 하는 인버터.
- 제1항에 있어서,상기 드라이버 트랜지스터의 버텀 게이트 상부 채널을 형성하는 절연체층은 OTS, HMDS등의 소수성 표면처리가 되어 있으며,상기 부하 트랜지스터의 탑 게이트 하부 채널을 형성하는 절연체층은 표면처리가 되어 있지 않은 것을 특징으로 하는 인버터.
- 기판 상에 형성된 드라이버 트랜지스터 게이트 전극;상기 드라이버 트랜지스터 게이트 전극을 덮는 제1 절연체층;상기 제1 절연체층 상에 형성된,드라이버 트랜지스터 소스 전극과,드라이버 트랜지스터 드레인 전극과 부하 트랜지스터 소스 전극을 형성하는 단일층과,부하 트랜지스터 드레인 전극;상기 소스 및 드레인 전극 사이에 노출된 상기 제1 절연체층 상에 형성되는 유기반도체층;상기 소스 및 드레인 전극과 유기반도체층을 덮는 제2 절연체층; 및상기 제2 절연체 상에 형성된 부하 트랜지스터 탑 게이트 전극을 포함하는 것을 특징으로 하는 인버터.
- 제14항에 있어서, 상기 제2 절연체층에는,상기 부하 트랜지스터 탑 게이트 전극과 상기 단일층을 전도적으로 연결시키기 위한 콘택트 홀이 형성된 것을 특징으로 하는 인버터.
- 제14항에 있어서,상기 드라이버 트랜지스터 게이트 전극과 동일한 층으로 형성되는 부하 트랜 지스터 버텀 게이트 전극을 더 포함하는 것을 특징으로 하는 인버터.
- 제16항에 있어서, 상기 제1 절연체층에는,상기 부하 트랜지스터 버텀 게이트 전극과 상기 단일층을 전도적으로 연결시키기 위한 콘택트 홀이 형성된 것을 특징으로 하는 인버터.
- 제14항에 있어서, 상기 기판은,플라스틱 기판인 것을 특징으로 하는 인버터.
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