KR101056678B1 - 인버터 제작 방법 및 인버터 - Google Patents

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Abstract

본 발명에서 용이하게 제작될 수 있는 인핸스먼트-디플리션(E/D) 인버터를 제공하기 위해서, 채널층이 동일 기판 위에 형성된 In, Ga 및 Zn으로부터 선택되는 적어도 1개의 원소를 포함하는 산화물 반도체로 이루어지되 복수의 박막 트랜지스터를 갖는 인버터를 제작하는 방법은, 상기 채널층들의 두께가 서로 다른 제1의 트랜지스터와 제2의 트랜지스터를 형성하는 단계와, 상기 제1 및 제2의 트랜지스터의 채널층들 중 적어도 1개를 열처리하는 단계를 포함하는 것을 특징으로 한다.
인버터, 채널층, 트랜지스터, 산화물 반도체.

Description

인버터 제작 방법 및 인버터{INVERTER MANUFACTURING METHOD AND INVERTER}
본 발명은, 산화물 반도체층을 채널층으로 하는 박막트랜지스터로 이루어진 인버터에 관한 것이다. 또한, 본 발명은 그 인버터를 포함하는 집적회로에 관한 것이다.
기판 위에 TFT(Thin Film Transistor)가 어레이처럼 배치된 TFT 배면판은, 액정 디스플레이, 유기 발광다이오드(OLED) 디스플레이 등의 각 종의 액티브 매트릭스 디스플레이에 대한 백본(backbone) 부분이다. 이 액티브 매트릭스 디스플레이에서는, TFT가 각 화소에 대응한 전기광학소자를 구동하여 원하는 내용을 표시한다. 이를 위한 TFT로서는, 저온 다결정 실리콘(LTPS) TFT, 수소화 아모퍼스 실리콘(a-Si:H) TFT 등을 생각한다.
또한, TFT 배면판과 같은 기판 위에 기능이 각각 다른 TFT를 동시에 제조하는 기술을 생각한다. 보다 구체적으로는, 이 기술에서는, 각 화소의 전기광학소자를 구동하는 TFT(화소회로)와 TFT로 이루어진 게이트 드라이버, 소스 드라이버 등의 주변회로를 동시에 동일 기판 위에 제작한다. 이 경우에, 화소회로, 주변회로 등의 회로 블록 각각에 대해 TFT의 기능이 다르므로, 그 TFT의 임계전압을 회로블 록마다 조정하는 것이 바람직하다. 예를 들면, 그 화소회로에서는 전기광학소자의 반전 임계값에 적절한 큰 임계전압을 필요로 하고, 주변회로에서는 전력소비를 억제하는 작은 임계전압을 필요로 한다는 것을 유념해야 한다. 이러한 배경에 대해서, 일본특허공개번호 2005-072461호에는, 엑시머 레이저 어닐(ELA)을 사용하여 제조된 LTPS TFT 회로에서의 화소 블록에 따라 TFT의 임계전압을 조정하는 방법이 개시되어 있다.
그 주변회로는, 이를테면 시프트 레지스터 등의 디지털 회로를 포함한다. 여기에서 유념해야 하는 것은, TFT로 상기 디지털 회로를 제조하는 경우에, 다음의 4가지 구성 (1) 내지 (4)은 NOT소자(인버터)로서 사용될 수 있다. 즉, 상기 구성(1)은 저항 부하이고, 구성(2)는 인핸스먼트-인핸스먼트(E/E)이고, 구성(3)은 인핸스먼트-디플리션(E/D)이며, 구성(4)는 상보적 금속산화물 반도체(CMOS)이고, 일반적으로, E/D 구성 또는 CMOS 구성에는, 레이아웃 영역을 감소시키고 고속 동작을 이루기 위한 목적에 자주 사용된다. 덧붙여 말하자면, E/D 인버터를 효율적으로 동작시키기 위해서는, TFT의 임계전압을 제어하여 상기 인버터를 구성하는 2개의 TFT의 임계전압간의 차이를 충분히 크게 할 필요가 있다. 한편, n채널형 TFT와 p채널형 TFT 모두가 CMOS 인버터에 필요하므로, TFT마다 각각의 도핑공정이 필요하여서, 다른 구성과 비교하여 포토리소그래피 공정 수가 보다 많아진다.
부수적으로, LTPS TFT 또는 a-Si:H 대신에 사용되는 고성능 TFT의 대안으로서, 산화물 반도체층을 채널층으로서 사용하는 TFT(산화물 TFT)를 활발하게 연구 개발하고 있다. 여기서, 문헌 "Appl.Phys.Lett.89,112123(2006)"에는, 아모퍼스 In-Ga-Zn-O(IGZO)의 RF 마그네트론 스퍼터 박막을 채널층으로서 사용하여 산화물 TFT의 제작방법이 개시되어 있다. 아모퍼스 IGZO등 등의 여러 가지 종류의 고이동도 산화물 반도체는 n형(전자) 도전성을 갖지만, 도핑에 의해서도 p형(정공) 도전성을 갖기 않게 됨으로써, CMOS 구성을 사용할 수 없다. 그렇지만, 산화물 TFT는 다음의 2가지 이점이 있다. 즉, (1) 산화물 TFT의 이동도는 a-Si:H TFT의 이동도보다 매우 높다. 이 때문에, 문헌 "IEEE Elec. Dev.Lett.,28,p.273(2007)"에는, 동작속도의 관점에서 불편한 포화 부하 E/E 구성 인버터를 사용하는 경우에도, a-Si:H TFT 인버터를 초과하는 고속 동작을 달성한다는 것이 개시되어 있다. 또한, (2) 스퍼터 증착이 상기 채널층에 사용 가능하다. 이와 같이, 마더(mother) 유리기판이 확대될 수 있으므로, 기판의 확대에 따른 제조비용을 감소시키는 것을 기대할 수 있다.
또한, 산화물 TFT의 임계전압을 제어하는 각종 방법이 다음의 문헌에 개시되어 있다. 먼저, 미국특허공개번호 US-2006-0113565에는, In, Ga, Zn 및 O를 주원소로 하고, 채널층으로서, 전자 캐리어 밀도가 1018cm-3미만인 투명한 아모퍼스 산화물 박막을 사용하는 TFT와, 그 관련 TFT를 사용하는 집적회로가 개시되어 있다. 또한, 이 문헌에서는, 디플리션(D)형 TFT의 용도를 언급하지만, TFT의 Vth를 제어하는 구체적인 방법은 언급되어 있지 않다.
미국특허공개번호 US-2006-0244107에는, 산화 아연(ZnO)을 채널층으로서 사용하는 TFT에서, 채널층 증착 분위기에 도핑함으로써 Vth를 제어하는 방법이 개시되 어 있다.
또한, "BARQUINHA ET AL: "Influence of the semiconductor thickness on the electrical properties of transparent TFTs based on indium zinc oxide" JOURNAL OF NON-CRYSTALLINE SOLIDS, NORTH-HOLLAND PHYSICS PUBLISHING. AMSTERDAM, NL, vol.352, no.9-20, 15 June 2006(2006-06-15), pages 1749-1752, XP005482522 ISSN: 0022-3093 figure 3"문헌에는, ZnO을 채널층 재료로서 사용하는 TFT에 있어서, 적층된 채널층의 두께에 의해 Vth를 제어하는 것이 개시되어 있다.
또한, "Journal of Applied physics, 97, p.064505(2005)"문헌에는, 인듐산화 아연(Zn-In-0)을 채널층 재료로서 사용하는 TFT에 있어서, 열처리 온도에 의해 Vth를 제어하는 것이 개시되어 있다.
여하튼, 미국특허공개번호 US-2006-0244107, "Solid State Electronics, 352(9-20), p.1749(2006)" 문헌 및 "Journal of Applied physics, 97, p.064505(2005)"문헌 모두에는, 다른 조건에서 다른 기판 위에 각각 제조된 TFT의 특성이 상호 다르다는 것이 개시되어 있다. 그렇지만, 이들 문헌 중 아무것도 Vth가 각각 다른 TFT를 제조하는 구체적인 방법이 개시되어 있지 않다.
일본특허공개번호 2005-072461호에 개시된 방법에서는, 다음의 2가지 이유로 인해 TFT 디지털 회로를 값싸게 제조하는 것이 곤란하다. 먼저, 이 문헌에서 개시된 TFT는 LTPS TFT이다. 달리 말하면, 마더 유리 기판을 확대하는 경우에도 ELA 소자 자체를 확대하기 때문에 비용이 증대하므로, 그 기판의 확대에 따른 제조 비용의 이점이 적다. 둘째로, 본 문헌에 개시된 방법에서 취득한 TFT 임계전압의 차이가 너무 크므로, 효과적으로 작동하는 E/D 인버터를 얻을 수 없다. 이러한 이유로, 본 문헌에 개시된 인버터는, CMOS 구성을 갖고, 포토리소그래피 공정은 다른 구성 과 비교하여 복잡하여서, 비용이 증대한다.
(발명의 개시)
본 발명은 상기 과제를 해결하는데 목적이 있다. 본 발명은, 동일 기판 위에 형성되어, 채널층들이 In, Ga 및 Zn으로부터 선택되는 적어도 1개의 원소를 포함하는 산화물 반도체로 이루어진 복수의 박막트랜지스터를 갖는 인핸스먼트-디플리션(E/D) 인버터의 제작 방법으로서, 상기 채널층들의 두께가 서로 다른 제1의 트랜지스터와 제2의 트랜지스터를 형성하는 단계와, 상기 제1 및 제2의 트랜지스터의 채널층들 중 적어도 1개를 열처리하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은, 동일 기판 위에 형성되어, 채널층들이 In, Ga 및 Zn으로부터 선택되는 적어도 1개의 원소를 포함하는 산화물 반도체로 이루어진 복수의 박막트랜지스터를 갖는 인핸스먼트-디플리션(E/D) 인버터의 제작 방법으로서, 제1의 트랜지스터의 채널층과, 제2의 트랜지스터의 채널층으로서 작용하는 공통의 증착막을 형성하는 단계와, 상기 제1의 트랜지스터의 채널층과 상기 제2의 트랜지스터의 채널층 중 어느 한쪽에, 보다 큰 발열량을 인가하여서 열처리하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 인버터는, 동일 기판 위에 형성되고 In, Ga 및 Zn으로부터 선택된 적어도 1개의 원소를 각각 포함하는 복수의 산화물 반도체 박막 트랜지스터 중, 적어도 2개의 트랜지스터의 채널층들의 두께가 서로 다르고, 상기 2개의 트랜지스터의 임계전압이 서로 다른 것을 특징으로 한다.
본 발명에 의하면, 동일 기판 위에 각각 임계전압이 다른 산화물 반도체 박 막 트랜지스터를, 산화물 반도체 박막 트랜지스터의 특성을 이용해서 비교적 용이하게 제작할 수 있다. 예를 들면, 그 특성은, 채널층의 두께의 차이에 의해 임계전압에 차이가 생기는 특성과, 채널층의 열처리조건의 차이에 의해 임계전압에 차이가 생기는 특성을 포함한다. 이들 2가지 특성 중 어느 한쪽을 사용하는 경우도, 임계전압의 차이를 충분하게 확대할 수 있어서, 상기 E/D 인버터가 효과적으로 작동한다.
본 발명의 또 다른 특징들은, 첨부된 도면들을 참조하여 아래의 예시적 실시예들의 설명으로부터 명백해질 것이다.
명세서에 포함되고 일부를 구성하는 첨부도면들은 본 발명의 실시예들을 나타내고, 그 설명과 함께, 본 발명의 원리를 설명하는데 도움이 된다.
도 1은 E/D인버터의 회로도이다.
도 2는 포화 부하 E/E인버터의 회로도이다.
도 3은 제1의 실시예의 단면도이다.
도 4는 제2의 실시예의 단면도이다.
도 5는 E/D인버터의 유효한 제작 조건의 검토(시뮬레이션) 결과를 나타낸 도면이다.
도 6은 제작한 TFT의 단면도이다.
도 7a, 도 7b, 도 7c, 도 7d, 도 7e, 도 7f, 도 7g 및 도 7h는, 그 제작한 TFT의 Ids-Vgs특성을 나타내는 도면이다.
도 8은 실시예1, 실시예4 및 비교예4-1에 있어서의 E/D인버터의 제작공정을 나타내는 단면도이다.
도 9는 실시예1에 있어서의 E/D인버터로 이루어진 링 오실레이터(ring oscillator)의 출력 시뮬레이션 파형도이다.
도 10은 비교예1-1, 비교예4-2에 있어서의 포화 부하 E/E인버터의 제작 공정을 나타낸 단면도이다.
도 11은 비교예1-1에 있어서의 포화 부하 E/E인버터로 이루어진 링 오실레이터의 출력 시뮬레이션 파형이다.
도 12는 비교예1-2에 있어서의 포화 부하 E/E인버터의 제작공정을 나타내는 단면도이다.
도 13은 실시예3에 있어서의 E/D인버터의 제작공정을 나타내는 단면도이다.
도 14는 실시예3에 있어서의 E/D인버터로 이루어진 링 오실레이터의 출력 시뮬레이션 파형도이다.
도 15는 비교예3-1에 있어서의 포화 부하 E/E인버터로 이루어진 링 오실레이터의 출력 시뮬레이션 파형도이다.
도 16은 실시예4에 있어서의 E/D인버터로 이루어진 링 오실레이터의 출력 시뮬레이션 파형도이다.
도 17은 비교예4-1에 있어서의 포화 부하 E/E인버터로 이루어진 링 오실레이 터의 출력 시뮬레이션 파형도이다.
도 18은 비교예4-2에 있어서의 포화 부하 E/E인버터로 이루어진 링 오실레이터의 출력 시뮬레이션 파형도이다.
(발명을 실시하기 위한 최선의 형태)
이하, 본 발명의 예시적 실시예들을 첨부도면을 참조하여 상세하게 설명하겠다.
본 발명에 의해 제작될 수 있는 E/D인버터의 회로도를 도 1에 나타낸다. E/D인버터에는, 하나의 인핸스먼트형(E형) TFT(Thin Film Transistor)와 하나의 디플리션형(D형) TFT를 사용한다. 전원전압은 Vdd와 GND사이의 전위차로서 외부로부터 공급된다. D형 TFT의 소스 전극과 E형 TFT의 드레인 전극은 서로 접속되어 있고, D형 TFT의 게이트 전극은 D형 TFT의 소스 전극과 접속되어 있다. D형 TFT의 드레인 전극을 전원전압Vdd 단자에 접속하고, E형 TFT의 소스 전극을 접지한다. 그리고, E형 TFT의 게이트 전극을 입력 노드 단자로 하고, E형 TFT의 드레인 전극을 출력단자로 한다.
E/D인버터는, "High" 출력시의 출력 전압이 원리적으로는 전원전압과 등가의 전압까지 상승한다. 이 때문에, E/D인버터는, 출력 전압 진폭이 넓고, 출력 전압의 상승이 빠른 특징을 갖는다.
한편, 부하 TFT와 구동 TFT의 양쪽을 E형으로 하는 포화 부하 E/E인버터의 회로도를 도 2에 나타낸다. E/D인버터와 마찬가지로, 전원전압은 Vdd와 GND사이의 전위차로서 외부로부터 공급된다.
이들 2종류의 인버터를 서로 비교하면, E/D인버터는, 부하용량을 고속에서 대진폭으로 구동할 수 있다.
TFT에 있어서, 드레인-소스전압(Vds)이 게이트-소스전압(Vgs)보다 충분히 클 경우, TFT는 포화영역에서 동작하고, 드레인-소스전류(Ids)는 하기식으로 나타낸다.
Ids=(W·Ci·μ/2L)·(Vgs-Vth)2 ...(1)
여기에서, 참조기호 L은 채널길이(단위:μm), W는 채널 폭(μm), Ci는 게이트 절연체 용량(F/cm2), μ는 전계 효과 캐리어 이동도(cm2/Vs), Vth는 임계전압(V)이다.
μ와 Vth의 실험적인 취득방법에 있어서 몇 개의 방법이 있지만, 그 방법 중 하나를 아래에서 설명한다. TFT에 있어서, 상기 전압Vgs를 소인하고 상기 전압Vgs보다 충분히 큰 일정한 전압Vds를 인가하면서, 어떤 기간동안 전류 Ids의 평방근을 전압 Vgs의 함수로서 그래프 상에 플로트한다. 이 그래프상에서 임의의 전압Vgs의 포인트에서 인출된 기울기와 접선(tangent line)의 절편으로부터, 상기 μ와 Vth를 구할 수 있다. 또한, 상기 접선은, 앞의 플로트의 도함수가 최대가 되는 전압 Vgs의 포인 트 또는 TFT에 실제로 인가하는 전압Vgs의 포인트에서 인출될 수도 있다. 후자의 경우로부터, 그 전압Vgs근방에서의 실효적 μ와 Vth를 취득할 수 있다고 생각된다.
E형 및 D형 TFT의 일 정의는, 간략을 기하기 위해서 n채널 TFT를 예로들어 설명하겠다. Vgs=0의 전압에 있어서 전류Ids가 충분하게 작기 때문에 오프 상태에 있다고 간주할 수 있는 경우, TFT를 인핸스먼트형(E형)TFT라고 부른다. 반대로, n채널 TFT에 있어서 전압 Vgs=0에서 유한한 Ids를 갖고, TFT를 오프하기 위해서 역바이어스로서 부(negative)의 Vgs를 인가하지 않으면 안되는 것을 디플리션형(D형)TFT라고 부른다. 마찬가지로, 상기 E형과 D형의 TFT는, 전류 Ids가 증가하기 시작하고, TFT가 오프 상태일 때의 상기 값으로부터 전압 Vgs를 소인하는 경우의 전압 Vgs인 온(ON)(턴온) 전압(Von)을 사용하여 정의될 수 있다. 정의(positive) 전압 Von을 갖는 TFT를 E형이라고 정의할 수 있고, 부의 전압 Von을 갖는 TFT를 D형이라고 정의할 수 있다. 또한, 상술한 정의 대신에, 실질적으로 정의 전압 Vth를 갖는 TFT를 E형과 실질적으로 부의 전압 Vth를 갖는 TFT를 D형이라고 각각 정의할 수도 있다.
n채널 TFT를 사용하여 상술하였지만, 상기와 마찬가지로, p채널 TFT에 있어서도 E형 및 D형에 관한 여러 가지의 정의가 생각될 수 있다.
이하에서는, 기본적으로 정의 전압 Vth를 갖는 n채널 TFT를 E형이라고 정의하 고, 실질적으로 부의 전압Vth를 갖는 n채널 TFT를 D형이라고 정의한다. 그렇지만, 정의 전압을 갖는 n채널 TFT를 2개 사용하는 경우에도, 2개의 전압 Vth간의 차이가 큰 경우, 한쪽의 TFT를 E형이 아니고 D형으로서 취급하여 인버터를 구성할 수도 있다.
(제1의 실시예)
본 발명의 제1의 실시예에 따른 인버터의 단면도의 일부를 도 3에 나타낸다.
기판(100) 위에 제1의 TFT(901) 및 제2의 TFT(902)가 제작되어 있다.
제1의 TFT(901)는, 제1의 게이트 전극(201), 절연층(300), 제1의 채널층(401), 제1의 드레인 전극(501) 및 제1의 소스 전극(601)을 포함한다.
제2의 TFT(902)는, 제2의 게이트 전극(202), 절연층(300), 제2의 채널층(402), 제2의 드레인 전극(502) 및 제2의 소스 전극(602)을 포함한다.
여기에서는, 제1의 TFT(901) 및 제2의 TFT(902)에 게이트 절연층(300)을 일체로 내장한다. 그렇지만, TFT마다 따로따로 내장되어도 된다.
제1의 소스 전극(601)과 제2의 드레인 전극(502)은 서로 접속되어 있다. 제1의 게이트 전극(201)은, (도면에 나타내지 않은) 배선에 의해 제1의 소스 전극(601)과 접속되어 있다.
제1의 드레인 전극(501)을 전원전압Vdd단자에 접속하고, 제2의 소스 전극(602)을 접지하면, 제2의 게이트 전극(202)을 입력노드로 하고, 제2의 드레인 전극(502)을 출력노드로 하는 E/D인버터가 제공된다.
즉, 한쪽의 트랜지스터인 제1의 트랜지스터가 D형이 되고, 다른쪽의 트랜지스터인 제2의 트랜지스터가 E형으로서 동작한다.
제1의 채널층(401)은, 제2의 채널층(402)보다도 두껍다. 이렇게, 서로 두께가 다른 채널층을 제작한 후, 임의의 제조 공정에 있어서 전체 장치를 일괄적으로 처리하여 열을 가한다. 이 프로세스의 결과로서, 제1의 TFT(901)와 제2의 TFT(902)의 Vth의 값이 서로 다르다.
채널층(401 및 402)의 두께를 조정하기 위해서, 채널층(401 및 402)이 되는 산화물 반도체로 이루어진 공통의 증착막을 형성한 후에, 드라이에칭처리 또는 습식 에칭처리를 실행하면 좋다. 이렇게 에칭처리를 이용하면, 채널층의 형성이 1회만으로 이루어지므로, 제조 비용이 낮아질 수 있다.
추가로, 리프트 오프 방법을 이용할 수도 있다. 즉, 제2의 채널층(402)인 E형 채널층에 해당하는 두께의 채널층을 전체면에 걸쳐 제작한 후, E형 채널층 상부에 포토레지스트를 도포할 때, 다시 채널층을 형성함으로써 막두께 제어도 가능하다. 전체 구성을 헹구면, 2종의 두께를 갖는 채널층이 기판 위에 얻어질 수 있다. 이 경우, 채널층마다의 막두께 제어성이 높기 때문에 바람직하다.
(제2의 실시예)
본 발명의 제2의 실시예에 따른 인버터의 단면도의 일부를 도 4에 나타낸다.
기판(100) 위에 제1의 TFT(901) 및 제2의 TFT(902)가 제작되어 있다.
제1의 TFT(901)는, 제1의 게이트 전극(201), 절연층(300), 제1의 채널 층(401), 제1의 드레인 전극(501) 및 제1의 소스 전극(601)을 포함한다.
제2의 TFT(902)는, 제2의 게이트 전극(202), 절연층(300), 제2의 채널층(402), 제2의 드레인 전극(502) 및 제2의 소스 전극(602)을 포함한다.
제1의 소스 전극(601)과 제2의 드레인 전극(502)은 서로 접속되어 있다. 제1의 게이트 전극(201)은, (도시되지 않은) 배선에 의해 제1의 소스 전극(601)과 접속되어 있다.
제1의 드레인 전극(501)을 전원전압Vdd에 접속하고, 제2의 소스 전극(602)을 접지하면, 제2의 게이트 전극(202)을 입력노드로 하고, 제2의 드레인 전극(502)을 출력노드로 하는 E/D인버터가 제공된다.
즉, 한쪽의 트랜지스터인 제1의 트랜지스터가 D형이 되고, 다른쪽의 트랜지스터인 제2의 트랜지스터가 E형으로서 동작한다.
제1의 채널층(401)과 제2의 채널층(402)은 두께가 거의 동일하다. 제2의 TFT의 채널층(402)에 실행되는 처리와 비교하여 상기 제1의 TFT의 채널층(401)에 선택적으로 가열처리함으로써, 제1의 TFT(901)와 제2의 TFT(902)의 Vth가 다른 값이 된다.
본 발명에 있어서, 선택적으로 가열처리한다고 하는 사실은, 기판 상의 미리 정한 특정한 부분(영역이라고도 한다)에만 국소적(선택적/집중적)으로 열을 가하도록 제어하는 것을 의미한다. 예를 들면, 특정한 부분만을 국소적으로 가열하는 방법이 있다. 그렇지만, 그 특정한 부분에 가열처리를 행했을 때에 열의 일부가 그 특정한 부분이외의 부분에 전달되는 경우가 있지만, 본 발명에 있어서는 그 전달한 열의 영향(막질에 주는 영향 등)을 무시할 수 있는 정도이면, 그러한 영향은 허용가능하다. 상기 특정한 부분에 가열처리를 행했을 때에 열의 일부가 상기 특정한 부분이외의 부분에 전달 하는 영향을 억제하기 위해서 필요에 따라 냉각부를 설치하는 것이 효과적이다. 제1의 TFT와 제2의 TFT의 각각의 산화물 반도체층의 조성이나 두께에 따라, 각 TFT를 유지해야 할 온도 및 시간에 있어서의 최적값은 변화한다.
본 발명자들의 지견에 의하면, In(인듐):Ga(갈륨):Zn(아연)=1:0.9:0.6의 조성을 갖는 산화물 반도체 박막을 후술되는 조건으로 제작할 경우의 열처리조건과 효과에 대해서, 일례로서는 이하의 관계에 있다. 다시 말해, 예를 들면, 제2의 TFT를 120℃이하로 유지하면서, 제1의 TFT를 200℃ 10분 이상동안 유지함으로써 일정한 효과를 얻을 수 있다.
제1의 TFT만을 선택적으로 가열하기 위해서는, 접촉 가열이나 전자파의 조사에 의한 가열(고주파 조사, 자외광 조사, 레이저빔 조사등)을 이용한 여러 가지의 국소적인 가열방법을 사용할 수 있다.
본 발명에 있어서, 상기 전자파는, 라디오파, 마이크로파등의 고주파, 자외선, 가시광선, 적외선, X선 및 γ선을 포함한다.
본 발명에 있어서는, 각 종 재료에 있어서의 저항률이나 비열, 특정한 파장에 있어서의 흡수계수의 차이를 이용하는 유도가열을 행함으로써 선택적 가열을 행하는 것이 가능하다.
유도가열을 행할 경우, 재료의 선택 방법에 따라서는 발열량의 차이가 보다 커지므로, 전압 Vth를 TFT마다 효과적으로 제어할 수 있으므로 바람직하다.
또한, 재료에 의한 흡광계수의 차이를 이용하면, 플래시 램프에 의한 가열 등의 일괄적인 가열에 의해서도 특정한 TFT를 선택적으로 가열하는 것이 가능하다. 구체적으로는, 특정한 TFT의 전극의 구성 재료(게이트 전극, 소스/드레인 전극)에 다른 TFT에 대응한 전극의 구성 재료와는 다른 물질을 사용한다. 이러한 구성으로 함으로써, 플래시 램프등을 사용할 때 일괄적인 광조사를 행하여 특정한 TFT를 선택적으로 가열하는 것이 가능하다. 이러한 처리는, 흡수계수가 높은 재료로 형성된 전극부분만이 선택적으로 광 에너지를 흡수해서 그 전극부분을 가열하기 때문에 실현된다. 특히, 플래시 램프에 의한 광조사는 가열장치가 단순하기 때문에 바람직하다.
이 때, 특정한 TFT의 온도를 제어하기 위해서, 광흡수 재료 또는 광반사 재료는, TFT구성 재료이외의 재료로 지정되어도 된다. 또한, 필요에 따라, 집광, 투영 또는 주사 등의 광학계를 사용할 수 있다. 또한, 선택적으로 가열된 부분의 열이 인접하는 부분에 전달한다는 사실로 인해 막질을 변화시킬 우려가 있을 경우에는, 필요에 따라서 냉각부를 설치할 수도 있다.
달리 말하면, 본 발명의 실시예들에 있어서, 상기 인버터는, 하기 항목 A 내지 C 중에서 적어도 어느 한 종류의 구성을 갖는 것이 바람직하다.
A: 상기 제1의 트랜지스터의 소스 전극의 구성 재료와 상기 제2의 트랜지스터의 소스 전극의 구성 재료가 서로 다른 구성.
B: 상기 제1의 트랜지스터의 드레인 전극의 구성 재료와 상기 제2의 트랜지스터의 드레인 전극의 구성 재료가 서로 다른 구성.
C: 상기 제1의 트랜지스터의 게이트 전극의 구성 재료와 상기 제2의 트랜지스터의 게이트 전극의 구성 재료가 서로 다른 구성.
추가로, 열처리 단계는, 전자파의 조사에 의한 가열처리를 포함하는 것이 바람직하다. 또한, 본 발명의 실시예들에 있어서는, 상기 인버터는, 하기 D 내지 F 중 적어도 어느 한 종류의 구성을 갖는 것이 바람직하다.
D: 상기 제1의 트랜지스터의 소스 전극의 구성 재료의 물성과 상기 제2의 트랜지스터의 소스 전극의 구성 재료의 물성이 서로 다른 구성.
E: 상기 제1의 트랜지스터의 드레인 전극의 구성 재료의 물성과 상기 제2의 트랜지스터의 드레인 전극의 구성 재료의 물성이 서로 다른 구성.
F: 상기 제1의 트랜지스터의 게이트 전극의 구성 재료의 물성과 상기 제2의 트랜지스터의 게이트 전극의 구성 재료의 물성이 서로 다른 구성.
그리고, 상기 물성이 저항률, 비열 및 흡수계수 중에서 선택되는 적어도 일종의 물성인 것이 바람직하다.
(제3의 실시예)
제1의 실시예에 나타나 있는 바와 같이, 두께가 다른 채널층을 제작한 후, 임의의 제조 처리에 있어서 열처리를 실행할 때에, 제2의 실시예에 기재한 방법과 같이 제1의 채널층과 제2의 채널층의 가열처리 조건을 차이나게 한다.
이러한 방법의 결과로서, 제1의 TFT(901)와 제2의 TFT(902)의 전압Vth가 다른 값이 된다.
본 발명에 따라 E/D인버터를 효과적으로 작동시키기 위해서, 2종의 트랜지스터의 임계전압간의 차이로서 적절한 범위를 설명한다. 도 5는, 포화 부하 E/E인버터에 의한 31-단계의 링 오실레이터의 발진 특성과, E/D인버터에 의한 31-단계의 링 오실레이터의 발진 특성을 SPICE(Simulation Program with Integrated Circuit Emphasis) 시뮬레이션 방법에 의해 비교할 결과를 나타내는 도면이다.
도 5의 좌측에 나타낸, 형상 β비, 이동도비, 전원전압(Vdd) 및 E형구동 TFT의 전압Vth의 각 조건에 있어서, 부하 TFT의 전압Vth를 변화시킨 평가를 도 5의 우측에 나타냈다. 여기에서, 형상 β비란, 부하 TFT의 W(폭)/L비(길이)에 대한 구동 TFT의 W/L비의 비를 나타낸다. 이동도비는, 부하 TFT의 이동도에 대한 구동 TFT의 이동도의 비다. 이때, 채널길이는, 모든 TFT에 있어서 L=10㎛로 했다. 채널 폭에 관해서는, 부하 TFT에 있어서 W=40㎛, 구동 TFT에 있어서는 W=40×β비(μm)로 했다. 각 TFT의 게이트 오버랩 길이를 5㎛로 하고 이러한 오버랩에 의해 생긴 기생 용량만을 고려했다.
도 5에 의하면, 인버터에 공급된 전원전압Vdd에 대하여 부하 TFT의 전압Vth가 식(2)로 나타낸 관계를 만족시킬 경우, E/D인버터는, 링 오실레이터의 발진 진폭 또는 발진 주파수 중 적어도 한쪽의 장점을 갖는다. 즉, 각E/D인버터에 있어서는, 포화 부하 E/E인버터와 비교하여 스위칭 속도 또는 노이즈 마진 중 적어도 한쪽의 점에서 우수하다.
0.7<｜(Vth(Ld)-Vth(Dr))/Vdd｜<2 ···(2)
즉, 이 식(2)는, E/D인버터가, 상기 전원전압이 공급된 후 동작하는 것을 가리킨다. 여기서, 그 전원전압은, 상기 제1 및 제2 트랜지스터의 임계전압간의 차이가 상기 전원전압의 70%미만 200%보다 큰 범위에 있는 것을 만족시킨다.
상기 평가 조건에 있어서, 상기 부등식의 외측의 범위에서는, E/D인버터로 구성될 때 장점이 작다. 구체적으로는, ｜(Vth(Ld)-Vth(Dr))/Vdd｜<0.7일 경우에, 그 인버터는, 부하용량을 충전하기 위한 전류구동이 부족하거나, 또는 불안정한 발진이 링 오실레이터에서 관찰된다. 한편, ｜(Vth(Ld)-Vth(Dr))/Vdd｜>2일 경우에, 반전 전압이 전원전압과 비교하여 너무 높고, 입/출력 전압 범위가 좁아진다.
추가로, 본 발명에 따른 인버터에 사용되는 TFT를 구성하는 재료에 대해서 자세하게 설명한다.
·채널층
채널층에는 산화물 반도체 재료를 사용한다. 구체적으로는, ZnO, In203, Ga203 및 이것들의 혼합 결정 또는 아모퍼스 고체 용액(In-Zn-o, In-Ga-Zn-O등)을 사용할 수 있다. 즉, In, Ga 및 Zn 중에서 선택된 적어도 1개의 원소를 포함하는 산화물 반도체를 사용할 수 있다.
특히, In-Ga-Zn-0막을 스퍼터링법에 의해, TFT의 채널층으로서 형성하면, 전 계 효과 이동도가 충분하게 큰 트랜지스터를 제작할 수 있다. 이 경우, 채널층에 대한 재료의 증착 온도가 낮기 때문에, 플라스틱 등의 가요성 기판 위에 발광 장치를 제작할 수 있다.
또한, In-Ga-Zn-0막에 있어서, 이 막의 적어도 일부가 아모퍼스 물질을 포함하는 것이 바람직하다. 이러한 바람직한 구성에 따라, 에칭처리 성능이 향상한다.
·소스·드레인 전극
소스-드레인 전극에 사용되는 재료는, 채널층이 n형 반도체일 경우, 채널층에 대한 전자의 주입 장벽이 충분히 작은 것이 필요하다. p형 반도체일 경우에는, 정공의 주입 장벽이 충분히 작은 것이 필요하다. 예를 들면, Al, Cr, W, Ti 및 Au등의 금속이나, 알루미늄합금 및 WSi등의 실리사이드가 이용가능하다. 또한, 투명도전성 산화물이나, 캐리어 농도가 큰 투명산화물반도체도 사용할 수 있다. 산화인듐 주석(ITO), 산화인듐 아연(IZO) 및 In-Ga-Zn-0막은, 상술한 재료에 대응한다.
소스-드레인 전극이 복수의 재료의 접속에 의해 형성되어도 되거나, 복수의 재료의 다층막이어도 된다.
·게이트 전극
게이트 전극에 사용되는 재료는, 상기 소스-드레인 전극과 같은 재료의 군으로부터 선택해서 사용된다. 각종 금속박막, 도전성 산화물 박막 및 도전성 유기물 박막을 이용할 수 있다. 그 재료들은, 이들 각종 재료들에 있어서의 저항률, 비열이나, 특정 파장에 있어서의 흡수계수 등의 물성의 차이를 이용해서 선택 가열에 사용될 수 있다. 이때, 소스-드레인 전극의 재료에 의해서도 채널부의 선택 가열을 달성할 수 있다.
게이트 전극이 복수의 재료의 접속에 의해 형성되어도 되거나, 복수의 재료의 다층막이어도 된다.
게이트 절연층에는 평탄한 막을 형성하고, 도전성이 작은 재료일 필요가 있다. 구체적으로는, 게이트-소스 리크(leak) 전류Igs가 드레인-소스 리크 전류Ids에 비교해서 실용상 충분히 작을 필요가 있다.
그 막은, 화학기상증착(CVD)에 의해 형성된 SiOx, SiNx 및 SiOxNy와, RF 마그네트론 스퍼터링법에 의해 형성된 Si02, SiNx, SiOxNy, Al203, Y203, Hf02 및 Ta205와, 이들 재료로 이루어진 다층막 중에서 선택된다. 이 막은, 도 3과 같이, 2개 이상의 TFT에서 공유되어도 되거나, TFT마다 구별된 개개의 막이어도 된다.
또한, 2종의 TFT로 E/D인버터를 제작할 때, 회로에 내장되어 있는 경우에, 2개의 임계전압Vth는, 한쪽이 부의 전압이고 다른 쪽이 정의 전압인 관계를 유지하는 것이 필수적이지 않다. 2종의 TFT가 함께 E형 혹은 D형이여도, 그 2개의 임계전압 Vth가 서로 충분히 떨어져 있고, 회로 설계의 관점에서 구별해서 이용할 수 있는 경우에는, 본 발명을 적용할 수 있다.
또한, 서로 임계전압Vth를 구별할 수 있는 3종이상의 TFT를 제작할 경우에도 마찬가지로 본 발명을 적용할 수 있다.
TFT의 채널층으로서 사용하는 아모퍼스 In-Ga-Zn-0막의 물성을 평가한다.
피성막 기판으로서는, 유리 기판(코닝사제 1737)을 탈지세정한 것을 준비했다. 타겟 재료로서는, InGa03(ZnO)조성을 갖는 다결정 소결체(사이즈: 직경 98mm, 두께 5mm)를 사용했다.
이 소결체는, 출발 재료로서, In203:Ga203:ZnO을 습식혼합처리(각 4N시약, 용매:에탄올), 가소결처리(1000℃, 2시간), 건식 분쇄처리, 및 본 소결처리(1500℃, 2시간)로 제작했다.
이 타겟의 전기전도도는 0.25(S/cm)이며, 반절연 상태를 나타냈다.
증착실내의 배경 압력은, 3×10-4Pa이며, 산소가 3.3체적％ 포함되는 산소-아르곤 혼합 기체에 의해 증착(즉, 성막)시의 총 압력을 0.53Pa로 했다.
기판온도는 특별히 제어하지 않고, 타겟과 피성막 기판간의 거리는 80mm이었다. 투입 전력은 RF300W이며, 증착 속도는 2(Å/s)에서 행했다.
60nm두께로 적층한 막에 대하여, 측정 대상면에 대해서 입사각 0.5도로 X선을 입사하고, X선 회절측정을 박막법으로 행했다. 이 때문에, 명료한 회절 피크는 확인되지 않았으므로, 상기 제작한 In-Ga-Zn-0막은 아모퍼스라고 판단되었다.
X선 형광(XRF)분석의 결과로서, 박막의 금속조성비는 In:Ga:Zn=1:0.9:0.6의 식으로 나타내어졌다.
Ti과 Au의 증착된 다층막을 사용한 동일 평면형 전극 패턴에 의한 2단자 I-V측정을 행한 후, 그 박막의 전기전도도를 측정한 경우, 약 7×10-5(S/cm)이었다. 전 자 이동도를 약 5(cm2/Vs)로 가정하면, 전자 캐리어 농도는 약 1014(cm-3)이라고 추정된다.
이상의 조사에 의하면, 제작한 In-Ga-Zn-0계 박막은 In, Ga 및 Zn을 포함하고, 그 박막의 적어도 일부가 아모퍼스 산화물인 것을 확인했다.
이하, 제작하는 채널층을 형성하는 물질은 이 In, Ga 및 Zn을 포함하고, 그 물질의 적어도 일부가 아모퍼스 산화물이다.
이 금속조성비는 상기의 조성비 In:Ga:Zn=1:0.9:0.6가 아니어도 개의치 않는다.
그리고, 이하의 과정에 의해, 다른 4장의 기판 위에 각각 복수의 TFT를 제작하고, 시료1∼4를 준비한다. 시료1∼4의 각각에 있어서 제작한 TFT의 단면도를 도 6에 나타낸다.
청정한 유리 기판(코닝사제 1737)을 기판(100)으로서 사용하고, 이 기판 위에 전자빔 증착법으로 Ti과 Au를 총 50nm 증착한 후, 리프트 오프법으로 패터닝 함으로써, 게이트 전극(200)을 얻었다. 다음에, RF마그네트론 스퍼터링법에 의해, 게이트 절연층(300)이 되는 Si02층을 전체면에 형성한다(증착 가스:Ar, 증착압력: 0.1Pa, 투입 전력: 400W, 두께: 100nm). 게이트 전극(200)의 상부에 있는 게이트 절연층(300)의 일부(도면에 나타내지 않음)에 에칭으로 개구를 형성하고, 게이트 전극(200)에 접촉하기 위해 사용된 컨택트 홀을 얻었다. 계속해서, 채널층(400)으로서 아모퍼스 IGZO층을 RF마그네트론 스퍼터링법에 의해 성막했다(증착 가스: 02(3.3체적％）＋Ar, 증착압력:0.53Pa, 투입 전력:300W). 막두께는, 시료1 및 2에서는 30nm, 시료3 및 4에서는 60nm로 했다. 스퍼터링법에 의한 성막 중에는, 기판온도는 특별히 제어하지 않았다.
이어서, 에칭에 의해 채널층(400)을 소정의 채널 사이즈로 패터닝했다.
계속해서, 시료2 및 4는, 대기분위기에서 설정 온도 300℃의 핫플레이트상에서 전체적으로 20분동안 균일하게 가열했다. 시료1 및 3에 대해서는 이 열처리를 행하지 않았다.
최후에, 전자빔 증착법으로 다시 Ti와 Au를 증착하여 총 100nm 두께로 성막한 후, 리프트 오프법에 의해 드레인 전극(500) 및 소스 전극(600)을 형성했다. 각각의 시료에 있어서 채널 폭 W가 40㎛ 및 200㎛ 또는 800㎛인 TFT를 제작했다. 채널길이L은 각각의 시료에 대해 L=10㎛로 했다.
이들의 시료에 있어서 전압 Vds=+10V에서 측정한 Ids-Vgs특성을 도 7a 내지 7h에 나타낸다. 이들 모두의 특성은, 명확하게 n채널 TFT특성을 나타낸다.
전계효과 이동도μ와 임계전압 Vth을 산출한 경우, 다음의 결과를 얻었다.
시료1(채널층 두께d=30nm, 열처리 행하지 않음)
W=40㎛:μ=6.5, Vth=+3.5
W=800㎛:μ=2.0, Vth=+3.4
시료2(채널층 두께d=30nm, 열처리 행함)
W=40㎛:μ=9.3, Vth=-0.23
W=200㎛:μ=7.8, Vth=+1.4
시료3(채널층 두께d=60nm, 열처리 행하지 않음)
W=40㎛:μ=6.0, Vth=+2.1
W=200㎛:μ=4.2, Vth=+1.5
시료4(채널층 두께d=60nm, 열처리 행함)
W=40㎛:μ=9.7, Vth=-10.1
W=200㎛:μ=15, Vth=-3.0
시료1 및 3의 TFT는 모두 E형이며, 시료4의 TFT는 D형이다.
한편, 시료2에서 W=40μm의 채널폭을 갖는 TFT에 있어서는, 엄밀하게는 그 전압Vth는 부이지만, 뒤에 나타나 있는 바와 같이 기타의 TFT의 조합에 따라서 그 TFT는 E형 TFT로서 동작하는 것이 기대된다.
특별히 기재하지 않았지만, 모든 시료가 제작 처리중에 공기중에서 복수회 건조되므로(120℃ 10분), 시료 완성 후에 있어서도 상기 조건에 부합하는 조건하에서 열 인가에 의한 전기 특성의 변화는 무시될 수 있다고 생각된다.
상기의 실험을 바탕으로, 이하의 각 실시예와 같은 인버터를 제작한다.
<실시예1>
본 실시예1은 제1의 실시예를 이용하는 일례다. 도 8에, 실시예1에 있어서의 산화물 반도체 박막 트랜지스터를 사용한 E/D인버터의 제작 공정을 나타낸다.
청정한 유리 기판(코닝사제 1737)을 기판(100)으로서 이용한다.
이 기판 위에 제1의 포토리소그래피 공정에 의해 포토레지스트(미도시됨)를 형성한 후, 전자빔증착법으로 Ti과 Au을 총 50nm 증착한 후, 리프트 오프법으로 패터닝 함으로써, 제1의 게이트 전극(201) 및 제2의 게이트 전극(202)을 얻는다.
다음에, RF마그네트론 스퍼터링법에 의해, 제1의 TFT 및 제2의 TFT에 공통인 게이트 절연층(300)이 되는 Si02층을 전체면에 형성한다(증착 가스:Ar, 증착압력:0.1Pa, 투입 전력:400W, 막두께:100nm). 이 형성된 막 위에 제2의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않음)을 형성한 후, 게이트 전극(201 및 202)의 상부에 위치된 게이트 절연층(300)의 일부를 에칭으로 패터닝 하고, 컨택트홀(도면에 나타내지 않는다)을 얻는다.
계속해서, 산화물 반도체로 이루어진 채널층이 되는 아모퍼스 IGZO막(공통의 증착막)(400)을 RF마그네트론 스퍼터링법에 의해 형성한다(증착 가스(즉, 성막가스):02(3.3체적％)＋Ar, 증착압력(즉, 성막 압력):0.53Pa, 투입 전력:300W). 두께는, 제1 및 제2의 TFT의 각 채널층에 상당하는 양쪽의 부분에 60nm 성막한다. 스퍼터링법에 의해 증착하는 중에는 기판온도는 특별히 제어하지 않는다.
계속해서, 제1의 TFT가 형성되는 영역(801)에 있어서의 아모퍼스 IGZO막(400)의 상부에 제3의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성하고 나서, 아모퍼스 IGZO막(400)을 드라이 에칭한다. 그 에칭 은, 제2의 TFT가 형성되는 영역(802)에 있어서의 아모퍼스 IGZO막(400)의 두께가 30nm가 되도록 시간 및 강도를 조절하면서 행한다.
제4의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후에, 아모퍼스 IGZO막(400)을 에칭해서 트랜지스터마다 채널층이 독립층이 되도록 해당 아모퍼스 IGZO막을 분단한다. 이렇게 해서, 제1의 채널층(401) 및 제2의 채널층(402)을 얻는다.
계속해서, 전체 구조를 대기 분위기중에서 설정 온도 300℃의 핫플레이트상에서 20분간, 균일하게 가열한다.
최후에, 제5의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후, 전자빔 증착법으로 다시 Ti과 Au을 증착하여 총 100nm두께로 성막한다. 그리고, 리프트 오프법에 의해 제1의 드레인 전극(501), 제1의 소스 전극(601), 제2의 드레인 전극(502) 및 제2의 소스 전극(602)을 형성한다. 이 때, 제1의 소스 전극(601)과 제2의 드레인 전극(502)은 도 8과 같이 일체로 형성되고, 서로 전기적으로 접속된다. 또한, 소스-드레인 전극과 함께 상기 컨택트홀을 통해 층간배선(도면에 나타내지 않는다)을 동시에 형성 함에 의해, 제1의 소스 전극(601)을 제1의 게이트 전극(201)과 접속한다.
이상에 따라, 제1의 드레인 전극(501)을 전압공급 노드로서 간주하고, 제2의 소스 전극(602)을 접지노드로서 간주하는 E/D인버터가 완성된다.
이때, 포토리소그래피 공정은 5회 실행한다.
상술한 과정으로 제작된 E/D인버터의 동적 특성을 추정하기 위해서, 시료4에 있어서의 폭 W=40㎛의 TFT를 부하 TFT로 하고, 시료2에 있어서의 폭 W=200㎛의 TFT를 구동 TFT로 하는 것을 특징으로 하는 E/D인버터로 이루어진 5단계 링 오실레이터의 회로 시뮬레이션을 행했다. 시뮬레이션에는, 가장 단순한 MOS모델인 그래쥬얼(gradual) 채널의 Level 1(n채널형 MOS)모델을 사용했다. 그 결과, 외부전원전압 +10V에 있어서 470kHz에서 5단계 링 오실레이터가 발진했다. 지연시간은, 0.21μS이었다. 진폭은 8.OV이며, 출력 전압의 최대값 +9.7V는 전원전압 +10V에 가깝다. 출력 파형을 도 9에 나타낸다.
본 실시예1에서는, 비교예1-1에 나타내는 포화 부하 E/E인버터의 제작 공정에 대해 포토리소그래피 공정이 1회 증가하는 것만으로, E/D인버터가 간단하게 구성될 수 있다.
(비교예1-1)
본 제작법은 실시예1과 마찬가지이지만, 양쪽 채널층의 층두께를 두께가 다르도록 조정하는 공정을 실행하지 않고, 동일 기판 위에 2종의 TFT를 제작한다. 즉, 양쪽 TFT의 채널이 30nm과 같은 막두께를 갖고, 가열처리조건이 같은 제작법인 상태하에서 동일 기판 위에 2종의 TFT를 제작한다. 그 후, 포화 부하 E/E인버터를 제작할 수 있다. 상기에 관련된 공정 흐름을 도 10에 나타낸다.
청정한 유리 기판(코닝사제 1737)을 기판(100)으로서 이용한다.
이 기판 위에 제1의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후, 전자빔 증착법으로 Ti과 Au를 총 50nm 증착해 리프트 오프법으로 패터닝 함으로써, 제1의 게이트 전극(201) 및 제2의 게이트 전극(202) 을 얻는다.
다음에, RF마그네트론 스퍼터링법에 의해, 제1의 TFT 및 제2의 TFT에 공통인 게이트 절연층(300)이 되는 Si02층을 전체면에 형성한다(증착 가스:Ar, 증착압력:0.1Pa, 투입 전력:400W, 막두께:100nm). 이 형성된 막 위에 제2의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후, 게이트 절연층(300)을 에칭으로 패터닝 하고, 게이트 전극(201, 202)의 상부에 컨택트홀(도면에 나타내지 않는다)을 얻는다.
계속해서, 채널층(400)으로서 아모퍼스 IGZO막을 RF마그네트론 스퍼터링법에 의해 형성한다(증착 가스:02(3.3체적％)＋Ar, 증착압력:0.53Pa, 투입 전력:300W). 제1의 TFT 및 제2의 TFT의 각 채널층에 상당하는 양쪽의 부분에, 두께가 30nm인 막을 형성한다. 스퍼터링법에 의해 층착중에는 기판온도는 특별히 제어하지 않는다.
제3의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후에, 채널층(400)을 에칭하고, 제1의 채널층(401) 및 제2의 채널층(402)을 얻는다.
계속해서, 전체 구조를 대기분위기중에서 설정 온도 300℃의 핫플레이트상에서 20분간 균일하게 가열한다.
최후에, 제4의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후, 전자빔 증착법으로 다시 Ti과 Au을 증착해서 총 100nm두께로 성막한다. 그리고, 리프트 오프법에 의해 제1의 드레인 전극(501), 제1의 소스 전 극(601), 제2의 드레인 전극(502) 및 제2의 소스 전극(602)을 형성한다. 동시에, 상기 컨택트홀을 통해 층간 배선(도면에 나타내지 않는다)을 형성 함에 의해, 제1의 드레인 전극(501)을 제1의 게이트 전극(201)과 접속한다.
제1의 소스 전극(601)은, 제2의 드레인 전극(502)과 일체로 된다.
이상에 의해, 제1의 드레인 전극(501)을 전압공급 노드로 하고 제2의 소스 전극(602)을 접지 노드로 하는 포화 부하 E/E인버터가 완성된다. 포토리소그래피 공정은 4회 실행된다.
상술한 과정으로 제작된 포화 부하 E/E인버터의 동적특성을 추정하기 위해서, 이하의 회로 시뮬레이션을 행했다. 다시 말해, 시료2에 있어서의 폭 W=40㎛의 TFT를 부하 TFT로 하고, 시료2에 있어서의 폭 W=200㎛의 TFT를 구동 TFT로 하는 것을 특징으로 하는 포화 부하 E/E인버터로 이루어진 5단계 링 오실레이터의 회로 시뮬레이션을 행했다. 출력 파형을 도 11에 나타낸다. 외부전원전압 +10V에 있어서 350kHz에서 5단계 링 오실레이터가 발진했다. 1단계(stage)당의 지연시간은 0.29㎲이며, 실시예1과 비교하여 40퍼센트 연장되었다. 또한, 진폭은 5.5V이며, 출력 전압의 최대값은 +7.1V이며, 전원전압의 +10V에 대해서 약 3V 저하했다.
즉, 실시예1의 E/D인버터는, 본 비교예의 포화 부하 E/E인버터보다도 큰 진폭으로 고속으로 작동한다. 그리고, 실시예1의 제작법에 의하면, 비교예1-1보다도 더 우수한 인버터를 얻을 수 있다는 것을 기대할 수 있다.
이때, 시료2에 있어서의 폭 W=40㎛의 TFT의 전압Vth는, 엄밀하게는 제로에 대 하여 약간 부(negative)에 있다. 그러나, 시료2에 있어서의 폭 W=200μm의 TFT의 전압Vth와 가까운 값이 되는 것이 중요하고, 이 조합에서는 시료2에 있어서의 폭 W=40㎛의 부하 TFT는, 실질적으로 E형으로서 간주할 수 있다.
그리고, 시료4에 있어서의 폭 W=40㎛의 각 TFT를 부하 TFT로 하고 시료4에 있어서의 폭 W=200μm의 각 TFT를 구동 TFT로 5단계 링 오실레이터의 회로 시뮬레이션도 행했다. 인버터가 E/D인버터일 경우 또는 포화 부하 E/E인버터일 경우 중 어떠한 경우에도 발진을 발견할 수 없었다.
(비교예1-2)
일본특허공개번호 2006-165532에 개시된 채널층 형성법을 바탕으로 한 상기 실시예1와 마찬가지의 E/D인버터 제작법을 생각한다. 일본특허공개번호 2006-165532에 개시된 방법에서는, 전압 Vth는 ZnO증착분위기에 유입된 일산화질소의 농도에 의해 제어된다. 2종의 전압Vth를 갖는 TFT를 동일 기판 위에 제작할 경우, 제1의 채널층과 제2의 채널층의 각각을 얻기 위해서는 도핑 농도가 다른 별개의 채널층 형성공정이 필요하다.
비교예1-1과 마찬가지의 이하의 공정으로, E/D인버터를 제작할 수 있다. 도 8을 사용해서 제작 공정을 설명한다.
청정한 유리 기판(코닝사제 1737)을 기판(100)으로서 이용한다.
이 기판 위에 제1의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후, 전자빔 증착법으로 Ti과 Au을 총 50nm 증착해 리프트 오프법으로 패터닝 함으로써, 제1의 게이트 전극(201) 및 제2의 게이트 전극(202)을 얻는다.
다음에, RF마그네트론 스퍼터링법에 의해, 제1의 TFT 및 제2의 TFT에 공통인 게이트 절연층(300)이 되는 Si02층을 전체면에 형성한다(증착 가스:Ar, 증착압력:0.1Pa, 투입 전력:400W, 막두께:100nm). 이 형성된 막 위에 제2의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후, 게이트 절연층(300)을 에칭으로 패터닝 하고, 게이트 전극(201, 202)의 (도면에 나타내지 않은) 영역의 상부에 컨택트홀(도면에 나타내지 않음)을 얻는다.
계속해서, 제1의 채널층(401)이 되는 ZnO층을 펄스레이저 증착법에 의해 형성한다. 제1의 채널층(401)에는 의도적인 도핑을 행하지 않는다. 제3의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성하고 에칭에 의해 패터닝을 행하고, 제1의 채널층(401)을 얻는다. 추가로, 같은 과정으로 제2의 채널층(402)이 되는 ZnO층을 펄스레이저 증착법에 의해 형성한다. 이 때에, 증착분위기를 산소와 일산화질소의 혼합가스로 설정함으로써 제2의 채널층(402)에 질소를 도핑한다. 제4의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성해 에칭에 의해 패터닝을 행하고, 제2의 채널층(402)을 얻는다.
최후에, 제5의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후, 전자빔 증착법으로 다시 Ti와 Au을 증착해 총 두께100nm의 막을 형성한다. 이어서, 리프트 오프법에 의해 제1의 드레인 전극(501), 제1의 소 스 전극(601), 제2의 드레인 전극(502) 및 제2의 소스 전극(602)을 형성한다. 동시에, 상기 컨택트홀을 통해 층간 배선(도면에 나타내지 않는다)을 형성 함에 의해, 제1의 소스 전극(601)을 제1의 게이트 전극(201)과 접속한다.
제1의 소스 전극(601)과 제2의 드레인 전극(502)은 일체로 형성된다.
이상에 따라, 제1의 드레인 전극(501)을 전압공급 노드로 하고, 제2의 소스 전극(602)을 접지 노드로 하는 E/D인버터가 완성된다. 이때, 이 완성된 인버터 위에 계속적으로 보호층이 적당하게 형성되어도 되고, 제1의 트랜지스터(901)의 전압Vth와 제2의 트랜지스터(902)의 Vth와의 사이의 차이를 더욱 바람직하게 조절해도 좋다.
상술한 과정에서의 포토리소그래피 공정은 5회 실행되며, 이는 실시예1의 처리 회수와 마찬가지다.
그렇지만, 실제로는 상기 과정에서의 인버터의 제작은 곤란하고, 포토리소그래피 공정은 적어도 6회 필요하며, 이는 실시예1의 경우에 대해서 1회 증가된다.
그 이유로서 다음의 2가지 점을 열거한다.
첫 번째의 점의 문제를 아래와 같이 언급한다. 제2의 채널층(402)을 형성할 때, 제1의 채널층(401)도 증착 챔버에 들어간다. 상기의 방법에서는, 제1의 채널층(401)이 제2의 채널층(402)의 형성중에 증착 분위기에 놓이는 것을 피할 수 없다. 이 때문에, 제1의 채널층(401)의 전기 특성이 제2의 채널층의 형성 전 또는 후에 변화할 우려가 있어 바람직하지 못하다. 이러한 경우를 막기 위해서, 제2의 채 널층(402)의 증착 분위기로부터 제1의 채널층(401)을 보호하기 위해서, 제1의 채널층(401) 위에 일부의 종류의 밀봉(sealing)층(포토레지스트나 SiNx스퍼터링막)을 설치하는 경우에는, 더욱 포토리소그래피 공정이 필요하다.
두 번째 점의 문제를 아래와 같이 언급한다. 제1의 채널층(401)의 패터닝 후에 제2의 채널층(402)을 에칭으로 패터닝할 경우, 후자의 층의 에칭에 의해 전자의 층이 침식되지 않도록 전자의 층에 대한 후자의 층의 에칭 선택비가 중요해진다. 그러나, 제1의 채널층(401)과 제2의 채널층(402)의 구성 성분간의 차이는 도펀트 함유량뿐이며, 에칭 선택비는 1에 가깝다고 생각된다. 따라서, 확실한 에칭을 행하기 위해서는, 제1의 TFT가 형성되는 영역(801) 위에 에칭 보호층을 설치해야 한다. 이 경우에도, 한층 더 포토리소그래피 공정이 필요하다.
따라서, 종래 기술에 응용된 E/D인버터 제작법보다도, 본 발명의 제작법이 처리 회수도 적은 간편한 방법으로 E/D인버터를 제작할 수 있다.
<실시예2>
실시예1에 있어서의 채널층 형성 부분에 리프트 오프법을 사용했을 경우를 실시예2에 나타낸다. 그 관련된 공정을, 다시 도 8을 사용하여 설명한다.
상기 실시예1과 같은 방법으로 컨택트홀을 얻은 후, 계속해서 채널층의 일부가 되는 아모퍼스 IGZO막(400)을 RF마그네트론 스퍼터링법에 의해 형성한다(증착 가스: 02(3.3체적％)＋Ar, 증착압력:0.53Pa, 투입 전력:300W). 제1의 TFT 및 제2의 TFT의 각 채널층에 상당하는 양쪽의 부분에 있어서 두께가 30nm인 막을 같은 두께 로 형성한다. 스퍼터링법에 의한 증착중에는 기판온도는 특별히 제어하지 않는다.
이어서, 제2의 TFT가 형성되는 영역(802)에 있어서의 아모퍼스 IGZO막(400)의 상부에 제3의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한다. 포토레지스트는 적당하게 열처리되고, 계속되는 공정에서의 스퍼터링 데미지에 대한 내성을 향상시키는 것이 바람직하다. 이 포토레지스트와, 제1의 TFT가 형성되는 영역(801)과의 위에, 아모퍼스 IGZO막(400)의 나머지로서 다시 아모퍼스 IGZO막을 같은 조건하에서 RF마그네트론 스퍼터링법에 의해 30nm두께로 형성한다. 추가로, 전체 구조를 포토레지스트 제거용매로 린스하여, 포토레지스트 및 그 포토레지스트의 상부에 성막된 아모퍼스 IGZO막을 제거하고, 제1의 TFT뿐에 채널층을 적층하여, 제1의 TFT의 채널층을 형성한다. 이때, 도 8d에 나타나 있는 바와 같이, 2개의 TFT의 TFT마다 두께가 다른 채널층을 얻는다.
이후, 실시예1과 같은 과정으로 E/D인버터가 완성된다. 이때, 포토리소그래피 공정은 5회 실행된다.
이렇게 채널층 형성시에 리프트 오프법을 사용할 경우, 실시예1과 동일한 효과를 얻을 수 있다. 아울러, 실시예1과 비교하여, 채널층의 두께 제어성이 우수하다.
<실시예3>
본 실시예3은 상기 제2의 실시예를 이용한 일례다. 도 13에는, 실시예3에 있어서의 산화물 박막트랜지스터를 사용한 E/D인버터의 제작 공정을 나타낸다.
청정한 유리 기판(코닝사제 1737) 위에 산화 인듐주석(ITO, 도전률: 1×104S/cm)막을 RF마그네트론 스퍼터링법에 의해 두께 200nm 형성하고, 이렇게 형성된 막 위에 제1의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한다. 그 후에, 에칭으로 패터닝 하고, 제1의 게이트 전극(201)을 얻는다.
계속해서, 이 유리 기판 위에 제2의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후, 전자빔 증착법으로 Ti와 Au를 총 50nm 증착하고, 리프트 오프법으로 패터닝 하여, 제2의 게이트 전극(202)을 얻는다.
다음에, RF마그네트론 스퍼터링법에 의해, 제1의 TFT 및 제2의 TFT에 공통인 게이트 절연층(300)이 되는 Si02층을 전체면에 형성한다(증착 가스:Ar, 증착압력:0.1Pa, 투입 전력:400W, 막두께:100nm). 이렇게 형성된 막 위에 제3의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후, 에칭으로 패터닝 하고, 컨택트홀(도면에 나타내지 않는다)을 얻는다.
계속해서, 채널층이 되는 아모퍼스 IGZO막(400)을 RF마그네트론 스퍼터링법에 의해 형성한다(증착 가스:02(3.3체적％)＋Ar, 증착압력:0.53Pa, 투입 전력:300W). 제1의 TFT 및 제2의 TFT의 각 채널층에 상당하는 양쪽의 부분에 두께 60nm의 막을 형성한다. 스퍼터링법에 의한 증착 중에는 기판온도를 특별히 제어하지 않는다. 아모퍼스 IGZO막(400)을 에칭하고, 각 트랜지스터마다 채널층이 독립층으로 되도록 분단한다. 이렇게 해서, 제1의 채널층(401) 및 제2의 채널층(402)을 얻는다.
계속해서, 전체 구조를 유도 가열한다. ITO 전극의 저항률이 Au의 약 50배 높으므로, 제2의 게이트 전극(202)에 비교해서 제1의 게이트 전극(201)이 선택적으로 가열된다. 교류 인가자장의 파워, 주파수 및 인가시간은 최적화된 것을 사용한다. 또한, 필요에 따라 유도가열용의 교류자장을 단속적으로 인가함으로써 기판의 열전도에 의한 가열선택비의 저하를 막는다. 히트싱크 등의 냉각부를 이용해 게이트 전극(202)에 인가된 열을 식히는 것도 효과적이다.
최후에, 제5의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후, 전자빔 증착법으로 다시 Ti과 Au을 증착해서 총 두께 100nm의 막을 형성한다. 그 후에, 리프트 오프법에 의해 제1의 드레인 전극(501), 제1의 소스 전극(601), 제2의 드레인 전극(502) 및 제2의 소스 전극(602)을 형성한다. 동시에, 상기 컨택트홀을 통한 층간 배선(도면에 나타내지 않는다)을 형성 함에 의해, 제1의 소스 전극(601)을 제1의 게이트 전극(201)과 접속한다.
또한, 제1의 소스 전극(601)과 제2의 드레인 전극(502)은 일체로 형성된다.
이상에 따라, 제1의 드레인 전극(501)을 전압공급 노드로 하고, 제2의 소스 전극(602)을 접지 노드로 하는 E/D인버터가 완성된다. 이때, 포토리소그래피 공정은 5회 실행된다.
E/D인버터의 동적 특성을 추정하기 위해서, 시료4에 있어서의 폭 W=40㎛의 TFT를 부하 TFT로 하고, 시료3에 있어서의 폭 W=200㎛의 TFT를 구동 TFT로 하는 E/D인버터로 이루어진 5단계 링 오실레이터의 회로 시뮬레이션을 행했다.
이 때문에, 그 5단계 링 오실레이터는, 외부전원전압 +10V에 있어서 390kHz로 발진했다. 지연시간은 0.26㎲이었다. 진폭은 5.5V, 1단계당의 출력 전압의 최대 값은 +9.OV이며, 이것은 전원전압 +10V로부터 1.OV 저하되었다. 출력 파형을 도 14에 나타낸다.
본 실시예에서는, 포화 부하 E/E인버터의 제작 공정(비교예3-1)에 대해 포토리소그래피 공정이 1회 증가하는 것만으로, E/D인버터가 간편하게 구성될 수 있다.
이와는 달리, 이들 2종의 TFT에 있어서 소스, 드레인 및 게이트의 전극을 구성하는 재료에 같은 재료를 사용하여도 된다. 이러한 구성을 채택하여 두께가 같은 채널층을 형성한 경우에도, 채널층의 가열처리시에, 접촉 가열이나 레이저 어닐링법에 의해 제1의 채널층(401) 근방만을 집중적으로 가열하는 한, 실시예3과 동일한 효과를 얻을 수 있다.
이 경우, 포토리소그래피 처리의 회수를 1회 절감할 수 있다.
그렇지만, 본 실시예3과 같이 소스, 드레인 및 게이트의 전극을 구성하는 재료가 다른 TFT를 제작해 유도가열을 행하는 경우나, 또는 재료에 의한 흡광계수의 차이를 이용해서 플래시 램프로 가열하면, 장치를 단순화 할 수 있고 제어성이 향상한다.
본 실시예3에서는 2종의 트랜지스터에 있어서 게이트 전극에 다른 재료를 사용하여서, 유도가열을 행했다. 그러나, 제1의 트랜지스터의 소스나 드레인 전극 등의 게이트 전극 이외의 전극들과, 제2의 트랜지스터에서 대응한 전극에 다른 재료를 사용하여서, 유도가열을 실시해도 본 실시예3과 동일한 효과를 얻을 수 있다.
(비교예3-1)
본 제작법이 실시예3과 같지만, 양쪽 채널층의 두께를 60nm로 해서 제1의 채 널층(401)의 선택적 가열을 행하지 않고, 양쪽 TFT의 채널에 대한 가열처리를 행하지 않도록 동일기판 위에 2종의 TFT를 제작한다. 그 후, 실시예1에 있어서의 비교예1-1과 마찬가지로 4회의 포토리소그래피 공정을 사용해서 포화 부하 E/E인버터를 제작할 수 있다.
포화 부하 E/E인버터의 동적 특성을 추정하기 위해서, 시료3에 있어서의 폭 W=40㎛의 TFT를 부하 TFT로 하고, 시료3에 있어서의 폭 W=200㎛의 TFT를 구동 TFT로 하는 것을 특징으로 하는 포화 부하 E/E인버터로 이루어진 5단계 링 오실레이터의 회로 시뮬레이션을 행했다. 그 때문에, 5단계 링 오실레이터가 외부전원전압 +10V에 있어서 150kHz로 발진하고, 진폭은 4.4V이었다. 1단계당의 지연시간은 0.66㎲이며, 이것은 실시예3에 대하여 2.5배정도로 연장되었다. 출력 전압의 최대값은 +6V정도이며, 이는 실시예3과 비교하여 대폭 저하했다. 즉, 실시예3의 E/D인버터는, 본 비교예의 포화 부하 E/E인버터보다도 고속 및 대진폭으로 작동한다. 따라서, 실시예3의 제작법에 의하면, 본 비교예보다도 더 우수한 인버터를 얻을 수 있다고 기대할 수 있다. 출력 파형을 도 15에 나타낸다.
<실시예4>
본 실시예4는 제3의 실시예를 이용한 일례다. 도 8에, 본 실시예4에 있어서의 산화물 반도체 박막 트랜지스터를 사용한 E/D인버터의 제작 공정을 나타낸다.
청정한 유리 기판(코닝사제 1737)을 기판(100)으로서 이용한다.
이 유리 기판 위에 제1의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후, 전자빔 증착법으로 Ti와 Au을 총 50nm 증착해 리프 트 오프법으로 패터닝 함으로써, 제1의 게이트 전극(201) 및 제2의 게이트 전극(202)을 얻는다.
다음에, RF마그네트론 스퍼터링법에 의해, 제1 및 제2의 TFT에 공통인 게이트 절연층(300)이 되는 Si02층을 전체면에 형성한다(증착 가스:Ar, 증착압력:0.1Pa, 투입 전력:400W, 막두께100nm). 이 형성된 막 위에 제2의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후, 제1의 게이트 전극(201) 및 제2의 게이트 전극(202)의 상부에 위치된 게이트 절연층(300)의 일부를 에칭으로 패터닝 하고, 컨택트홀(도면에 나타내지 않는다)을 얻는다.
계속해서, 채널층이 되는 아모퍼스 IGZO막(400)을 RF마그네트론 스퍼터링법에 의해 형성한다(증착 가스:02(3.3체적％)＋Ar, 증착압력:0.53Pa, 투입 전력:300W). 제1의 TFT 및 제2의 TFT의 각 채널층에 상당하는 양쪽의 부분에 60nm 두께의 막을 형성한다. 스퍼터링법에 의한 증착 중에는 기판온도를 특별히 제어하지 않는다.
계속해서, 제1의 TFT가 형성되는 영역(802)에 있어서의 아모퍼스 IGZO막(400)의 상부에 제3의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성하고, 아모퍼스 IGZO막(400)을 드라이 에칭한다. 에칭은, 제2의 TFT가 형성되는 영역(802)에 있어서의 아모퍼스 IGZO막(400)의 두께가 30nm가 되도록 시간 및 강도를 조절해서 행한다.
제4의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후에 아모퍼스 IGZO막(400)을 에칭하여, 각 트랜지스터마다 채널층이 독립층으로 되도록 분단한다. 이렇게 해서, 제1의 채널층(401) 및 제2의 채널층(402)을 얻는다.
계속해서, 포커싱된 레이저빔에 의해, 제1의 채널층(401) 근방만을 집중 가열한다. 이 때, 제1의 채널층(401)에서와 같이 뜨겁지는 않지만, 기판의 열전도에 의해 제2의 채널층(402)도 약간 가열된다.
그렇지만, 도 7a∼도 7h의 그래프를 나타내서 확인된 것처럼, 제2의 채널층을 사용하는 TFT는 제1의 채널층을 사용하는 TFT에 비교해서 가열전후의 전압Vth의 변화가 작으므로, 이 채널층(402)은 가열처리되지 않고 있는 것으로 취급한다.
최후에, 제5의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후, 전자빔 증착법으로 다시 Ti와 Au을 증착해서 총 두께 100nm의 막을 형성한다. 그 후에, 리프트 오프법에 의해 제1의 드레인 전극(501), 제1의 소스 전극(601), 제2의 드레인 전극(502) 및 제2의 소스 전극(602)을 형성한다. 이 때, 제1의 소스 전극(601)과 제2의 드레인 전극(502)은 도 8과 같이 일체로 형성되고, 전기적으로 서로 접속된다. 또한, 소스-드레인 전극과 함께 상기 컨택트홀을 통해 층간 배선(도면에 나타내지 않는다)을 동시에 형성 함에 의해, 제1의 소스 전극(601)을 제1의 게이트 전극(201)과 접속한다.
이상에 따라, 제1의 드레인 전극(501)을 전압공급 노드로 간주하고, 제2의 소스 전극(602)을 접지 노드로 하는 E/D인버터가 완성된다. 이때, 포토리소그래피 공정은 5회 실행된다.
상술한 과정으로 제작된 E/D인버터의 동적 특성을 추정하기 위해서, 시료4에 있어서의 폭 W=40㎛의 TFT를 부하 TFT로 하고, 시료1에 있어서의 폭 W=800㎛의 TFT를 구동 TFT로 하는 것을 특징으로 하는 E/D인버터로 이루어진 5단계 링 오실레이터의 회로 시뮬레이션을 행했다.
이 때문에, 5단계 링 오실레이터는 외부전원전압 +10V에 있어서 114kHz로 발진했다. 지연시간은 0.88㎲이었다. 진폭은 7.8V이며, 출력 전압의 최대값은 전원전압과 마찬가지인 +10V이었다. 출력 파형을 도 16에 나타낸다.
본 실시예4에서는, 다음의 비교예에 나타나 있는 바와 같은 포화 부하 E/E인버터의 제작공정들에 대해 포토리소그래피 공정이 동회수 또는 1회 증가하는 것만으로, E/D인버터가 간편하게 구성될 수 있다.
막두께 차이를 설치할 때에 에칭을 행하지 않고, 실시예2에 나타낸 바와 같이 리프트 오프법에 의해 막두께 조절을 행해도 된다. 이 경우, 막두께 제어성이 향상된다.
가열조건에 차이를 제공할 때, 실시예3에서 나타낸 바와 같이 소스, 드레인 및 게이트의 전극을 구성하는 재료에 있어서 다른 재료로 2종의 TFT를 제작하고, 유도가열 또는 광조사에 의해 선택적으로 가열을 행해도 된다.
(비교예4-1)
본 제작법이 실시예4와 같지만, 제1의 채널층(401)의 선택적 가열을 행하지 않고, 양쪽 TFT의 채널에 대한 가열공정을 행하지 않도록 동일 기판 위에 2종의 TFT를 제작한다. 그리고나서, 포화 부하 E/E인버터를 제작할 수 있다.
실시예4와 마찬가지로 도 8에 나타나 있는 바와 같이, 에칭 또는 리프트 오프법에 의해 막두께 차이를 제공한, 제1의 채널층(401) 및 제2의 채널층(402)을 얻는다. 그 후, 제5의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한다. 그 후에, 전자빔 증착법으로 다시 Ti와 Au를 증착해 총 100nm 두께의 막을 형성하고, 리프트 오프법에 의해 제1의 드레인 전극(501), 제1의 소스 전극(601), 제2의 드레인 전극(502) 및 제2의 소스 전극(602)을 형성한다.
상술한 전극들에 대해, (도면에 나타내지 않은) 외부배선에 의해, 제1의 게이트 전극(201)은 제1의 소스 전극(601)이 아니고 제1의 드레인 전극(501)과 접속된다. 이렇게 하여, 제1의 드레인 전극(501)을 전압공급 노드로 하고 제2의 소스 전극(602)을 접지 노드로 하는 포화 부하 E/E인버터가 완성될 수 있다. 이때, 포토리소그래피 공정은 5회 실행된다.
상술한 과정으로 제작된 포화 부하 E/E인버터의 동작특성을 추정하기 위해서, 이하의 회로 시뮬레이션을 행했다. 즉, 시료3에 있어서의 폭 W=40㎛의 TFT를 부하 TFT로 하고, 시료1에 있어서의 폭 W=800㎛의 TFT를 구동 TFT로 하는 포화 부하 E/E인버터로 이루어진 5단계 링 오실레이터의 회로 시뮬레이션을 행했다. 출력 파형을 도 17에 나타낸다. 5단계 링 오실레이터는, 외부전원전압 +10V에 있어서 30kHz로 발진했다. 1단계당의 지연시간은 3.4㎲이며, 이것은 실시예4의 3.8배 연장되었다. 또한, 진폭은 5.6V, 출력 전압의 최대값은 +6.8V이며, 이는 전원전압의 +10V에 대해 약 3.2V 저하했다. 즉, 본 비교예4-1에서 제작한 포화 부하 E/E인버터 와 비교하여, 실시예4의 E/D인버터는 본 비교예4-1에서 제작한 포화 부하 E/E인버터보다 고속 대진폭으로 동작한다. 따라서, 실시예4의 제작법에 의하면, 비교예4-1보다도 우수한 인버터를 얻을 수 있다고 기대할 수 있다.
(비교예4-2)
본 제작법이 실시예4와 같지만, 양쪽 채널을 다른 두께로 조절하는 공정을 행하지 않고, 양쪽 TFT의 채널이 30nm의 같은 두께를 갖는 상태로 가열조건만이 변화되도록 동일 기판 위에 2종의 TFT를 제작한다. 그래서, 포화 부하 E/E인버터를 제작할 수 있다.
이 관련된 제작 공정을 도 10에 나타낸다.
청정한 유리 기판(코닝사제 1737)을 기판(100)으로서 이용한다.
이 유리 기판 위에 제1의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후, 전자빔 증착법으로 Ti와 Au를 총50nm 증착해 리프트 오프법으로 패터닝 함으로써, 제1의 게이트 전극(201) 및 제2의 게이트 전극(202)을 얻는다.
다음에, RF마그네트론 스퍼터링법에 의해, 제1의 TFT 및 제2의 TFT에 공통인 게이트 절연층(300)이 되는 Si02층을 전체면에 형성한다(증착 가스:Ar, 증착압력:0.1Pa, 투입 전력:400W, 막두께:100nm). 이렇게 형성된 막 위에 제2의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후, 게이트 절연층(300)을 에칭으로 패터닝 하여, 게이트 전극(201, 202)의 영역들의 상부에 컨 택트홀(도면에 나타내지 않는다)을 얻는다.
계속해서, 채널층(400)으로서 아모퍼스 IGZO막(400)을 RF마그네트론 스퍼터링법에 의해 형성한다(증착 가스:02(3.3체적％)＋Ar, 증착압력:0.53Pa, 투입 전력:300W). 제1의 TFT 및 제2의 TFT의 각 채널층에 상당하는 양쪽 부분에 두께 30nm의 막을 형성한다. 스퍼터링법에 의해 증착 중에는 기판온도를 특별히 제어하지 않는다.
제3의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후에, 채널층(400)을 에칭하고, 제1의 채널층(401) 및 제2의 채널층(402)을 얻는다.
계속해서, 포커싱된 레이저빔에 의해, 제2의 채널층(402)근방만을 국소적(선택적/집중적)으로 가열한다.
최후에, 제4의 포토리소그래피 공정에 의해 포토레지스트(도면에 나타내지 않는다)를 형성한 후, 전자빔 증착법으로 다시 Ti와 Au를 증착해서 총 두께 100nm의 막을 형성한다. 그 후에, 리프트 오프법에 의해 제1의 드레인 전극(501), 제1의 소스 전극(601), 제2의 드레인 전극(502) 및 제2의 소스 전극(602)을 형성한다. 동시에, 상기 컨택트홀을 통해 층간 배선(도면에 나타내지 않는다)을 형성 함에 의해, 제1의 드레인 전극(501)을 제1의 게이트 전극(201)과 접속한다.
이때, 제1의 소스 전극(601)과 제2의 드레인 전극(502)은 일체로 형성된다.
이상에 따라, 제1의 드레인 전극(501)을 전압공급 노드로 하고, 제2의 소스 전극(602)을 접지 노드로 하는 포화 부하 E/E인버터가 완성된다. 포토리소그래피 공정은 4회 실행된다.
상술한 과정으로 제작된 포화 부하 E/E인버터의 동작특성을 추정하기 위해서, 이하의 회로 시뮬레이션을 행했다. 즉, 시료2에 있어서의 폭 W=40㎛의 TFT를 부하 TFT로 하고, 시료1에 있어서의 폭 W=800㎛의 TFT를 구동 TFT로 하는 포화 부하 E/E인버터로 이루어진 5단계 링 오실레이터의 회로 시뮬레이션을 행했다. 출력 파형을 도 18에 나타낸다. 5단계 링 오실레이터는, 외부전원전압 +10V에 있어서 68kHz로 발진했다. 1단계당의 지연시간은 1.48㎲이며, 이것은 실시예4와 비교하여 70퍼센트 연장되었다. 진폭은 6.3V이고, 출력 전압의 최대값은 +8.3V이며, 이것은 전원전압의 +10V에 대해 약 1.7V 저하했다. 즉, 본 비교예4-2에서 제작한 포화 부하 E/E인버터와 비교하여, 실시예4의 E/D인버터는, 비교예4-2에서 제작한 포화 부하 E/E인버터보다 고속 대진폭으로 동작한다. 따라서, 실시예4의 제작법에 의하면, 비교예4-2보다도 우수한 인버터를 얻을 수 있다고 기대할 수 있다.
<실시예5>
상기 실시예1∼4에 의해 제작된 산화물 TFT로 이루어진 인버터는, 디지털 회로에 있어서의 임의의 회로 소자에 적용될 수 있다. 예를 들면, 그것은, NAND(Not AND)회로, NOR(Not OR)회로, 링 오실레이터, 클럭화 인버터, 플립플롭회로, 시프트 레지스터, SRAM(Static RAM), NOR형 ROM 및 NAND형 ROM에서 이용할 수 있다.
본 발명은 디지털 회로뿐만 아니라, 아날로그 회로에 있어서도 다른 임계전압값을 갖는 TFT를 의도적으로 사용하는 제작에 적용될 수도 있다. 예를 들면, 본 발명은, 차분 증폭기의 입력단에 적용될 수 있다.
추가로, 본 발명은, 인버터를 구비한 상기 회로 소자를 사용하여 임의의 회로에 적용될 수 있다. 예를 들면, 본 발명은, 액티브 매트릭스 디스플레이 및 RFID(Radio Frequency Identification) 태그에 적용될 수 있다.
본 발명을 예시적 실시예들을 참조하여 기재하였지만, 본 발명은 상기 개시된 예시적 실시예들에 한정되지 않는다는 것을 알 것이다. 아래의 청구항의 범위는, 모든 변형, 동등한 구조 및 기능을 포함하도록 아주 넓게 해석해야 한다.
본 출원은 2007년 5월 18일에 제출된 일본특허출원 제2007-133039호의 이점을 청구하고, 여기서는 이것들이 전체적으로 참고로 포함된다.

Claims (13)

  1. 동일 기판 위에 형성되어, 채널층들이 In, Ga 및 Zn으로부터 선택되는 적어도 1개의 원소를 포함하는 산화물 반도체로 이루어진 복수의 박막트랜지스터를 갖는 인핸스먼트-디플리션(E/D) 인버터의 제작 방법으로서,
    상기 채널층들의 두께가 서로 다른 제1의 트랜지스터와 제2의 트랜지스터를 형성하는 단계와,
    상기 제1 및 제2의 트랜지스터의 채널층들 중 적어도 1개를 열처리하는 단계를 포함하는, 인핸스먼트-디플리션 인버터의 제작 방법.
  2. 제 1 항에 있어서,
    상기 열처리 단계는, 상기 제1의 트랜지스터의 채널층과 상기 제2의 트랜지스터의 채널층의 어느 한쪽에, 다른쪽보다 큰 열량을 가하여 열처리하는, 인핸스먼트-디플리션 인버터의 제작 방법.
  3. 제 1 항에 있어서,
    상기 열처리 단계는, 접촉 가열 또는 전자파의 조사에 의해 상기 채널층의 일부의 영역을 국소적으로 가열하는 단계를 포함하는, 인핸스먼트-디플리션 인버터의 제작 방법.
  4. 제 1 항에 있어서,
    상기 인버터는,
    상기 제1의 트랜지스터의 소스 전극의 구성 재료와 상기 제2의 트랜지스터의 소스 전극의 구성 재료가 서로 다른 구성,
    상기 제1의 트랜지스터의 드레인 전극의 구성 재료와 상기 제2의 트랜지스터의 드레인 전극의 구성 재료가 서로 다른 구성 및
    상기 제1의 트랜지스터의 게이트 전극의 구성 재료와 상기 제2의 트랜지스터 의 게이트 전극의 구성 재료가 서로 다른 구성 중, 적어도 일종의 구성을 갖고,
    상기 열처리 단계는, 전자파의 조사에 의해 상기 채널층을 가열하는 단계를 포함하는, 인핸스먼트-디플리션 인버터의 제작 방법.
  5. 제 4 항에 있어서,
    상기 인버터는,
    상기 제1의 트랜지스터의 소스 전극의 구성 재료의 물성과 상기 제2의 트랜지스터의 소스 전극의 구성 재료의 물성이 서로 다른 구성,
    상기 제1의 트랜지스터의 드레인 전극의 구성 재료의 물성과 상기 제2의 트랜지스터의 드레인 전극의 구성 재료의 물성이 서로 다른 구성 및
    상기 제1의 트랜지스터의 게이트 전극의 구성 재료의 물성과 상기 제2의 트랜지스터의 게이트 전극의 구성 재료의 물성이 서로 다른 구성 중, 적어도 일종의 구성을 갖고,
    상기 물성은, 저항률, 비열 및 흡광계수로부터 선택된 적어도 일종인, 인핸스먼트-디플리션 인버터의 제작 방법.
  6. 제 1 항에 있어서,
    상기 제1 및 제2의 트랜지스터의 채널층들의 두께를 서로 다르게 하기 위해 서, 상기 채널층들을 에칭하는 단계를 더 포함하는, 인핸스먼트-디플리션 인버터의 제작 방법.
  7. 제 1 항에 있어서,
    상기 제1 및 제2의 트랜지스터의 채널층들의 두께를 다르게 하기 위해서, 상기 제1의 트랜지스터의 채널층을 성막하는 단계와 제2의 트랜지스터의 채널층을 성막하는 단계의 회수 또는 시간을 다르게 하는, 인핸스먼트-디플리션 인버터의 제작 방법.
  8. 동일 기판 위에 형성되어, 채널층들이 In, Ga 및 Zn으로부터 선택되는 적어도 1개의 원소를 포함하는 산화물 반도체로 이루어진 복수의 박막트랜지스터를 갖는 인핸스먼트-디플리션(E/D) 인버터의 제작 방법으로서,
    제1의 트랜지스터의 채널층과, 제2의 트랜지스터의 채널층으로서 작용하는 공통의 증착막을 형성하는 단계와,
    상기 제1의 트랜지스터의 채널층과 상기 제2의 트랜지스터의 채널층 중 어느 한쪽에, 다른쪽보다 큰 열량을 가하여 열처리하는 단계를 포함하는, 인핸스먼트-디플리션 인버터의 제작 방법.
  9. 제 8 항에 있어서,
    상기 열처리 단계는, 접촉 가열 또는 전자파의 조사에 의해 상기 채널층의 일부의 영역을 국소적으로 가열하는 단계를 포함하는, 인핸스먼트-디플리션 인버터의 제작 방법.
  10. 제 8 항에 있어서,
    상기 인버터는,
    상기 제1의 트랜지스터의 소스 전극의 구성 재료와 상기 제2의 트랜지스터의 소스 전극의 구성 재료가 서로 다른 구성,
    상기 제1의 트랜지스터의 드레인 전극의 구성 재료와 상기 제2의 트랜지스터의 드레인 전극의 구성 재료가 서로 다른 구성 및
    상기 제1의 트랜지스터의 게이트 전극의 구성 재료와 상기 제2의 트랜지스터의 게이트 전극의 구성 재료가 서로 다른 구성 중, 적어도 일종의 구성을 갖고,
    상기 열처리 단계는, 전자파의 조사에 의해 상기 채널층을 가열하는 단계를 포함하는, 인핸스먼트-디플리션 인버터의 제작 방법.
  11. 제 10 항에 있어서,
    상기 인버터는,
    상기 제1의 트랜지스터의 소스 전극의 구성 재료의 물성과 상기 제2의 트랜지스터의 소스 전극의 구성 재료의 물성이 서로 다른 구성,
    상기 제1의 트랜지스터의 드레인 전극의 구성 재료의 물성과 상기 제2의 트랜지스터의 드레인 전극의 구성 재료의 물성이 서로 다른 구성 및
    상기 제1의 트랜지스터의 게이트 전극의 구성 재료의 물성과 상기 제2의 트랜지스터의 게이트 전극의 구성 재료의 물성이 서로 다른 구성 중, 적어도 일종의 구성을 갖고,
    상기 물성은, 저항률, 비열 및 흡광계수로부터 선택된 적어도 일종인, 인핸스먼트-디플리션 인버터의 제작 방법.
  12. 동일 기판 위에 형성되고 In, Ga 및 Zn으로부터 선택된 적어도 1개의 원소를 각각 포함하는 복수의 산화물 반도체 박막 트랜지스터 중, 적어도 2개의 트랜지스터의 채널층들의 두께가 서로 다르고, 상기 2개의 트랜지스터의 임계전압이 서로 다른, 인버터.
  13. 제 12 항에 있어서,
    상기 인버터는, 상기 2개의 트랜지스터의 상기 임계전압들간의 차이가 전원전압의 70%이상 200%이하인 조건을 만족시키는 전원전압이 공급되는 경우 작동하는, 인버터.
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