JPH06101563B2 - 薄膜電界効果トランジスタとその製造方法 - Google Patents

薄膜電界効果トランジスタとその製造方法

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、薄膜半導体を用いた電界効果トランジスタと
その製造方法に関し、特にゲート電極がゲート絶縁層を
介して半導体層のチャネル部の容量結合している絶縁ゲ
ート型電界効果トランジスタ、またはゲート層が半導体
層のチャネル部に接合してなる接合型電界効果トランジ
スタとその製造方法に関する。
［従来の技術］ 従来におけるこの種のトランジスタの構造を第36図と第
37図により、絶縁ゲート型電界効果トランジスタを例に
説明すると、ソース電極６とドレイン電極７とが、不純
物を含む薄膜半導体からなる第二の半導体薄層5a、5bを
介して第一の半導体層３に各々接合され、この第一の半
導体層４のチャネル部８となる前記ソース電極６とドレ
イン電極７との間隙部分に、ゲート絶縁層３を介してゲ
ート電極２が容量結合されている。
この構造を各々の図面に示した具体例により説明する
と、第36図は、ゲート電極２側を基板１の上に形成した
場合の模式図である。同図において、基板１の上にゲー
ト電極２となる導体層が形成され、これがゲート絶縁層
３で覆われ、その上に薄膜シリコン膜による第一の半導
体層４と、不純物を含む薄膜シリコン膜による第二の半
導体層5a、5bとが順次積層され、さらにその上に金属等
の導体層がソース電極６とドレイン電極７とに分離して
形成される。ここで、ソース電極６とドレイン電極７と
の間隙部分は、前記ゲート電極２と対向しており、第一
の半導体層４のこの部分がチャネル部８となる。
他方、第37図は、前記電極と半導体層の積層順序を逆に
した場合である。すなわち、導体層により、ソース電極
６とドレイン電極７とを形成した上に、各々不純物を含
む第二の半導体層5a、5bが形成される。さらに、この上
に、第一に半導体層４及び絶縁層３が順次積層され、前
記ソース電極６とゲート電極７との間隙部分に対向して
ゲート電極２となる金属等の導体層が順次積層される。
ここで、第一の半導体層４のソース電極６とゲート電極
７との間隙部分、すなわち第二の半導体層5a、5bの無い
部分がチャネル部８となる。
［発明が解決しようとする課題］ このような構造を有するトランジスタのゲート閾値電圧
Vthは、ゲート電極２を形成する導体材料の仕事関数、
ゲート絶縁層３の電荷密度、及びチャネル部８となる第
一の半導体層４の等価荷電準位密度NEによって決定され
る。
プラズマCVD法や分子線エピタキシ法等の手段により、
基板上に薄膜半導体を用いた電子回路装置を製作する場
合、同一基板上に同様の膜構造を有するトランジスタが
同時に形成されるが、このとき、同一基板１の上に同時
に形成されるトランジスタは、前記諸要件を決定する成
膜条件が何れも同じであることから、何れも同じゲート
閾値電圧Vthを有する。
前記薄膜電界効果トランジスタにおいては、回路の設計
目的に応じて、それらのゲート閾値電圧Vthを所定の値
を正確に設定することが要求されることが多い。ところ
が、前述のように、薄膜の材料やその成膜方法、条件等
を変えない限りは、前記ゲート閾値電圧Vthを調整する
術はないため、その値を変えるためには前記製造条件そ
のものを変更しなければならない。しかし、工程管理
上、製造条件を随時変えることは困難で、生産性の観点
からは、同じ製造条件で製造するのが望ましい。さら
に、前記製造条件を変えられたとしても、ゲート電極２
の導体材料の仕事関数、ゲート絶縁層３の電荷密度、及
びチャネル部８となる第一の半導体層４の等価荷電準位
密度NE等を任意に制御することは事実上不可能であり、
前記ゲート閾値電圧Vthを正確に調整することはきわめ
て困難であった。
さらに、回路設計上の要請から、ゲート閾値電圧Vthが
各々違う複数のトランジスタを、何れも同一基板上に形
成する必要が生じることもあるが、同一基板１の上の薄
膜電界効果トランジスタは、何れも同じ材料と成膜条件
で形成されることから、こうしたことを実現することも
むろん不可能であった。
本発明の第一の目的は、前記従来の問題点に鑑み、これ
を解決することができる薄膜トランジスタに提供するこ
とにある。さらに、本発明の第二の目的は、前記第一の
発明による薄膜トランジスタを容易に製造できる薄膜ト
ランジスタの製造方法を提供することにある。
［課題を解決するための手段］ すなわち、前記本発明の第一の目的を達成するため採用
された手段の要旨は、ソース電極６とドレイン電極７と
が、不純物を含む薄膜半導体からなる第二の半導体薄層
5a、5bを介して第一の半導体層４に各々接合され、この
第一の半導体層４のチャネル部８となる前記ソース電極
６とドレイン電極７との間隙部分に、ゲート絶縁層３を
介してゲート電極２が容量結合されている電界効果トラ
ンジスタ、及びソース電極６とドレイン電極７とが、不
純物を含む薄膜半導体からなる第二の半導体薄層5a、5b
を介して第一の半導体層４に各々接合され、この第一の
半導体層４のチャネル部８となる前記ソース電極６とド
レイン電極７との間隙部分の第一の表面に、同表面にお
いて前記チャネル部８と障壁を形成するゲート層２′が
接合されている電界効果トランジスタにおいて、前記第
一の半導体層４のチャネル部８に接する不純物を含む中
間半導体層９を設け、該中間半導体層９によりゲート閾
値電圧を制御したことを特徴とする薄膜電界効果トラン
ジスタである。
また、前記本発明の第二の目的を達成するため採用され
た手段の要旨は、ゲート電極２の上に、薄膜形成手段に
より、ゲート絶縁層３、第一の半導体層４、第二の半導
体層を順次積層し、さらにこの上にソース電極６とドレ
イン電極７とを分離して形成する薄膜電界効果トランジ
スタの製造方法、及びゲート層２′の上に、第一の半導
体層４、第二の半導体層を順次積層し、さらにこの上に
ソース電極６とドレイン電極７とを分離して形成する薄
膜電界効果トランジスタの製造方法において、前記ソー
ス電極６とドレイン電極７に各々接する第二の半導体層
を5a、5bとし、5a、5bの中間部分を、そのまま残存させ
るか、一部エッチングまたは酸化させて、残余の部分を
中間半導体層９とし、該中間半導体層９によりゲート閾
値電圧を制御することを特徴とする薄膜電界効果トラン
ジスタの製造方法である。
また、前記ソース電極６とドレイン電極７に各々接する
第二の半導体層を5a、5bとし、5a、5bの中間部分を除去
し、そこに第三の半導体層10を形成し、その少なくとも
一部を中間半導体層９とし、該中間半導体層９によりゲ
ート閾値電圧を制御することを特徴とする薄膜電界効果
トランジスタの製造方法である。
さらに、互いに分離したソース電極６とドレイン電極７
の上に、薄膜形成手段により、不純物を含む第二の半導
体層を形成し、さらにこの上に第一の半導体層４、ゲー
ト絶縁層３及びゲート電極２を形成する薄膜電界効果ト
ランジスタの製造方法、及び互いに分離したソース電極
６とドレイン電極７の上に、薄膜形成手段により、不純
物を含む第二の半導体層を形成し、さらにこの上に第一
の半導体層４及びゲート層２′を形成する薄膜電界効果
トランジスタの製造方法において、前記第二の半導体層
のソース電極６とドレイン電極７とに各々接する部分を
5a、5bとし、5a、5bの間の前記第二の半導体層をそのま
ま残存させるか、一部エッチングまたは酸化して、残余
の部分を中間半導体層９とし、その上に第一の半導体層
４及びゲート電極２を設け、中間半導体層９によりゲー
ト閾値電圧を制御することを特徴とする薄膜電界効果ト
ランジスタの製造方法である。
また、前記ソース電極６とドレイン電極７に各々接する
第二の半導体層を5a、5bとし、5a、5bの中間部分を除去
し、そこに第三の半導体層10を形成し、その少なくとも
一部を中間半導体層９とし、該中間半導体層９によりゲ
ート閾値電圧を制御することを特徴とする薄膜電界効果
トランジスタの製造方法である。
また、不純物を含む第三の半導体層10を形成した上に、
互いに分離したソース電極６とドレイン電極７を形成
し、各々電極６、７の上に各々前記第二の半導体層5a、
5bを形成し、さらにその上に第一の半導体層４及びゲー
ト電極２を形成し、前記第三の半導体層10の第一の半導
体層４と接する部分を中間半導体層９とし、該中間半導
体層９によりゲート閾値電圧を制御することを特徴とす
る薄膜電界効果トランジスタの製造方法である。
［作用］ 前記第二の半導体層5a、5bは、ソース電極６とドレイン
電極７とを第一の半導体層４にオーミック接触をとるた
め、これら電極６、７と半導体層４との間に介在される
が、本件発明者らは、前記ソース電極６とゲート電極７
との間のチャネル部８に、中間半導体層９として不純物
を有する前記第二の半導体層5a、5bの中間部を残存させ
るか、または別に不純物を有する第三の半導体を成膜さ
せることによって、ゲート閾値電圧Vthを上下させるこ
とができ、さらに、この中間半導体層９の膜厚、不純物
の濃度或いは不純物の種類と、前記ゲート閾値電圧Vth
との間に相関性があることを見いだした。
例えば第35図は、後述するように、第二の半導体層5a、
5bとして、不純物を含むｎ型アモルファスシリコン層を
用い、そのソース電極６とドレイン電極７との間に第１
図で示すように中間半導体層９を設け、その膜厚を変化
させた場合のゲート閾値電圧Vthの変化の一例を示す。
このように、ソース電極６とドレイン電極７との間に中
間半導体層９を存在させ、その膜厚を制御することによ
り、同一基板上に形成されたトランジスタのゲート閾値
電圧Vthを必要に応じて変えることができる。
なお、第35図で示した例は中間半導体層９としてｎ型半
導体層を形成した場合であるが、中間半導体層９として
ｐ型半導体層を用いた場合は、その膜厚とゲート閾値電
圧Vthとの間の関係は、第35図で示したのと逆の特性と
なる。そして、これらの特性は、第二の半導体層5a、5b
と中間半導体層９の不純物の導電型を互いに異ならせて
形成した場合も同様で、前記中間半導体層９の膜厚とゲ
ート閾値電圧Vthとの間の関係は、中間半導体層９の不
純物の型により、正逆対称の特性を示す。
第二の発明では、エッチングに際し、第二の半導体層5
a、5bの中間部の一部または全部を残し、これを中間半
導体層９とするため、前記中間半導体層９の形成とその
膜厚の制御が容易である。これにより、任意のゲート閾
値電圧Vthを有する薄膜電界効果トランジスタが得られ
る。
さらに、エッチング工程によらず、前記第二の半導体層
5a、5bの中間部に、中間半導体層９として、不純物を含
む第三の半導体層10を別途成膜する手段によっても、前
記と同様、任意のゲート閾値電圧Vthを有する薄膜電界
効果トランジスタが得られることは言うまでもない。
なお、これらの作用は、ゲート電極２が、ゲート絶縁層
３を介して第一の半導体層４に結合されている絶縁ゲー
ト型電界効果トランジスタでも、チャネル部８と障壁を
形成するゲート層２が第一の半導体層４に接合されてい
る接合型電界効果トランジスタの何れの場合でも、全く
同様である。
また、後述するように、中間半導体層９の膜厚を、Xm＝
［２εΔV/q・（NDE＋NE）］1/2（ε：中間半導体層９
の誘電率、ΔV:中間半導体層９の電位変化、q:電荷素
量、NDE:中間半導体層９の活性不純物濃度、NE:中間半
導体層９の等価荷電準位密度）以下とすると、中間半導
体層９の膜厚に対する前記ゲート閾値電圧Vthの変化が
大きいため、ゲート閾値電圧の制御が大きな範囲で容易
に行える。
［実 施 例］ 第１図〜第32図に本発明による薄膜電界効果トランジス
タの基本構造が示されており、これにより、本発明の実
施例について詳細に説明する。
まず、第１図、第７図において、基板１の上にゲート電
極２となる導体層が成膜され、これがゲート絶縁層３で
覆われ、その上に薄膜シリコン膜による第一の半導体層
４と、不純物を含む薄膜シリコン膜による第二の半導体
層5a、5bとが順次積層され、さらにその上に金属等の導
体層がソース電極６とドレイン電極７とに分離して形成
される。ソース電極６とドレイン電極７との間隙部分
は、前記ゲート電極２と対向しており、この部分の第二
の半導体層はエッチングにより除去、分離されて5a、5b
となるが、ここで、第二の半導体層5a、5bの間の部分が
一部中間半導体層９として残される。或は、全くエッチ
ングされず、そのまま中間半導体層９として残される。
そして、第一の半導体層４の前記中間半導体層９が接す
る部分がチャネル部８となる。
第２図と第８図に示した実施例は、前記第１図、第７図
のものと基本的に同じであるが、ここでは、ゲート電極
２を成膜した基板の上に、一様にゲート絶縁層３を形成
し、複数のトランジスタについて、このゲート絶縁層３
を共通に用いた場合である。
さらに、第３図と第９図で示した実施例も、やはり前記
第１図、第７図のものと基本的に同じであるが、ここで
は、基板の上に、一様にゲート電極２を成膜し、複数の
トランジスタについて、ゲート電極２となる導体膜を共
通に用いている。なお、ゲート電極２となる導体膜と、
その上のゲート絶縁層３との双方を共通に用いることが
できるのは、もちろんである。
他方、第４図と第10図は、前記電極と半導体層の積層順
序を逆にした場合である。すなわち、導体層により、ソ
ース電極６とドレイン電極７とを形成した上に、各々不
純物を含む第二の半導体層5a、5bが形成される。この第
二の半導体層5a、5bは、当初前記ソース電極６とドレイ
ン電極７とにわたって、その間隙部分にも一様に成膜さ
れ、その後、前記間隙部分を中間半導体層９としてその
まま残すかまたは、エッチングにより除去し、その一部
を残存させる。さらに、この上に、第一の半導体層４及
び絶縁層３が順次積層され、前記ソース電極６とゲート
電極７との間隙部分に対向してゲート電極２となる金属
等の導体層が順次積層される。ここで、第一の半導体層
４のソース電極６とドレイン電極７との間隙部分、すな
わち第二の中間半導体層９が接する部分がチャネル部８
となる。
第５図と第11図に示した実施例は、前記第４図、第10図
のものと基本的に同じであるが、ここでは、ソース電極
６、７及び第一と第二の半導体層４、5a、5bを成膜した
基板の上に、一様にゲート絶縁層３を形成し、複数のト
ランジスタについて、このゲート絶縁層３を共通に用い
ている。
さらに、第６図と第12図で示した実施例も、やはり前記
第１図のものと基本的に同じであるが、ここでは、ゲー
ト絶縁層３の上にゲート電極２となる導体膜を広く成膜
し、前記第一と第二の半導体層４、5a、5bの積層部分の
ほぼ全体を覆っている。
なお、前記図面では、同一基板１上に形成された２個の
薄膜電界効果トランジスタを示しているが、このうち、
第１図〜第６図に示したものでは、中間半導体層９の膜
厚が２個とも同じであるのに対し、第７図〜第12図で
は、各々中間半導体層９の膜厚が異なっている。後者の
場合、同一基板上に形成した２つの薄膜電界効果型トラ
ンジスタのゲート閾値電圧Vthを異ならせることができ
る。
第13図〜16図は、前記第二の半導体層5a、5bとは別に不
純物を含む第三の半導体層10を形成し、このチャネル部
８に接する部分を前記中間半導体層９とした場合であ
る。このうち、第13図と第15図は、ゲート電極２側を下
層側、つまり基板側に成膜した場合を、第14図と第16図
は、ソース電極６とドレイン電極７側を下層側に積層し
た場合を各々示す。なお、後者の場合に、第三の半導体
層10を基板の上に延在し、この延在された第三の半導体
層10の上にソース電極６とドレイン電極７とを形成する
こともできる。
第17図〜第20図は、前記中間半導体層９をエッチングす
るのに際し、その一部のみをエッチングするか、または
部分的にエッチングの深さを異なるようにし、膜厚を部
分的に違わせたものである。第17と第18は、中間半導体
層９の中央部の膜厚をその両側より厚くした場合を、第
19図と第20図は、中間半導体層９の片側を他側より厚く
した場合を各々示している。中間半導体層９は、チャネ
ル部８の長手方向または直交する方向に沿って一部が所
定の膜厚を有すればよい。
以上の第１図〜20図までは、ゲート電極２がゲート絶縁
層３を介して第一の半導体層４に接合された、いわゆる
MIS型電界効果トランジスタを示しているが、第21〜32
図は、ゲート絶縁層５を介することなく、ゲート層２′
が第一の半導体層４に直接接合された接合型電界効果ト
ランジスタを示している。これらの実施例は、前記ゲー
ト絶縁層３が無いことを除いて、前記第１図〜第20図の
ものと実質的に同じである。
これらの薄膜電界効果トランジスタを構成する前記基板
１は、表面が平坦であり、耐熱性を有し、電極半導体
層、絶縁膜との密着性がよく、物質的に安定な素材で形
成されたもの、例えば、石英ガラス、アルミナ、ホウケ
イ酸ガラス、バリウムホウケイ酸ガラス、ｃ−Si、ステ
ンレス、ポリイミド、Ta、Ni、Cr等で形成されたものが
使用される。但し、第４図〜第６図で示された様に、ソ
ース電極６とドレイン電極７とが基板１側、すなわち下
層に形成される場合は、これら電極６、７間の絶縁性を
確保するため、絶縁材で形成された基板を用いるか、も
しくは表面に絶縁コーテングが施された導電性の基板に
用いる。
ゲート電極２は、導電性を有する各種の金属膜等て形成
される。例えば、Ni、Mg、Cr−Ag、Cr、Cr−Au、ITO、S
nO2ZnO、ステンレス、n+-Si、p+-Si等が一般的である。
なお、基板１が導電性を有している場合、基板１をその
ままゲート電極２とすることもできる。また、ゲート電
極２に接するゲート絶縁層３は、電荷密度が小さく高絶
縁を有する物質、例えばSiOx、SiNx、SiOxNy、TiO2等の
非晶質膜等が適当である。但し、ゲート電極２がｃ−Si
の場合、前記ゲート絶縁層３に熟酸化膜（SiO2）を用
い、ゲート電極２がTa、Tiの場合、前記ゲート絶縁層３
に陽極酸化膜（TiO2やTa2O2）或は前記ゲート絶縁層３
を含めた複層膜を用いる。又接合型電界効果トランジス
タのゲート層２′は、第一の半導体層４と障壁を作る導
電性材料で構成される。例えばNi、Cr、Al等第１の半導
体層とショットキバリアを形成する金属、SnO2、ITO、Z
nO等第１の半導体層とヘテロ接合を形成する半導体層、
ｐ形又はｎ形半導体等第一の半導体層とpn接合を作る半
導体層、又これらと導電材料の多層構造で構成される。
第一、第二又は第三の半導体層４、5a、5b及び中間半導
体層９又は10を形成する半導体は、Si、Ge、SiC、Se、T
e等の薄膜が一般的であり、特にそれらの結晶薄膜や非
晶質膜がよい。また、第二および第三の半導体層5a、5
b、９、10にドーピングされる不純物は、前記半導体に
対して各々ドーピング効果がある物質を用い、例えば、
SiやGeの非晶質半導体膜に対してはＰ、Ｂ、Al、As、G
a、Sb等が、SeやTeの非晶質半導体膜に対しては、Ｐ、C
l、Ｉ等が用いられる。
ソース電極６とドレイン電極７は、不純物を含む第二の
半導体層5a、5bに対してオーム性接触が得られ、かつ、
導電性を有する物質により形成される。例えば、Ni、M
g、Cr−Ag、Cr、Cr−Au、ITO（酸化インジウム錫）、Sn
O2、ZnO1、ステンレス、n+-Si、p+-Si等が一般に使用さ
れる。
こうした、薄膜電界効果トランジスタの各層を形成する
手段として、例えばゲート電極２、ソース電極６、ドレ
イン電極７等の導体膜は、真空蒸着法やスパッタリング
法等により、ゲート絶縁層３は、CVD法、真空蒸着法、
陽極酸化法、熱酸化法等により、また、第一と第二の半
導体層４、5a、5bは、CVD、真空蒸着法等の手段で各々
成膜され、これらをパターニングする手段として、メタ
ルマスク法やフォトリソグラフィー法等が併用される。
第二の半導体層5a、5bのエッチング法は、均一にエッチ
ングが可能で、かつ下部に損傷を与えにくい手段、例え
ば、ドライエッチング法、ウェットエッチング法が用い
られる。
次に、本発明の具体的な実施例について詳細に説明す
る。
（実施例１） 第１図に概念的に示すように、真空蒸着法でガラス基板
１の上に、膜厚300オングストロームのCr膜を成膜し、
これをパターニングし、ゲート電極２を形成した。この
ゲート電極２を有する基板１の上に、プラズマCVD法で
ゲート絶縁層３として膜厚1350オングストロームのアモ
ルファスSiOx膜を成膜し、続いて第一の半導体層４とし
て、膜厚500オングストロームのアモルファスi-Si:H膜
をプラズマCVD法で成膜し、続いて不純物を含む第二の
半導体層として、アモルファスn+-Si:H膜をプラズマCVD
法で500オングストローム成膜した。前記第二の半導体
層を有する基板１の上に、ソース電極６及びドレイン電
極７として、マスクを用いて膜厚300オングストローム
のCr膜を真空蒸着法で形成した。なお、ソース電極６と
ドレイン電極７との間のチャネル長を200μｍ、チャネ
ル幅を600μｍとした。
その後、前記ソース電極６とドレイン電極７をマスクと
して、第二の半導体層のうち5a、5bの中間部分、すなわ
ち第一の半導体層４のチャネル８に接する部分を、その
膜厚が各々０〜500オングストロームの範囲で変化する
様に、プラズマエッチング法にてエッチングし、この部
分を中間半導体層９とした。
その後、ソース電極、ドレイン電極及びそれらの間にレ
ジスト・マスクを取りつけ、それらの周辺の第二半導体
層と第一の半導体層４とを、プラズマエッチング法によ
り除去した。
これにより、第１図で示すような膜積層構造を有し、前
記中間半導体９の膜厚が各々異なる薄膜電界効果トラン
ジスタを製作した。
第33図で示す様な測定回路を用い、こうして製作された
各々の薄膜電界効果トランジスタのドレイン電圧Vdとゲ
ート電圧Vgを変化させながら、ドレイン電流Idを測定し
た。第34図で示す様に、ゲート電圧Vgを横軸にとり、ド
レイン電圧Vdが限りなく０に近いドレイン電流Idをドレ
イン電圧Vdで微分したdId/dVdを縦軸にとり、前記測定
結果を表わすと、各々のトランジスタについて図示の様
な曲線が得られる。この曲線の横軸の切片により、当該
トランジスタのゲート閾値電圧Vthが求められる。こう
して得られたゲート閾値電圧Vthと前記中間半導体層９
の膜厚との関係を示すと、第35図の通りである。
この結果から明確なように、前記中間半導体層９の膜厚
により、前記ゲート閾値電圧Vthが変化することが分か
る。
なお、中間半導体層の膜厚がXm＝［２εΔV/q・（NDE＋
NE）］1/2（ε：中間半導体層９の誘電率、ΔV:中間半
導体層９の電位変化、q:電荷素量、NDE:中間半導体層９
の活性不純物濃度、NE:中間半導体層９の等価荷電準位
密度）以上になった場合は、中間半導体層９の膜厚に対
する前記ゲート閾値電圧Vthの変化は小さい。
また、比較のため、中間半導体層９が無い場合、すなわ
ち、不純物を含むアモルファスn+-Si:H膜からなる第二
の半導体層5a、5bの中間部を完全にエッチングにより除
去した場合のゲート閾値電圧Vthを、第35図に示すと、
同図おいて、膜厚０に対応する部分に○印で示した通り
である。
（実施例２） 前記第二の半導体層としてのアモルファスn+-Si:H膜に
代えて、不純物を含む第三の半導体層として、プラズマ
CVD法で膜厚500オングストロームのアモルファスp+-Si:
H膜を形成した以外、実施例１と同様にして薄膜電界効
果トランジスタを形成した。
このトランジスタでは、そのゲート閾値電圧Vthが、不
純物を含む第二の半導体層5a、5bの間の中間半導体層９
の膜厚変化に対して、第35図で示すのとは逆方向に変化
する。
（実施例３） 第４図に示すように、真空蒸着法でガラス基板１の上
に、膜厚300オングストロームのCr膜の成膜し、これを
パターニングし、チャネル長200μｍ、チャネル幅6000
μｍのソース電極６とドレイン電極７を形成した。
このソース電極６とドレイン電極７を有する基板１の上
に、不純物を含む第二の半導体層として、プラズマCVD
法によりアモルファスn+-Si:H膜を500オングストローム
成膜した。そして、下層に各々ソース電極６とドレイン
電極７が存在する部分に第一のレジストマスクを施し、
前記第二の半導体層のうち5a、5bの中間部だけを、その
膜厚が０〜500オングストロームの範囲で変化する様
に、プラズマエッチング法によりエッチングし、中間半
導体層９を形成した。次いで、すべてのレジスト・マス
クを剥離し、その上に第一の半導体層４として膜厚500
オングストロームのアモルファスｉ−Si:H膜を、プラズ
マCVD法で成膜した。
前記アモルファス半導体層のソース電極６、ドレイン電
極７、中間半導体層９が存在する部分にのみレジストマ
スクを施し、その周囲のアモルファスn+-Si:H膜及びア
モルファスｉ−Si:H膜を除去した後、レジストマスクを
除去した。さらにその上に、ゲート絶縁層６、７とし
て、膜厚1350オングストロームのアモルファスSiOx膜を
プラズマCVD法により成膜した。その後、ゲート電極２
として、膜厚300オングストロームのCr膜をマスクを用
いて真空蒸着法にて成膜し、第４図で示すような膜積層
構造を有し、前記中間半導体層９の膜厚が０〜500オン
グストロームの範囲で変化する複数の薄膜電界効果トラ
ンジスタを製作した。
このトランジスタについて、実施例１と同様の試験を実
施したところ、前記実施例１と同様の特性が得られた。
（実施例４） 前記アモルファスn+-Si:H膜に代えて、不純物を含む第
三の半導体層として、プラズマCVD法で膜厚500オングス
トロームのアモルファスp+-Si:H膜を形成した以外、実
施例１と同様にして薄膜電界効果トランジスタを形成し
た。
このトランジスタでは、そのゲート閾値電圧Vthが、不
純物を含む半導体層5a、5bの間の中間半導体層９の膜厚
変化に対して、第35図で示すのとは逆方向に変化する。
（実施例５） 第13図に示すように、前記実施例１において、ｎ型半導
体であるところの第二の半導体層5a、5bの中間部をエッ
チングするに際し、その一部を残さずに、チャネル部８
に接している部分の全てを除去し、そこにメタルマスク
を用いて、プラズマCVD法により、第三の半導体層10と
して、アモルファスp+-Si:H膜を０〜500オングストロー
ムの範囲で膜厚を各々異ならせて成膜し、そのチャネル
部８と接した部分を中間半導体層９とした。それ以外
は、前記実施例１と同様にして第13図に示すような薄膜
電界効果トランジスタを作った。
このトランジスタでは、そのゲート閾値電圧Vthが、前
記チャネル部８に接した中間半導体層９の膜厚変化に対
して、第35図で示すのとは逆方向に変化する。
（実施例６） 第15図に示すように、前記実施例２において、ｐ型半導
体であるところの第二の半導体層のうち5a、5bの中間部
をエッチングするに際し、その一部を残さずに、チャネ
ル部８に接している部分の全てを除去し、そこにメタル
マスクを用いて、プラズマCVD法により、第三の半導体
層10として、アモルファスp+-Si:H膜を、０〜500オング
ストロームの範囲で膜厚を各々異ならせて成膜し、その
チャネル部８と接した部分を中間半導体層９とした。そ
れ以外は、前記実施例１と同様にして第15図に示すよう
な薄膜電界効果トランジスタを作った。
このトランジスタでは、そのゲート閾値電圧Vthが、前
記チャネル部８に接した中間半導体層９の膜厚変化に対
して、第35図で示すのとは逆方向に変化する。
（実施例７） 第13図に示すように、前記実施例１において、ｎ型半導
体であるところの第二の半導体層のうち5a、5bの中間部
をエッチングするに際し、その一部を残さずに、チャネ
ル部８に接している部分の全てを除去し、そこにメタル
マスクを用いて、プラズマCVD法により、第三の半導体
層10として、アモルファスn+-Si:H膜を、０〜500オング
ストロームの範囲で膜厚を各々異ならせて成膜し、その
チャネル部８と接した部分を中間半導体層９とした。そ
れ以外は、前記実施例１と同様にして第13図に示すよう
な薄膜電界効果トランジスタを作った。
このトランジスタについて、実施例１と同様の試験を実
施したところ、前記実施例１と同様の特性が得られた。
（実施例８） 第15図に示すように、前記実施例２において、ｐ型半導
体であるところの第二の半導体層のうち5a、5bの中間部
をエッチングするに際し、その一部を残さずに、チャネ
ル部８に接している部分の全てを除去し、そこにメタル
マスクを用いて、プラズマCVD法により、第三の半導体
層10として、アモルファスn+-Si:H膜を、０〜500オング
ストロームの範囲で膜厚を各々異ならせて成膜し、その
チャネル部８と接した部分を中間半導体層９とした。そ
れ以外は、前記実施例１と同様にして第15図に示すよう
な薄膜電界効果トランジスタを作った。
このトランジスタについて、実施例１と同様の試験を実
施したところ、前記実施例１と同様の特性が得られた。
（実施例９） 第14図で示すように、ガラス基板１の上に、プラズマCV
D法でアモルファスp+-Si:H膜を、０〜500オングストロ
ームの範囲で膜厚を各々異ならせて成膜し、これをパタ
ーニングし、第三の半導体層10を形成した。この両側に
膜厚300オングストロームのCr膜を成膜してソース電極
６とドレイン電極７とを各々形成し、さらに、プラズマ
CVD法により、膜厚500オングストロームのアモルファス
n+-Si:H膜を形成し、これをパターニングして、チャネ
ル長200μｍ、チャネル幅6000μｍの第二の半導体層5
a、5bを形成した。
その後、実施例３と同様にして、第一の半導体層４、ゲ
ート絶縁層３、ゲート電極２を順次形成し、第14図に示
すような薄膜電界効果トランジスタを製作した。
このトランジスタでは、そのゲート閾値電圧Vthが、前
記チャネル部８に接した中間半導体層９の膜厚変化に対
して、第35図で示すのとは逆方向に変化する。
（実施例10） 第14図で示すように、ガラス基板１の上に、プラズマCV
D法でアモルファスp+-Si:H膜を、０〜500オングストロ
ームの範囲で膜厚を各々異ならせて成膜し、これをパタ
ーニングし、第三の半導体層10を形成した。この両側に
膜厚300オングストロームのCr膜を成膜してソース電極
６とドレイン電極７とを各々形成し、さらに、プラズマ
法CVD法により、膜厚500オングストロームのアモルファ
スp+-Si:H膜を形成し、これをパターニングして、チャ
ネル長200μｍ、チャネル幅6000μｍの第二の半導体層5
a、5bを形成した。
その後、実施例３と同様にして、第一の半導体層４、ゲ
ート絶縁層３、ゲート電極２を順次形成し、第14図に示
すような薄膜電界効果トランジスタを製作した。
このトランジスタでは、そのゲート閾値電圧Vthが、前
記チャネル部８に接した中間半導体層９の膜厚変化に対
して、第35図で示すのとは逆方向に変化する。
（実施例11） 第16図で示すように、ガラス基板１の上に、プラズマCV
D法でアモルファスn+-Si:H膜を、０〜500オングストロ
ームの範囲で膜厚を各々異ならせて成膜し、これをパタ
ーニングし、第三の半導体層10を形成した。この両側に
膜厚300オングストロームのCr膜を成膜してソース電極
６とドレイン電極７とを各々形成し、さらに、プラズマ
CVD法により、膜厚500オングストロームのアモルファス
n+-Si:H膜を形成し、これをパターニングして、チャネ
ル長200μｍ、チャネル幅6000μｍの第二の半導体層5
a、5bを形成した。
その後、実施例３と同様にして、第一の半導体層４、ゲ
ート絶縁層３、ゲート電極２を順次形成し、第16図に示
すような薄膜電界効果トランジスタを製作した。
このトランジスタについて、実施例１と同様の試験を実
施したところ、前記実施例１と同様の特性が得られた。
（実施例12） 第16図で示すように、ガラス基板１の上に、プラズマCV
D法でアモルファスn+-Si:H膜を、０〜500オングストロ
ームの範囲で膜厚を各々異ならせて成膜し、これをパタ
ーニングし、第三の半導体層10を形成した。この両側に
膜厚300オングストロームのCr膜を成膜してソース電極
６とドレイン電極７とを各々形成し、さらに、プラズマ
CVD法により、膜厚500オングストロームのアモルファス
p+-Si:H膜を形成し、これをパターニングして、チャネ
ル長200μｍ、チャネル幅6000μｍの第二の半導体層5
a、5bを形成した。
その後、実施例３と同様にして、第一の半導体層４、ゲ
ート絶縁層３、ゲート電極２を順次形成し、第14図に示
すような薄膜電界効果トランジスタを製作した。
このトランジスタについて、実施例１と同様の試験を実
施したところ、前記実施例１と同様の特性が得られた。
（実施例13） 前記実施例１〜12において、ゲート絶縁層３を成膜させ
ず、障壁を形成するゲート層２′を第一の半導体層４に
接合させて、各々第21図〜第32図に示すような薄膜電界
効果トランジスタを製造した。
このトランジスタについて、実施例１と同様の試験を実
施したところ、前記各実施例と同様の特性が得られた。
［発明の効果］ 以上説明した通り、本発明によれば、同一基板上で薄膜
材料やそれらの成膜条件等を共通して製作された薄膜電
界効果トランジスタであっても、中間半導体層９の膜
厚、不純物濃度或は不純物の種類を変えることにより、
ゲート閾値電圧Vthの異なるものが任意に得られる。ま
た、中間半導体層９の膜厚制御により、薄膜電界効果ト
ランジスタのゲート閾値電圧Vthが制御できるため、成
膜条件の調整という手段に比べ、ゲート閾値電圧が容
易、且つ正確に制御できる。また、本発明の薄膜電界効
果トランジスタの製造方法では、エッチング工程におけ
る前記中間半導体層９の膜厚制御や、第三の半導体層10
の成膜時の膜厚制御により、ゲート閾値電圧Vthの異な
る薄膜電界効果トランジスタが容易に得られることか
ら、同一基板上にゲート閾値電圧の異なる電界効果トラ
ンジスタを簡易に製作できる効果が得られる。
【図面の簡単な説明】
第１図〜第32図は、本発明の各種実施例を示す薄膜電界
効果コンデンサの膜積層構造の模式断面図、第33図は、
本発明の実施例において、トランジスタのゲート閾値電
圧を測定するのに使用した回路、第34図は、前記測定回
路で測定された結果の一例を示すdId/dVd−Vg特性を示
すグラフ、第35図は、トランジスタのゲート閾値電圧と
中間半導体層の膜厚との関係の一例を示すグラフ、第36
図と第37図は、従来例を示す薄膜電界効果トランジスタ
の膜積層構造の模式断面図である。 １……基板、２……ゲート電極、３……ゲート絶縁層、
４……第一の半導体層、5a、5b……第二の半導体層のう
ちソースおよびドレイン電極に接する部分、６……ソー
ス電極、７……ドレイン電極、８……第一の半導体層の
チャネル部、９……中間半導体層、10……第三の半導体
層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/808 29/812 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｃ 審査官 河本 充雄 (56)参考文献 特開 昭59−172774（ＪＰ，Ａ) 特開 昭60−85565（ＪＰ，Ａ) 特開 昭60−113971（ＪＰ，Ａ) 特開 昭56−91470（ＪＰ，Ａ)

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】ソース電極６とドレイン電極７とが、不純
    物を含む薄膜半導体からなる互いに間隔をおいて分離さ
    れた第二の半導体薄層5a、5bを介して第一の半導体層４
    に各々接合され、この第一の半導体４のチャネル部８と
    なる前記ソース電極６とドレイン電極７との間隙部分の
    第一の表面に、ゲート絶縁層３を介してゲート電極２が
    容量結合されている電界効果トランジスタにおいて、前
    記第一の半導体層４のチャネル部８に接する不純物を含
    む中間半導体層９を設け、該中間半導体層９によりゲー
    ト閾値電圧を制御したことを特徴とする薄膜電界効果ト
    ランジスタ。
  2. 【請求項２】ソース電極６とドレイン電極７とが、不純
    物を含む薄膜半導体からなる互いに間隔をおいて分離さ
    れた第二の半導体薄層5a、5bを介して第一の半導体層４
    に各々接合され、この第一の半導体層４のチャネル部８
    となる前記ソース電極６とドレイン電極７との間隙部分
    の第一の表面に、同表面において前記チャネル部８と障
    壁を形成するゲート層２′が接合されている電界効果ト
    ランジスタにおいて、前記第一の半導体層４のチャネル
    部８の第二の表面に、不純物を含む中間半導体層９を設
    け、該中間半導体層９によりゲート閾値電圧を制御した
    ことを特徴とする薄膜電界効果トランジスタ。
  3. 【請求項３】特許請求の範囲第１項または第２項におい
    て、前記中間半導体層９は、第二の半導体層5a、5bに含
    まれるのと同じ導電形の不純物を含む半導体層からなる
    薄膜電界効果トランジスタ。
  4. 【請求項４】特許請求の範囲第１項または第２項におい
    て、前記中間半導体層９は、第二の半導体層5a、5bに含
    まれるのと異なる導電形の不純物を含む半導体層からな
    る薄膜電界効果トランジスタ。
  5. 【請求項５】特許請求の範囲第１項〜第４項の何れかに
    おいて、前記中間半導体層９は、第二の半導体層5a、5b
    の少なくとも何れかに接している薄膜電界効果トランジ
    スタ。
  6. 【請求項６】特許請求の範囲第１項〜第４項の何れかに
    おいて、前記中間半導体層９は、第二の半導体層5a、5b
    の何れにも接していない薄膜電界効果トランジスタ。
  7. 【請求項７】前記特許請求の範囲第１項〜第６項の何れ
    かにおいて、εを中間半導体層９の誘電率、ΔＶを中間
    半導体層９の電位変化、ｑを電荷素量、NDEを中間半導
    体層９の活性不純物濃度、NEを中間半導体層９の等価荷
    電準位密度としたとき、中間半導体層の膜厚が［２εΔ
    V/q・（NDE＋NE）］1/2以下である薄膜電界効果トラン
    ジスタ。
  8. 【請求項８】ゲート電極２の上に、薄膜形成手段によ
    り、ゲート絶縁層３、第一の半導体層４、第二の半導体
    層を順次積層し、さらにこの上にソース電極６とドレイ
    ン電極７とを分離して形成する薄膜電界効果トランジス
    タの製造方法において、前記ソース電極６とドレイン電
    極７に各々接する第二の半導体層部分を5a、5bとし、該
    5a、5bの中間部分を、そのまま残存させるか、一部エッ
    チングまたは酸化させて、残余の部分を中間半導体層９
    とし、該中間半導体層９によりゲート閾値電圧を制御す
    ることを特徴とする薄膜電界効果トランジスタの製造方
    法。
  9. 【請求項９】ゲート電極２の上に、薄膜形成手段によ
    り、 ゲート絶縁層３、第一の半導体層４、第二の半導体層を
    順次積層し、さらにこの上にソース電極６とドレイン電
    極７とを分離して形成する薄膜電界効果トランジスタの
    製造方法において、前記ソース電極６とドレイン電極７
    に各々接する第二の半導体層部分を5a、5bとし、該5a、
    5bの中間部分を除去し、そこに第三の半導体層10を形成
    し、その少なくとも一部を中間半導体層９とし、該中間
    半導体層９によりゲート閾値電圧を制御することを特徴
    とする薄膜電界効果トランジスタの製造方法。
  10. 【請求項１０】互いに分離したソース電極６とドレイン
    電極７の上に、薄膜形成手段により、不純物を含む第二
    の半導体層を形成し、さらにこの上に第一の半導体層
    ４、ゲート絶縁層３及びゲート電極２を形成する薄膜電
    界効果トランジスタの製造方法において、ソース電極と
    ドレイン電極７の上に半導体層を形成した後、そのソー
    ス電極６とドレイン電極７の上の部分を第二の半導体層
    5a、5bとし、該第二の半導体層5a、5bの間の半導体層
    を、そのまま残存させるか、一部エッチングまたは酸化
    して、残余の部分を中間半導体層９とし、その上に第一
    の半導体層４及びゲート電極２を形成し、前記中間半導
    体層９によりゲート閾値電圧を制御することを特徴とす
    る薄膜電界効果トランジスタの製造方法。
  11. 【請求項１１】互いに分離したソース電極６とドレイン
    電極７の上に、薄膜形成手段により、不純物を含む第二
    の半導体層を形成し、さらにこの上に第一の半導体層
    ４、ゲート絶縁層３及びゲート電極２を形成する薄膜電
    界効果トランジスタの製造方法において、前記ソース電
    極６とドレイン電極７の上にわたって形成された半導体
    層の中間部分を除去して、互いに分離された第二の半導
    体層5a、5bを形成し、その分離された中間部分に第三の
    半導体層10を形成し、その少なくとも一部を中間半導体
    層９とし、該中間半導体層９によりゲート閾値電圧を制
    御することを特徴とする薄膜電界効果トランジスタの製
    造方法。
  12. 【請求項１２】互いに分離したソース電極６とドレイン
    電極７の上に、薄膜形成手段により、不純物を含む第二
    の半導体層5a、5bを形成し、さらにこの上に第一の半導
    体層４、ゲート絶縁層３及びゲート電極２を形成する薄
    膜電界効果トランジスタの製造方法において、不純物を
    含む第三の半導体層10の上に、互いに分離したソース電
    極６とドレイン電極７を形成し、各々電極６、７の上に
    各々前記第二の半導体層5a、5bを形成し、さらにその上
    に第一の半導体層４及びゲート電極２を形成し、前記第
    三の半導体層10の第一の半導体層４と接する部分を中間
    半導体層９とし、該中間半導体層９によりゲート閾値電
    圧を制御することを特徴とする薄膜電界効果トランジス
    タの製造方法。
  13. 【請求項１３】ゲート層２′の上に、第一の半導体層
    ４、第二の半導体層を順次積層し、さらにこの上にソー
    ス電極６とドレイン電極７とを分離して形成する薄膜電
    界効果トランジスタの製造方法において、前記ソース電
    極６とドレイン電極７に各々接する第二の半導体層を5
    a、5bとし、第二の半導体層の中間部分を、そのまま残
    存させるか、一部エッチングまたは酸化させて、残余の
    部分を中間半導体層９とし、該中間半導体層９によりゲ
    ート閾値電圧を制御することを特徴とする薄膜電界効果
    トランジスタの製造方法。
  14. 【請求項１４】ゲート層２′の上に、第一の半導体層
    ４、第二の半導体層を順次積層し、さらにこの上にソー
    ス電極６とドレイン電極７とを分離して形成する薄膜電
    界効果トランジスタの製造方法において、前記ソース電
    極６とドレイン電極７に各々接する第二の半導体層を5
    a、5bとし、第二の半導体層の中間部分を除去し、そこ
    に第三の半導体層10を形成し、その少なくとも一部を中
    間半導体層９とし、該中間半導体層９によりゲート閾値
    電圧を制御することを特徴とする薄膜電界効果トランジ
    スタの製造方法。
  15. 【請求項１５】互いに分離したソース電極６とドレイン
    電極７の上に、薄膜形成手段により、不純物を含む第二
    の半導体層を形成し、さらにこの上に第一の半導体層４
    及びゲート層２′を形成する薄膜電界効果トランジスタ
    の製造方法において、前記第二の半導体層を形成した
    後、そのソース電極６とドレイン電極７とに各々接する
    部分を5a、5bとし該5a、5bの間を、そのまま残存させる
    か、一部エッチングまたは酸化して、残余の部分を中間
    半導体層９とし、その上に第一の半導体層４及びゲート
    層２′を形成し、前記中間半導体層９によりゲート閾値
    電圧を制御することを特徴とする薄膜電界効果トランジ
    スタの製造方法。
  16. 【請求項１６】互いに分離したソース電極６とドレイン
    電極７の上に、薄膜形成手段により、不純物を含む第二
    の半導体層を形成し、さらにこの上に第一の半導体層４
    及びゲート層２′を形成する薄膜電界効果トランジスタ
    の製造方法において、前記ソース電極６とドレイン電極
    ７に各々接する第二の半導体層の部分を5a、5bとし、該
    5a、5bの中間部分を除去し、そこに第三の半導体層10を
    形成し、その少なくとも一部を中間半導体層９とし、該
    中間半導体層９によりゲート閾値電圧を制御することを
    特徴とする薄膜電界効果トランジスタの製造方法。
  17. 【請求項１７】互いに分離したソース電極６とドレイン
    電極７の上に、薄膜形成手段により、不純物を含む第二
    の半導体層5a、5bを形成し、さらにこの上に第一の半導
    体層４及びゲート層２′を形成する薄膜電界効果トラン
    ジスタの製造方法において、不純物を含む第三の半導体
    層10を形成した上に、互いに分離したソース電極６とド
    レイン電極７を形成し、各々電極６、７の上に各々前記
    第二の半導体層5a、5bを形成し、さらにその上に第一の
    半導体層４及びゲート電極２を形成し、前記第三の半導
    体層10の第一の半導体層４と接する部分を中間半導体層
    ９とし、該中間半導体層９によりゲート閾値電圧を制御
    することを特徴とする薄膜電界効果トランジスタの製造
    方法。
  18. 【請求項１８】前記特許請求の範囲第８〜17項の何れか
    において、第二の半導体層5a、5bと中間半導体層９と
    は、同じ導電形の不純物を含む薄膜電界効果トランジス
    タの製造方法。
  19. 【請求項１９】前記特許請求の範囲第９項、11項、12
    項、14項、16項または17項において、第二の半導体層5
    a、5bと中間半導体層９とは、逆導電形の不純物を含む
    薄膜電界効果トランジスタの製造方法。
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