JPS59172774A - アモルファスシリコン薄膜トランジスタ - Google Patents
アモルファスシリコン薄膜トランジスタInfo
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- JPS59172774A JPS59172774A JP4745383A JP4745383A JPS59172774A JP S59172774 A JPS59172774 A JP S59172774A JP 4745383 A JP4745383 A JP 4745383A JP 4745383 A JP4745383 A JP 4745383A JP S59172774 A JPS59172774 A JP S59172774A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアモルファスシリコン薄膜トランジスタ、特に
アモルファスシリコン半導体層とソース・ドレイン電極
金属とのオーミック接触を良くするためのｎ＋７モル７
７３２９３２層を有するアモルファスシリコン薄膜トラ
ンジスタに関する。
アモルファスシリコン半導体層とソース・ドレイン電極
金属とのオーミック接触を良くするためのｎ＋７モル７
７３２９３２層を有するアモルファスシリコン薄膜トラ
ンジスタに関する。
従来アモルファスシリコン半導体層とソース・ドレイン
電極金属とのオーミック接触を良くするのに、ｎ＋７モ
ル７７３２９３２層を両者の間に形成することが知られ
ている。ｎ＋７モル７７３２９３２層を用いた薄膜トラ
ンジスタとして、例えば特公昭５６−１３５９６８明細
書記載のものがある。これは第１図に示すようにアモル
ファスシリコン半導体層４．該半導体層４上に電気的な
絶縁層３を介して設けたゲート電極２１前記半導体層４
の清浄な表面に互いに離隔されて並列的に形成された第
１の計アモルファスシリコン層５と第２のｎ＋アモルフ
ァスシリコン層５、第１のｎ８アモルファスシリコン層
５上に形成されたソース電極６、第２のｎ＋アモルファ
スシリコン層５上に形成されたドレイン電極６とで構成
されている。
電極金属とのオーミック接触を良くするのに、ｎ＋７モ
ル７７３２９３２層を両者の間に形成することが知られ
ている。ｎ＋７モル７７３２９３２層を用いた薄膜トラ
ンジスタとして、例えば特公昭５６−１３５９６８明細
書記載のものがある。これは第１図に示すようにアモル
ファスシリコン半導体層４．該半導体層４上に電気的な
絶縁層３を介して設けたゲート電極２１前記半導体層４
の清浄な表面に互いに離隔されて並列的に形成された第
１の計アモルファスシリコン層５と第２のｎ＋アモルフ
ァスシリコン層５、第１のｎ８アモルファスシリコン層
５上に形成されたソース電極６、第２のｎ＋アモルファ
スシリコン層５上に形成されたドレイン電極６とで構成
されている。
このようにｎ＋層を設けることによってオン電流が多く
とれるようにしている。
とれるようにしている。
一方このようにして製造した薄膜トランジスタを液晶素
子の駆動に用いる場合には、特性の安定性や信頼性の向
上のため第２図に示すようにアモルファスシリコン半導
体層４上に更に絶縁膜７をパッシベーション膜として用
いる必要がある。しかしながら第１図の構造の薄膜トラ
ンジスタでは。
子の駆動に用いる場合には、特性の安定性や信頼性の向
上のため第２図に示すようにアモルファスシリコン半導
体層４上に更に絶縁膜７をパッシベーション膜として用
いる必要がある。しかしながら第１図の構造の薄膜トラ
ンジスタでは。
ｎ十層５．５’がついているため半導体層４上に更に絶
縁膜７を形成した場合同一真空系中で半導体層、絶縁膜
を連続形成できない。このため半導体層４とパッシベー
ション用の絶縁膜７との界面に界面準位が発生し、特性
のドリフトや個々の素子間でのバラツキが大きくなり信
頼性が低下するという欠点があった。
縁膜７を形成した場合同一真空系中で半導体層、絶縁膜
を連続形成できない。このため半導体層４とパッシベー
ション用の絶縁膜７との界面に界面準位が発生し、特性
のドリフトや個々の素子間でのバラツキが大きくなり信
頼性が低下するという欠点があった。
本発明の目的は前記の欠点を除去し、オン電流が多くと
れしかも特性の安定性と信頼性の高い薄膜トランジスタ
を提供することにある。
れしかも特性の安定性と信頼性の高い薄膜トランジスタ
を提供することにある。
本発明によると少なくともゲート電極、絶縁体層、アモ
ルファスシリコン半導体層、ｎ＋７モル７７３２９３７
層、ソース・ドレイン電極の順あるいはその逆の順に形
成してなる薄膜トランジスタにおいて、前記アモルファ
スシリコン半導体層を覆い且つオフ抵抗が１０’Ω以上
になるように社アモルファスシリコン半導体層を形成す
ることを特徴とするアモルファスシリコン薄膜トランジ
スタが得られる。
ルファスシリコン半導体層、ｎ＋７モル７７３２９３７
層、ソース・ドレイン電極の順あるいはその逆の順に形
成してなる薄膜トランジスタにおいて、前記アモルファ
スシリコン半導体層を覆い且つオフ抵抗が１０’Ω以上
になるように社アモルファスシリコン半導体層を形成す
ることを特徴とするアモルファスシリコン薄膜トランジ
スタが得られる。
この場合チャンネル長＋Ｌ）が１μｍ〜１００μｍ。
チャンネル幅Ｗが１０μｍ〜１０００μｍ、チャンネル
幅のチャンネル長に対する比（Ｗ／Ｌ）が１〜１００、
ｎ アモルファスシリコン層の厚みが０．００１
〜０，１μｍで且つ比抵抗値が１０”〜１０６Ω信の範
囲にあることが好ましい。
幅のチャンネル長に対する比（Ｗ／Ｌ）が１〜１００、
ｎ アモルファスシリコン層の厚みが０．００１
〜０，１μｍで且つ比抵抗値が１０”〜１０６Ω信の範
囲にあることが好ましい。
第３図は本発明の一実施例の断面図で、１は絶縁基板、
２はゲート電極、３はゲート絶縁膜、４はアモルファス
シリコン半導体膜、５は前記アモルファスシリコン半導
体層４を覆うよう且つオフ抵抗が１０９Ω以上になるよ
うに形成したｎ＋７モル７７３２９３７層、６はソース
電極、６′はドレイン電極である。
２はゲート電極、３はゲート絶縁膜、４はアモルファス
シリコン半導体膜、５は前記アモルファスシリコン半導
体層４を覆うよう且つオフ抵抗が１０９Ω以上になるよ
うに形成したｎ＋７モル７７３２９３７層、６はソース
電極、６′はドレイン電極である。
本発明のアモルファスシリコン薄膜トランジスタによれ
ば、ソース・ドレイン電極６，６′とアモルファスシリ
コン半導体層４との間にｎ＋７モル７７３２９３７層が
あるので、オーミック接触が良くなりオン電流が多く流
れると同時に、半導体層をｎ＋層で覆っているためｎ＋
層がパッシベーション層として働く。
ば、ソース・ドレイン電極６，６′とアモルファスシリ
コン半導体層４との間にｎ＋７モル７７３２９３７層が
あるので、オーミック接触が良くなりオン電流が多く流
れると同時に、半導体層をｎ＋層で覆っているためｎ＋
層がパッシベーション層として働く。
一方液晶のスイッチング素子として薄膜トランジスタを
用いる場合、オフ抵抗値としてｌｏ９Ω程度必要である
が、液晶自体の抵抗を考えるとこれ以上の抵抗をもつ必
要はない。したがってｎ＋層が半導体層を覆うように形
成してもオフ抵抗を１０９Ω以上になるようにチャンネ
ル長、チャンネル幅、ｎ＋層厚さおよびｎ＋層の比抵抗
を決定すれば良い。
用いる場合、オフ抵抗値としてｌｏ９Ω程度必要である
が、液晶自体の抵抗を考えるとこれ以上の抵抗をもつ必
要はない。したがってｎ＋層が半導体層を覆うように形
成してもオフ抵抗を１０９Ω以上になるようにチャンネ
ル長、チャンネル幅、ｎ＋層厚さおよびｎ＋層の比抵抗
を決定すれば良い。
またｎ＋層はアモルファスシリコン半導体層のパッシベ
ーションとして働くばかりでなく、ｎ＋層上に更に絶縁
膜をつけてもｎ＋層と絶縁膜との界面にはほとんど界面
準位が生じない。しぬかって液晶のスイッチング素子と
してこの薄膜トランジスタを使用するとき、液晶の配向
膜用の絶縁層をつけても薄膜トランジスタ特性に変化が
ない。
ーションとして働くばかりでなく、ｎ＋層上に更に絶縁
膜をつけてもｎ＋層と絶縁膜との界面にはほとんど界面
準位が生じない。しぬかって液晶のスイッチング素子と
してこの薄膜トランジスタを使用するとき、液晶の配向
膜用の絶縁層をつけても薄膜トランジスタ特性に変化が
ない。
第４図は本発明の第２の実施例の断面図で、ゲート電極
２、ゲート絶縁膜３、アモルファスシリコン半導体１１
ｉ４、ｎ＋アモルファスシリコン膜５゜ソース・ドレイ
ン電極の配置が第３図のものと逆の配置になっているも
ので、第４図の構造にした場合基板ガラス１六ｎ＋層５
の界面での界面準位が発生せず、またｎ＋層５とアモル
ファスシリコン層４とは同一真空系中で連続形成できる
ので、特性は第３図のものと変わりない。
２、ゲート絶縁膜３、アモルファスシリコン半導体１１
ｉ４、ｎ＋アモルファスシリコン膜５゜ソース・ドレイ
ン電極の配置が第３図のものと逆の配置になっているも
ので、第４図の構造にした場合基板ガラス１六ｎ＋層５
の界面での界面準位が発生せず、またｎ＋層５とアモル
ファスシリコン層４とは同一真空系中で連続形成できる
ので、特性は第３図のものと変わりない。
次に第３図に示すものの製造方法について説明すると、
絶縁ガラス基板１上にアルミニウムを蒸着し、所定のフ
ォトレジスト法によりパターニングしてりん酸系のエツ
チング液にてエツチングして幅２０μｍのアルミニウム
ゲート電極２を形成した。次に同一真空系中でグロー放
電法により窒化シリコンゲート絶縁膜３、アモルファス
シリコン半導体膜４．ｎ＋アモルファスシリコン膜５を
力０．０４ Ｗ／ｃｒｔｉ、圧力０．３ｔｏｒｒ、水素
ベース１０％シランとアンモニアガスの混合ガスを１０
０ ｃｃ／分、基板温度２５０℃とし、アモルファスシ
リコン半導体膜４の形成条件は、放電電力０．０４ Ｗ
／ｃｄｌ、圧力０．３ｔｏｒｒ、水素べ−７，１０％シ
ラン１００ ｃｃ ／分、基板温度２５０℃とし、ｎ＋
アモルファスシリコン膜の形成条件は、放電電力０．０
４Ｗ ／ ｃｎｉ、圧力０．３ｔｏｒｒ、水素ベース１
０％シランにシランに対するホスフィンの割合が１００
１）Ｐｍとした混合ガスを１００ ｃｃ／分、基板温度
２５０℃とした。ｎ＋層の比抵抗は１０４Ω譚であった
膜圧は窒化シリコン０．３μｍ１アモルファスシリコン
０．３μｍ％ ｎ アモルファスシリコン０．０１μｍ
とした。
絶縁ガラス基板１上にアルミニウムを蒸着し、所定のフ
ォトレジスト法によりパターニングしてりん酸系のエツ
チング液にてエツチングして幅２０μｍのアルミニウム
ゲート電極２を形成した。次に同一真空系中でグロー放
電法により窒化シリコンゲート絶縁膜３、アモルファス
シリコン半導体膜４．ｎ＋アモルファスシリコン膜５を
力０．０４ Ｗ／ｃｒｔｉ、圧力０．３ｔｏｒｒ、水素
ベース１０％シランとアンモニアガスの混合ガスを１０
０ ｃｃ／分、基板温度２５０℃とし、アモルファスシ
リコン半導体膜４の形成条件は、放電電力０．０４ Ｗ
／ｃｄｌ、圧力０．３ｔｏｒｒ、水素べ−７，１０％シ
ラン１００ ｃｃ ／分、基板温度２５０℃とし、ｎ＋
アモルファスシリコン膜の形成条件は、放電電力０．０
４Ｗ ／ ｃｎｉ、圧力０．３ｔｏｒｒ、水素ベース１
０％シランにシランに対するホスフィンの割合が１００
１）Ｐｍとした混合ガスを１００ ｃｃ／分、基板温度
２５０℃とした。ｎ＋層の比抵抗は１０４Ω譚であった
膜圧は窒化シリコン０．３μｍ１アモルファスシリコン
０．３μｍ％ ｎ アモルファスシリコン０．０１μｍ
とした。
ｎ＋アモルファスシリコン層およびアモルファスシリコ
ン層を３０μ、７１ｘｌＯＯμｍのアイランド状にドラ
イエツチングした。次にアルミニウムを蒸着し所定のフ
ォトレジスト法によりパターニングしてリン酸系のエツ
チング液にてエツチングしてソース電極６およびドレイ
ン電極６′を形成した。
ン層を３０μ、７１ｘｌＯＯμｍのアイランド状にドラ
イエツチングした。次にアルミニウムを蒸着し所定のフ
ォトレジスト法によりパターニングしてリン酸系のエツ
チング液にてエツチングしてソース電極６およびドレイ
ン電極６′を形成した。
チャンネル長は１０μｍ、チャンネル幅は１００μｍと
した。
した。
以上のようにして製造したアモルファスシリコン薄膜ト
ランジスタは、オフ抵抗（Ｖｃ＝ＯＶ。
ランジスタは、オフ抵抗（Ｖｃ＝ＯＶ。
ＶＤ＝１０Ｖ）１０’、Ｑ、 オフ抵抗（Ｖｃ”’Ｉ
Ｑｖ。
Ｑｖ。
ＶＤ＝１０Ｖ）１０’Ωであった。これは液晶のスイッ
チング素子として十分な値である。一方この薄膜トラン
ジスタを１００ Ｘ １００素子に形成したところ、特
性にドリフトや各素子間での特性のバラツキがほとんど
なかった。これは、ｎ＋層がオーミック特性を良くして
いるとともに、アモルファスシリコン半導体層のパッシ
ベーションにも役立っているためと考えられる。
チング素子として十分な値である。一方この薄膜トラン
ジスタを１００ Ｘ １００素子に形成したところ、特
性にドリフトや各素子間での特性のバラツキがほとんど
なかった。これは、ｎ＋層がオーミック特性を良くして
いるとともに、アモルファスシリコン半導体層のパッシ
ベーションにも役立っているためと考えられる。
本発明によれば、オン電流値が多くとれしかも、特性の
安定性と信頼性の高い薄膜トランジスタを提供できる。
安定性と信頼性の高い薄膜トランジスタを提供できる。
第１図、第２図は従来のアモルファスシリコン薄膜トラ
ンジスタの断面図、第３図、第４図は本発明によるアモ
ルファスシリコン薄膜トランジスタの実施例の断面図で
ある。 １・・・・・・絶縁基板、２・・・・・・ゲート電極、
３・・・・・・ゲート絶縁膜、４・・・・・・アモルフ
ァスシリコン半導体膜、５・・・・・・ｎ＋アモルファ
スシリコン膜、６・・・・・・ソース電極、６・・・・
・・ドレイン電極。 榛１別 療乙側 を−５別 際４割
ンジスタの断面図、第３図、第４図は本発明によるアモ
ルファスシリコン薄膜トランジスタの実施例の断面図で
ある。 １・・・・・・絶縁基板、２・・・・・・ゲート電極、
３・・・・・・ゲート絶縁膜、４・・・・・・アモルフ
ァスシリコン半導体膜、５・・・・・・ｎ＋アモルファ
スシリコン膜、６・・・・・・ソース電極、６・・・・
・・ドレイン電極。 榛１別 療乙側 を−５別 際４割
Claims (2)
- （１）少なくともゲート電極、絶縁体層、アモルファス
シリコン半導体層、ｎ＋７モル７７３２９３２層、ソー
ス・ドレイン電極の順あるいはその逆の順に形成してな
る薄膜トランジスタにおいて、前記アモルファスシリコ
ン半導体層を覆うよう且つオフ抵抗が１０’Ω以上にな
るようにｎ＋アモルファスシリコン半導体層を形成する
ことを特徴とするアモルファスシリコン薄膜トランジス
タ。 - （２）チャンネル長間が１μｍ〜１００μｍ、チャンネ
ル幅Ｗが１０μｍ〜１０ｏＯμｍ、 チャンネル幅のチ
ャンネル長に対する比（Ｗ／Ｌ）が１〜１００、 ｎ＋
７モル７７３２９３２層の厚みが０．００１〜０．１
μｍで且つ比抵抗値が１０２〜１ｏ６Ω譚の範囲にある
特許請求の範囲第（１）項記載のアモルファスシリコン
薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4745383A JPS59172774A (ja) | 1983-03-22 | 1983-03-22 | アモルファスシリコン薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4745383A JPS59172774A (ja) | 1983-03-22 | 1983-03-22 | アモルファスシリコン薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172774A true JPS59172774A (ja) | 1984-09-29 |
| JPH0451069B2 JPH0451069B2 (ja) | 1992-08-18 |
Family
ID=12775566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4745383A Granted JPS59172774A (ja) | 1983-03-22 | 1983-03-22 | アモルファスシリコン薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172774A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61284966A (ja) * | 1985-06-11 | 1986-12-15 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS6281064A (ja) * | 1985-10-04 | 1987-04-14 | Hosiden Electronics Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPS62230054A (ja) * | 1986-03-31 | 1987-10-08 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPH01217324A (ja) * | 1988-02-25 | 1989-08-30 | Fujitsu Ltd | アモルファスシリコン薄膜トランジスタ |
| JPH0230186A (ja) * | 1988-07-19 | 1990-01-31 | Agency Of Ind Science & Technol | 薄膜電界効果トランジスタとその製造方法 |
| US5045905A (en) * | 1988-03-23 | 1991-09-03 | Nippon Precision Circuits Ltd. | Amorphous silicon thin film transistor |
| JPH07147414A (ja) * | 1994-04-04 | 1995-06-06 | Canon Inc | 薄膜トランジスタの製造法 |
| US6285041B1 (en) | 1996-08-29 | 2001-09-04 | Nec Corporation | Thin-film transistor having a high resistance back channel region am) fabrication method thereof |
| US8183102B2 (en) | 2007-10-05 | 2012-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1983
- 1983-03-22 JP JP4745383A patent/JPS59172774A/ja active Granted
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| US6461901B1 (en) | 1996-08-29 | 2002-10-08 | Nec Corporation | Method of forming a thin-film transistor having a high resistance back channel region |
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| JPH0451069B2 (ja) | 1992-08-18 |
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