JPH07147414A - 薄膜トランジスタの製造法 - Google Patents
薄膜トランジスタの製造法Info
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- JPH07147414A JPH07147414A JP8727094A JP8727094A JPH07147414A JP H07147414 A JPH07147414 A JP H07147414A JP 8727094 A JP8727094 A JP 8727094A JP 8727094 A JP8727094 A JP 8727094A JP H07147414 A JPH07147414 A JP H07147414A
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- Japan
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- metal film
- gate
- film
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- Pending
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Abstract
(57)【要約】
【目的】 ＴＦＴ基板の不良を防止して、液晶表示装置
の製造歩留を向上する。 【構成】 基板１上に形成したゲート電極２を陽極酸化
して陽極酸化金属膜９を形成し、その上に低温プラズマ
ＣＶＤ法によってＳｉＮ：Ｈ層７を設け、ドレイン６及
びソース５と、ゲート電極２との間の線間絶縁層とす
る。
の製造歩留を向上する。 【構成】 基板１上に形成したゲート電極２を陽極酸化
して陽極酸化金属膜９を形成し、その上に低温プラズマ
ＣＶＤ法によってＳｉＮ：Ｈ層７を設け、ドレイン６及
びソース５と、ゲート電極２との間の線間絶縁層とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
型（以下、Ａ，Ｍ型と称す）の薄膜トランジスタ基板
（以下ＴＦＴ基板と称す）の該ＴＦＴの製造法に関する
ものである。
型（以下、Ａ，Ｍ型と称す）の薄膜トランジスタ基板
（以下ＴＦＴ基板と称す）の該ＴＦＴの製造法に関する
ものである。
【０００２】
【従来の技術】従来、Ａ，Ｍ型ＴＦＴ基板は、ガラス等
の絶縁基板上にＡｌ，Ｔａ，Ｍｏ，Ｃｒ，ＮｉＣｒ…等
でゲート線をパターニングし、次に酸化インジウム〜ス
ズ酸化物膜（以下、ＩＴＯと称す）等の透明導電膜で画
素を形成し、さらに絶縁層としてＳｉＮ：Ｈ膜、半導体
層として、アモルファスシリコン層、ソース、ドレイン
電極とオーミックコンタクトをとるためのｎ+ アモルフ
ァスシリコン層を堆積し、通常のホトリソプロセスによ
り所定の形状にパターニングし、最後にソース線、ドレ
イン線をＡｌ，Ｔａ，Ｍｏ，Ｃｒ，ＮｉＣｒ等で形成す
るという工程で製造される（下ゲートスタガー型ＴＦ
Ｔ）。この場合、ＳｉＮ：Ｈ層は、ゲート絶縁層とソー
ス、ゲート間の線間絶縁層を兼ねている。
の絶縁基板上にＡｌ，Ｔａ，Ｍｏ，Ｃｒ，ＮｉＣｒ…等
でゲート線をパターニングし、次に酸化インジウム〜ス
ズ酸化物膜（以下、ＩＴＯと称す）等の透明導電膜で画
素を形成し、さらに絶縁層としてＳｉＮ：Ｈ膜、半導体
層として、アモルファスシリコン層、ソース、ドレイン
電極とオーミックコンタクトをとるためのｎ+ アモルフ
ァスシリコン層を堆積し、通常のホトリソプロセスによ
り所定の形状にパターニングし、最後にソース線、ドレ
イン線をＡｌ，Ｔａ，Ｍｏ，Ｃｒ，ＮｉＣｒ等で形成す
るという工程で製造される（下ゲートスタガー型ＴＦ
Ｔ）。この場合、ＳｉＮ：Ｈ層は、ゲート絶縁層とソー
ス、ゲート間の線間絶縁層を兼ねている。
【０００３】プラズマＣＶＤ法により形成したＳｉＮ：
Ｈ膜は低温（〜２５０℃）で形成でき、ＳｉＯ2 等他の
無機絶縁膜に比べて比誘電率が大きい特長があり、ＴＦ
Ｔのゲート絶縁膜として用いると極めて良好なトランジ
スタ特性を得ることができる。しかし、ＳｉＮ：Ｈ膜に
ピンホール等が存在するとソース〜ゲート間又はドレイ
ン〜ゲート間のショートの原因となり表示パネル上には
ライン欠陥として現れＴＦＴ基板の欠陥の原因となって
いた。
Ｈ膜は低温（〜２５０℃）で形成でき、ＳｉＯ2 等他の
無機絶縁膜に比べて比誘電率が大きい特長があり、ＴＦ
Ｔのゲート絶縁膜として用いると極めて良好なトランジ
スタ特性を得ることができる。しかし、ＳｉＮ：Ｈ膜に
ピンホール等が存在するとソース〜ゲート間又はドレイ
ン〜ゲート間のショートの原因となり表示パネル上には
ライン欠陥として現れＴＦＴ基板の欠陥の原因となって
いた。
【０００４】近年では、ＴＦＴの大面積、高精細化に伴
い、ＴＦＴの数及びソース線、ゲート線の引き出し線数
が増大し、ソース線とゲート線、又はドレイン線とゲー
ト線がＳｉＮ：Ｈ膜等の絶縁層を介して重なり合う部分
の数が多くなる。このためＳｉＮ：Ｈ膜等の絶縁層に絶
縁不良があるとＴＦＴ基板の製造歩留が著しく低下す
る。
い、ＴＦＴの数及びソース線、ゲート線の引き出し線数
が増大し、ソース線とゲート線、又はドレイン線とゲー
ト線がＳｉＮ：Ｈ膜等の絶縁層を介して重なり合う部分
の数が多くなる。このためＳｉＮ：Ｈ膜等の絶縁層に絶
縁不良があるとＴＦＴ基板の製造歩留が著しく低下す
る。
【０００５】
【発明が解決しようとする課題】本発明は、ＳｉＮ：Ｈ
膜等の絶縁層のピンホールに起因するＴＦＴ基板の不良
を著しく低減させ、液晶表示装置の製造歩留を向上する
ＴＦＴの製造法を提供することを目的とする。
膜等の絶縁層のピンホールに起因するＴＦＴ基板の不良
を著しく低減させ、液晶表示装置の製造歩留を向上する
ＴＦＴの製造法を提供することを目的とする。
【０００６】
【課題を解決するための手段及び作用】本発明は、絶縁
性基板上に金属膜を設ける工程、該金属膜がゲート線と
なる様にパターニングし、該パターニングした金属膜を
陽極酸化処理に付することによって、金属膜を覆った５
０Å〜５００Å厚の陽極酸化金属膜を設ける工程、該陽
極酸化金属膜を覆った水素原子及び窒素原子を含有する
窒化シリコン層を２５０℃以下のプラズマＣＶＤによっ
て設ける工程、及び該窒化シリコン層の上にアモルファ
スシリコン層と、ソースとドレインとを設ける工程を有
することを特徴とする薄膜トランジスタの製造法であ
る。
性基板上に金属膜を設ける工程、該金属膜がゲート線と
なる様にパターニングし、該パターニングした金属膜を
陽極酸化処理に付することによって、金属膜を覆った５
０Å〜５００Å厚の陽極酸化金属膜を設ける工程、該陽
極酸化金属膜を覆った水素原子及び窒素原子を含有する
窒化シリコン層を２５０℃以下のプラズマＣＶＤによっ
て設ける工程、及び該窒化シリコン層の上にアモルファ
スシリコン層と、ソースとドレインとを設ける工程を有
することを特徴とする薄膜トランジスタの製造法であ
る。
【０００７】
【実施例】添付の図面に基づいて本発明を説明する。
【０００８】図１は、本発明の実施例により作製された
Ａ，Ｍ型ＴＦＴ基板を示す平面図である。図中１はガラ
ス等のＴＦＴ側絶縁基板、２は酸化処理可能な金属（例
えばＡｌ，Ｔａ，Ｍｏ，Ｃｒ，ＮｉＣｒ等）を基板１上
にパターニングしたゲート線、３はＩＴＯ等の画素電
極、４はアモルファスシリコン等の半導体層、５はソー
ス線、６はドレイン線である。
Ａ，Ｍ型ＴＦＴ基板を示す平面図である。図中１はガラ
ス等のＴＦＴ側絶縁基板、２は酸化処理可能な金属（例
えばＡｌ，Ｔａ，Ｍｏ，Ｃｒ，ＮｉＣｒ等）を基板１上
にパターニングしたゲート線、３はＩＴＯ等の画素電
極、４はアモルファスシリコン等の半導体層、５はソー
ス線、６はドレイン線である。
【０００９】図２（ａ）、図２（ｂ）はそれぞれ図１の
Ａ−Ａ’断面、Ｂ−Ｂ’断面を示した断面図である。７
はプラズマＣＶＤ法を用いて形成したＳｉＮ：Ｈ層等の
ゲート絶縁層、８はｎ+ アモルファスシリコン層、９は
ゲート線２の表面をたとえば陽極酸化して得られた絶縁
層である。
Ａ−Ａ’断面、Ｂ−Ｂ’断面を示した断面図である。７
はプラズマＣＶＤ法を用いて形成したＳｉＮ：Ｈ層等の
ゲート絶縁層、８はｎ+ アモルファスシリコン層、９は
ゲート線２の表面をたとえば陽極酸化して得られた絶縁
層である。
【００１０】以下、ゲート線としてＡｌを用いた本実施
例を説明する。図３（ａ）〜（ｅ）は絶縁層としてプラ
ズマＣＶＤ ＳｉＮ：Ｈ膜とＡｌ陽極酸化膜を用いた場
合のＴＦＴ側基板の製造工程の一例を示したものであ
る。ガラス等の絶縁基板１上にＡｌゲート線２をパター
ニングし、表面にＡｌ2 Ｏ3 絶縁層９を陽極酸化により
形成する。次に画素電極３をＩＴＯ等の透明導電膜で形
成し、さらにプラズマＣＶＤ法を用いてＳｉＮ：Ｈのゲ
ート絶縁層７、アモルファスシリコンの半導体層４、ｎ
+ アモルファスシリコン層８を堆積し、通常のホトリソ
・プロセスにより所定の形状にパターニングし、最後に
ソース線５、ドレイン線６を形成する。
例を説明する。図３（ａ）〜（ｅ）は絶縁層としてプラ
ズマＣＶＤ ＳｉＮ：Ｈ膜とＡｌ陽極酸化膜を用いた場
合のＴＦＴ側基板の製造工程の一例を示したものであ
る。ガラス等の絶縁基板１上にＡｌゲート線２をパター
ニングし、表面にＡｌ2 Ｏ3 絶縁層９を陽極酸化により
形成する。次に画素電極３をＩＴＯ等の透明導電膜で形
成し、さらにプラズマＣＶＤ法を用いてＳｉＮ：Ｈのゲ
ート絶縁層７、アモルファスシリコンの半導体層４、ｎ
+ アモルファスシリコン層８を堆積し、通常のホトリソ
・プロセスにより所定の形状にパターニングし、最後に
ソース線５、ドレイン線６を形成する。
【００１１】Ａｌゲート線の酸化処理は、陽極酸化法に
よることが好ましく図４に示した様にゲート電極パター
ニング後、ゲート配線取出し部分を除いて電解液中に浸
し、ゲートＡｌを陽極として、所定の化成電圧を一定時
間保ち陽極酸化を行なう。電解液としては、ホウ酸アン
モニウム（ＮＨ4 ・Ｂ5 Ｏ5 ）１％水溶液あるいは、酒
石酸（ＣＨ2 （ＯＨ）2 ・（ＣＯＯＨ）2 ）３％水溶液
をアンモニアでＰＨ６〜７に調整した溶液１に対しプロ
ピレングリコール（ＣＨ3 ＣＨ（ＯＨ）ＣＨ2ＯＨ）を
３の割合で混合した溶液を用いた。上記の方法で形成し
たＡｌ2 Ｏ3 は、緻密でピンホールのない無孔質な膜で
あり、また、Ａｌ2 Ｏ3 の膜厚が化成電圧に比例するこ
とから膜厚制御が容易である等の特長がある。
よることが好ましく図４に示した様にゲート電極パター
ニング後、ゲート配線取出し部分を除いて電解液中に浸
し、ゲートＡｌを陽極として、所定の化成電圧を一定時
間保ち陽極酸化を行なう。電解液としては、ホウ酸アン
モニウム（ＮＨ4 ・Ｂ5 Ｏ5 ）１％水溶液あるいは、酒
石酸（ＣＨ2 （ＯＨ）2 ・（ＣＯＯＨ）2 ）３％水溶液
をアンモニアでＰＨ６〜７に調整した溶液１に対しプロ
ピレングリコール（ＣＨ3 ＣＨ（ＯＨ）ＣＨ2ＯＨ）を
３の割合で混合した溶液を用いた。上記の方法で形成し
たＡｌ2 Ｏ3 は、緻密でピンホールのない無孔質な膜で
あり、また、Ａｌ2 Ｏ3 の膜厚が化成電圧に比例するこ
とから膜厚制御が容易である等の特長がある。
【００１２】表１に絶縁層としてＳｉＮ：Ｈ及び陽極酸
化Ａｌ2 Ｏ3 二層構造を用いた場合と従来例のＳｉＮ：
Ｈのみの場合のショート発生確率を実際にＴＦＴ基板を
作成して比較した結果を示す。表１から明らかなように
Ａｌ2 Ｏ3 を２００Å以上形成すればソース〜ゲート間
又はドレイン〜ゲート間のショート発生確率が大幅に減
少する。また、Ａｌ2 Ｏ3 の膜厚が約５００Å以下であ
れば、従来例の場合とトランジスタ特性にほとんど差が
ないことがわかった。
化Ａｌ2 Ｏ3 二層構造を用いた場合と従来例のＳｉＮ：
Ｈのみの場合のショート発生確率を実際にＴＦＴ基板を
作成して比較した結果を示す。表１から明らかなように
Ａｌ2 Ｏ3 を２００Å以上形成すればソース〜ゲート間
又はドレイン〜ゲート間のショート発生確率が大幅に減
少する。また、Ａｌ2 Ｏ3 の膜厚が約５００Å以下であ
れば、従来例の場合とトランジスタ特性にほとんど差が
ないことがわかった。
【００１３】
【表１】
【００１４】また、他の実施例として、すべてのゲート
線が短絡する様にパターニングしておき、駆動回路との
接続部等陽極酸化膜が不要な部分をフォトレジスト（例
えば：ＡＺ−１３５０Ｊ）で覆って陽極酸化を行なう方
法もある。短絡したゲート線は、ＴＦＴ基板完成後にレ
ーザー等によって切断すればよい。
線が短絡する様にパターニングしておき、駆動回路との
接続部等陽極酸化膜が不要な部分をフォトレジスト（例
えば：ＡＺ−１３５０Ｊ）で覆って陽極酸化を行なう方
法もある。短絡したゲート線は、ＴＦＴ基板完成後にレ
ーザー等によって切断すればよい。
【００１５】
【発明の効果】以上説明したように、本発明は、ゲート
電極を陽極酸化して陽極酸化金属膜を形成し、その上に
低温プラズマＣＶＤ法によりＳｉＮ：Ｈを設けて、ゲー
ト〜ドレイン間及びソース〜ゲート間の線間絶縁層を構
成するため、ショート発生率を著しく減少させたＴＦＴ
基板が得られ、その結果、マトリクス型液晶表示装置の
製造歩留を飛躍的に向上させることができる。
電極を陽極酸化して陽極酸化金属膜を形成し、その上に
低温プラズマＣＶＤ法によりＳｉＮ：Ｈを設けて、ゲー
ト〜ドレイン間及びソース〜ゲート間の線間絶縁層を構
成するため、ショート発生率を著しく減少させたＴＦＴ
基板が得られ、その結果、マトリクス型液晶表示装置の
製造歩留を飛躍的に向上させることができる。
【００１６】また、絶縁層の構成はＳｉＮ：Ｈ及びＡｌ
2 Ｏ3 に限らず無機絶縁膜と金属の酸化膜の組み合わせ
であれば、本発明の範囲に含まれることは言うまでもな
い。
2 Ｏ3 に限らず無機絶縁膜と金属の酸化膜の組み合わせ
であれば、本発明の範囲に含まれることは言うまでもな
い。
【００１７】また、本発明により得られるＴＦＴにおい
ては、ソース線及びドレイン線と半導体層とがｎ+ 層を
介して接続されているため、オーミックコンタクトが得
られ、良好なスイッチング特性が実現する。
ては、ソース線及びドレイン線と半導体層とがｎ+ 層を
介して接続されているため、オーミックコンタクトが得
られ、良好なスイッチング特性が実現する。
【図１】本発明の一実施例により製造されるアクティブ
・マトリクス型薄膜トランジスタ基板を示す平面図であ
る。
・マトリクス型薄膜トランジスタ基板を示す平面図であ
る。
【図２】図１のＡ−Ａ’断面及びＢ−Ｂ’断面を示す図
である。
である。
【図３】本発明の一実施例の工程断面図である。
【図４】陽極酸化装置の説明図である。
１ ＴＦＴ側絶縁基板 ２ ゲート線 ３ 画素電極 ４ 半導体層 ５ ソース線 ６ ドレイン線 ７ ゲート絶縁層 ８ ｎ+ アモルファスシリコン層 ９ 絶縁層
【手続補正書】
【提出日】平成６年１０月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 薄膜トランジスタの製造法
Claims (1)
- 【請求項１】 絶縁性基板上に金属膜を設ける工程、該
金属膜がゲート線となる様にパターニングし、該パター
ニングした金属膜を陽極酸化処理に付することによっ
て、金属膜を覆った５０Å〜５００Å厚の陽極酸化金属
膜を設ける工程、該陽極酸化金属膜を覆った水素原子及
び窒素原子を含有する窒化シリコン層を２５０℃以下の
プラズマＣＶＤによって設ける工程、及び該窒化シリコ
ン層の上にアモルファスシリコン層と、ソースとドレイ
ンとを設ける工程を有することを特徴とする薄膜トラン
ジスタの製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8727094A JPH07147414A (ja) | 1994-04-04 | 1994-04-04 | 薄膜トランジスタの製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8727094A JPH07147414A (ja) | 1994-04-04 | 1994-04-04 | 薄膜トランジスタの製造法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22910297A Division JPH1093105A (ja) | 1997-08-26 | 1997-08-26 | アクティブマトリクス回路の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07147414A true JPH07147414A (ja) | 1995-06-06 |
Family
ID=13910080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8727094A Pending JPH07147414A (ja) | 1994-04-04 | 1994-04-04 | 薄膜トランジスタの製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07147414A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58199564A (ja) * | 1982-05-17 | 1983-11-19 | Canon Inc | 半導体素子 |
| JPS59172774A (ja) * | 1983-03-22 | 1984-09-29 | Nec Corp | アモルファスシリコン薄膜トランジスタ |
-
1994
- 1994-04-04 JP JP8727094A patent/JPH07147414A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58199564A (ja) * | 1982-05-17 | 1983-11-19 | Canon Inc | 半導体素子 |
| JPS59172774A (ja) * | 1983-03-22 | 1984-09-29 | Nec Corp | アモルファスシリコン薄膜トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960702 |