JPH1093105A - アクティブマトリクス回路の製造法 - Google Patents
アクティブマトリクス回路の製造法Info
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- JPH1093105A JPH1093105A JP22910297A JP22910297A JPH1093105A JP H1093105 A JPH1093105 A JP H1093105A JP 22910297 A JP22910297 A JP 22910297A JP 22910297 A JP22910297 A JP 22910297A JP H1093105 A JPH1093105 A JP H1093105A
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Abstract
(57)【要約】
【目的】 ＴＦＴ基板の不良を防止して、液晶表示装置
の製造歩留を向上する。 【構成】 基板１上に形成したトランジスタ・ゲート線
部２を陽極酸化して陽極酸化金属膜９を形成し、その上
に低温プラズマＣＶＤ法によってＳｉＮ：Ｈ層７を設
け、ドレイン６及びソース５と、トランジスタ・ゲート
線部２との間の絶縁層とする。
の製造歩留を向上する。 【構成】 基板１上に形成したトランジスタ・ゲート線
部２を陽極酸化して陽極酸化金属膜９を形成し、その上
に低温プラズマＣＶＤ法によってＳｉＮ：Ｈ層７を設
け、ドレイン６及びソース５と、トランジスタ・ゲート
線部２との間の絶縁層とする。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型（以下、Ａ，Ｍ型と称す）の薄膜トランジスタ基
板（以下ＴＦＴ基板と称す）のアクティブマトリクス回
路の製造法に関するものである。
クス型（以下、Ａ，Ｍ型と称す）の薄膜トランジスタ基
板（以下ＴＦＴ基板と称す）のアクティブマトリクス回
路の製造法に関するものである。
【０００２】
【従来の技術】従来、Ａ，Ｍ型ＴＦＴ基板は、ガラス等
の絶縁基板上にＡｌ，Ｔａ，Ｍｏ，Ｃｒ，ＮｉＣｒ…等
でゲート線をパターニングし、次に酸化インジウム〜ス
ズ酸化物膜（以下、ＩＴＯと称す）等の透明導電膜で画
素を形成し、さらに絶縁層としてＳｉＮ：Ｈ膜、半導体
層として、アモルファスシリコン層、ソース、ドレイン
電極とオーミックコンタクトをとるためのｎ+ アモルフ
ァスシリコン層を堆積し、通常のホトリソプロセスによ
り所定の形状にパターニングし、最後にソース線、ドレ
イン線をＡｌ，Ｔａ，Ｍｏ，Ｃｒ，ＮｉＣｒ等で形成す
るという工程で製造される（下ゲートスタガー型ＴＦ
Ｔ）。この場合、ＳｉＮ：Ｈ層は、ゲート絶縁層とソー
ス、ゲート間の線間絶縁層を兼ねている。
の絶縁基板上にＡｌ，Ｔａ，Ｍｏ，Ｃｒ，ＮｉＣｒ…等
でゲート線をパターニングし、次に酸化インジウム〜ス
ズ酸化物膜（以下、ＩＴＯと称す）等の透明導電膜で画
素を形成し、さらに絶縁層としてＳｉＮ：Ｈ膜、半導体
層として、アモルファスシリコン層、ソース、ドレイン
電極とオーミックコンタクトをとるためのｎ+ アモルフ
ァスシリコン層を堆積し、通常のホトリソプロセスによ
り所定の形状にパターニングし、最後にソース線、ドレ
イン線をＡｌ，Ｔａ，Ｍｏ，Ｃｒ，ＮｉＣｒ等で形成す
るという工程で製造される（下ゲートスタガー型ＴＦ
Ｔ）。この場合、ＳｉＮ：Ｈ層は、ゲート絶縁層とソー
ス、ゲート間の線間絶縁層を兼ねている。
【０００３】プラズマＣＶＤ法により形成したＳｉＮ：
Ｈ膜は低温（〜２５０℃）で形成でき、ＳｉＯ2 等他の
無機絶縁膜に比べて比誘電率が大きい特長があり、ＴＦ
Ｔのゲート絶縁膜として用いると極めて良好なトランジ
スタ特性を得ることができる。しかし、ＳｉＮ：Ｈ膜に
ピンホール等が存在するとソース〜ゲート間又はドレイ
ン〜ゲート間のショートの原因となり表示パネル上には
ライン欠陥として現れＴＦＴ基板の欠陥の原因となって
いた。
Ｈ膜は低温（〜２５０℃）で形成でき、ＳｉＯ2 等他の
無機絶縁膜に比べて比誘電率が大きい特長があり、ＴＦ
Ｔのゲート絶縁膜として用いると極めて良好なトランジ
スタ特性を得ることができる。しかし、ＳｉＮ：Ｈ膜に
ピンホール等が存在するとソース〜ゲート間又はドレイ
ン〜ゲート間のショートの原因となり表示パネル上には
ライン欠陥として現れＴＦＴ基板の欠陥の原因となって
いた。
【０００４】近年では、ＴＦＴの大面積、高精細化に伴
い、ＴＦＴの数及びソース線、ゲート線の引き出し線数
が増大し、ソース線とゲート線、又はドレイン線とゲー
ト線がＳｉＮ：Ｈ膜等の絶縁層を介して重なり合う部分
の数が多くなる。このためＳｉＮ：Ｈ膜等の絶縁層に絶
縁不良があるとＴＦＴ基板の製造歩留が著しく低下す
る。
い、ＴＦＴの数及びソース線、ゲート線の引き出し線数
が増大し、ソース線とゲート線、又はドレイン線とゲー
ト線がＳｉＮ：Ｈ膜等の絶縁層を介して重なり合う部分
の数が多くなる。このためＳｉＮ：Ｈ膜等の絶縁層に絶
縁不良があるとＴＦＴ基板の製造歩留が著しく低下す
る。
【０００５】
【発明が解決しようとする課題】本発明は、ＳｉＮ：Ｈ
膜等の絶縁層のピンホールに起因するＴＦＴ基板の不良
を著しく低減させ、液晶表示装置の製造歩留を向上する
アクティブマトリクス回路の製造法を提供することを目
的とする。
膜等の絶縁層のピンホールに起因するＴＦＴ基板の不良
を著しく低減させ、液晶表示装置の製造歩留を向上する
アクティブマトリクス回路の製造法を提供することを目
的とする。
【０００６】
【課題を解決するための手段】本発明は、絶縁性基板上
にアルミニウム、タンタル、モリブデン、クロム又はニ
ッケル・クロムからなる金属膜を設ける工程、複数の薄
膜トランジスタを構成するトランジスタ・ゲート線部と
該トランジスタ・ゲート線部から延長配線した延長ゲー
ト線部とからなるゲート線が互いに短絡するように該金
属膜をパターニングし、ゲート線取り出し部分を除い
て、該パターニングした金属膜を電解質液中に浸漬し、
該金属膜を陽極に設定して、該陽極と陰極との間に、該
金属膜に膜厚が５０〜５００Åの陽極酸化金属膜が形成
されるように電圧印加を施す工程、前記複数のゲート線
を短絡させている部分を切断する工程、該陽極酸化金属
膜を覆った水素原子及び窒素原子を含有する窒化シリコ
ン層を２５０℃以下のプラズマＣＶＤによって設ける工
程、該窒化シリコン層の上にアモルファスシリコン層を
設け、ソースとドレインとを設けることによって薄膜ト
ランジスタを形成する工程、及び前記陽極酸化金属膜で
覆った複数の延長ゲート線部の上に、該陽極酸化金属膜
及び前記窒化シリコン層を介してソース線を交差させて
設ける工程を有することを特徴とするアクティブマトリ
クス回路の製造法である。
にアルミニウム、タンタル、モリブデン、クロム又はニ
ッケル・クロムからなる金属膜を設ける工程、複数の薄
膜トランジスタを構成するトランジスタ・ゲート線部と
該トランジスタ・ゲート線部から延長配線した延長ゲー
ト線部とからなるゲート線が互いに短絡するように該金
属膜をパターニングし、ゲート線取り出し部分を除い
て、該パターニングした金属膜を電解質液中に浸漬し、
該金属膜を陽極に設定して、該陽極と陰極との間に、該
金属膜に膜厚が５０〜５００Åの陽極酸化金属膜が形成
されるように電圧印加を施す工程、前記複数のゲート線
を短絡させている部分を切断する工程、該陽極酸化金属
膜を覆った水素原子及び窒素原子を含有する窒化シリコ
ン層を２５０℃以下のプラズマＣＶＤによって設ける工
程、該窒化シリコン層の上にアモルファスシリコン層を
設け、ソースとドレインとを設けることによって薄膜ト
ランジスタを形成する工程、及び前記陽極酸化金属膜で
覆った複数の延長ゲート線部の上に、該陽極酸化金属膜
及び前記窒化シリコン層を介してソース線を交差させて
設ける工程を有することを特徴とするアクティブマトリ
クス回路の製造法である。
【０００７】
【発明の実施の形態】添付の図面に基づいて本発明を説
明する。
明する。
【０００８】図１は、本発明の一実施形態により作製さ
れたＡ，Ｍ型ＴＦＴ基板を示す平面図である。図中１は
ガラス等のＴＦＴ側絶縁基板、２及び２′は酸化処理可
能な金属（Ａｌ，Ｔａ，Ｍｏ，Ｃｒ又はＮｉＣｒからな
る）を基板１上にパターニングしたゲート線、３はＩＴ
Ｏ等の画素電極、４はアモルファスシリコン等の半導体
層、５はソース線、６はドレイン線である。
れたＡ，Ｍ型ＴＦＴ基板を示す平面図である。図中１は
ガラス等のＴＦＴ側絶縁基板、２及び２′は酸化処理可
能な金属（Ａｌ，Ｔａ，Ｍｏ，Ｃｒ又はＮｉＣｒからな
る）を基板１上にパターニングしたゲート線、３はＩＴ
Ｏ等の画素電極、４はアモルファスシリコン等の半導体
層、５はソース線、６はドレイン線である。
【０００９】図２（ａ）、図２（ｂ）はそれぞれ図１の
Ａ−Ａ’断面、Ｂ−Ｂ’断面を示した断面図である。７
はプラズマＣＶＤ法を用いて形成したＳｉＮ：Ｈ層のゲ
ート絶縁層、８はｎ+ アモルファスシリコン層、９はゲ
ート線２及び２′の表面を陽極酸化して得られた絶縁層
である。
Ａ−Ａ’断面、Ｂ−Ｂ’断面を示した断面図である。７
はプラズマＣＶＤ法を用いて形成したＳｉＮ：Ｈ層のゲ
ート絶縁層、８はｎ+ アモルファスシリコン層、９はゲ
ート線２及び２′の表面を陽極酸化して得られた絶縁層
である。
【００１０】以下、ゲート線としてＡｌを用いた本発明
の実施形態を説明する。図３（ａ）〜（ｅ）は絶縁層と
してプラズマＣＶＤ ＳｉＮ：Ｈ膜とＡｌ陽極酸化膜を
用いた場合のＴＦＴ側基板の製造工程の一例を示したも
のである。ガラス等の絶縁基板１上にＡｌゲート線２を
パターニングし、表面にＡｌ2 Ｏ3 絶縁層９を陽極酸化
により形成する。次に画素電極３をＩＴＯ等の透明導電
膜で形成し、さらにプラズマＣＶＤ法を用いてＳｉＮ：
Ｈのゲート絶縁層７、アモルファスシリコンの半導体層
４、ｎ+ アモルファスシリコン層８を堆積し、通常のホ
トリソ・プロセスにより所定の形状にパターニングし、
最後にソース線５、ドレイン線６を形成する。
の実施形態を説明する。図３（ａ）〜（ｅ）は絶縁層と
してプラズマＣＶＤ ＳｉＮ：Ｈ膜とＡｌ陽極酸化膜を
用いた場合のＴＦＴ側基板の製造工程の一例を示したも
のである。ガラス等の絶縁基板１上にＡｌゲート線２を
パターニングし、表面にＡｌ2 Ｏ3 絶縁層９を陽極酸化
により形成する。次に画素電極３をＩＴＯ等の透明導電
膜で形成し、さらにプラズマＣＶＤ法を用いてＳｉＮ：
Ｈのゲート絶縁層７、アモルファスシリコンの半導体層
４、ｎ+ アモルファスシリコン層８を堆積し、通常のホ
トリソ・プロセスにより所定の形状にパターニングし、
最後にソース線５、ドレイン線６を形成する。
【００１１】Ａｌゲート線の酸化処理は、陽極酸化法に
よる。図４に示した様にゲート線パターニング後、ゲー
ト線取出し部分を除いて電解液中に浸し、ゲートＡｌを
陽極として、所定の化成電圧を一定時間保ち陽極酸化を
行なう。電解液としては、ホウ酸アンモニウム（ＮＨ4
・Ｂ5 Ｏ5 ）１％水溶液あるいは、酒石酸（ＣＨ2 （Ｏ
Ｈ）2 ・（ＣＯＯＨ）2 ）３％水溶液をアンモニアでＰ
Ｈ６〜７に調整した溶液１に対しプロピレングリコール
（ＣＨ3 ＣＨ（ＯＨ）ＣＨ2 ＯＨ）を３の割合で混合し
た溶液を用いた。上記の方法で形成したＡｌ2 Ｏ3 は、
緻密でピンホールのない無孔質な膜であり、また、Ａｌ
2 Ｏ3 の膜厚が化成電圧に比例することから膜厚制御が
容易である等の特長がある。
よる。図４に示した様にゲート線パターニング後、ゲー
ト線取出し部分を除いて電解液中に浸し、ゲートＡｌを
陽極として、所定の化成電圧を一定時間保ち陽極酸化を
行なう。電解液としては、ホウ酸アンモニウム（ＮＨ4
・Ｂ5 Ｏ5 ）１％水溶液あるいは、酒石酸（ＣＨ2 （Ｏ
Ｈ）2 ・（ＣＯＯＨ）2 ）３％水溶液をアンモニアでＰ
Ｈ６〜７に調整した溶液１に対しプロピレングリコール
（ＣＨ3 ＣＨ（ＯＨ）ＣＨ2 ＯＨ）を３の割合で混合し
た溶液を用いた。上記の方法で形成したＡｌ2 Ｏ3 は、
緻密でピンホールのない無孔質な膜であり、また、Ａｌ
2 Ｏ3 の膜厚が化成電圧に比例することから膜厚制御が
容易である等の特長がある。
【００１２】表１に絶縁層としてＳｉＮ：Ｈ及び陽極酸
化Ａｌ2 Ｏ3 二層構造を用いた場合と従来例のＳｉＮ：
Ｈのみの場合のショート発生確率を実際にＴＦＴ基板を
作成して比較した結果を示す。表１から明らかなように
Ａｌ2 Ｏ3 を２００Å以上形成すればソース〜ゲート間
又はドレイン〜ゲート間のショート発生確率が大幅に減
少する。また、Ａｌ2 Ｏ3 の膜厚が約５００Å以下であ
れば、従来例の場合とトランジスタ特性にほとんど差が
なく、一方、膜厚が５００Åを超えるとトランジスタ特
性が低下する。
化Ａｌ2 Ｏ3 二層構造を用いた場合と従来例のＳｉＮ：
Ｈのみの場合のショート発生確率を実際にＴＦＴ基板を
作成して比較した結果を示す。表１から明らかなように
Ａｌ2 Ｏ3 を２００Å以上形成すればソース〜ゲート間
又はドレイン〜ゲート間のショート発生確率が大幅に減
少する。また、Ａｌ2 Ｏ3 の膜厚が約５００Å以下であ
れば、従来例の場合とトランジスタ特性にほとんど差が
なく、一方、膜厚が５００Åを超えるとトランジスタ特
性が低下する。
【００１３】
【表１】
【００１４】また、各アルミニウム・ゲート線を互いに
独立絶縁状態において陽極酸化させたことによって、Ｔ
ＦＴの陽極酸化金属膜の膜厚が１００〜６００Åの範囲
にわたってばらついているアクティブマトリクス回路を
比較例として下記表２に示す。下記表２に示すように、
陽極酸化金属膜の膜厚が５００Åを超えてばらつくと、
カラー表示の場合には、所定の色の表示ができないこと
がわかった。
独立絶縁状態において陽極酸化させたことによって、Ｔ
ＦＴの陽極酸化金属膜の膜厚が１００〜６００Åの範囲
にわたってばらついているアクティブマトリクス回路を
比較例として下記表２に示す。下記表２に示すように、
陽極酸化金属膜の膜厚が５００Åを超えてばらつくと、
カラー表示の場合には、所定の色の表示ができないこと
がわかった。
【００１５】
【表２】
【００１６】さらに、本発明においては、上記陽極酸化
工程において、すべてのゲート線が短絡する様にパター
ニングしておき、ＴＦＴ基板完成後に該ゲート線を短絡
させている部分をレーザー等によって切断する。
工程において、すべてのゲート線が短絡する様にパター
ニングしておき、ＴＦＴ基板完成後に該ゲート線を短絡
させている部分をレーザー等によって切断する。
【００１７】
【発明の効果】以上説明したように、本発明は、ゲート
線を陽極酸化して陽極酸化金属膜を形成し、その上に低
温プラズマＣＶＤ法によりＳｉＮ：Ｈを設けて、ゲート
〜ドレイン間及びソース〜ゲート間の線間絶縁層を構成
するため、ショート発生率を著しく減少させたＴＦＴ基
板が得られ、その結果、マトリクス型液晶表示装置の製
造歩留を飛躍的に向上させることができる。
線を陽極酸化して陽極酸化金属膜を形成し、その上に低
温プラズマＣＶＤ法によりＳｉＮ：Ｈを設けて、ゲート
〜ドレイン間及びソース〜ゲート間の線間絶縁層を構成
するため、ショート発生率を著しく減少させたＴＦＴ基
板が得られ、その結果、マトリクス型液晶表示装置の製
造歩留を飛躍的に向上させることができる。
【００１８】また、本発明により得られるＴＦＴにおい
ては、ソース線及びドレイン線と半導体層とがｎ+ 層を
介して接続されているため、オーミックコンタクトが得
られ、良好なスイッチング特性が実現する。
ては、ソース線及びドレイン線と半導体層とがｎ+ 層を
介して接続されているため、オーミックコンタクトが得
られ、良好なスイッチング特性が実現する。
【図１】本発明の一実施形態により製造されるアクティ
ブ・マトリクス型薄膜トランジスタ基板を示す平面図で
ある。
ブ・マトリクス型薄膜トランジスタ基板を示す平面図で
ある。
【図２】図１のＡ−Ａ’断面及びＢ−Ｂ’断面を示す図
である。
である。
【図３】本発明の一実施形態の工程断面図である。
【図４】陽極酸化装置の説明図である。
１ ＴＦＴ側絶縁基板 ２ トランジスタ・ゲート線部 ２′ 延長ゲート線部 ３ 画素電極 ４ 半導体層 ５ ソース線 ６ ドレイン線 ７ ゲート絶縁層 ８ ｎ+ アモルファスシリコン層 ９ 絶縁層
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１３Ｚ ６１６Ｋ ６１７Ｕ ６１７Ｖ ６１７Ｗ
Claims (1)
- 【請求項１】 絶縁性基板上にアルミニウム、タンタ
ル、モリブデン、クロム又はニッケル・クロムからなる
金属膜を設ける工程、複数の薄膜トランジスタを構成す
るトランジスタ・ゲート線部と該トランジスタ・ゲート
線部から延長配線した延長ゲート線部とからなるゲート
線が互いに短絡するように該金属膜をパターニングし、
ゲート線取り出し部分を除いて、該パターニングした金
属膜を電解質液中に浸漬し、該金属膜を陽極に設定し
て、該陽極と陰極との間に、該金属膜に膜厚５０〜５０
０Åの陽極酸化金属膜が形成されるように電圧印加を施
す工程、前記複数のゲート線を短絡させている部分を切
断する工程、該陽極酸化金属膜を覆った水素原子及び窒
素原子を含有する窒化シリコン層を２５０℃以下のプラ
ズマＣＶＤによって設ける工程、該窒化シリコン層の上
にアモルファスシリコン層を設け、ソースとドレインと
を設けることによって薄膜トランジスタを形成する工
程、及び前記陽極酸化金属膜で覆った複数の延長ゲート
線部の上に、該陽極酸化金属膜及び前記窒化シリコン層
を介してソース線を交差させて設ける工程を有すること
を特徴とするアクティブマトリクス回路の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22910297A JPH1093105A (ja) | 1997-08-26 | 1997-08-26 | アクティブマトリクス回路の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22910297A JPH1093105A (ja) | 1997-08-26 | 1997-08-26 | アクティブマトリクス回路の製造法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8727094A Division JPH07147414A (ja) | 1994-04-04 | 1994-04-04 | 薄膜トランジスタの製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1093105A true JPH1093105A (ja) | 1998-04-10 |
Family
ID=16886781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22910297A Pending JPH1093105A (ja) | 1997-08-26 | 1997-08-26 | アクティブマトリクス回路の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1093105A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013075355A1 (zh) * | 2011-11-23 | 2013-05-30 | 深圳市华星光电技术有限公司 | 一种薄膜晶体管、阵列基板及装置和一种制备方法 |
-
1997
- 1997-08-26 JP JP22910297A patent/JPH1093105A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013075355A1 (zh) * | 2011-11-23 | 2013-05-30 | 深圳市华星光电技术有限公司 | 一种薄膜晶体管、阵列基板及装置和一种制备方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981201 |