JPH0828510B2 - 薄膜トランジスタの形成方法 - Google Patents
薄膜トランジスタの形成方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Description
【発明の詳細な説明】 〔概要〕 本発明は薄膜トランジスタにおいて、ゲート電極側面
部での電流リークや短絡により発生する動作不良の問題
を解決するために、所定の保護膜をマスクとしてゲート
電極に陽極酸化法を施し、ゲート電極側面を絶縁物化す
ることにより、リークや短絡の発生防止を図ったもので
ある。
部での電流リークや短絡により発生する動作不良の問題
を解決するために、所定の保護膜をマスクとしてゲート
電極に陽極酸化法を施し、ゲート電極側面を絶縁物化す
ることにより、リークや短絡の発生防止を図ったもので
ある。
本発明は、表示装置のアドレス等に用いる薄膜トラン
ジスタの形成方法に関する。
ジスタの形成方法に関する。
液晶等の平面形ディスプレイ装置の大型化に対する要
求は、近年ますます強くなり、これに伴ってアクティブ
マトリクスやデータアドレスに用いる薄膜トランジスタ
の実用化が急がれている。この薄膜トランジスタの低コ
スト化を図るためには、簡便で安定且つ信頼性の高い構
造とプロセスの開発が必要不可欠である。
求は、近年ますます強くなり、これに伴ってアクティブ
マトリクスやデータアドレスに用いる薄膜トランジスタ
の実用化が急がれている。この薄膜トランジスタの低コ
スト化を図るためには、簡便で安定且つ信頼性の高い構
造とプロセスの開発が必要不可欠である。
先に述べた簡略な構造及びプロセスを実現するための
一つの手段として、素子を構成する各層のうちの何個か
を連続的に積層し、これらの形状を１枚のマスクを用い
てエッチングやリフトオフ法により形成する方法が考え
られる。
一つの手段として、素子を構成する各層のうちの何個か
を連続的に積層し、これらの形状を１枚のマスクを用い
てエッチングやリフトオフ法により形成する方法が考え
られる。
第３図（ａ）〜（ｃ）に上に述べた簡略な構造を持つ
薄膜トランジスタの従来の構造を示す。同図（ｂ）は各
部の配置を示す平面図、同図（ａ）はＡ−Ａ矢視部断面
拡大図である。
薄膜トランジスタの従来の構造を示す。同図（ｂ）は各
部の配置を示す平面図、同図（ａ）はＡ−Ａ矢視部断面
拡大図である。
図中、１はガラス等からなる絶縁基板、２はドレイン
電極を形成するIn2O3（ITO）膜,Cr膜等からなる電極、
３は電極２上に形成されたn+a-Si層等からなるコンタク
ト層、４はa-Si:H層等からなる活性層、５はSiN膜，SiO
2膜等からなるゲート絶縁膜、６はAl膜等からなるゲー
ト電極（バスライン）である。
電極を形成するIn2O3（ITO）膜,Cr膜等からなる電極、
３は電極２上に形成されたn+a-Si層等からなるコンタク
ト層、４はa-Si:H層等からなる活性層、５はSiN膜，SiO
2膜等からなるゲート絶縁膜、６はAl膜等からなるゲー
ト電極（バスライン）である。
従来の薄膜トランジスタでは、ゲート電極６の側面が
剥きだしになっており、この部分から電流リークを起こ
し、特性不良を引き起こす虞があった。そこで沿面距離
を大きくとるため、サイドエッチング法を用いて、同図
（ｃ）に示すように、ゲート電極６′の側面を長さｄだ
け凹ませる方法も考えられるが、この場合、サイドエッ
チ量の制御が困難であり、ゲート長Ｗが制御できなくな
るという問題がある。
剥きだしになっており、この部分から電流リークを起こ
し、特性不良を引き起こす虞があった。そこで沿面距離
を大きくとるため、サイドエッチング法を用いて、同図
（ｃ）に示すように、ゲート電極６′の側面を長さｄだ
け凹ませる方法も考えられるが、この場合、サイドエッ
チ量の制御が困難であり、ゲート長Ｗが制御できなくな
るという問題がある。
そこで本発明においては、ゲート電極側面から電流リ
ークを生じる虞のない薄膜トランジスタの形成方法を提
供することを目的とする。
ークを生じる虞のない薄膜トランジスタの形成方法を提
供することを目的とする。
本発明においては、絶縁性基板上にドレイン電極兼ド
レインバスラインとなる導電膜，コンタクト層となるn+
a-Si層，活性層となるa-Si:H層，層間絶縁膜，ゲート電
極となる陽極酸化可能な導電膜を積層し、この積層構造
のパターニングを行なって、ゲート電極，ゲート絶縁
膜，活性層を所定のパターンに形成した後、所定の保護
膜をマスクとしてゲート電極に陽極酸化法を施し、ゲー
ト電極側面に陽極酸化膜を形成する。
レインバスラインとなる導電膜，コンタクト層となるn+
a-Si層，活性層となるa-Si:H層，層間絶縁膜，ゲート電
極となる陽極酸化可能な導電膜を積層し、この積層構造
のパターニングを行なって、ゲート電極，ゲート絶縁
膜，活性層を所定のパターンに形成した後、所定の保護
膜をマスクとしてゲート電極に陽極酸化法を施し、ゲー
ト電極側面に陽極酸化膜を形成する。
ゲート電極上面を所定の保護膜で被覆し、これをマス
クとしてゲート電極を陽極酸化することにより、簡単に
ゲート電極側面のみに酸化膜を形成でき、前述の沿面リ
ークを防止できる。このようにして形成された酸化膜の
膜質は良好で、しかも工程の制御性も良い。
クとしてゲート電極を陽極酸化することにより、簡単に
ゲート電極側面のみに酸化膜を形成でき、前述の沿面リ
ークを防止できる。このようにして形成された酸化膜の
膜質は良好で、しかも工程の制御性も良い。
以下本発明の一実施例を、第２図（ａ）〜（ｅ）によ
り説明する。
り説明する。
まず同図（ａ）に示す如く、絶縁性基板，例えばガラ
ス基板１上に、ITO或いはCr等の導電膜とその上にn+a-S
i層を積層し、これらを選択的に除去して、ドレイン電
極兼ドレインバスライン２（以後単にドレイン電極と略
記する），n+a-Siからなるコンタクト層３を形成する。
ス基板１上に、ITO或いはCr等の導電膜とその上にn+a-S
i層を積層し、これらを選択的に除去して、ドレイン電
極兼ドレインバスライン２（以後単にドレイン電極と略
記する），n+a-Siからなるコンタクト層３を形成する。
次いでその上に、同図（ｂ）に示す如く活性層となる
例えばa-Si層8,ゲート絶縁膜となるSiN膜のような絶縁
層9,Al等のゲートメタル層10を連続的に成膜する。
例えばa-Si層8,ゲート絶縁膜となるSiN膜のような絶縁
層9,Al等のゲートメタル層10を連続的に成膜する。
更にその上に、同図（ｃ）に示すように所定のパター
ンを有するレジスト膜11を形成する。
ンを有するレジスト膜11を形成する。
次いで同図（ｄ）に示すように、まずレジスト膜11を
マスクとして、ゲートメタル10のエッチングを行ってゲ
ート電極６を形成し、更に絶縁層9,a-Si層８を同一のレ
ジスト膜をマスクとして連続的にエッチングすることに
より、ゲート絶縁膜5,活性層４を形成する。
マスクとして、ゲートメタル10のエッチングを行ってゲ
ート電極６を形成し、更に絶縁層9,a-Si層８を同一のレ
ジスト膜をマスクとして連続的にエッチングすることに
より、ゲート絶縁膜5,活性層４を形成する。
更に同図（ｅ）に示すように、上記マスクとして用い
たレジスト膜11を除去することなく再びマスクとして用
い、蓚酸（C2O4H2）１パーセント溶液中で、ゲート電極
６に５〜10V程の直流電圧を印加することにより、ゲー
ト電極６に陽極酸化法を施して、ゲート電極６の露出
部，即ち側面を酸化し、陽極酸化膜７を形成する。
たレジスト膜11を除去することなく再びマスクとして用
い、蓚酸（C2O4H2）１パーセント溶液中で、ゲート電極
６に５〜10V程の直流電圧を印加することにより、ゲー
ト電極６に陽極酸化法を施して、ゲート電極６の露出
部，即ち側面を酸化し、陽極酸化膜７を形成する。
このほかに、例えば３パーセント酒石酸アンモニウム
〔(NH4)2C4H4O6〕水溶液を用い、直流電圧を３〜40V,時
間凡そ20分で化成を行うことにより、400〜500Åの酸化
膜が形成できる。
〔(NH4)2C4H4O6〕水溶液を用い、直流電圧を３〜40V,時
間凡そ20分で化成を行うことにより、400〜500Åの酸化
膜が形成できる。
なお陽極酸化を行うため、ゲート電極材料として本実
施例ではAlを用いたが、ゲート電極材料はこれに限定さ
れるものではなく、例えばチタン（Ti），タンタル（T
a），ニオブ（Nb），クロム（Cr）等、陽極酸化可能な
ものであれば如何なる材料を用いてもよいことは言うま
でもない。
施例ではAlを用いたが、ゲート電極材料はこれに限定さ
れるものではなく、例えばチタン（Ti），タンタル（T
a），ニオブ（Nb），クロム（Cr）等、陽極酸化可能な
ものであれば如何なる材料を用いてもよいことは言うま
でもない。
最後にレジスト膜11を除去することにより、第１図に
示したような構造を有するTFTが完成する。
示したような構造を有するTFTが完成する。
このようにして本実施例ではゲート電極のパターニン
グに用いたレジスト膜をそのまま用いて、容易にゲート
電極の陽極酸化を行うことができ、しかも得られたTFT
は、リークの生じやすいゲート電極６の側面だけに陽極
酸化膜７が形成されているため、沿面リークの発生を防
止できる。更に、ゲート電極６上面には陽極酸化膜はで
きないため、コンタクトを取るのに何ら支障はない。
グに用いたレジスト膜をそのまま用いて、容易にゲート
電極の陽極酸化を行うことができ、しかも得られたTFT
は、リークの生じやすいゲート電極６の側面だけに陽極
酸化膜７が形成されているため、沿面リークの発生を防
止できる。更に、ゲート電極６上面には陽極酸化膜はで
きないため、コンタクトを取るのに何ら支障はない。
また、他の実施例としては、例えばゲート材料として
多結晶シリコンを用い、この多結晶シリコン層を保護す
ると同時に低抵抗化するための不順物拡散源として、PS
G（燐・珪酸ガラス）層をゲート電極と同一パターンで
形成するような場合に、上記PSG層を陽極酸化工程のマ
スクとして用いることも可能である。
多結晶シリコンを用い、この多結晶シリコン層を保護す
ると同時に低抵抗化するための不順物拡散源として、PS
G（燐・珪酸ガラス）層をゲート電極と同一パターンで
形成するような場合に、上記PSG層を陽極酸化工程のマ
スクとして用いることも可能である。
以上の如く本発明は、ゲート電極材料及び陽極酸化時
のマスク層材料のいずれも、種々選択し得るものであ
る。
のマスク層材料のいずれも、種々選択し得るものであ
る。
本発明によれば、リークの発生しやすいゲート電極側
面にだけ絶縁膜が形成できるため、リーク電流の発生を
防止でき、その他、コンタクト等には何の影響も及ばな
い。しかも本発明の製造工程は単に工程を一つ追加する
のみでよく、至って容易である。
面にだけ絶縁膜が形成できるため、リーク電流の発生を
防止でき、その他、コンタクト等には何の影響も及ばな
い。しかも本発明の製造工程は単に工程を一つ追加する
のみでよく、至って容易である。
第１図は本発明の原理説明図、 第２図は本発明一実施例説明図、 第３図は従来のTFTの問題点説明図である。 図において、１は絶縁性基板、２はドレイン電極兼ドレ
インバスライン、３はコンタクト層、４は活性層、５は
ゲート絶縁膜、６はゲート電極、７はゲート電極６側面
に形成した陽極酸化膜を示す。
インバスライン、３はコンタクト層、４は活性層、５は
ゲート絶縁膜、６はゲート電極、７はゲート電極６側面
に形成した陽極酸化膜を示す。
Claims (1)
- 【請求項１】絶縁性基板上に、ソース及びドレイン電
極、コンタクト層、活性層、ゲート絶縁膜層、ゲート電
極が逐次積層されてなる薄膜トランジスタを作成するに
際し、 前記ゲート電極を陽極酸化可能な材料により形成の後、
所定の保護膜をマスクとして該ゲート電極に陽極酸化法
を施し、前記ゲート電極の側面に陽極酸化膜を形成する
工程を含むことを特徴とする薄膜トランジスタの形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62011555A JPH0828510B2 (ja) | 1987-01-20 | 1987-01-20 | 薄膜トランジスタの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62011555A JPH0828510B2 (ja) | 1987-01-20 | 1987-01-20 | 薄膜トランジスタの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63178560A JPS63178560A (ja) | 1988-07-22 |
| JPH0828510B2 true JPH0828510B2 (ja) | 1996-03-21 |
Family
ID=11781192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62011555A Expired - Lifetime JPH0828510B2 (ja) | 1987-01-20 | 1987-01-20 | 薄膜トランジスタの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828510B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2827277B2 (ja) * | 1989-05-22 | 1998-11-25 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法 |
| JP2739149B2 (ja) * | 1991-02-04 | 1998-04-08 | 株式会社 半導体エネルギー研究所 | 液晶表示装置 |
| JP2717233B2 (ja) * | 1991-03-06 | 1998-02-18 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| JP2794678B2 (ja) * | 1991-08-26 | 1998-09-10 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| US5468987A (en) * | 1991-03-06 | 1995-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JP3277548B2 (ja) * | 1991-05-08 | 2002-04-22 | セイコーエプソン株式会社 | ディスプレイ基板 |
| JP2845303B2 (ja) * | 1991-08-23 | 1999-01-13 | 株式会社 半導体エネルギー研究所 | 半導体装置とその作製方法 |
| JP2868168B2 (ja) * | 1991-08-23 | 1999-03-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5485019A (en) | 1992-02-05 | 1996-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| TW223178B (en) * | 1992-03-27 | 1994-05-01 | Semiconductor Energy Res Co Ltd | Semiconductor device and its production method |
| TW232751B (en) | 1992-10-09 | 1994-10-21 | Semiconductor Energy Res Co Ltd | Semiconductor device and method for forming the same |
| US6624477B1 (en) | 1992-10-09 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| TW297142B (ja) | 1993-09-20 | 1997-02-01 | Handotai Energy Kenkyusho Kk | |
| US5576231A (en) * | 1993-11-05 | 1996-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Process for fabricating an insulated gate field effect transistor with an anodic oxidized gate electrode |
| JP3330736B2 (ja) * | 1994-07-14 | 2002-09-30 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171859A (ja) * | 1982-03-31 | 1983-10-08 | Canon Inc | 薄膜トランジスタの製造方法 |
| JPS61176157A (ja) * | 1985-01-31 | 1986-08-07 | Nec Corp | ２重ゲ−ト型薄膜トランジスタとその製造方法 |
| JPS61185724A (ja) * | 1985-02-13 | 1986-08-19 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPS62176156A (ja) * | 1986-01-29 | 1987-08-01 | Yokogawa Electric Corp | クロス・アンダ抵抗回路 |
-
1987
- 1987-01-20 JP JP62011555A patent/JPH0828510B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63178560A (ja) | 1988-07-22 |
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