JP2827277B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はフラット・ディスプレイ、SOI素子（Semicon
ductor on insulator）等に用いる絶縁性基板上に形成
された薄膜トランジスタ及びその製造方法に関する。
ductor on insulator）等に用いる絶縁性基板上に形成
された薄膜トランジスタ及びその製造方法に関する。
［従来の技術］ 従来の薄膜トランジスタは、例えばJAPAN DISPLAY′8
6P196〜P199に示されるような構造であった。この構造
を一般化して、その概要を第２図に示す。（ａ）図は上
視図であり、（ｂ）図はAA′における断面図である。ガ
ラス等の絶縁基板201上に、ドナーあるいは、アクセプ
タとなる不純物を添加した多結晶シリコンからなるソー
ス領域202及びドレイン領域203が形成されている。これ
に接して、両者を結ぶように多結晶シリコン薄膜からな
るチャンネル領域204が形成されている。これらを被覆
するようにゲート絶縁膜205が設けられ、さらにこれに
接してゲート電極206が形成されている。ソース・ドレ
イン領域に接して配線207が形成され、薄膜トランジス
タが構成されていた。
6P196〜P199に示されるような構造であった。この構造
を一般化して、その概要を第２図に示す。（ａ）図は上
視図であり、（ｂ）図はAA′における断面図である。ガ
ラス等の絶縁基板201上に、ドナーあるいは、アクセプ
タとなる不純物を添加した多結晶シリコンからなるソー
ス領域202及びドレイン領域203が形成されている。これ
に接して、両者を結ぶように多結晶シリコン薄膜からな
るチャンネル領域204が形成されている。これらを被覆
するようにゲート絶縁膜205が設けられ、さらにこれに
接してゲート電極206が形成されている。ソース・ドレ
イン領域に接して配線207が形成され、薄膜トランジス
タが構成されていた。
［発明が解決しようとする課題］ しかし、従来の薄膜トランジスタ及びその製造方法は
以下のような問題点を有していた。
以下のような問題点を有していた。
第２図（ａ）に薄膜トランジスタの上視図を示し、第
３図（ａ）にその等価回路を示す。
３図（ａ）にその等価回路を示す。
第３図（ａ）に示した寄生容量303、304は、第２図
（ａ）に示したゲート電極206に対してソース領域202、
ドレイン領域203がゲート絶縁膜205を介して接すること
により生じ、第３図（ｂ）に示したゲート電極に対する
ソース領域、及びドレイン領域の重なり部301、302の面
積に比例する。
（ａ）に示したゲート電極206に対してソース領域202、
ドレイン領域203がゲート絶縁膜205を介して接すること
により生じ、第３図（ｂ）に示したゲート電極に対する
ソース領域、及びドレイン領域の重なり部301、302の面
積に比例する。
この寄生容量は薄膜トランジスタの入力容量を増大さ
せ、本来好ましくないものであるが、この重なり部は薄
膜トランジスタのチャンネル部の半導体層を多結晶シリ
コン薄膜とし、安価なガラス基板を絶縁基板とするプロ
セスでは、ガラス基板の熱伸縮に対する余裕として非常
に大きな面積が必要となる。
せ、本来好ましくないものであるが、この重なり部は薄
膜トランジスタのチャンネル部の半導体層を多結晶シリ
コン薄膜とし、安価なガラス基板を絶縁基板とするプロ
セスでは、ガラス基板の熱伸縮に対する余裕として非常
に大きな面積が必要となる。
ガラス基板はその軟化点以下の温度でも大きな熱伸縮
を示すことが知られている。ガラス基板の熱伸縮の１例
として、第４図に＃7059（コーニング社製）の伸縮を示
した。横軸は熱処理温度、縦軸は10cm当りの基板の伸縮
を示す。熱処理温度の上昇にともない、急激に基板が収
縮しているのがわかる。この基板の伸縮量に対して、ゲ
ート電極に対するソース領域、及びドレイン領域の重な
り部の面積はおよそその自乗に比例して増加することに
なる。
を示すことが知られている。ガラス基板の熱伸縮の１例
として、第４図に＃7059（コーニング社製）の伸縮を示
した。横軸は熱処理温度、縦軸は10cm当りの基板の伸縮
を示す。熱処理温度の上昇にともない、急激に基板が収
縮しているのがわかる。この基板の伸縮量に対して、ゲ
ート電極に対するソース領域、及びドレイン領域の重な
り部の面積はおよそその自乗に比例して増加することに
なる。
このゲート電極に対するソース領域、及びドレイン領
域の重なり部に起因した寄生容量は薄膜トランジスタを
液晶ディスプレイへ応用した場合、液晶ディスプレイの
大型化を妨げる要因のひとつであった。
域の重なり部に起因した寄生容量は薄膜トランジスタを
液晶ディスプレイへ応用した場合、液晶ディスプレイの
大型化を妨げる要因のひとつであった。
本発明は、このような問題点を解決するものであり、
その目的とするところはガラス基板の熱伸縮に伴う寄生
容量の増加を回避することにより安価なガラス基板の使
用を可能とし、安価で高性能な薄膜トランジスタ及びそ
の製造方法を提供することにある。
その目的とするところはガラス基板の熱伸縮に伴う寄生
容量の増加を回避することにより安価なガラス基板の使
用を可能とし、安価で高性能な薄膜トランジスタ及びそ
の製造方法を提供することにある。
［課題を解決するための手段］ 本発明の薄膜トランジスタの製造方法は、基板上にチ
ャネル領域となる第１半導体層を形成する工程と、前記
第１半導体層上にゲート絶縁膜となる第１絶縁膜を形成
する工程と、前記第１絶縁膜上にゲート電極となる第１
金属薄膜を形成する工程と、陽極酸化法または熱酸化法
を用いて前記第１金属薄膜の表面のみに前記第１金属薄
膜の酸化膜からなる第２絶縁膜を形成する工程と、前記
第１半導体層及び前記第２絶縁膜上に前記第１半導体層
に接するように不純物を含む第２半導体薄膜を形成する
工程と、前記第２半導体薄膜上に配線層となる第２金属
薄膜を形成する工程と、前記第２半導体薄膜及び第２金
属薄膜を所定の形状に加工することにより、ソース・ド
レイン領域及び前記配線層を形成する工程とを有するこ
とを特徴とする。
ャネル領域となる第１半導体層を形成する工程と、前記
第１半導体層上にゲート絶縁膜となる第１絶縁膜を形成
する工程と、前記第１絶縁膜上にゲート電極となる第１
金属薄膜を形成する工程と、陽極酸化法または熱酸化法
を用いて前記第１金属薄膜の表面のみに前記第１金属薄
膜の酸化膜からなる第２絶縁膜を形成する工程と、前記
第１半導体層及び前記第２絶縁膜上に前記第１半導体層
に接するように不純物を含む第２半導体薄膜を形成する
工程と、前記第２半導体薄膜上に配線層となる第２金属
薄膜を形成する工程と、前記第２半導体薄膜及び第２金
属薄膜を所定の形状に加工することにより、ソース・ド
レイン領域及び前記配線層を形成する工程とを有するこ
とを特徴とする。
［実施例］ 以下、実施例に基づいて本発明を詳しく説明する。第
１図に本発明による薄膜トランジスタの１例を示す。
（ａ）は上視図で、（ｂ）はAA′における断面図であ
る。チャンネル領域になる半導体層102を所定の形状に
加工した後は、ガラス基板の熱伸縮を無視できる程度の
低温で全ての工程が行われるのが特徴である。
１図に本発明による薄膜トランジスタの１例を示す。
（ａ）は上視図で、（ｂ）はAA′における断面図であ
る。チャンネル領域になる半導体層102を所定の形状に
加工した後は、ガラス基板の熱伸縮を無視できる程度の
低温で全ての工程が行われるのが特徴である。
以下、詳細は工程を追いながら説明していく。第５図
（ａ）に示したように先ず、絶縁性基板501上にチャン
ネル領域になる半導体層を形成する。この時の形成温度
は絶縁性基板501の軟化点以下であればよく、その熱伸
縮は考慮する必要がない。この半導体膜を所定の形状に
加工することによりチャンネル領域502が形成される。
次に第５図（ｂ）に示したようにSiO2等からなる絶縁膜
を全面に形成し、さらにTaからなる金属薄膜を積層す
る。第５図（ｃ）に示したように金属薄膜を所定の形状
に加工してゲート電極504を得た後、このゲート電極504
をエッチングマスクとしてSiO2等からなる絶縁膜を加工
し、ゲート絶縁膜503を得る。次に第５図（ｄ）に示し
たようにこのTaからなるゲート電極504の表面に陽極酸
化法、又は熱酸化法を用いてTaの酸化膜からなる絶縁膜
505を形成する。次に第５図（ｅ）に示したようにドー
パントとなる不純物を含む半導体薄膜を形成し、さらに
配線材料となる金属薄膜を積層する。最後に第５図
（ｆ）に示したようにこの積層膜を所定の形状に加工す
ることによってソース・ドレイン領域506、配線507とす
ることにより、本発明の薄膜トランジスタを得る。
（ａ）に示したように先ず、絶縁性基板501上にチャン
ネル領域になる半導体層を形成する。この時の形成温度
は絶縁性基板501の軟化点以下であればよく、その熱伸
縮は考慮する必要がない。この半導体膜を所定の形状に
加工することによりチャンネル領域502が形成される。
次に第５図（ｂ）に示したようにSiO2等からなる絶縁膜
を全面に形成し、さらにTaからなる金属薄膜を積層す
る。第５図（ｃ）に示したように金属薄膜を所定の形状
に加工してゲート電極504を得た後、このゲート電極504
をエッチングマスクとしてSiO2等からなる絶縁膜を加工
し、ゲート絶縁膜503を得る。次に第５図（ｄ）に示し
たようにこのTaからなるゲート電極504の表面に陽極酸
化法、又は熱酸化法を用いてTaの酸化膜からなる絶縁膜
505を形成する。次に第５図（ｅ）に示したようにドー
パントとなる不純物を含む半導体薄膜を形成し、さらに
配線材料となる金属薄膜を積層する。最後に第５図
（ｆ）に示したようにこの積層膜を所定の形状に加工す
ることによってソース・ドレイン領域506、配線507とす
ることにより、本発明の薄膜トランジスタを得る。
従来の方法では、ソース・ドレイン領域が加工された
後に、チャンネル部となる半導体薄膜を形成するため
に、その形成温度はガラスの伸縮が許容できる程度の低
温に限定され、高温で形成するほどゲート電極に対する
ソース領域、及びドレイン領域の重なり部を大きくせざ
るを得なかった。本発明によれば、チャンネル部となる
半導体薄膜を形成温度はガラス基板の伸縮により限定さ
れることはない。このため従来の方法より高温で半導体
薄膜の形成を行うことが可能となるため、より結晶性に
優れた半導体薄膜をチャンネル部半導体薄膜として使用
することが可能となる。
後に、チャンネル部となる半導体薄膜を形成するため
に、その形成温度はガラスの伸縮が許容できる程度の低
温に限定され、高温で形成するほどゲート電極に対する
ソース領域、及びドレイン領域の重なり部を大きくせざ
るを得なかった。本発明によれば、チャンネル部となる
半導体薄膜を形成温度はガラス基板の伸縮により限定さ
れることはない。このため従来の方法より高温で半導体
薄膜の形成を行うことが可能となるため、より結晶性に
優れた半導体薄膜をチャンネル部半導体薄膜として使用
することが可能となる。
ゲート絶縁膜はプラズマCVD法、常圧CVD法等により、
450℃以下の低温で形成可能である。又、Ta薄膜の形成
はスパッタ法等によって、やはり低温で行うことが可能
である。本発明は以絶縁膜505を形成することは、陽極
酸化法によれば室温で行うことが可能であり、熱酸化法
によれば400℃程度の低温から熱酸化可能である。
450℃以下の低温で形成可能である。又、Ta薄膜の形成
はスパッタ法等によって、やはり低温で行うことが可能
である。本発明は以絶縁膜505を形成することは、陽極
酸化法によれば室温で行うことが可能であり、熱酸化法
によれば400℃程度の低温から熱酸化可能である。
ソース領域、及びドレイン領域となる半導体薄膜はプ
ラズマCVD法を用いて低温で形成することが可能であ
る。又、配線材料はスパッタ法で低温性膜が可能であ
る。
ラズマCVD法を用いて低温で形成することが可能であ
る。又、配線材料はスパッタ法で低温性膜が可能であ
る。
低温で形成されたソース領域、及びドレイン領域とな
る半導体薄膜は従来技術で用いられている600℃以上の
温度を必要とする減圧CVD法出形成されたソース領域、
及びドレイン領域となる半導体薄膜よりも高抵抗である
が、本発明のように配線と積層されて用いられる場合は
問題とならない。
る半導体薄膜は従来技術で用いられている600℃以上の
温度を必要とする減圧CVD法出形成されたソース領域、
及びドレイン領域となる半導体薄膜よりも高抵抗である
が、本発明のように配線と積層されて用いられる場合は
問題とならない。
以上の実施例ではゲート電極となる金属材料としてTa
を用いたが、これに限定されるものではなく、低温での
化学反応により絶縁性化合物を形成することが可能な金
属材料であれば使用可能である。又、絶縁性化合物の形
成方法として陽極酸化法、熱酸化法を用いたが、これに
限定されるものではなく、O2プラズマ酸化等低温反応を
用いた方法であれば使用できる。又、絶縁性化合物とし
て酸化物について示したが、これに限定されるものでは
なく、例えば窒化物等の絶縁性化合物を用いることも可
能である。
を用いたが、これに限定されるものではなく、低温での
化学反応により絶縁性化合物を形成することが可能な金
属材料であれば使用可能である。又、絶縁性化合物の形
成方法として陽極酸化法、熱酸化法を用いたが、これに
限定されるものではなく、O2プラズマ酸化等低温反応を
用いた方法であれば使用できる。又、絶縁性化合物とし
て酸化物について示したが、これに限定されるものでは
なく、例えば窒化物等の絶縁性化合物を用いることも可
能である。
以上述べたように本発明によれば、結晶性に優れた半
導体薄膜をチャンネル部半導体薄膜として使用すること
により、薄膜トランジスタの高性能化が可能となる。
導体薄膜をチャンネル部半導体薄膜として使用すること
により、薄膜トランジスタの高性能化が可能となる。
又、結晶性に優れた半導体薄膜を高温で形成するにも
関わらず、従来のようなガラス基板の熱伸縮に伴う寄生
容量の増加の問題は起こらない。従ってフォトリソグラ
フィの位置合わせ精度が許す最小の寄生容量が達成で
き、薄膜トランジスタの高性能化が可能となる。
関わらず、従来のようなガラス基板の熱伸縮に伴う寄生
容量の増加の問題は起こらない。従ってフォトリソグラ
フィの位置合わせ精度が許す最小の寄生容量が達成で
き、薄膜トランジスタの高性能化が可能となる。
又、本発明の薄膜トランジスタを液晶ディスプレイの
アクティブマトリクス基板の素子として用いた場合、入
力容量が小さいため、高速応答が可能となり、高精細で
高画質な表示品質が得られる。又、この寄生容量は画素
信号の電圧降下を起こす原因となり、画質の劣化を引き
起こすが、本発明によりこの寄生容量を小さくすること
が可能となるために、フリッカーが小さく、コントラス
ト比が大きくなり、高画質化が可能となる。
アクティブマトリクス基板の素子として用いた場合、入
力容量が小さいため、高速応答が可能となり、高精細で
高画質な表示品質が得られる。又、この寄生容量は画素
信号の電圧降下を起こす原因となり、画質の劣化を引き
起こすが、本発明によりこの寄生容量を小さくすること
が可能となるために、フリッカーが小さく、コントラス
ト比が大きくなり、高画質化が可能となる。
又、液晶ディスプレイが大型化しても、従来に比べ寄
生容量の増加が小さいため、従来より大型化が可能とな
る。
生容量の増加が小さいため、従来より大型化が可能とな
る。
又、基板の熱伸縮に対する許容度が大きくなるので従
来より安価なガラス基板の使用が可能となり、安価なデ
ィスプレイを提供できる。
来より安価なガラス基板の使用が可能となり、安価なデ
ィスプレイを提供できる。
又、パターンずれにたいする許容度が大きくなるた
め、従来よりアライメント精度が劣るが、安価なフォト
リソグラフィー装置の使用が可能となり、製造コストを
小さくできる。又、従来のようなきびしい工程管理が不
用となり、歩留りが大幅に向上する。
め、従来よりアライメント精度が劣るが、安価なフォト
リソグラフィー装置の使用が可能となり、製造コストを
小さくできる。又、従来のようなきびしい工程管理が不
用となり、歩留りが大幅に向上する。
又、ロジック回路に応用した場合、高速応答が可能と
なるために優れた回路を提供できる。
なるために優れた回路を提供できる。
以上述べたように、本発明によれば、トップゲート型
の薄膜トランジスタにおいて、ソース・ドレイン領域と
配線層との接続のために、コンタクトホールの形成が不
要であり、パターンずれに対する許容度が大きくなるた
め、高精細な表示が可能である。
の薄膜トランジスタにおいて、ソース・ドレイン領域と
配線層との接続のために、コンタクトホールの形成が不
要であり、パターンずれに対する許容度が大きくなるた
め、高精細な表示が可能である。
第１図（ａ）、（ｂ）は本発明の薄膜トランジスタの構
造を示した図で、第１図（ａ）は上視図で、第１図
（ｂ）は断面図である。 第２図（ａ）、（ｂ）は従来の薄膜トランジスタの構造
を示した図で、第２図（ａ）は上視図で、第２図（ｂ）
は断面図である。 第３図（ａ）は従来の薄膜トランジスタの等価回路を示
した図で、第３図（ｂ）は従来の薄膜トランジスタのゲ
ート電極に対するソース領域、及びドレイン領域の重な
り部を示した図である。 第４図は基板の伸縮を示すグラフである。 第５図（ａ）〜（ｆ）は本発明の薄膜トランジスタの製
造工程の一部を示した図である。 101、201、501……絶縁性基板 102、204、502……チャンネル領域 103、205、503……ゲート絶縁膜 104、206、504……ゲート電極 106、202、203、506……ソース・ドレイン領域 107、207、507……配線
造を示した図で、第１図（ａ）は上視図で、第１図
（ｂ）は断面図である。 第２図（ａ）、（ｂ）は従来の薄膜トランジスタの構造
を示した図で、第２図（ａ）は上視図で、第２図（ｂ）
は断面図である。 第３図（ａ）は従来の薄膜トランジスタの等価回路を示
した図で、第３図（ｂ）は従来の薄膜トランジスタのゲ
ート電極に対するソース領域、及びドレイン領域の重な
り部を示した図である。 第４図は基板の伸縮を示すグラフである。 第５図（ａ）〜（ｆ）は本発明の薄膜トランジスタの製
造工程の一部を示した図である。 101、201、501……絶縁性基板 102、204、502……チャンネル領域 103、205、503……ゲート絶縁膜 104、206、504……ゲート電極 106、202、203、506……ソース・ドレイン領域 107、207、507……配線
Claims (1)
- 【請求項１】基板上にチャネル領域となる第１半導体層
を形成する工程と、 前記第１半導体層上にゲート絶縁膜となる第１絶縁膜を
形成する工程と、 前記第１絶縁膜上にゲート電極となる第１金属薄膜を形
成する工程と、 陽極酸化法または熱酸化法を用いて前記第１金属薄膜の
表面のみに前記第１金属薄膜の酸化膜からなる第２絶縁
膜を形成する工程と、 前記第１半導体層及び前記第２絶縁膜上に前記第１半導
体層に接するように不純物を含む第２半導体薄膜を形成
する工程と、 前記第２半導体薄膜上に配線層となる第２金属薄膜を形
成する工程と、 前記第２半導体薄膜及び第２金属薄膜を所定の形状に加
工することにより、ソース・ドレイン領域及び前記配線
層を形成する工程とを有することを特徴とする薄膜トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128114A JP2827277B2 (ja) | 1989-05-22 | 1989-05-22 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128114A JP2827277B2 (ja) | 1989-05-22 | 1989-05-22 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02306664A JPH02306664A (ja) | 1990-12-20 |
| JP2827277B2 true JP2827277B2 (ja) | 1998-11-25 |
Family
ID=14976725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128114A Expired - Fee Related JP2827277B2 (ja) | 1989-05-22 | 1989-05-22 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827277B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3277548B2 (ja) * | 1991-05-08 | 2002-04-22 | セイコーエプソン株式会社 | ディスプレイ基板 |
| US5747355A (en) * | 1993-03-30 | 1998-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a transistor using anodic oxidation |
| US5576231A (en) * | 1993-11-05 | 1996-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Process for fabricating an insulated gate field effect transistor with an anodic oxidized gate electrode |
| JP3330736B2 (ja) * | 1994-07-14 | 2002-09-30 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JPH08248445A (ja) * | 1995-12-22 | 1996-09-27 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61231767A (ja) * | 1985-04-08 | 1986-10-16 | Seiko Epson Corp | アクテイブマトリクス基板の製造方法 |
| JPS61241975A (ja) * | 1985-04-18 | 1986-10-28 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ−の製造方法 |
| JPH0828510B2 (ja) * | 1987-01-20 | 1996-03-21 | 富士通株式会社 | 薄膜トランジスタの形成方法 |
-
1989
- 1989-05-22 JP JP1128114A patent/JP2827277B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02306664A (ja) | 1990-12-20 |
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