JP2850332B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JP2850332B2 JP2850332B2 JP23091488A JP23091488A JP2850332B2 JP 2850332 B2 JP2850332 B2 JP 2850332B2 JP 23091488 A JP23091488 A JP 23091488A JP 23091488 A JP23091488 A JP 23091488A JP 2850332 B2 JP2850332 B2 JP 2850332B2
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- Japan
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- thin film
- drain
- film transistor
- source electrode
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクティブマトリックス方式の液晶ディスプ
レイや、イメージセンサや３次元集積回路などに応用さ
れる薄膜トランジスタに関する。
レイや、イメージセンサや３次元集積回路などに応用さ
れる薄膜トランジスタに関する。
従来の薄膜トランジスタは、例えばJAPANDISPLAY′86
の1986年P196〜P199に示される様な構造であった。この
構造を一般化して、その概要を第２図に示す。（ａ）図
は上視図であり、（ｂ）はAA′における断面図である。
ガラス、石英、サファイア等の絶縁基板201上に、ドナ
ーあるいは、アクセプタとなる不純物を添加した多結晶
シリコン薄膜から成るソース領域202及びドレイン領域2
03が形成されている。これに接して、ソース電極204と
ドレイン電極205が設けられており、更にソース領域202
及びドレイン領域203の上側で接し両者を結ぶように多
結晶シリコン薄膜から成るチャネル領域206が形成され
てる。これらを被覆するようにゲート絶縁膜207が設け
られている。更にこれに接しゲート電極208が設けられ
ている。
の1986年P196〜P199に示される様な構造であった。この
構造を一般化して、その概要を第２図に示す。（ａ）図
は上視図であり、（ｂ）はAA′における断面図である。
ガラス、石英、サファイア等の絶縁基板201上に、ドナ
ーあるいは、アクセプタとなる不純物を添加した多結晶
シリコン薄膜から成るソース領域202及びドレイン領域2
03が形成されている。これに接して、ソース電極204と
ドレイン電極205が設けられており、更にソース領域202
及びドレイン領域203の上側で接し両者を結ぶように多
結晶シリコン薄膜から成るチャネル領域206が形成され
てる。これらを被覆するようにゲート絶縁膜207が設け
られている。更にこれに接しゲート電極208が設けられ
ている。
しかし、従来の薄膜トランジスタは次のような問題点
を有していた。
を有していた。
第３図に薄膜トランジスタの上視図を示し、第４図に
その等価回路を示す。
その等価回路を示す。
ゲート電極304と、第３図（ａ）に示す斜視図S1でゲ
ート絶縁膜を誘導体としてゲートＧとソースＳの間に寄
生容量401が形成される。同様に、ゲート電極304と斜視
部S2でゲートＧとドレインＤの間に寄生容量402が形成
される。
ート絶縁膜を誘導体としてゲートＧとソースＳの間に寄
生容量401が形成される。同様に、ゲート電極304と斜視
部S2でゲートＧとドレインＤの間に寄生容量402が形成
される。
第３図（ｂ）に示す様に矢印305の方向に、ゲート電
極304のパターンずれが生ずると、寄生容量401は減少
し、寄生容量402は増大する。逆に第３図（ｃ）に示す
様に矢印306の方向にゲート電極304のパターンずれが生
じると、寄生容量401は増大し、寄生容量402は減少す
る。すなわち、薄膜トランジスタの寄生容量は、ソース
電極301及び、ドレイン電極302に対してゲート電極304
のパターンずれで大きくばらつく。パターンずれの主な
原因は、ゲート電極304のアライメントずれ、フォトマ
スク間のピツチずれ等である。従って、同一基板内ある
いは基板間で寄生容量がばらつき、回路定数を一定とす
ることが困難となり、液晶ディスプレイへ応用した場合
表示品質がばらつき、更に画質を低下させていた。又液
晶ディスプレイが大型化すればパターンずれは更に大き
くなり、著しく表示品質を低下させ、大型化の大きな妨
げとなっていた。
極304のパターンずれが生ずると、寄生容量401は減少
し、寄生容量402は増大する。逆に第３図（ｃ）に示す
様に矢印306の方向にゲート電極304のパターンずれが生
じると、寄生容量401は増大し、寄生容量402は減少す
る。すなわち、薄膜トランジスタの寄生容量は、ソース
電極301及び、ドレイン電極302に対してゲート電極304
のパターンずれで大きくばらつく。パターンずれの主な
原因は、ゲート電極304のアライメントずれ、フォトマ
スク間のピツチずれ等である。従って、同一基板内ある
いは基板間で寄生容量がばらつき、回路定数を一定とす
ることが困難となり、液晶ディスプレイへ応用した場合
表示品質がばらつき、更に画質を低下させていた。又液
晶ディスプレイが大型化すればパターンずれは更に大き
くなり、著しく表示品質を低下させ、大型化の大きな妨
げとなっていた。
イメージセンサや３次元集積回路へ応用した場合、回
路定数が一定とすることが困難となり、実用化への大き
な妨げとなっていた。
路定数が一定とすることが困難となり、実用化への大き
な妨げとなっていた。
本発明は、このような問題点を解決するものであり、
その目的とするところは、寄生容量のばらつきの無い薄
膜トランジスタを提供することにある。
その目的とするところは、寄生容量のばらつきの無い薄
膜トランジスタを提供することにある。
本発明は、基板上に第１及び第２ドレイン電極と、該
第１及び第２ドレイン電極の間に形成されたソース電極
と、該第１ドレイン電極と該ソース電極との間及び該ソ
ース電極と該第２ドレイン電極との間に島状に形成され
たチャネル領域となる半導体層と、該半導体層と該第１
及び第２ドレイン電極と該ソース電極に対して絶縁膜を
介して重なるように形成されたゲート電極と、該第１及
び第２ドレイン電極に接続された共通の導電膜とを有
し、 該ゲート電極は該ソース電極と２つの該チャネル領域
とを連続的に覆うように形成されてなり、且つ該ゲート
電極は該チャネル領域の幅方向において該チャネル領域
の幅よりも太く形成されてなることを特徴とする。
第１及び第２ドレイン電極の間に形成されたソース電極
と、該第１ドレイン電極と該ソース電極との間及び該ソ
ース電極と該第２ドレイン電極との間に島状に形成され
たチャネル領域となる半導体層と、該半導体層と該第１
及び第２ドレイン電極と該ソース電極に対して絶縁膜を
介して重なるように形成されたゲート電極と、該第１及
び第２ドレイン電極に接続された共通の導電膜とを有
し、 該ゲート電極は該ソース電極と２つの該チャネル領域
とを連続的に覆うように形成されてなり、且つ該ゲート
電極は該チャネル領域の幅方向において該チャネル領域
の幅よりも太く形成されてなることを特徴とする。
以下実施例に基づいて本発明を詳しく説明する。第１
図に本発明による薄膜トランジスタの一例を示す。
（ａ）は上視図であり、（ｂ）はBB′における断面図で
ある。ガラス、石英、サファイア等の絶縁基板101上に
ドナーあるいはアクセプタとなる不純物を添加した多結
晶シリコン、非晶質シリコン等のシリコン薄膜から成る
２つのドレイン電極103が設けられている。ドレイン電
極と同じ材質で２つのドレイン電極103の間にソース電
極102が設けられている。その膜厚は500〜5000Åが望ま
しい。ソース電極102は、低抵抗化のために金属、透明
導電膜等の導電膜あるいは、これらの導電極の表面をド
レイン電極と同じ材質で覆った２層構造としてもよい。
２つのドレイン電極103とソース電極102の上側に接して
これらを結ぶ様に、多結晶シリコン、非晶質シリコン等
のシリコン薄膜から成る半導体層104が形成されてい
る。その膜厚は2000Å以下が望ましい。これら全体をSi
O2,SiNx、SiON等のゲート絶縁膜105が被覆している。こ
の上に、金属、透明導電膜等から成るゲート電極106が
設けられている。更にドレイン電極103上にコンタクト
ホール108が設けられており、２つのドレイン電極103の
電位が等しくなる様に金属あるいは透明導電膜によりド
レイン配線107が形成されている。ゲート電極106及びド
レイン配線107は同時に同じ材質で形成してもよい。
図に本発明による薄膜トランジスタの一例を示す。
（ａ）は上視図であり、（ｂ）はBB′における断面図で
ある。ガラス、石英、サファイア等の絶縁基板101上に
ドナーあるいはアクセプタとなる不純物を添加した多結
晶シリコン、非晶質シリコン等のシリコン薄膜から成る
２つのドレイン電極103が設けられている。ドレイン電
極と同じ材質で２つのドレイン電極103の間にソース電
極102が設けられている。その膜厚は500〜5000Åが望ま
しい。ソース電極102は、低抵抗化のために金属、透明
導電膜等の導電膜あるいは、これらの導電極の表面をド
レイン電極と同じ材質で覆った２層構造としてもよい。
２つのドレイン電極103とソース電極102の上側に接して
これらを結ぶ様に、多結晶シリコン、非晶質シリコン等
のシリコン薄膜から成る半導体層104が形成されてい
る。その膜厚は2000Å以下が望ましい。これら全体をSi
O2,SiNx、SiON等のゲート絶縁膜105が被覆している。こ
の上に、金属、透明導電膜等から成るゲート電極106が
設けられている。更にドレイン電極103上にコンタクト
ホール108が設けられており、２つのドレイン電極103の
電位が等しくなる様に金属あるいは透明導電膜によりド
レイン配線107が形成されている。ゲート電極106及びド
レイン配線107は同時に同じ材質で形成してもよい。
この様に構成された薄膜トランジスタは、２つの薄膜
トランジスタを並列に接続したのと等価となる。薄膜ト
ランジスタのチャネル長Ｌは、第１図の矢印109であ
り、チャネル幅Ｗは矢印110で示された値の２倍であ
る。
トランジスタを並列に接続したのと等価となる。薄膜ト
ランジスタのチャネル長Ｌは、第１図の矢印109であ
り、チャネル幅Ｗは矢印110で示された値の２倍であ
る。
第５図に本発明の薄膜トランジスタの上視図を示し第
６図にその等価回路を示す。
６図にその等価回路を示す。
ゲート電極506と第５図（ａ）に示す斜線部S3及びS5
でゲート絶縁膜を誘電体としてゲートＧとソースＳの間
に寄生容量601,602が形成されている。同様にゲート電
極506と斜線部S4でゲートＧとドレインＤの間に寄生容
量603が形成される。第５図（ｂ）に示す様に矢印511の
方向にパターンずれが生じた場合、S4の面積はパターン
ずれがない場合と同じであるが、S3,S5の面積が変化す
る。すなわち寄生容量601が大きくなり、602が小さくな
るが第６図に示す等価回路からも明らかな様に、寄生容
量601と602は並列となっているため、ソース側の寄生容
量のトータルはパターンずれがない場合と同じ（S6＋S7
＝S3＋S5）となる。第５図（ｃ）の場合も全く同様（S8
＋S9＝S3＋S5）である。以上説明した様に、どの方向に
パターンずれが生じても、薄膜トランジスタの寄生容量
は、常に一定となる。
でゲート絶縁膜を誘電体としてゲートＧとソースＳの間
に寄生容量601,602が形成されている。同様にゲート電
極506と斜線部S4でゲートＧとドレインＤの間に寄生容
量603が形成される。第５図（ｂ）に示す様に矢印511の
方向にパターンずれが生じた場合、S4の面積はパターン
ずれがない場合と同じであるが、S3,S5の面積が変化す
る。すなわち寄生容量601が大きくなり、602が小さくな
るが第６図に示す等価回路からも明らかな様に、寄生容
量601と602は並列となっているため、ソース側の寄生容
量のトータルはパターンずれがない場合と同じ（S6＋S7
＝S3＋S5）となる。第５図（ｃ）の場合も全く同様（S8
＋S9＝S3＋S5）である。以上説明した様に、どの方向に
パターンずれが生じても、薄膜トランジスタの寄生容量
は、常に一定となる。
すなわち、同一基板内あるいは基板間での寄生容量の
ばらつきを無くすことが可能となる。
ばらつきを無くすことが可能となる。
薄膜トランジスタを形成する絶縁基板としてガラス基
板が広く使用されている。一般にガラス基板を熱処理
し、常温にもどすと、熱処理前のガラス寸法に比べ、熱
処理後の寸法は小さくなる。（以下基板の収縮と呼ぶ）
１例として、＃7059（コーニング社製）の基板の収縮を
第７図に示す。横軸は熱処理温度、縦軸は10cm当りの基
板の収縮量を示す。第７図より明らかな様に500℃以上
の熱処理により急激な基板の収縮が生ずる。半導体層50
4が多結晶シリコン等の500℃以上の高温で形成する半導
体を用いた場合、特に有効である。又基板の収縮が生じ
ても回路定数を一定に保つことが可能となり、液晶ディ
スプレイへ応用した場合表示品質のばらつきがなくな
り、画質を著しく向上させられる。更にソース電極がド
レイン配線すなわち画素電極の下側に形成できるため、
画素電極と画素電極の間にソース電極を形成するスペー
スを設ける必要がないため、開口率を大きくできる。
板が広く使用されている。一般にガラス基板を熱処理
し、常温にもどすと、熱処理前のガラス寸法に比べ、熱
処理後の寸法は小さくなる。（以下基板の収縮と呼ぶ）
１例として、＃7059（コーニング社製）の基板の収縮を
第７図に示す。横軸は熱処理温度、縦軸は10cm当りの基
板の収縮量を示す。第７図より明らかな様に500℃以上
の熱処理により急激な基板の収縮が生ずる。半導体層50
4が多結晶シリコン等の500℃以上の高温で形成する半導
体を用いた場合、特に有効である。又基板の収縮が生じ
ても回路定数を一定に保つことが可能となり、液晶ディ
スプレイへ応用した場合表示品質のばらつきがなくな
り、画質を著しく向上させられる。更にソース電極がド
レイン配線すなわち画素電極の下側に形成できるため、
画素電極と画素電極の間にソース電極を形成するスペー
スを設ける必要がないため、開口率を大きくできる。
本発明は、次のようなすぐれた効果を有する。
（ａ）ゲート電極と、チャネル領域と、ソース・ドレイ
ン電極にパターンずれが生じても薄膜トランジスタの寄
生容量を常に一定とすることができ、アクティブマトリ
ックス方式の液晶ディスプレイに用いた場合、大面積
上、高画質化を同時に実現できる。
ン電極にパターンずれが生じても薄膜トランジスタの寄
生容量を常に一定とすることができ、アクティブマトリ
ックス方式の液晶ディスプレイに用いた場合、大面積
上、高画質化を同時に実現できる。
（ｂ）パターンずれに関係なく寄生容量を一定とするこ
とができるため、基板内のばらつきあるいは基板間のば
らつきを無くすことができ、均一な特性をもった薄膜ト
ランジスタの形成を実現できる。
とができるため、基板内のばらつきあるいは基板間のば
らつきを無くすことができ、均一な特性をもった薄膜ト
ランジスタの形成を実現できる。
（ｃ）ゲート電極は該ソース電極と２つの該チャネル領
域とを連続的に覆うように形成されているため、ゲート
電極がチャネルの長さ方向にパターンずれがあっても、
薄膜トランジスタ特性への影響を防ぐことができる。
域とを連続的に覆うように形成されているため、ゲート
電極がチャネルの長さ方向にパターンずれがあっても、
薄膜トランジスタ特性への影響を防ぐことができる。
（ｄ）さらにゲート電極は、チャネル領域の幅方向にに
おいて、チャネル領域の幅よりも太く形成されているた
め、チャネル領域の幅方向にパターンずれがあっても、
薄膜トランジスタ特性への影響を防ぐことができる。
おいて、チャネル領域の幅よりも太く形成されているた
め、チャネル領域の幅方向にパターンずれがあっても、
薄膜トランジスタ特性への影響を防ぐことができる。
第１図（ａ）（ｂ）は本発明の薄膜トランジスタの構造
を示し、（ａ）は上視図、（ｂ）は断面図である。 第２図（ａ）（ｂ）は従来の薄膜トランジスタの構造を
示し（ａ）は上視図、（ｂ）は断面図である。 第３図（ａ）〜（ｃ）は、従来の薄膜トランジスタの構
造を示す上視図である。 第４図は、従来の薄膜トランジスタの等価回路図であ
る。 第５図（ａ）〜（ｃ）は、本発明の薄膜トランジスタの
構造を示す上視図、第６図は等価回路図である。 第７図は基板の収縮を示すグラフである。 101,201……基板 102,202,301,503……ソース電極 103,203,302,502……ドレイン電極 204……ソース配線 107,205……ドレイン配線 104,206,303,504……半導体層 105,207……ゲート絶縁膜 106,208,304,506……ゲート電極 401,402,601,602,603……寄生容量
を示し、（ａ）は上視図、（ｂ）は断面図である。 第２図（ａ）（ｂ）は従来の薄膜トランジスタの構造を
示し（ａ）は上視図、（ｂ）は断面図である。 第３図（ａ）〜（ｃ）は、従来の薄膜トランジスタの構
造を示す上視図である。 第４図は、従来の薄膜トランジスタの等価回路図であ
る。 第５図（ａ）〜（ｃ）は、本発明の薄膜トランジスタの
構造を示す上視図、第６図は等価回路図である。 第７図は基板の収縮を示すグラフである。 101,201……基板 102,202,301,503……ソース電極 103,203,302,502……ドレイン電極 204……ソース配線 107,205……ドレイン配線 104,206,303,504……半導体層 105,207……ゲート絶縁膜 106,208,304,506……ゲート電極 401,402,601,602,603……寄生容量
Claims (1)
- 【請求項１】基板上に第１及び第２ドレイン電極と、該
第１及び第２ドレイン電極の間に形成されたソース電極
と、該第１ドレイン電極と該ソース電極との間及び該ソ
ース電極と該第２ドレイン電極との間に島状に形成され
たチャネル領域となる半導体層と、該半導体層と該第１
及び第２ドレイン電極と該ソース電極に対して絶縁膜を
介して重なるように形成されたゲート電極と、該第１及
び第２ドレイン電極に接続された共通の導電膜とを有
し、 該ゲート電極は該ソース電極と２つの該チャネル領域と
を連続的に覆うように形成されてなり、且つ該ゲート電
極は該チャネル領域の幅方向において該チャネル領域の
幅よりも太く形成されてなることを特徴とする薄膜トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23091488A JP2850332B2 (ja) | 1988-09-14 | 1988-09-14 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23091488A JP2850332B2 (ja) | 1988-09-14 | 1988-09-14 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0279476A JPH0279476A (ja) | 1990-03-20 |
| JP2850332B2 true JP2850332B2 (ja) | 1999-01-27 |
Family
ID=16915264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23091488A Expired - Lifetime JP2850332B2 (ja) | 1988-09-14 | 1988-09-14 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850332B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01217421A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 |
| JP2556253B2 (ja) * | 1993-05-25 | 1996-11-20 | 日本電気株式会社 | 液晶表示装置 |
| JP2004310123A (ja) * | 2004-05-20 | 2004-11-04 | Semiconductor Energy Lab Co Ltd | アクティブ型表示装置並びにそれを用いたテレビ、カメラ及びコンピュータ |
| CN103543546A (zh) * | 2012-07-13 | 2014-01-29 | 鸿富锦精密工业（深圳）有限公司 | 液晶显示屏 |
| JP7317593B2 (ja) * | 2019-02-06 | 2023-07-31 | 株式会社ジャパンディスプレイ | 半導体基板及び表示装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740101B2 (ja) * | 1985-04-23 | 1995-05-01 | 旭硝子株式会社 | 薄膜トランジスタ |
| JPH06103372B2 (ja) * | 1985-05-16 | 1994-12-14 | 旭硝子株式会社 | 薄膜能動素子基板 |
| JPS6412577A (en) * | 1987-07-06 | 1989-01-17 | Canon Kk | Thin film transistor |
-
1988
- 1988-09-14 JP JP23091488A patent/JP2850332B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0279476A (ja) | 1990-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071113 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081113 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |